JP2003078106A - チップ積層型パッケージ素子及びその製造方法 - Google Patents

チップ積層型パッケージ素子及びその製造方法

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Abstract

(57)【要約】 【課題】 同一サイズの半導体ＩＣ素子を積層したチッ
プ積層型パッケージ素子及びその製造方法を提供する。 【解決手段】 チップ積層型パッケージ素子１００は、
実装面１２及び下面１３を有する基板１０と、下、上部
半導体チップ２０、３０とを備える。下部半導体チップ
２０は、上面及び下面を有し、下面は前記基板１０の実
装面１２に貼付けられ、上面には複数の電極パッド２４
が形成されている。上部半導体チップ３０は、上面及び
下面を有し、下面は前記下部半導体チップ２０の上面に
貼付けられ、上面には電極パッド３４が形成され、下面
には前記下部半導体チップ２０の上面の電極パッド２４
に対応する位置にトレンチ３５が形成されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、チップ積層型パッ
ケージ技術に関し、より具体的には、トレンチが形成さ
れた上部チップを含むチップ積層型パッケージ素子及び
その製造方法に関する。
【０００２】
【従来の技術】半導体素子の集積度が向上され、高性能
が要求されるにつれて、半導体チップ自体のサイズは増
加し、半導体素子の実装密度を高める必要があった。積
層型素子は、このような要求を充足させるために開発さ
れた。積層型素子は、様々な機能を有するチップを一つ
のパッケージで具現できるという点において有利であ
る。積層型素子は、パッケージされていない個別チップ
を複数個積層させて具現することもでき、組立工程済み
のパッケージ素子を複数個積層させることもできる。
【０００３】パッケージ積層型素子は、個別半導体パッ
ケージが半導体チップより少なくとも２倍以上の厚さを
有するため、積層された素子の全体厚さが増加するとい
う問題がある。また、積層された個別パッケージ素子を
電気的に互いに連結させるために、個別パッケージの胴
体外側に突出した外部リードに対する変形が必要であっ
て、例えば上部に位置する個別パッケージの外部リード
を、その下部に位置する個別パッケージの外部リードに
挟んだり、積層される個別パッケージの外部リードに垂
直に孔を開けてその孔に連結端子を挿入し、積層パッケ
ージの外部接続端子を活用するなどの変形が必要である
ので、積層型素子の歩留まりは劣るという問題がある。
【０００４】一方、一つのパッケージ胴体内に複数のチ
ップを積層するチップ積層型素子は、パッケージ積層型
素子に比べて実装効率が良いという点から有利であり、
従来より、チップ積層型素子は多様な構造に実現でき
る。例えば、リードフレームダイパッドの下面に接着剤
により下部チップを貼付け、ダイパッドの上面に接着剤
により上部チップを貼付けた両面チップ積層型パッケー
ジ素子がある。下部チップは、オンチップ回路（on-chi
p circuit）が形成された活性面が下向きになるように
ダイパッドに貼付けられ、上部チップは、活性面が上向
きになるようにダイパッドに貼付けられる。上、下部半
導体チップは各々、ボンディングワイヤによりリードフ
レームに電気的に連結される。成形樹脂でパッケージ胴
体を形成して、上、下部半導体チップとボンディングワ
イヤを保護する。このような両面チップ積層型パッケー
ジに使用される上、下部チップのいずれか一方は、他方
に対するミラーチップ（mirror chip）であり、ボンデ
ィングワイヤにて接続される電極パッドがチップ活性面
の周辺部に形成されている周辺パッド型チップである。
【０００５】一方、従来の他の形態のチップ積層型パッ
ケージは、ダイパッド上に複数のチップを同一方向に積
層する構造である。この場合、下部チップは、上部チッ
プよりサイズが一層大きくあるべきである。下部チップ
は、接着剤によりダイパッドに貼付けられ、上部チップ
は、接着剤により下部チップの活性面に貼付けられる。
上、下部チップは、ボンディングワイヤによりリードに
電気的に連結され、パッケージ成形体により保護され
る。このような構造の積層パッケージは、上、下部チッ
プの構造が互いに異ならなければならない。
【０００６】
【発明が解決しようとする課題】本発明の目的は、同一
サイズの半導体ＩＣ素子を積層したチップ積層型パッケ
ージ素子及びその製造方法を提供することにある。本発
明の他の目的は、同一サイズの半導体チップを積層しな
がらも、低コストのワイヤボンディング技術を容易に適
用できるチップ積層型パッケージ素子及びその製造方法
を提供することにある。
【０００７】
【課題を解決するための手段】上述の課題を解決するた
めの本発明の請求項１記載のチップ積層型パッケージ素
子は、複数のボンディングパッドが形成された実装面を
有する基板と、前記基板の実装面に配置され、複数の第
１電極パッドが形成された活性面を有する第１半導体チ
ップと、前記第１半導体チップの活性面に配置され、複
数の第２電極パッドが形成された活性面を有する第２半
導体チップと、前記第１半導体チップの第１電極パッド
を前記基板のボンディングパッドに電気的に連結する複
数の第１ボンディングワイヤと、前記第２半導体チップ
の第２電極パッドを前記基板のボンディングパッドに電
気的に連結する複数の第２ボンディングワイヤとを備え
る。前記第２半導体チップは、活性面の反対側の下面に
形成されたトレンチを有し、前記トレンチは前記第１ボ
ンディングワイヤが前記第１半導体チップの第１電極パ
ッドに電気的に連結されるように空間を提供する。
【０００８】一方、本発明の請求項８記載のチップ積層
型パッケージ素子は、上面及び下面を有する基板と、上
面及び下面を有し、下面が前記基板の上面に貼付けら
れ、上面に複数の第１電極パッドが形成されている第１
半導体チップと、上面及び下面を有し、下面が前記第１
半導体チップの上面に貼付けられ、上面には前記第１半
導体チップの上面の第１電極パッドに対応する位置にト
レンチが形成されている第２半導体チップとを備える。
【０００９】また、本発明の請求項１４記載のチップ積
層型パッケージ素子の製造方法は、基板の上面に第１半
導体チップの下面を貼付ける段階と、前記第１半導体チ
ップの上面の複数の第１電極パッドに対応するトレンチ
が形成された第２半導体チップの下面を前記第１半導体
チップの上面に貼付ける段階と、前記第１半導体チップ
の上面の複数の第１電極パッドを前記基板の上面の対応
するボンディングパッドとワイヤボンディングする段階
とを含む。
【００１０】
【発明の実施の形態】以下、図面を参照して本発明の実
施例を説明する。図面に示した素子は、説明のためのも
ので、実際の素子のサイズをそのまま反映したものでは
ない。図面において同一符号は、同一または対応する構
成要素を示す。
【００１１】図１は、本発明の一実施例に係るチップ積
層型パッケージ素子１００の断面図である。チップ積層
型パッケージ素子１００は、基板１０と、複数の半導体
チップ２０、３０と、パッケージ成形体５０とを含む。
基板１０は、ポリイミドテープ（polyimide tape）、印
刷回路基板（PrintedCircuit Board；以下、ＰＣＢと記
す）、セラミック基板のような基板材料に適したものな
ら良い。基板１０は、半導体チップが実装される実装面
１２と、この実装面１２の反対側の下面１３とを有す
る。基板１０の実装面１２には、複数のボンディングパ
ッド１４が形成されている。基板１０の実装面１２に
は、下部半導体チップ２０が第１接着層２２により直接
貼付けられている。下部半導体チップ２０の活性面（ac
tive surface）、すなわち図１において、下部半導体チ
ップ２０の上面には、オンチップ回路及び複数の電極パ
ッド２４が形成されている。下部半導体チップ２０の断
面は長方形状である。
【００１２】下部半導体チップ２０の活性面には、上部
半導体チップ３０が第２接着層３２により貼付けられて
いる。第１接着層２２と第２接着層３２は、例えば、銀
エポキシ（Ag-epoxy）接着剤、またはエポキシ系の樹脂
からなるフィルム型接着テープである。上部半導体チッ
プ３０の活性面にも、オンチップ回路及び複数の電極パ
ッド３４が形成されている。上部半導体チップ３０のオ
ンチップ回路と電極パッド３４のサイズ及び配置は、下
部半導体チップ２０のオンチップ回路及び電極パッド２
４と同様である。下、上部半導体チップ２０、３０は、
電極パッド２４、３４がチップ活性面の周辺部に配置さ
れている周辺パッド型ＩＣ素子である。
【００１３】下部半導体チップ２０とは異なって、上部
半導体チップ３０の断面は長方形状でない。すなわち、
上部半導体チップ３０の下面の両縁には、ほぼ半円状の
トレンチ（trench）３５が形成されている。下部半導体
チップ２０の電極パッド２４は、第１ボンディングワイ
ヤ４１により基板のボンディングパッド１４に電気的に
連結されている。上部半導体チップ３０の電極パッド３
４は、第２ボンディングワイヤ４３により基板のボンデ
ィングパッド１４と電気的に連結されている。ボンディ
ングワイヤ４１、４３は、電極パッド２４、３４にボー
ル（図示せず）を形成し、基板のボンディングパッド１
４にステッチ（stitch）を形成するが、電極パッド２
４、３４に形成されたボール上に一定高さのワイヤルー
プが必要である。
【００１４】本実施例において、トレンチ３５は、上部
半導体チップ３０の下面の両縁に形成されている。前記
トレンチ３５は、下部半導体チップ２０に連結された第
１ボンディングワイヤ４１のワイヤループに必要な空間
を提供する。トレンチ３５の提供により、同一性能と同
一サイズの半導体チップ２０、３０を基板１０の同一方
向に積層することが可能である。
【００１５】複数のチップが基板１０の一面のみ（すな
わち、実装面１２）に積層されているので、基板１０の
下面は、チップ積層型チップパッケージ１００を外部と
電気的に連結する空間として活用できる。すなわち、基
板１０の下面１３に複数のボールランド１６を形成す
る。ボールランド１６の周囲にはんだレジスト１８を塗
布した後、ボールランド１６にはんだボール６０を整列
しリフローすることにより、外部電気接続部を面配列方
式で形成することが可能である。ボールランド１６は、
基板１０を介してボンディングパッド１４と電気的に連
結されているので、下、上部半導体チップ２０、３０
は、電極パッド２４、３４、ボンディングワイヤ４１、
４３、ボンディングパッド１４、ボールランド１６及び
はんだボール６０を介して、コンピュータシステムのマ
ザーボード（mother board）のような外部素子と電気的
に連結できる。
【００１６】次いで、本発明の一実施例に係るチップ積
層型パッケージ素子の製造方法を説明する。図２は、本
発明の一実施例に係るチップ積層型パッケージ素子１０
０の製造方法を示す工程図である。
【００１７】まず、複数の下部チップ（例えば、下部半
導体チップ２０）を構成する第１ウェーハを用意する
（段階７１）。第１ウェーハには、ウェーハ一括製造工
程によりオンチップ回路と電極パッドが形成されてい
る。第１ウェーハの下面にテープを貼付け（段階７
２）、高速で回転する切断ブレード（例えば、ダイアモ
ンドホイール）を用いて第１ウェーハを切断する（段階
７３）。ウェーハは、ウェーハの上面（つまり、活性
面）に形成された切断線（scribe line）に沿って切断
される。切断されたウェーハから個別半導体チップを分
離することによって、下部半導体チップを用意する（段
階７４）。
【００１８】次いで、複数の上部チップ（例えば、上部
半導体チップ３０）を構成する第２ウェーハを用意する
（段階７５）。第２ウェーハには、ウェーハ一括製造工
程（wafer batch fabrication process）により第１ウ
ェーハのオンチップ回路及び電極パッドと同様なオンチ
ップ回路及び電極パッドが形成されている。第２ウェー
ハの下面に複数の裏面トレンチを形成し（段階７６）、
第２ウェーハを切断する（段階７７）。切断されたウェ
ーハから個別半導体チップを分離することによって、上
部半導体チップ７８を用意する（段階７８）。裏面トレ
ンチの形成段階に対しては、図３〜図１８を参照して後
述する。
【００１９】用意された下部半導体チップを１次ダイボ
ンディング段階７９により基板に貼付ける（段階７
９）。ダイボンディング段階で用いられた接着層を硬化
した後、接着層の表面を、例えばプラズマで洗浄する
（段階８０）。ダイボンディングされた下部半導体チッ
プを１次ワイヤボンディング段階により基板と電気的に
連結する（段階８１）。
【００２０】次いで、上部半導体チップを２次ダイボン
ディング段階により下部半導体チップの活性面に貼付け
る（段階８２）。接着層を硬化した後、接着層の表面を
プラズマで洗浄する（段階８３）。上部半導体チップを
２次ワイヤボンディング段階により基板と電気的に連結
する（段階８４）。最後に、成形段階によりパッケージ
胴体を形成する（段階８５）。
【００２１】第２ウェーハに裏面トレンチを形成する工
程は、次のような様々な方法により行うことができる。
図３〜図７は、本実施例のチップ積層型パッケージ素子
において、裏面トレンチが形成された上部半導体チップ
の第１の製造方法を説明するための断面図である。
【００２２】図３の平面図に示したように、ウェーハ製
造工程により複数の半導体ＩＣ素子が形成されたウェー
ハ１１０を用意し、ウェーハ１１０の裏面１１５、すな
わち活性面の反対面に整列キー１１２を形成する。図４
の断面図に示したように、ウェーハ１１０の裏面１１５
に所定の深さと幅を有する溝またはトレンチ１３０を形
成する。トレンチ１３０の位置は、整列キー１１２を基
準にして決まるが、ウェーハ１１０活性面の切断線（sc
ribe line）に対応する。ウェーハ１１０の活性面１２
０には、パッシベーション膜１２２が塗布されている。
トレンチ１３０は、例えば、高速で回転する切断ブレー
ドを用いてウェーハを切り出すことにより形成される。
トレンチ１３０の深さと幅は、図１を参照して説明した
ように、積層パッケージにおいて下部チップの電極パッ
ドに対するワイヤループを提供するのに充分なサイズを
有する。
【００２３】図５において、トレンチ１３０の表面を含
むウェーハ１１０の裏面１１５の全面に金属層１３２を
塗布する。金属層１３２は、ウェーハの裏面１１５に接
着剤を塗布し、ウェーハの活性面を切断線に沿って切断
する工程において、ウェーハ１１０が破断したりチップ
クラックが生じたりすることを防止して、ウェーハから
個別チップを分離する。すなわち、金属層１３２は、ト
レンチ１３０が形成されたウェーハの機械的強度を増加
させる。金属層１３２は、例えば、電気めっき、スパッ
タリング（sputtering）、蒸着（evaporation）、及び
無電解めっきなどの技術により、ウェーハの裏面１１５
の全面に塗布される。
【００２４】トレンチ１３０が形成され、金属層１３２
が塗布されたウェーハ１１０の裏面１１５に接着テープ
１４０を貼付けた後（図６）、切断線に沿ってウェーハ
１１０を切断して、ウェーハ１１０を個別チップ１５０
ａ、１５０ｂ、１５０ｃに分離する。このようなウェー
ハの分離には、通常のウェーハ切断（wafer sawing）工
程を使用することができる。個別チップは、分離領域１
１７により分離されているが、その下面が接着テープ１
４０に固定されている。
【００２５】図８〜図１２は、本実施例において、裏面
トレンチが形成された上部半導体チップの第２の製造方
法を説明するための断面図である。図８を参照すると、
ウェーハ１１０の裏面１１５の全面に第１金属層１６０
を塗布した後、整列キー１６２を形成する。図９に示し
たように、ウェーハ１１０の裏面１１５の所定位置に小
型溝１６４を形成する。小型溝１６４は、ウェーハ切断
工程に用いられた切断ブレードより、幅の狭いものを用
いて形成される。次いで、図１０に示したように、第１
金属層１６０をマスクとして用い、小型溝１６４を湿式
エッチングすることにより、所望のサイズのトレンチ１
６６を形成する。
【００２６】図１１に示したように、第１金属層１６０
を除去し、トレンチ１６６を含むウェーハ１１０の裏面
１１５の全面に第２金属層１６８を塗布する。第２金属
層１６８は、図３〜図７に示した金属層１３２のよう
に、ウェーハ切断工程において、ウェーハが破断したり
チップクラックが生じることを防止する。
【００２７】図１３〜図１８は、本実施例において、裏
面トレンチが形成された上部半導体チップの第３の製造
方法を説明するための断面図である。図１３を参照する
と、エッチングマスク層１７０をウェーハ１１０の裏面
１１５の全面に塗布する。エッチングマスク層１７０上
に感光膜（photo-resist）を塗布してパターニングする
ことにより、図１４に示したように感光膜パターン層１
７２がウェーハ１１０の裏面１１５に形成される。
【００２８】次いで、感光膜パターン層１７２により覆
われず露出したエッチングマスク層１７０を除去し、感
光膜パターン層１７２を除去することにより、図１５に
示したように、エッチングマスクパターン層１７０ａが
形成される。このエッチングマスクパターン層１７０ａ
をマスクとして用い、ウェーハの裏面をエッチングする
ことにより、図１６に示したようにトレンチ１７４を形
成する。
【００２９】図１７に示したように、エッチングマスク
パターン層１７０ａを除去し、図１８に示したように、
トレンチ１７４の表面を含むウェーハ１１０の裏面１１
５の全面に金属層１７６を塗布する。この金属層１７６
は、各々、図３〜図７及び図８〜図１２に示した金属層
１３２、１６８のように、ウェーハ切断工程においてウ
ェーハが破断したりチップクラックが生じることを防止
する。
【００３０】上述したように、トレンチが形成された半
導体チップは、チップ積層型パッケージ素子の上部半導
体チップ３０として使用される。本発明は、本発明の技
術的思想から逸脱することなく、他の種々の形態で実施
することができる。前述の実施例は、あくまでも、本発
明の技術内容を明らかにするものであって、そのような
具体例のみに限定して狭義に解釈されるべきものではな
く、本発明の精神と特許請求の範囲内で、いろいろと変
更して実施することができるものである。
【００３１】
【発明の効果】以上説明したように、本発明によると、
同一サイズの半導体ＩＣ素子を複数積層したチップ積層
型パッケージ素子を形成することができる。また、同一
半導体ＩＣ素子を複数積層しながらも、ワイヤボンディ
ング技術をそのまま活用できるので、低コストでチップ
積層型パッケージ素子を形成することができる。また、
基板の一方面に半導体ＩＣ素子が積層されているので、
パッケージ素子の外部電気接続部のための空間を多く確
保することができる。
【図面の簡単な説明】
【図１】本発明の一実施例によるチップ積層型パッケー
ジ素子を示す断面図である。
【図２】本発明の一実施例によるチップ積層型パッケー
ジ素子の製造方法を示す工程図である。
【図３】本発明の一実施例によるチップ積層型パッケー
ジにおいて、上部半導体チップの第１の製造方法を説明
するための断面図である。
【図４】本発明の一実施例によるチップ積層型パッケー
ジにおいて、上部半導体チップの第１の製造方法を説明
するための断面図である。
【図５】本発明の一実施例によるチップ積層型パッケー
ジにおいて、上部半導体チップの第１の製造方法を説明
するための断面図である。
【図６】本発明の一実施例によるチップ積層型パッケー
ジにおいて、上部半導体チップの第１の製造方法を説明
するための断面図である。
【図７】本発明の一実施例によるチップ積層型パッケー
ジにおいて、上部半導体チップの第１の製造方法を説明
するための断面図である。
【図８】本発明の一実施例によるチップ積層型パッケー
ジにおいて、上部半導体チップの第２の製造方法を説明
するための断面図である。
【図９】本発明の一実施例によるチップ積層型パッケー
ジにおいて、上部半導体チップの第２の製造方法を説明
するための断面図である。
【図１０】本発明の一実施例によるチップ積層型パッケ
ージにおいて、上部半導体チップの第２の製造方法を説
明するための断面図である。
【図１１】本発明の一実施例によるチップ積層型パッケ
ージにおいて、上部半導体チップの第２の製造方法を説
明するための断面図である。
【図１２】本発明の一実施例によるチップ積層型パッケ
ージにおいて、上部半導体チップの第２の製造方法を説
明するための断面図である。
【図１３】本発明の一実施例によるチップ積層型パッケ
ージにおいて、上部半導体チップの第３の製造方法を説
明するための断面図である。
【図１４】本発明の一実施例によるチップ積層型パッケ
ージにおいて、上部半導体チップの第３の製造方法を説
明するための断面図である。
【図１５】本発明の一実施例によるチップ積層型パッケ
ージにおいて、上部半導体チップの第３の製造方法を説
明するための断面図である。
【図１６】本発明の一実施例によるチップ積層型パッケ
ージにおいて、上部半導体チップの第３の製造方法を説
明するための断面図である。
【図１７】本発明の一実施例によるチップ積層型パッケ
ージにおいて、上部半導体チップの第３の製造方法を説
明するための断面図である。
【図１８】本発明の一実施例によるチップ積層型パッケ
ージにおいて、上部半導体チップの第３の製造方法を説
明するための断面図である。
【符号の説明】
１０ 基板 １２ 実装面 １３ 下面 １４ ボンディングパッド １６ ボールランド １８ はんだレジスト ２０、３０ 半導体チップ ２２、３２ 接着層 ２４、３４ 電極パッド ４１、４３ ボンディングワイヤ ５０ パッケージ成形体 ６０ はんだボール １００ チップ積層型パッケージ素子 １１０ ウェーハ １１２、１６２ 整列キー １１５ 裏面 １２０ 活性面（active surface） １２２ パッシベーション（passivation）膜 １３０ トレンチ（trench） １３２ 金属層 １４０ 接着テープ １５０ａ、１５０ｂ、１５０ｃ 個別チップ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 姜 思尹 大韓民国ソウル特別市銅雀区舎堂４洞309 番地30号

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 複数のボンディングパッドが形成された
    実装面を有する基板と、 前記基板の実装面に配置され、複数の第１電極パッドが
    形成された活性面を有する第１半導体チップと、 前記第１半導体チップの活性面に配置され、複数の第２
    電極パッドが形成された活性面を有する第２半導体チッ
    プと、 前記第１半導体チップの第１電極パッドを前記基板のボ
    ンディングパッドに電気的に連結する複数の第１ボンデ
    ィングワイヤと、 前記第２半導体チップの第２電極パッドを前記基板のボ
    ンディングパッドに電気的に連結する複数の第２ボンデ
    ィングワイヤとを備え、 前記第２半導体チップは、活性面の反対側の下面に形成
    されたトレンチを有し、前記トレンチは前記第１ボンデ
    ィングワイヤが前記第１半導体チップの第１電極パッド
    に電気的に連結されるように空間を提供することを特徴
    とするチップ積層型パッケージ素子。
  2. 【請求項２】 前記第１半導体チップ及び前記第２半導
    体チップは、物理的サイズが同一であることを特徴とす
    る請求項１に記載のチップ積層型パッケージ素子。
  3. 【請求項３】 前記第２半導体チップの下面は、接着剤
    により前記第１半導体チップの活性面に貼付けられてい
    ることを特徴とする請求項１に記載のチップ積層型パッ
    ケージ素子。
  4. 【請求項４】 前記第１半導体チップ、前記第２半導体
    チップ、前記第１ボンディングワイヤ、前記第２ボンデ
    ィングワイヤ、ならびに前記基板のボンディングパッド
    を封止するパッケージ胴体をさらに備えることを特徴と
    する請求項１に記載のチップ積層型パッケージ素子。
  5. 【請求項５】 複数のはんだボールが前記基板の下面に
    形成され、前記はんだボールは前記ボンディングパッド
    と電気的に連結されていることを特徴とする請求項１に
    記載のチップ積層型パッケージ素子。
  6. 【請求項６】 前記第２半導体チップの下面全体に金属
    層が塗布されていることを特徴とする請求項１に記載の
    チップ積層型パッケージ素子。
  7. 【請求項７】 前記基板は、ポリイミドテープ、印刷回
    路基板及びセラミック基板からなる群から選ばれること
    を特徴とする請求項１に記載のチップ積層型パッケージ
    素子。
  8. 【請求項８】 上面及び下面を有する基板と、 上面及び下面を有し、下面が前記基板の上面に貼付けら
    れ、上面に複数の第１電極パッドが形成されている第１
    半導体チップと、 上面及び下面を有し、下面が前記第１半導体チップの上
    面に貼付けられ、上面には前記第１半導体チップの上面
    の第１電極パッドに対応する位置にトレンチが形成され
    ている第２半導体チップと、 を備えることを特徴とするチップ積層型パッケージ素
    子。
  9. 【請求項９】 前記第１半導体チップ及び前記第２半導
    体チップは、物理的サイズが同一であることを特徴とす
    る請求項８に記載のチップ積層型パッケージ素子。
  10. 【請求項１０】 前記基板の上面には、複数の第１ボン
    ディングワイヤにより前記第１半導体チップの上面の複
    数の第１電極パッドと電気的に連結された複数のボンデ
    ィングパッドが形成されていることを特徴とする請求項
    ８に記載のチップ積層型パッケージ素子。
  11. 【請求項１１】 前記基板の上面には、複数の第２ボン
    ディングワイヤにより前記第２半導体チップの上面の複
    数の第２電極パッドと電気的に連結された複数のボンデ
    ィングパッドが形成されていることを特徴とする請求項
    ８に記載のチップ積層型パッケージ素子。
  12. 【請求項１２】 前記基板の上面には、複数の第１ボン
    ディングワイヤにより前記第１半導体チップの上面の複
    数の第１電極パッドと電気的に連結され、かつ複数の第
    ２ボンディングワイヤにより前記第２半導体チップの上
    面の複数の第２電極パッドと電気的に連結された複数の
    ボンディングパッドが形成されていることを特徴とする
    請求項８に記載のチップ積層型パッケージ素子。
  13. 【請求項１３】 前記トレンチは、前記第１半導体チッ
    プの上面の複数の第１電極パッドを複数の第１ボンディ
    ングワイヤにより前記基板の上面に電気的に連結可能で
    あることを特徴とする請求項８に記載のチップ積層型パ
    ッケージ素子。
  14. 【請求項１４】 基板の上面に第１半導体チップの下面
    を貼付ける段階と、 前記第１半導体チップの上面の複数の第１電極パッドに
    対応するトレンチが形成された第２半導体チップの下面
    を前記第１半導体チップの上面に貼付ける段階と、 前記第１半導体チップの上面の複数の第１電極パッドを
    前記基板の上面の対応するボンディングパッドとワイヤ
    ボンディングする段階と、 を含むことを特徴とするチップ積層型パッケージ素子の
    製造方法。
  15. 【請求項１５】 前記第２半導体チップの上面の複数の
    第２電極パッドを前記基板の上面の対応するボンディン
    グパッドとワイヤボンディングする段階をさらに含むこ
    とを特徴とする請求項１４に記載のチップ積層型パッケ
    ージ素子の製造方法。
  16. 【請求項１６】 前記基板の上面に前記第１半導体チッ
    プの下面を貼付ける段階は、前記基板の上面に前記第１
    半導体チップの下面を接着剤を用いて接着する段階を含
    み、 前記第１半導体チップの上面に前記第２半導体チップの
    下面を貼付ける段階は、前記第１半導体チップの上面に
    前記第２半導体チップの下面を接着剤を用いて接着する
    段階を含むことを特徴とする請求項１４に記載のチップ
    積層型パッケージ素子の製造方法。
  17. 【請求項１７】 ウェーハの下面にトレンチを形成する
    段階と、 前記ウェーハを切断する段階と、 前記ウェーハを前記第２半導体チップを含む複数のチッ
    プに分離する段階と、 をさらに含むことを特徴とする請求項１４に記載のチッ
    プ積層型パッケージ素子の製造方法。
  18. 【請求項１８】 ウェーハの下面に整列キーを形成する
    段階と、 前記整列キーを基準にして所定の位置に溝を形成する段
    階と、 前記溝の表面を含む前記ウェーハの下面に金属層を塗布
    する段階と、 前記ウェーハを前記第２半導体チップを含む複数のチッ
    プに分離する段階と、 をさらに含むことを特徴とする請求項１４に記載のチッ
    プ積層型パッケージ素子の製造方法。
  19. 【請求項１９】 ウェーハの下面に第１金属層を塗布す
    る段階と、 整列キーを形成する段階と、 前記整列キーを基準にして前記ウェーハの下面の所定の
    位置に溝を形成する段階と、 前記第１金属層をマスクとして使用し前記溝をエッチン
    グすることにより、トレンチを形成する段階と、 前記トレンチの表面を含む前記ウェーハの下面に第２金
    属層を塗布する段階と、 前記ウェーハを前記第２半導体チップを含む複数のチッ
    プに分離する段階と、 をさらに含むことを特徴とする請求項１４に記載のチッ
    プ積層型パッケージ素子の製造方法。
  20. 【請求項２０】 ウェーハの下面にエッチングマスク層
    を塗布する段階と、 前記エッチングマスク層に感光膜パターン層を塗布する
    段階と、 前記感光膜パターン層を基準にして前記エッチングマス
    ク層を部分的に除去することにより、エッチングマスク
    パターン層を形成する段階と、 前記感光膜パターン層を除去する段階と、 前記エッチングマスクパターン層をマスクとして使用し
    前記ウェーハの下面をエッチングすることにより、トレ
    ンチを形成する段階と、 前記エッチングマスクパターン層を除去する段階と、 前記トレンチの表面を含む前記ウェーハの下面に金属層
    を塗布する段階と、 前記ウェーハを前記第２半導体チップを含む複数のチッ
    プに分離する段階と、 をさらに含むことを特徴とする請求項１４に記載のチッ
    プ積層型パッケージ素子の製造方法。
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