KR100549312B1 - 반도체패키지 및 그 제조 방법 - Google Patents

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    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Abstract

이 발명은 반도체패키지 및 그 제조 방법에 관한 것으로, 다양한 크기 및 종류의 반도체칩을 탑재할 수 있고, 박형화하는 동시에 열방출 효과도 우수하도록 대략 평면인 제1면과 제2면을 갖고, 중앙에 관통부가 형성된 수지층을 기본층으로 상기 제1면과 제2면에 도전성 회로패턴이 형성된 인쇄회로기판과; 대략 평면인 제1면과 제2면을 갖고, 상기 제2면 중앙에는 다수의 입출력패드가 형성된 동시에, 상기 입출력패드가 상기 인쇄회로기판의 관통부 내측을 향하도록 상기 인쇄회로기판의 제1면에 접착층으로 접착된 제1반도체칩과; 상기 제1반도체칩과 인쇄회로기판의 회로패턴을 전기적으로 접속시키는 제1접속수단과; 대략 평면인 제1면과 제2면을 갖고, 상기 제2면 가장자리에는 다수의 입출력패드가 형성된 동시에, 상기 제1면이 인쇄회로기판의 제2면에 접착층으로 접착된 제2반도체칩과; 상기 제2반도체칩과 인쇄회로기판의 회로패턴을 전기적으로 접속시키는 제2접속수단과; 상기 제2반도체칩, 제2접속수단 등이 봉지재로 봉지되어 형성된 봉지부와; 상기 인쇄회로기판의 회로패턴에 융착된 다수의 도전성볼을 포함하여 이루어진 것을 특징으로 함.

Description

반도체패키지 및 그 제조 방법{Semiconductor package and its manufacturing method}
도1은 종래의 반도체패키지를 도시한 단면도이다.
도2a 내지 도2e는 본 발명의 제1실시예에 의한 반도체패키지를 도시한 단면도이다.
도3a 내지 도3c는 본 발명의 제2실시예에 의한 반도체패키지를 도시한 단면도이다.
도4a 내지 도4c는 본 발명의 제3실시예에 의한 반도체패키지를 도시한 단면도이다.
도5는 본 발명의 제4실시예에 의한 반도체패키지를 도시한 단면도이다.
도6a 내지 도6h는 본 발명에 의한 반도체패키지의 제조 방법을 도시한 설명도이다.
- 도면중 주요 부호에 대한 설명 -
101~104; 본 발명에 의한 반도체패키지
1; 제1반도체칩 1a,2a,10a; 제1면
1b,2b,10b; 제2면 1c,2c; 입출력패드
2; 제2반도체칩 10; 인쇄회로기판
11;관통부(제1관통부) 12; 제2관통부
13; 수지층 14; 회로패턴
15; 솔더마스크 21; 제1접속수단
22; 제2접속수단 30; 봉지부
40; 도전성볼
본 발명은 반도체패키지 및 그 제조 방법에 관한 것으로, 더욱 상세하게 설명하면 박형화하는 동시에 열방출 효과도 우수한 반도체패키지 및 그 제조 방법에 관한 것이다.
통상 반도체패키지는 반도체칩을 외부 환경으로부터 안전하게 보호함은 물론, 그 반도체칩과 마더보드(Mother Board)와의 전기적 신호가 용이하게 교환되도록 한 것을 말한다.
최근에는 상기한 반도체패키지 내부에 다수의 반도체칩을 스택(Stack)함으로써 고기능화를 구현한 스택형 반도체패키지가 출시되고 있으며, 이러한 종래의 통상적인 스택형 반도체패키지(100')를 도1에 도시하였다.
도시된 바와 같이 통상 수지층(18')을 중심으로 상,하면에 본드핑거(20a') 및 볼랜드(20b')를 갖는 회로패턴(20')이 형성되어 있고, 상기 회로패턴(20')의 표면은 커버코트(23')로 코팅된 회로기판(16')이 구비되어 있다. 또한, 상기 회로기 판(16')의 상면 중앙부에는 제1반도체칩(2')이 접착층에 의해 접착되어 있고, 상기 제1반도체칩(2')의 상면에는 제2반도체칩(6')이 접착층으로 접착되어 있다. 물론, 상기 제1반도체칩(2') 및 제2반도체칩(6')의 상면에는 다수의 입출력패드(4',8')가 형성되어 있다. 상기 제1반도체칩(2') 및 제2반도체칩(6')의 입출력패드(4',8')는 각각 회로기판(16')에 형성된 회로패턴(20')중 본드핑거(20a')에 도전성와이어(60')로 본딩되어 있다. 또한, 제1반도체칩(2'), 제2반도체칩(6'), 도전성와이어(60') 및 회로기판(16')의 상면은 봉지재로 봉지되어 일정형상의 봉지부(40')로 봉지되어 있다. 상기 회로기판(16')의 하면에 형성된 회로패턴(20')중 볼랜드(20b')에는 다수의 도전성볼(50')이 융착되어 있으며, 이 도전성볼(50')이 차후 마더보드의 소정 패턴에 본딩된다. 도면중 미설명 부호 20c'는 도전성 비아홀이다.
이러한 반도체패키지(100')는 제1반도체칩(2') 및 제2반도체칩(6')의 전기적 신호가 도전성와이어(60'), 회로기판(16')의 본드핑거(20a'), 도전성 비아홀(20c'), 볼랜드 (20b') 및 도전성볼(50')을 통해서 마더보드와 교환되며, 두개의 반도체칩이 스택된 상태이므로 반도체패키지가 고용량, 고기능화되고 또한 실장밀도를 높일 수 있는 장점이 있다.
그러나, 상기 제1반도체칩의 입출력패드에 본딩되는 도전성와이어와의 접촉을 피하기 위해, 상기 제2반도체칩의 넓이 또는 부피가 상기 제1반도체칩의 넓이 또는 부피보다 반듯이 작아야 하는 단점이 있다. 즉, 상기 제2반도체칩의 부피가 제1반도체칩의 부피와 같거나 클 경우에는 그 제2반도체칩의 저면과 도전성와이어 가 상호 쇼트됨으로써 제1반도체칩의 전기적 기능이 마비되는 문제가 있어, 반듯이 그 제2반도체칩의 크기가 제1반도체칩의 크기보다 작아야 한다.
이러한 문제는 동일한 크기 또는 다양한 크기의 반도체칩을 다수 스택하여야 하는 반도체패키지(예를 들면 Flash/SRAM, Logic/Flash, Digital/Analog, DSP/Flash 등등)에 적용할 수 없어, 패키징할 수 있는 반도체칩의 종류를 극히 제한시키고 있다.
또한, 종래의 반도체패키지는 제1반도체칩 및 제2반도체칩이 모두 봉지부에 의해 완전히 밀폐되어 있기 때문에, 상기 제1반도체칩 및 제2반도체칩의 전기적 작동중 발생하는 열을 외부로 효율성 좋게 방출하지 못하는 단점이 있다.
더불어, 일정두께를 갖는 인쇄회로기판 상에 차례로 제1반도체칩 및 제2반도체칩이 순차적으로 스택됨으로써, 전체적인 반도체패키지의 두께가 두꺼워지는 단점도 있다.
마지막으로, 종래의 반도체패키지는 엣지패드형 반도체칩(입출력패드가 반도체칩의 엣지 부분에 형성된 것)만을 스택할 수 있는 단점이 있다. 즉, 반도체칩은 크게 엣지패드형과 센터패드형(입출력패드가 반도체칩의 센터 부분에 형성된 것)이 있는데, 상기 센터패드형 반도체칩은 스택할 수 없는 결함이 있는 것이다.
따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 본 발명의 첫번째 목적은 다양한 크기의 반도체칩을 스택할 수 있는 반도체패키지를 제공하는데 있다.
본 발명의 두번째 목적은 방열성능이 우수한 반도체패키지를 제공하는데 있다.
본 발명의 세번째 목적은 보다 박형화한 반도체패키지를 제공하는데 있다.
본 발명의 네번째 목적은 엣지패드형 및 센터패드형 반도체칩을 혼합하여 스택할 수 있는 반도체패키지를 제공하는데 있다.
본 발명의 다섯번째 목적은 패키지끼리 스택 가능한 반도체패키지를 제공하는데 있다.
상기한 목적을 달성하기 위해 본 발명의 제1태양(態樣)에 의한 반도체패키지는 대략 평면인 제1면과 제2면을 갖고, 중앙에 관통부가 형성된 수지층을 기본층으로 상기 제1면과 제2면에 도전성 회로패턴이 형성된 인쇄회로기판과; 대략 평면인 제1면과 제2면을 갖고, 상기 제2면 중앙에는 다수의 입출력패드가 형성된 동시에, 상기 입출력패드가 상기 인쇄회로기판의 관통부 내측을 향하도록 상기 인쇄회로기판의 제1면에 접착층으로 접착된 제1반도체칩과; 상기 제1반도체칩과 인쇄회로기판의 회로패턴을 전기적으로 접속시키는 제1접속수단과; 대략 평면인 제1면과 제2면을 갖고, 상기 제2면 가장자리에는 다수의 입출력패드가 형성된 동시에, 상기 제1면이 인쇄회로기판의 제2면에 접착층으로 접착된 제2반도체칩과; 상기 제2반도체칩과 인쇄회로기판의 회로패턴을 전기적으로 접속시키는 제2접속수단과; 상기 제2반도체칩, 제2접속수단 등이 봉지재로 봉지되어 형성된 봉지부와; 상기 인쇄회로기판의 제1면에 형성된 회로패턴에 융착된 다수의 도전성볼을 포함하여 이루어진 것을 특징으로 한다.
또한, 상기한 목적을 달성하기 위해 본 발명의 제2태양에 의한 반도체패키지는 대략 평면인 제1면과 제2면을 갖고, 중앙에 관통부가 형성된 수지층을 기본층으로 상기 제1면과 제2면에 도전성 회로패턴이 형성된 인쇄회로기판과; 대략 평면인 제1면과 제2면을 갖고, 상기 제2면 중앙에는 다수의 입출력패드가 형성된 동시에, 상기 입출력패드가 상기 인쇄회로기판의 관통부 내측을 향하도록 상기 인쇄회로기판의 제1면에 접착층으로 접착된 제1반도체칩과; 상기 제1반도체칩과 인쇄회로기판의 회로패턴을 전기적으로 접속시키는 제1접속수단과; 대략 평면인 제1면과 제2면을 갖고, 상기 제2면 가장자리에는 다수의 입출력패드가 형성된 동시에, 상기 제1면이 인쇄회로기판의 제2면에 접착층으로 접착된 제2반도체칩과; 상기 제2반도체칩과 인쇄회로기판의 회로패턴을 전기적으로 접속시키는 제2접속수단과; 상기 제2반도체칩, 제2접속수단 등이 봉지재로 봉지되어 형성된 봉지부와; 상기 인쇄회로기판의 제2면에 형성된 회로패턴에 융착된 다수의 도전성볼을 포함하여 이루어진 것을 특징으로 한다.
또한, 상기한 목적을 달성하기 위해 본 발명의 제3태양에 의한 반도체패키지는 대략 평면인 제1면과 제2면을 갖고, 중앙에 제1관통부가 형성되고 그 외주연의 대응되는 위치에 일정거리 이격되어 제2관통부가 형성된 수지층을 기본층으로 상기 제1면과 제2면에 도전성 회로패턴이 형성된 인쇄회로기판과; 대략 평면인 제1면과 제2면을 갖고, 상기 제2면 중앙에는 다수의 입출력패드가 형성된 동시에, 상기 입출력패드가 상기 인쇄회로기판의 제1관통부 내측을 향하도록 상기 인쇄회로기판의 제1면에 접착층으로 접착된 제1반도체칩과; 상기 제1반도체칩과 인쇄회로기판의 회로패턴을 전기적으로 접속시키는 제1접속수단과; 대략 평면인 제1면과 제2면을 갖고, 상기 제1면 가장자리에는 다수의 입출력패드가 형성된 동시에, 상기 입출력패드가 상기 인쇄회로기판의 제2관통부 내측을 향하도록 상기 인쇄회로기판의 제2면에 접착층으로 접착된 제2반도체칩과; 상기 제2반도체칩과 인쇄회로기판의 회로패턴을 전기적으로 접속시키는 제2접속수단과; 상기 제1반도체칩 및 제2반도체칩의 측면과 인쇄회로기판의 제2관통부에 봉지재가 충진되어 형성된 봉지부와; 상기 인쇄회로기판의 제1면에 형성된 회로패턴에 융착된 다수의 도전성볼을 포함하여 이루어진 것을 특징으로 한다.
또한, 상기한 목적을 달성하기 위해 본 발명의 제4태양에 의한 반도체패키지는 대략 평면인 제1면과 제2면을 갖고, 중앙에 제1관통부가 형성되고 그 외주연의 대응되는 위치에 일정거리 이격되어 제2관통부가 형성된 수지층을 기본층으로 상기 제1면과 제2면에 도전성 회로패턴이 형성된 인쇄회로기판과; 대략 평면인 제1면과 제2면을 갖고, 상기 제2면 중앙에는 다수의 입출력패드가 형성된 동시에, 상기 입출력패드가 상기 인쇄회로기판의 제1관통부 내측을 향하도록 상기 인쇄회로기판의 제1면에 접착층으로 접착된 제1반도체칩과; 상기 제1반도체칩과 인쇄회로기판의 회로패턴을 전기적으로 접속시키는 제1접속수단과; 대략 평면인 제1면과 제2면을 갖고, 상기 제2면 가장자리에는 다수의 입출력패드가 형성된 동시에, 상기 입출력패드가 상기 인쇄회로기판의 제2관통부 내측을 향하도록 상기 인쇄회로기판의 제2면에 접착층으로 접착된 제2반도체칩과; 상기 제2반도체칩과 인쇄회로기판의 회로패 턴을 전기적으로 접속시키는 제2접속수단과; 상기 제1반도체칩 및 제2반도체칩의 측면과 인쇄회로기판의 제2관통부에 봉지재가 충진되어 형성된 봉지부와; 상기 인쇄회로기판의 제2면에 형성된 회로패턴에 융착된 다수의 도전성볼을 포함하여 이루어진 것을 특징으로 한다.
상기 제1태양 내지 제4태양중 어느 한 태양 있어서, 상기 제1반도체칩은 제1면이 공기중으로 노출될 수 있다.
또한, 상기 제1태양 또는 제2태양에 있어서, 상기 제1반도체칩은 제1면 및 측면이 공기중으로 노출될 수 있다.
또한, 상기 제3태양 또는 제4태양에 있어서, 상기 제2반도체칩은 제2면이 공기중으로 노출될 수도 있다.
또한, 상기 제1태양 내지 제4태양중 어느 한 태양에 있어서, 상기 제1반도체칩은 제1면에 방열수단이 더 부착될 수도 있다.
또한, 상기 제3태양 또는 제4태양에 있어서, 상기 제2반도체칩은 제2면에 방열수단이 더 부착될 수도 있다.
또한, 상기 제1태양 내지 제4태양중 어느 한 태양에 있어서, 상기 제1접속수단과 제2접속수단은 모두 도전성와이어인 동시에, 상기 제1접속수단은 관통부를 통하여 인쇄회로기판의 제2면에 형성된 회로패턴과 접속될 수 있다.
또한, 상기 제1태양 또는 제2태양에 있어서, 상기 제1접속수단은 인쇄회로기판의 제1면에 위치된 회로패턴이 관통부 내측으로 일정길이 연장되어 형성된 리드일 수도 있다.
또한, 상기 제3태양 또는 제4태양에 있어서, 상기 제2접속수단은 인쇄회로기판의 제2면에 위치된 회로패턴이 제2관통부 내측으로 일정길이 연장되어 형성된 리드일 수 있다.
또한, 상기 제1태양 내지 제4태양중 어느 한 태양에 있어서, 상기 반도체패키지는 적어도 2개 이상이 상,하로 스택될 수 있다.
더불어, 상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지의 제조 방법은 대략 평면인 제1면과 제2면을 갖는 수지층을 기본층으로 상기 제1면과 제2면에 도전성 회로패턴이 형성된 인쇄회로기판을 제공하는 단계와; 상기 인쇄회로기판의 제1면중 일정 영역에 접착층을 접착시키는 단계와; 상기 인쇄회로기판 및 접착층을 일괄적으로 펀칭하여 일정크기의 관통부를 형성하는 단계와; 대략 평면인 제1면과 제2면을 갖고, 상기 제2면 중앙에는 다수의 입출력패드가 형성된 제1반도체칩을 상기 접착층에 접착시키되, 상기 입출력패드가 관통부 내측을 향하도록 하고, 상기 입출력패드와 회로패턴을 제1접속수단으로 접속하는 단계와; 대략 평면인 제1면과 제2면을 갖고, 상기 제2면 가장자리에는 다수의 입출력패드가 형성된 제2반도체칩을 접착층을 개재하여 상기 제1반도체칩의 위치와 대응하는 상기 인쇄회로기판의 제2면에 접착하고, 상기 입출력패드와 회로패턴을 제2접속수단으로 접속하는 단계와; 상기 제2반도체칩, 제2접속수단 등을 봉지재로 봉지하여 일정 모양의 봉지부를 형성하는 단계와; 상기 인쇄회로기판의 제1면에 형성된 회로패턴에 다수의 도전성볼을 융착하는 단계를 포함하여 이루어진 것을 특징으로 한다.
상기와 같이 하여 본 발명에 의한 반도체패키지 및 그 제조 방법에 의하면, 첫째, 인쇄회로기판의 제1면과 제2면에 각각 반도체칩이 접착됨으로써, 상호간의 접속수단을 간섭하지 않게 되어 다양한 크기의 반도체칩을 탑재할 수 있는 반도체패키지를 제공하게 된다.
둘째, 제1반도체칩 또는 제2반도체칩의 일면 또는 측면까지 외부 공기중으로 직접 노출됨으로써 전체적인 반도체패키지의 방열성능이 향상된다.
셋째, 제1반도체칩 또는 제2반도체칩이 도전성볼이 융착되는 면에 탑재됨으로써, 어느 한 반도체칩의 두께가 도전성볼의 두께와 상쇄되고, 따라서 전체적으로 박형화한 반도체패키지를 구현하게 된다.
넷째, 인쇄회로기판의 일정 크기의 관통부를 형성하고, 그 관통부를 향하여 입출력패드가 위치하도록 제1반도체칩을 탑재함으로써, 엣지패드형 반도체칩은 물론이고, 센터패드형 반도체칩도 탑재할 수 있게 된다.
다섯째, 인쇄회로기판의 제1면 또는 제2면이 동시에 봉지부 외측으로 노출되도록 함으로써, 다수의 반도체패키지를 스택할 수 있게 된다.
이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도2a 내지 도2e는 본 발명의 제1실시예에 의한 반도체패키지(101)를 도시한 단면도이다.
대략 평면인 제1면(10a)과 제2면(10b)을 갖고, 중앙에 관통부(11)가 형성된 수지층(13)을 기본층으로 상기 제1면(10a)과 제2면(10b)에 도전성 회로패턴(14)이 형성된 인쇄회로기판(10)이 구비되어 있다. 상기 회로패턴(14)중 차후 도전성볼(40)이 융착될 부분 또는 전기적 접속수단으로 접속될 부분을 제외한 회로패턴(14) 및 수지층(13) 표면은 외부환경 등으로부터 보호하기 위해 절연성 솔더마스크(15)로 코팅되어 있다.
도면중 미설명 부호 14a는 인쇄회로기판(10)의 제1면(10a) 및 제2면(10b)에 형성된 특정 회로패턴(14)을 상호 도전시키기 위한 도전성 비아홀이다.
또한, 대략 평면인 제1면(1a)과 제2면(1b)을 갖고, 상기 제2면(1b) 중앙에는 다수의 입출력패드(1c)가 형성된 동시에, 상기 입출력패드(1c)가 상기 인쇄회로기판(10)의 관통부(11) 내측을 향하도록 상기 인쇄회로기판(10)의 제1면(10a)에 접착층(16a)으로 접착된 제1반도체칩(1)(엣지패드형)이 구비되어 있다.
상기 제1반도체칩(1)의 입출력패드(1c)와 인쇄회로기판(10)의 제2면(1b)에 형성된 회로패턴(14)은 제1접속수단(21)에 의해 전기적으로 통전가능하게 접속되어 있다.
여기서, 상기 제1접속수단(21)은 골드와이어 또는 알루미늄와이어와 같은 도전성와이어를 이용할 수 있다.(도2a 참조)
또한, 상기 제1접속수단(21)은 인쇄회로기판(10)의 제1면(10a)에 형성된 회로패턴(14)을 관통부(11) 내측까지 연장시킨 리드(Lead)일 수 있다.(도2b 내지 도2e 참조)
계속해서, 대략 평면인 제1면(2a)과 제2면(2b)을 갖고, 상기 제2면(2b) 가장자리에는 다수의 입출력패드(2c)가 형성된 동시에, 상기 제1면(2a)이 인쇄회로기판(10)의 제2면(10b)에 접착층(16b)으로 접착된 제2반도체칩(2)(dpt지패드형)이 구비되어 있다.
상기 제2반도체칩(2)의 입출력패드(2c)와 인쇄회로기판(10)의 제2면(10b)에 형성된 회로패턴(14)은 제2접속수단(22)(여기서는 도전성와이어)에 의해 전기적으로 통전가능하게 접속되어 있다.
여기서, 상기와 같이 인쇄회로기판(10)의 제1면(10a)과 제2면(10b)에 각각 반도체칩(1,2)이 접착됨으로써, 상호간 제1접속수단(21) 및 제2접속수단(22)을 간섭하지 않게 되고, 따라서 다양한 크기의 반도체칩을 탑재할 수 있게 된다.
또한, 상기 인쇄회로기판(10)의 제1면(10a)에는 센터패드형 제1반도체칩(1)을 접착시킬 수 있고, 제2면(10b)에는 엣지패드형 제2반도체칩(2)을 접착시킬 수 있음으로써, 다양한 종류의 반도체칩을 탑재할 수 있게 된다.
계속해서, 상기 제2반도체칩(2), 제2접속수단(22) 등은 봉지재로 봉지되어 일정형태의 봉지부(30)가 형성되어 있다. 상기 봉지부(30)는 인쇄회로기판(10)의 측면과 동일면을 이루거나(도2a 내지 도2c 참조), 또는 인쇄회로기판(10)의 제2면(10b)중 일정영역을 남겨둔 채 형성될 수도 있다.(도2d 참조)
또한, 상기 봉지부(30)는 제1반도체칩(1)의 측면을 감싸도록 하여, 그 제1반도체칩(1)의 접착 상태를 보다 안정적으로 보강할 수도 있다.(도2c 및 2d 참조)
물론, 상기 제1반도체칩(1)의 제1면(1a)은 외부 공기중으로 직접 노출시켜 방열성능을 향상시킬 수도 있다.
또한, 도시되지는 않았지만 상기 제1반도체칩(1)의 제1면(1a)에 방열수단(예 를 들면, 솔더페이스트)을 더 부착하고, 이 방열수단이 차후 마더보드에 접촉되도록 함으로써 그 방열성능을 극대화시킬 수도 있다.
계속해서, 상기 인쇄회로기판(10)의 제1면(10a)에 형성된 회로패턴(14)에는 일정크기의 도전성볼(40)을 다수 융착하여 차후 상기 반도체패키지(101)가 마더보드에 실장가능한 형태가 되도록 한다.
상기 도전성볼(40)의 직경은 도시된 바와 같이 제1반도체칩(1)의 두께보다는 크게 되도록 하여, 차후 제1반도체칩(1)에 의해 실장이 방해되지 않도록 한다.
여기서, 상기 제1반도체칩(1)의 두께는 도전성볼(40)의 두께에 의해 상쇄됨으로써, 전체적인 반도체패키지(101)의 두께가 작아지는 효과가 있다.
상기와 같은 반도체패키지(101)는 제1반도체칩(1) 및 제2반도체칩(2)의 전기적 신호가 입출력패드(1c,2c), 제1접속수단(21) 또는 제2접속수단(22), 회로패턴(14)및 도전성비아홀(14a), 도전성볼(40) 순으로 마더보드에 전달된다. 마더보드에서의 전기적 신호는 그 역순으로 제1반도체칩(1) 및 제2반도체칩(2)에 전달된다.
한편, 도2d에 도시된 바와 같이 상기 봉지부(30)가 상기 인쇄회로기판(10)의 일정영역을 남겨둔 채 형성되었을 경우에는, 도2e에 도시된 바와 같이 다수의 반도체패키지를 상,하로 스택하는 구조도 가능하다. 따라서, 반도체패키지의 집적도를 동일한 실장면적하에서 더욱 증가시킬 수 있게 된다.
도3a 내지 도3c는 본 발명의 제2실시예에 의한 반도체패키지(102)를 도시한 단면도이다. 상기 제2실시예에 의한 반도체패키지(102)는 상기 제1실시예에 의한 반도체패키지(101)의 구조 및 작용과 유사하므로 그 차이점만을 설명하기로 한다.
도시된 바와 같이 본 발명의 제2실시예의 의한 반도체패키지(102)는 도전성볼(40)이 인쇄회로기판(10)의 제2면(10b)에 형성된 회로패턴(14)에 융착된 것이 특징이다. 이 경우에 있어서, 상기 제2반도체칩(2) 및 제2접속수단(22)을 봉지하는 봉지부(30)는 상기와 같이 도전성볼(40)이 인쇄회로기판(10)의 제2면(10b)에 융착될 수 있는 공간을 갖도록 극히 제한적인 부피를 갖도록 형성되어 있다. 또한, 상기 제2반도체칩(2)과 그 상부의 봉지부(30) 총두께는 상기 도전성볼(40)의 직경보다 작게되어 있다. 즉, 상기 도전성볼(40)이 마더보드에 실장되는 부분이기 때문에 상기 제2반도체칩(2) 및 봉지부(30)의 두께가 그 도전성볼(40)의 직경보다 크게 되면 안된다.
또한, 상기 봉지부(30)는 도3b에 도시된 바와 같이 제1반도체칩(1)의 측면에도 형성될 수 있으며, 이와 같이 하여 제1반도체칩(1)의 접착 강도를 보강할 수 있게 된다.
더불어, 상기와 같은 반도체패키지(102)는 도3c에 도시된 바와 같이 다수개를 상,하로 스택할 수 있어, 동일한 면적에서 실장밀도를 극대화할 수 있다.
도4a 내지 도4c는 본 발명의 제3실시예에 의한 반도체패키지(103)를 도시한 단면도이다.
먼저, 대략 평면인 제1면(10a)과 제2면(10b)을 갖고, 중앙에 제1관통부(11)가 형성되고 그 외주연 양쪽의 상호 대응되는 위치에는 상기 제1관통부(11)와 일정거리 이격되어 제2관통부(12)가 형성된 수지층(13)을 기본층으로 하여, 상기 제1면(10a)과 제2면(10b)에 도전성 회로패턴(14)이 형성된 인쇄회로기판(10)이 구비되어 있다. 여기서, 상기 인쇄회로기판(10)의 제2면(10b)에는 도전성 회로패턴(14)이 형성되지 않을 수도 있다. 또한, 상기 회로패턴(14)중 차후 도전성볼(40)이 융착되는 영역과 도전성와이어로 본딩될 영역을 제외한 회로패턴(14) 및 수지층(13) 표면은 솔더마스크(15)로 코팅되어 있다. 또한, 상기 제1면(10a)의 회로패턴(14) 및 제2면(10b)의 회로패턴(14)을 상호 전기적으로 연결시키기 위해 도전성 비아홀(14a)이 형성되어 있다.
대략 평면인 제1면(1a)과 제2면(1b)을 갖고, 상기 제2면(1b) 중앙에는 다수의 입출력패드(1c)가 형성된 동시에, 상기 입출력패드(1c)가 상기 인쇄회로기판(10)의 제1관통부(11) 내측을 향하도록 상기 인쇄회로기판(10)의 제1면(10a)에 접착층(16a)으로 접착된 센터패드형 제1반도체칩(1)이 구비되어 있다.
상기 제1반도체칩(1)과 인쇄회로기판(10)의 제1면(10a)에 형성된 회로패턴(14)은 제1접속수단(21)으로 접속되어 서로 도전가능하게 되어 있다. 여기서, 상기 제1접속수단(21)은 도시된 바와 같이 인쇄회로기판(10)의 회로패턴(14)이 제1관통부(11) 내측까지 연장되어 형성된 리드일 수 있다. 물론, 제1실시예와 같이 상기 제1접속수단(21)은 도전성와이어일 수 있고, 상기 도전성와이어가 이용된 경우에는 인쇄회로기판(10)의 제2면(10b)에 형성된 회로패턴(14)과 본딩된다.
대략 평면인 제1면(2a)과 제2면(2b)을 갖고, 상기 제1면(2a) 가장자리에는 다수의 입출력패드(2c)가 형성된 동시에, 상기 입출력패드(2c)가 상기 인쇄회로기판(10)의 제2관통부(12) 내측을 향하도록 상기 인쇄회로기판(10)의 제2면(10b)에 접착층(16b)으로 접착된 엣지패드형 제2반도체칩(2)이 구비되어 있다.
상기 제2반도체칩(2)의 입출력패드(2c)는 제2접속수단(22)에 의해 상기 인쇄회로기판(10)의 제1면(10a)에 형성된 회로패턴(14)과 전기적으로 도전가능하게 연결되어 있다. 상기 제2접속수단(22)은 도전성와이어를 이용할 수 있다. 또한 상기 제2접속수단(22)은 인쇄회로기판(10)의 제2면(10b)에 형성된 회로패턴(14)을 제2관통부(12) 내측까지 연장하여 형성한 리드(도시되지 않음)가 될 수도 있다.
계속해서, 상기 제1반도체칩(1) 및 제2반도체칩(2)의 측면과 인쇄회로기판(10)의 제2관통부(12)는 봉지재로 봉지되어 일정 형상의 봉지부(30)가 형성되어 있다. 이때, 상기 봉지부(30)는 도4a에서와 같이 제2반도체칩(2)의 측면 및 이와 접하는 인쇄회로기판(10)의 제2면(10b) 전체에 형성되거나 또는 도4b에서와 같이 그 제2반도체칩(2)의 측면까지만 봉지될 수도 있다. 물론, 어느 경우에 있어서나, 상기 제1반도체칩(1)의 제1면(1a) 및 제2반도체칩(2)의 제2면(2b)은 외부 공기중으로 직접 노출되도록 하여 그 방열 성능을 향상시킴이 바람직하다. 또한, 상기 제1반도체칩(1)의 제1면(1a) 및 제2반도체칩(2)의 제2면(2b)에는 별도의 방열수단(도시되지 않음)을 더 부착하여 그 방열성능을 극대화시킬 수도 있다.
마지막으로, 상기 인쇄회로기판(10)의 제1면(10a)에 형성된 회로패턴(14)에는 다수의 도전성볼(40)이 융착됨으로써, 차후 마더보드에 실장 가능하게 되어 있다. 이때, 상기 도전성볼(40)의 직경은 상기 제1반도체칩(1)의 두께보다 크게 되도록 하여, 실장시 상기 제1반도체칩(1)에 의한 실장 불량을 방지하도록 한다.
한편, 상기와 같은 반도체패키지(103)는 도4c에 도시된 바와 같이 다수개를 상,하로 스택할 수 있다. 상기 스택이 가능하기 위해서는 역시 상기 도전성볼(40)의 직경이 제2반도체칩(2)의 두께보다 커야 함은 당연하다. 또한, 인쇄회로기판(10)의 제2면(10b)에도 반듯이 회로패턴(14)이 형성되어야 다른 반도체패키지의 도전성볼(40)이 그 회로패턴(14)에 융착된다. 상기와 같이 하여 동일한 면적하에서 실장밀도를 더욱 증가시킬 수 있게 된다.
도5는 본 발명의 제4실시예에 의한 반도체패키지(104)를 도시한 단면도이며, 이것 역시 제3실시예에 의한 반도체패키지(103)와 유사하므로 그 차이점만을 설명하기로 한다. 즉, 제3실시예에 의한 반도체패키지(103)에서는 인쇄회로기판(10)의 제1면(10a)에 형성된 회로패턴(14)에 도전성볼(40)이 융착되어 있지만, 제4실시예에 의한 반도체패키지(104)에서는 도전성볼(40)이 인쇄회로기판(10)의 제2면(10b)에 형성된 회로패턴(14)에 융착되어 있다. 물론, 상기 도전성볼(40)의 직경은 제2반도체칩(2)의 두께보다 크게 되어 있으며, 이러한 구조의 반도체패키지 역시 상,하로 다수개를 스택할 수 있다.
도6a 내지 도6h는 본 발명에 의한 반도체패키지의 제조 방법을 도시한 설명도이다. 상기 제조 방법은 본 발명의 제1실시예 특히 도2a에 도시된 반도체패키지(101)의 제조 방법을 위주로 설명한다.
1. 인쇄회로기판 제공 단계로서, 대략 평면인 제1면(10a)과 제2면(10b)을 갖는 동시에, 수지층(13)을 기본층으로 상기 제1면(10a) 및 제2면(10b)에는 도전성 회로패턴(14)이 형성된 인쇄회로기판(10)을 제공한다. 상기 제1면(10a) 및 제2면(10b)의 회로패턴(14)은 도전성 비아홀(14a)로 연결되어 있으며, 차후 도전성 볼(40)이 융착될 영역 및 전기적 접속수단 등이 본딩될 영역을 제외한 회로패턴(14) 및 수지층(13) 표면은 솔더마스크(15)로 코팅되어 있다.(도6a 참조)
2. 접착층 접착 단계로서, 상기 인쇄회로기판(10)의 제1면(10a)중 일정 영역에 소정 크기의 접착층(16a)을 접착한다. 상기 접착층(16a)으로서는 양면 접착 테이프 등이 이용될 수 있다.(도6b 참조)
3. 관통부 형성 단계로서, 상기 인쇄회로기판(10) 및 접착층(16a)을 펀치(도시되지 않음)로 펀칭하여 일정크기의 관통부(11)를 형성한다.(도6c 참조)
4. 제1반도체칩 접착 및 제1접속수단 접속 단계로서, 대략 평면인 제1면(1a)과 제2면(1b)을 갖고, 상기 제2면(1b) 중앙에는 다수의 입출력패드(1c)가 형성된 제1반도체칩(1)을 상기 접착층(16a)에 접착시키되, 상기 입출력패드(1c)가 관통부(11) 내측을 향하도록 하고, 상기 입출력패드(1c)와 회로패턴(14)을 제1접속수단(21)으로 접속한다.(도6d 참조)
여기서, 상기 제1접속수단(21)은 도전성와이어가 이용되었다. 그러나, 상기 제1접속수단(21)은 인쇄회로기판(10)의 관통부(11) 내측으로 회로패턴(14)을 연장하여 형성한 리드를 이용할 수도 있다.
5. 제2반도체칩 접착 및 제2접속수단 접속 단계로서, 대략 평면인 제1면(2a)과 제2면(2b)을 갖고, 상기 제2면(2b) 가장자리에는 다수의 입출력패드(2c)가 형성된 제2반도체칩(2)을 접착층(16b)을 개재하여 상기 제1반도체칩(1)의 위치와 대응하는 상기 인쇄회로기판(10)의 제2면(10b)에 접착하고, 상기 입출력패드(2c)와 회로패턴(14)을 제2접속수단(22)으로 접속한다. 여기서, 상기 제2접속수단(22)은 도 전성와이어를 이용함이 바람직하다.(도6e 참조)
6. 봉지부 형성 단계로서, 상기 제2반도체칩(2), 제2접속수단(22) 및 인쇄회로기판(10)의 제2면(10b)을 에폭시 몰딩 컴파운드(Epoxy Molding Compound) 또는 글럽탑(Glop Top)과 봉지재를 이용하여 일정 형상의 봉지부(30)를 형성한다.
7. 도전성볼 융착 단계로서, 상기 인쇄회로기판(10)의 제1면(10a)에 형성된 회로패턴(14)에 다수의 도전성볼(40)을 융착하여 마더보드에 실장 가능한 형태가 되도록 한다.
8. 싱귤레이션 단계로서, 봉지부(30) 및 인쇄회로기판(10)을 일괄적으로 소잉(Sawing)하여 낱개의 반도체패키지로 분리한다.
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.
상기와 같이 하여 본 발명에 의한 반도체패키지 및 그 제조 방법에 의하면, 첫째, 인쇄회로기판의 제1면과 제2면에 각각 반도체칩이 접착됨으로써, 상호간의 접속수단을 간섭하지 않게 되어 다양한 크기의 반도체칩을 탑재할 수 있는 효과가 있다.
둘째, 제1반도체칩 또는 제2반도체칩의 일면 또는 측면까지 외부 공기중으로 직접 노출됨으로써 전체적인 반도체패키지의 방열성능이 향상되는 효과가 있다.
셋째, 제1반도체칩 또는 제2반도체칩이 도전성볼이 융착되는 면에 탑재됨으 로써, 어느 한 반도체칩의 두께가 도전성볼의 두께와 상쇄되고, 따라서 전체적으로 박형화되는 효과가 있다.
넷째, 인쇄회로기판의 일정 크기의 관통부를 형성하고, 그 관통부를 향하여 입출력패드가 위치하도록 제1반도체칩을 탑재함으로써, 엣지패드형 반도체칩은 물론이고, 센터패드형 반도체칩도 탑재할 수 있는 효과가 있다.
다섯째, 인쇄회로기판의 제1면 또는 제2면이 동시에 봉지부 외측으로 노출되도록 함으로써, 다수의 반도체패키지를 스택할 수 있는 효과가 있다.

Claims (14)

  1. 대략 평면인 제1면과 제2면을 갖고, 중앙에 관통부가 형성된 수지층을 기본층으로 상기 제1면과 제2면에 도전성 회로패턴이 형성된 인쇄회로기판과,
    대략 평면인 제1면과 제2면을 갖고, 상기 제2면 중앙에는 다수의 입출력패드가 형성된 동시에, 상기 입출력패드가 상기 인쇄회로기판의 관통부 내측을 향하도록 상기 인쇄회로기판의 제1면에 접착층으로 접착된 제1반도체칩과,
    상기 제1반도체칩과 인쇄회로기판의 회로패턴을 전기적으로 접속시키는 제1접속수단과,
    대략 평면인 제1면과 제2면을 갖고, 상기 제2면 가장자리에는 다수의 입출력패드가 형성된 동시에, 상기 제1면이 인쇄회로기판의 제2면에 접착층으로 접착된 제2반도체칩과,
    상기 제2반도체칩과 인쇄회로기판의 회로패턴을 전기적으로 접속시키는 제2접속수단과,
    상기 제2반도체칩, 제2접속수단 등이 봉지재로 봉지되어 형성된 봉지부와,
    상기 인쇄회로기판의 회로패턴에 융착된 다수의 도전성볼을 포함하고,
    상기 제1반도체칩은 제1면이 공기중으로 노출된 것을 특징으로 하는 반도체패키지.
  2. 제1항에 있어서, 상기 도전성볼은 인쇄회로기판의 제1면 또는 제2면중 어느 한 면에 형성된 회로패턴에 융착된 것을 특징으로 하는 반도체패키지.
  3. 대략 평면인 제1면과 제2면을 갖고, 중앙에 제1관통부가 형성되고 그 외주연의 대응되는 위치에 일정거리 이격되어 제2관통부가 형성된 수지층을 기본층으로 상기 제1면과 제2면에 도전성 회로패턴이 형성된 인쇄회로기판과,
    대략 평면인 제1면과 제2면을 갖고, 상기 제2면 중앙에는 다수의 입출력패드가 형성된 동시에, 상기 입출력패드가 상기 인쇄회로기판의 제1관통부 내측을 향하도록 상기 인쇄회로기판의 제1면에 접착층으로 접착된 제1반도체칩과,
    상기 제1반도체칩과 인쇄회로기판의 회로패턴을 전기적으로 접속시키는 제1접속수단과,
    대략 평면인 제1면과 제2면을 갖고, 상기 제1면 가장자리에는 다수의 입출력패드가 형성된 동시에, 상기 입출력패드가 상기 인쇄회로기판의 제2관통부 내측을 향하도록 상기 인쇄회로기판의 제2면에 접착층으로 접착된 제2반도체칩과,
    상기 제2반도체칩과 인쇄회로기판의 회로패턴을 전기적으로 접속시키는 제2접속수단과,
    상기 제1반도체칩 및 제2반도체칩의 측면과 인쇄회로기판의 제2관통부에 봉지재가 충진되어 형성된 봉지부와,
    상기 인쇄회로기판의 회로패턴에 융착된 다수의 도전성볼을 포함하고,
    상기 제1반도체칩은 제1면이 공기중으로 노출된 것을 특징으로 하는 반도체패키지.
  4. 제3항에 있어서, 상기 도전성볼은 인쇄회로기판의 제1면 또는 제2면중 어느 한 면에 형성된 회로패턴에 융착된 것을 특징으로 하는 반도체패키지.
  5. 삭제
  6. 제1항 또는 제2항에 있어서, 상기 제1반도체칩은 제1면 및 측면이 공기중으로 노출된 것을 특징으로 하는 반도체패키지.
  7. 제3항 또는 제4항에 있어서, 상기 제2반도체칩은 제2면이 공기중으로 노출된 것을 특징으로 하는 반도체패키지.
  8. 제1항 내지 제4항중 어느 한 항에 있어서, 상기 제1반도체칩은 제1면에 방열수단이 더 부착된 것을 특징으로 하는 반도체패키지.
  9. 제3항 또는 제4항에 있어서, 상기 제2반도체칩은 제2면에 방열수단이 더 부착된 것을 특징으로 하는 반도체패키지.
  10. 제1항 내지 제4항중 어느 한 항에 있어서, 상기 제1접속수단과 제2접속수단은 모두 도전성와이어인 동시에, 상기 제1접속수단은 관통부를 통하여 인쇄회로기판의 제2면에 형성된 회로패턴과 접속된 것을 특징으로 하는 반도체패키지.
  11. 제1항 또는 제2항에 있어서, 상기 제1접속수단은 인쇄회로기판의 제1면에 위치된 회로패턴이 관통부 내측으로 일정길이 연장되어 형성된 리드인 것을 특징으로 하는 반도체패키지.
  12. 제3항 또는 제4항에 있어서, 상기 제2접속수단은 인쇄회로기판의 제2면에 위치된 회로패턴이 제2관통부 내측으로 일정길이 연장되어 형성된 리드인 것을 특징으로 하는 반도체패키지.
  13. 제1항 내지 제4항중 어느 한 항에 있어서, 상기 반도체패키지는 적어도 2개 이상이 상,하로 스택되어 있는 것을 특징으로 하는 반도체패키지.
  14. 대략 평면인 제1면과 제2면을 갖는 수지층을 기본층으로 상기 제1면과 제2면에 도전성 회로패턴이 형성된 인쇄회로기판을 제공하는 단계와,
    상기 인쇄회로기판의 제1면중 일정 영역에 접착층을 접착시키는 단계와,
    상기 인쇄회로기판 및 접착층을 일괄적으로 펀칭하여 일정크기의 관통부를 형성하는 단계와,
    대략 평면인 제1면과 제2면을 갖고, 상기 제2면 중앙에는 다수의 입출력패드가 형성된 제1반도체칩을 상기 접착층에 접착시키되, 상기 입출력패드가 관통부 내측을 향하도록 하고, 상기 입출력패드와 회로패턴을 제1접속수단으로 접속하는 단계와,
    대략 평면인 제1면과 제2면을 갖고, 상기 제2면 가장자리에는 다수의 입출력패드가 형성된 제2반도체칩을 접착층을 개재하여 상기 제1반도체칩의 위치와 대응하는 상기 인쇄회로기판의 제2면에 접착하고, 상기 입출력패드와 회로패턴을 제2접속수단으로 접속하는 단계와,
    상기 제2반도체칩, 제2접속수단 등을 봉지재로 봉지하여 일정 모양의 봉지부를 형성하는 단계와,
    상기 인쇄회로기판의 회로패턴에 다수의 도전성볼을 융착하는 단계를 포함하고,
    상기 봉지부 형성 단계에서 상기 제1반도체칩의 제1면은 봉지재로 봉지되지 않아 외부로 노출됨을 특징으로 하는 반도체패키지의 제조 방법.
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