KR100542664B1 - 반도체패키지 및 그 제조 방법 - Google Patents

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Abstract

이 발명은 반도체패키지 및 그 제조 방법에 관한 것으로, 가요성의 써킷필름 또는 써킷테이프가 적층된 반도체칩의 하면, 측면 및 둘레를 감싸는 구조를 개시함으로써 경박단소화되고, 실장밀도가 높으며 또한 적층이 가능한 반도체패키지 및 이를 제조하기 위한 방법을 제공하기 위해, 상면에 다수의 입출력패드가 구비된 제1반도체칩과; 상기 제1반도체칩의 상면에 접착수단로 접착되며, 상면에 다수의 입출력패드가 구비된 제2반도체칩과; 상기 제1반도체칩의 하면, 측면 및 상면에 접착수단로 필름이 접착되고, 상기 제1반도체칩의 상면에 부착된 필름에는 상부로 오픈된 도전성의 본드핑거가 형성되고, 상기 본드핑거에 연결되어서는 제1반도체칩의 하면에 필름 하부로 오픈된 다수의 도전성 볼랜드가 형성된 써킷필름과; 상기 제1반도체칩 및 제2반도체칩의 입출력패드와 써킷필름의 본드핑거를 상호 전기적으로 접속하는 도전성와이어와; 상기 제1반도체칩 및 제2반도체칩의 상면을 감싸는 봉지재와; 상기 써킷필름의 볼랜드에 융착된 다수의 도전성볼을 포함하여 이루어진 것을 특징으로 함.

Description

반도체패키지 및 그 제조 방법{Semiconductor package and its manufacturing method}
도1은 종래의 반도체패키지를 도시한 단면도이다.
도2는 본 발명의 제1실시예에 의한 반도체패키지를 도시한 단면도이다.
도3은 본 발명의 제2실시예에 의한 반도체패키지를 도시한 단면도이다.
도4a 내지 도4f는 본 발명의 제1실시예에 의한 반도체패키지를 제조하기 위한 제조 방법을 도시한 설명도이다.
도5a 내지 도5f는 본 발명의 제2실시예에 의한 반도체패키지를 제조하기 위한 제조 방법을 도시한 설명도이다.
- 도면중 주요 부호에 대한 설명 -
101,102; 본 발명에 의한 반도체패키지
1; 제1반도체칩 2; 제2반도체칩
10; 써킷필름(Circuit Film) 11; 필름
12; 본드핑거(Bond Finger) 14; 볼랜드(Ball Land)
16; 커버코트(Cover Coat) 17; 슬롯(Slot)
20; 접착수단
30; 도전성와이어(Conductive Wire)
40; 봉지재 50; 도전성볼(Conductive Ball)
52; 도전성패드(Conductive Pad) 103; 다른 반도체패키지
본 발명은 반도체패키지 및 그 제조 방법에 관한 것으로, 더욱 상세하게 설명하면 가요성의 써킷필름 또는 써킷테이프가 적층된 반도체칩의 하면, 측면 및 둘레를 감싸는 구조를 개시함으로써 경박단소화되고, 실장밀도가 높으며 또한 적층이 가능한 반도체패키지 및 이를 제조하기 위한 방법에 관한 것이다.
최근에는 경박단소화된 반도체패키지를 얻기 위해 통상 써킷필름이나 써킷테이프 등을 이용한 반도체패키지가 제조되고 있다. 이러한 반도체패키지는 반도체칩을 탑재하는 수단으로서 얇고 휘기 쉬운 써킷필름이나 써킷테이프를 이용함으로써 그 두께 및 부피를 최소화할 수 있고 또한 실장밀도를 높일 수 있는 장점이 있다.
이러한 종래의 반도체패키지(100')를 도1에 도시하였다.
도시된 바와 같이, 상면에 다수의 입출력패드가 형성된 반도체칩(1')이 구비되어 있고, 상기 반도체칩(1')의 하면에는 써킷필름(10') 또는 써킷테이프(이하 써킷필름으로 통칭함)가 접착수단(20')으로 부착되어 있다. 상기 써킷필름(10')은 가요성의 얇은 필름(11')상에 본드핑거(12') 및 볼랜드(14')를 포함하는 다수의 회로패턴이 형성되어 있다. 상기 본드핑거(12')는 필름(11')의 상면을 향해 오픈되어 있고, 볼랜드(14')는 필름(11') 하면에 형성된 개구를 통해 필름(11') 하면으로 오 픈되어 있다. 상기 반도체칩(1')의 입출력패드와 회로패턴중 본드핑거(12')는 도전성와이어(30')에 의해 상호 접속되어 전기적으로 도통가능하게 되어 있다. 계속해서, 상기 써킷필름(10')의 상면에 위치된 반도체칩(1'), 도전성와이어(30') 등은 에폭시몰딩컴파운드 또는 액상봉지재와 같은 봉지재(40')에 의해 봉지되어 있다. 또한, 상기 써킷필름(10')의 하면을 향해 오픈된 볼랜드(14')에는 솔더볼과 같은 도전성볼(50')이 각각 융착되어 있다.
이와 같은 반도체패키지(100')는 반도체칩의 전기적 신호가 입출력패드, 도전성와이어(30'), 회로패턴의 본드핑거(12') 및 볼랜드(14'), 도전성볼(50')을 통해 마더보드로 전달되며, 마더보드로부터의 전기적 신호는 그 역으로 전달된다.
그러나, 이러한 종래의 반도체패키지는 반도체칩의 크기에 비해 써킷필름의 크기가 상대적으로 지나치게 큼으로써 전체적인 반도체패키지의 크기가 커지는 단점이 있다. 물론, 이러한 구조는 마더보드에서의 실장밀도를 저하시키는 원인도 된다.
또한, 최근에는 다수의 반도체칩을 적층함으로써 고기능화한 반도체패키지를 구현하고 있으나, 이러한 종래의 반도체패키지에서 반도체칩을 적층하여 어셈블링하기에는 어려운 문제가 있다. 즉, 적층된 또다른 반도체칩도 상기 써킷필름의 적절한 본드핑거에 접속되어야 하나 이를 위해서는 반도체칩에서 보다 먼 위치에 형성하여 그 개수를 증가시키게 됨으로써 도전성와이어의 길이가 길어질 뿐만 아니라 전체적인 써킷필름의 크기(면적)도 커지는 문제점이 있다.
또한, 최근에는 반도체패키지끼리 적층하여 사용할 수 있는 구조가 개시되고 있으나, 상기와 같은 종래의 반도체패키지는 오직 낱개의 반도체패키지를 마더보드에 실장할 수 있을 뿐이지 반도체패키지끼리 상호 적층하기에는 불가능한 구조를 가진다.
따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 발명한 것으로, 가요성의 써킷필름이 적층된 반도체칩의 하면, 측면 및 둘레를 감싸는 구조를 개시함으로써 경박단소화되고, 실장밀도가 높으며 또한 적층이 가능한 반도체패키지 및 이를 제조하기 위한 방법을 제공하는데 있다.
상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지는 상면에 다수의 입출력패드가 구비된 제1반도체칩과; 상기 제1반도체칩의 상면에 접착수단로 접착되며, 상면에 다수의 입출력패드가 구비된 제2반도체칩과; 상기 제1반도체칩의 하면, 측면 및 상면에 접착수단로 필름이 접착되고, 상기 제1반도체칩의 상면에 부착된 필름에는 상부로 오픈된 도전성의 본드핑거가 형성되고, 상기 본드핑거에 연결되어서는 제1반도체칩의 하면에 필름 하부로 오픈된 다수의 도전성 볼랜드가 형성된 써킷필름과; 상기 제1반도체칩 및 제2반도체칩의 입출력패드와 써킷필름의 본드핑거를 상호 전기적으로 접속하는 도전성와이어와; 상기 제1반도체칩 및 제2반도체칩의 상면을 감싸는 봉지재와; 상기 써킷필름의 볼랜드에 융착된 다수의 도전성볼을 포함하여 이루어진 것을 특징으로 한다.
여기서, 상기 제1반도체칩의 입출력패드와 대응하는 위치의 써킷필름에는 슬 롯이 형성되어 상기 제1반도체칩의 입출력패드가 써킷필름 외측으로 오픈되도록 함이 바람직하다.
또한, 상기 써킷필름에는 상기 본드핑거 및 볼랜드가 외측으로 오픈되도록 상기 써킷필름의 바깥쪽 표면이 커버코트로 코팅됨이 바람직하다.
또한, 상기 제2반도체칩의 상면에는 별도의 써킷필름이 접착되어 있되, 상면을 향해 오픈된 도전성패드가 구비되어 있고, 상기 봉지재 외측으로 노출될 수 있다. 상기 제2반도체칩의 상면에 접착된 별도의 써킷필름은 제1반도체칩 또는 제2반도체칩의 입출력패드와 도전성와이어로 상호 접속될 수도 있다. 또한, 상기 별도의 써킷필름에 형성된 도전성패드에는 별도의 반도체패키지가 더 실장될 수 있다.
상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지의 제조 방법은 상면에 다수의 입출력패드가 구비된 제1반도체칩 상부에, 역시 상면에 다수의 입출력패드가 형성된 제2반도체칩을 접착수단로 접착하여 적층된 반도체칩을 제공하는 단계와; 가요성 필름상에 다수의 본드핑거 및 볼랜드를 포함하는 회로패턴이 형성되어 있되, 상기 본드핑거 및 볼랜드는 상기 필름 외측으로 오픈되어 있는 써킷필름을 제공하는 단계와; 상기 제1반도체칩의 상면에는 본드핑거가 위치되고, 상기 제1반도체칩의 하면에는 볼랜드가 위치하도록 써킷필름을 상기 제1반도체칩의 상면, 측면 및 하면에 접착수단을 이용하여 접착하는 써킷필름 접착단계와; 상기 제1반도체칩 및 제2반도체칩의 입출력패드와 써킷필름의 본드핑거를 도전성와이어로 상호 접속하는 와이어 본딩 단계와; 상기 제1반도체칩 및 제2반도체칩의 상면을 봉지재로 봉지하는 봉지 단계와; 상기 써킷필름의 볼랜드에 도전성볼을 융착하는 단 계를 포함하여 이루어진 것을 특징으로 한다.
여기서, 상기 써킷필름 제공 단계는 상기 제1반도체칩의 상면에 형성된 입출력패드와 대응되는 영역에 슬롯이 형성되어 상기 입출력패드가 상부로 오픈되도록 하는 써킷필름이 제공됨이 바람직하다.
또한, 상기 봉지 단계는 상기 제2반도체칩의 상면에 써킷필름을 접착하고, 상기 제1반도체칩 또는 제2반도체칩의 입출력패드와 상기 써킷필름을 도전성와이어로 본딩한후, 상기 제2반도체칩 상의 써킷필름이 상부로 노출되도록 봉지재로 봉지할 수도 있다. 이때, 상기 제2반도체칩 상에 접착된 써킷필름상에는 다른 반도체패키지를 실장하는 단계가 더 포함될 수 있다.
상기와 같이 하여 본 발명에 의한 반도체패키지 및 그 제조 방법에 의하면 반도체칩을 적층하고, 상기 적층된 반도체칩중에서 하부에 위치된 반도체칩의 하면, 측면 및 상면에 걸쳐 써킷필름이 접착됨으로써 고기능화하는 동시에 경박단소화 또는 칩싸이즈화한 반도체패키지를 구현하게 된다. 또한 반도체패키지가 상기와 같이 경박단소화 및 칩싸이즈화됨으로써 결국 마더보드에서의 실장밀도를 증가시키게 된다.
더불어, 상기 적층된 반도체칩중 상부에 위치된 반도체칩의 상면에 써킷필름을 접착함으로써 다른 반도체패키지를 상기 써킷필름상에 실장할 수 있게 되어 더욱 고기능화한 반도체패키지를 구현하게 된다.
이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도2는 본 발명의 제1실시예에 의한 반도체패키지(101)를 도시한 단면도이다.
도시된 바와 같이 상면에 다수의 입출력패드가 형성된 제1반도체칩(1)이 구비되어 있다. 상기 제1반도체칩(1)의 상면에는 접착수단(20)으로 접착되며, 상면에 다수의 입출력패드가 구비된 제2반도체칩(2)이 위치되어 있다. 여기서, 상기 제1반도체칩(1) 및 제2반도체칩(2)의 입출력패드는 모두 엣지패드(Edge pad) 형태를 한다.
상기 제1반도체칩(1)의 하면, 측면 및 상면에는 접착수단(20)에 의해 써킷필름(10)이 접착되어 있다. 상기 써킷필름(10)은 쉽게 휘어질 수 있음으로써 상기 제1반도체칩(1)의 하면, 측면 및 상면을 따라서 접착 가능하게 된다.
여기서, 상기 반도체칩 상호간을 접착시키거나, 또는 반도체칩과 써킷필름 상호간을 접착시키는 접착수단(20)은 양면접착테이프가 바람직하나 이에만 한정되는 것은 아니다.
상기 써킷필름(10)은 가요성의 필름(11)을 기본층으로 하여 그 표면에는 다수의 본드핑거(12) 및 볼랜드(14)를 포함하는 회로패턴이 형성되어 있다. 상기 본드핑거(12)는 상기 제1반도체칩(1)의 상면과 대응하는 영역에 형성되어 있고, 상기 본드핑거(12)에 연결되어서는 도전성 볼랜드(14)가 상기 제1반도체칩(1)의 하면과 대응하는 영역에 형성되어 있다. 상기 본드핑거(12) 및 볼랜드(14)는 모두 외측으로 오픈되어 있고, 나머지 회로패턴은 모두 커버코트(16)로 코팅되어 외부 환경으로부터 보호 가능하게 되어 있다. 여기서, 상기 써킷필름(10)은 본드핑거(12) 및 볼랜드(14)를 포함하는 회로패턴과 커버코트(16)만으로 이루어질 수도 있으며, 도면에는 이러한 구조가 도시되어 있다. 그러나, 어떠한 층구조를 갖는 써킷필름이던지간에 유연하게 휘어질 수 있는 재질이면, 본 발명에 유용하게 이용될 수 있을 것이다.
한편, 상기 써킷필름(10)은 상기 제1반도체칩(1)의 입출력패드와 대응되는 영역에 슬롯(17)이 형성됨으로써 상기 제1반도체칩(1)의 입출력패드가 외측으로 오픈되도록 되어 있다. 또한, 상기 써킷필름(10)에는 상기 슬롯(17)을 형성하지 않을 수도 있는데, 이때는 상기 써킷필름(10)의 단부가 제1반도체칩(1)의 입출력패드 바깥쪽으로만 위치하도록 하여야 한다.
계속해서, 상기 제1반도체칩(1) 및 제2반도체칩(2)의 입출력패드는 써킷필름(10)에 형성된 본드핑거(12)와 골드와이어 또는 알루미늄와이어와 같은 도전성와이어(30)로 상호 접속되어 전기적으로 도통 가능하게 되어 있다.
상기 제1반도체칩(1), 제2반도체칩(2), 도전성와이어(30), 제2반도체칩(2) 상면의 써킷필름(10) 등은 에폭시몰딩컴파운드 또는 액상봉지재와 같은 봉지재(40)로 봉지되어 외부 환경으로부터 보호 가능하게 되어 있다.
상기 제1반도체칩(1)의 하면에 접착된 써킷필름(10)의 볼랜드(14)에는 솔더볼과 같은 도전성볼(50)이 융착됨으로써 마더보드에 실장 가능한 형태로 되어 있다.
따라서, 제1반도체칩(1) 및 제2반도체칩(2)의 전기적 신호는 각각의 입출력패드, 도전성와이어(30), 써킷필름(10)에 형성된 본드핑거(12) 및 볼랜드(14)와 도 전성볼(50)을 통해서 마더보드로 전달되며, 마더보드로부터의 전기적 신호는 그 역으로 제1반도체칩 및 제2반도체칩에 전달될 것이다.
도3은 본 발명의 제2실시예에 의한 반도체패키지(102)를 도시한 단면도이다.
여기서, 본 발명의 제2실시예는 상기한 제1실시예와 유사하므로 그 차이점만을 설명한다.
도시된 바와 같이 제1반도체칩(1), 제2반도체칩(2) 및 써킷필름(10) 상호간의 결합구조는 상기 제1실시예와 유사하다.
그러나, 본 발명의 제2실시예는 도시된 바와 같이 제2반도체칩(2)의 상면에 별도의 써킷필름(10)이 더 접착되어 있다. 즉, 상기 제1실시예에서 설명한 써킷필름(10)의 구조와 동일하게 본드핑거(12) 및 볼랜드(14) 등을 갖는 별도의 써킷필름(10)이 더 부착된 것이다. 또한, 상기 별도의 써킷필름(10)은 제1반도체칩(1) 및 제2반도체칩(2)과 도전성와이어(30)로 접속되며, 그 볼랜드(14)에는 도전성패드(52)가 융착되어 있다. 물론, 상기 별도의 써킷필름(10)은 봉지재(40)로 봉지되지 않으며 외부로 오픈되어 있다.
더구나, 상기 도전성패드(52)에는 또다른 반도체패키지(103)가 실장됨으로써 결국 다수의 반도체패키지가 적층된 형태를 한다. 이러한 구조의 장점은 다수의 반도체칩 및 반도체패키지를 적층할 수 있음으로써 고기능화함은 물론 실장밀도를 극대화하게 된다.
도4a 내지 도4f는 본 발명의 제1실시예에 의한 반도체패키지(101)를 제조하기 위한 제조 방법을 도시한 설명도이다.
먼저 도4a에 도시된 바와 같이, 상면에 다수의 입출력패드가 구비된 제1반도체칩(1) 상부에, 역시 상면에 다수의 입출력패드가 형성된 제2반도체칩(2)을 접착수단(20)으로 접착하여 적층된 반도체칩을 제공한다. 물론, 이때 상기 제1반도체칩(1) 및 제2반도체칩(2) 상면에 형성된 입출력패드는 엣지패드 형태이다.
다음으로, 도4b를 참조하면, 대략 십(十)자 형상을 하는 필름(11)을 기본층으로 하여 그 표면에는 본드핑거(12) 및 볼랜드(14)를 포함하는 다수의 회로패턴이 형성된 써킷필름(10)을 제공한다. 상기 회로패턴은 외부 환경으로부터 보호되도록 커버코트(16)로 코팅되어 있되, 상기 본드핑거 및 볼랜드는 상기 커버코트를 통해 외측으로 오픈되어 있다.(도면중 상기 회로패턴은 도시되어 있지 않다)
또한, 상기 써킷필름(10)에는 다수의 슬롯(17)이 관통되어 있으며, 이는 차후 제1반도체칩(1)의 입출력패드와 대응하는 영역이다. 이러한 써킷필름(10)은 상기와 같은 형상이 다수 군집되어 있는 스트립채로 제공되거나 또는 상기와 같은 형상의 써킷필름(10)이 낱개로 제공될 수도 있다.
다음으로, 도4c를 참조하면, 상기 제1반도체칩(1)의 상면에는 본드핑거(12)가 위치되고, 상기 제1반도체칩(1)의 하면에는 볼랜드(14)가 위치하도록 써킷필름(10)을 상기 제1반도체칩(1)의 상면, 측면 및 하면에 접착수단(20)을 이용하여 접착한다.
다음으로, 도4d를 참조하면, 상기 제1반도체칩(1) 및 제2반도체칩(2)의 입출력패드와 써킷필름(10)의 본드핑거(12)를 골드와이어나 알루미늄와이어와 같은 도 전성와이어(30)를 이용하여 상호 접속한다.
계속해서, 도4e를 참조하면, 상기 제1반도체칩(1), 제2반도체칩(2), 도전성와이어(30) 등을 외부환경으로부터 보호하기 위해 에폭시몰딩컴파운드 또는 액상봉지재와 같은 봉지재(40)를 이용하여 봉지한다.
마지막으로, 상기 제1반도체칩(1)의 저면에 위치하는 써킷필름(10)의 볼랜드(14)에 솔더볼과 같은 도전성볼(50)을 융착하여 마더보드에 실장가능한 형태가 되도록 한다.
도5a 내지 도5f는 본 발명의 제2실시예에 의한 반도체패키지(102)를 제조하기 위한 제조 방법을 도시한 설명도이다.
먼저 도5a에 도시된 바와 같이 상면에 다수의 입출력패드가 구비된 제1반도체칩(1) 상부에, 역시 상면에 다수의 입출력패드가 형성된 제2반도체칩(2)을 접착수단(20)으로 접착하여 적층된 반도체칩을 제공한다.
다음, 도5b에 도시된 바와 같이 가요성 필름(11)상에 다수의 본드핑거(12) 및 볼랜드(14)를 포함하는 회로패턴이 형성되어 있되, 상기 본드핑거(12) 및 볼랜드(14)는 상기 필름(11) 외측으로 오픈되어 있는 써킷필름(10)을 제공한 후, 상기 제1반도체칩(1)의 상면에는 본드핑거(12)가 위치되고, 상기 제1반도체칩(1)의 하면에는 볼랜드(14)가 위치하도록 상기 써킷필름(10)을 상기 제1반도체칩(1)의 상면, 측면 및 하면에 접착수단(20)을 이용하여 접착한다.
이어서, 도5c에 도시된 바와 같이 상기 제1반도체칩(1) 및 제2반도체칩(2)의 입출력패드와 상기 써킷필름(10)의 본드핑거(12)를 골드와이어나 알루미늄와이어와 같은 도전성와이어(30)를 이용하여 상호 접속한다.
이어서, 도5d에 도시된 바와 같이, 상기 제2반도체칩(2)의 상면에 별도의 써킷필름(10)을 더 접착한 후, 상기 제2반도체칩(2)의 입출력패드와 상기 별도의 써킷필름(10)에 형성된 본드핑거(12)를 도전성와이어(30)로 상호 접속한다. 물론, 상기 별도의 써킷필름(10)은 필름(11)을 기본층으로 하여 그 상면에 본드핑거(12) 및 볼랜드(14) 등의 회로패턴이 형성된 것이다. 또한, 여기서 상기 별도의 써킷필름(10)에 형성된 본드핑거(12)는 제1반도체칩(1)의 입출력패드와 도전성와이어(30)로 본딩될 수도 있다.
상기 별도의 써킷필름(10) 부착은 도5a, 5b, 5c에 제시되어진 어느 단계에서도 실시 가능하며 여기서 특정한 부착 시점을 제한하는 것은 아니다.
이어서, 도5e에 도시된 바와 같이 상기 제1반도체칩(1), 제2반도체칩(2) 및 도전성와이어(30) 등을 외부 환경으로부터 보호하기 위해 에폭시몰딩컴파운드 또는 액상봉지재 등의 봉지재를 이용하여 봉지한다. 이때, 상기 제2반도체칩(2) 상면에 부착된 별도의 써킷필름(10)은 봉지재(40) 외측으로 오픈되도록 한다. 또한, 상기 별도의 써킷필름(10)에 형성된 볼랜드(14)에는 도전성패드(52)를 형성한다. 여기서, 상기 도전성패드(52) 형성은 봉지 단계 전에 실시할 수도 있으며, 여기서 그 도전성패드(52) 형성 시점을 제한하는 것은 아니다.
이어서, 도5f에 도시된 바와 같이, 상기 제1반도체칩(1)의 하면에 위치된 써킷필름(10)의 볼랜드(14)에 솔더볼과 같은 도전성볼(50)을 융착한다. 또한, 상기 제2반도체칩(2)의 상면에 위치된 별도의 써킷필름(10) 상면에 형성된 도전성패드(52)에는 다른 반도체패키지(103)를 실장함으로써 결국 다수의 반도체패키지가 적층된 형태를 구비할 수 있게 된다.
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.
상기와 같이 하여 본 발명에 의한 반도체패키지 및 그 제조 방법에 의하면, 반도체칩을 적층하고, 상기 적층된 반도체칩중에서 하부에 위치된 반도체칩의 하면, 측면 및 상면에 걸쳐 써킷필름이 접착됨으로써 고기능화하는 동시에 경박단소화 또는 칩싸이즈화한 반도체패키지를 얻는 효과가 있다.
또한 반도체패키지가 상기와 같이 경박단소화 및 칩싸이즈화됨으로써 결국 마더보드에서의 실장밀도를 증가시키는 효과가 있다.
더불어, 상기 적층된 반도체칩중 상부에 위치된 반도체칩의 상면에 써킷필름을 접착함으로써 다른 반도체패키지를 상기 써킷필름상에 실장할 수 있게 되어 적층된 반도체패키지도 얻을 수 있는 효과가 있다.

Claims (10)

  1. 상면의 둘레 내측 부근에 다수의 입출력패드가 형성된 제1반도체칩;
    상기 제1반도체칩의 상면중 상기 입출력패드가 형성된 영역의 내측에 접착수단으로 접착되며, 상면에 다수의 입출력패드가 형성된 제2반도체칩;
    상기 제1반도체칩의 하면 및 측면 전체와, 상면의 일정 영역에 접착수단으로 필름이 접착되고, 상기 제1반도체칩의 상면에 부착된 필름에는 상기 제1반도체칩의 입출력패드가 노출되도록 슬롯이 형성된 동시에 상부로 오픈된 도전성의 본드핑거가 형성되고, 상기 본드핑거에 연결되어서는 제1반도체칩의 하면에 필름 하부로 오픈된 다수의 도전성 볼랜드가 형성된 써킷필름;
    상기 제1반도체칩 및 제2반도체칩의 입출력패드와 써킷필름의 본드핑거를 상호 전기적으로 접속하는 다수의 도전성와이어;
    상기 제1반도체칩 및 제2반도체칩의 상면을 감싸는 봉지재; 및,
    상기 써킷필름의 볼랜드에 융착된 다수의 도전성볼을 포함하여 이루어진 반도체패키지.
  2. 삭제
  3. 제1항에 있어서, 상기 써킷필름에는 상기 본드핑거 및 볼랜드가 외측으로 오 픈되도록 상기 써킷필름의 바깥쪽 표면이 커버코트로 코팅된 것을 특징으로 하는 반도체패키지.
  4. 제1항에 있어서, 상기 제2반도체칩의 상면에는 별도의 써킷필름이 접착되어 있되, 상면을 향해 오픈된 도전성패드가 구비되어 있고, 상기 봉지재 외측으로 노출된 것을 특징으로 하는 반도체패키지.
  5. 제4항에 있어서, 상기 제2반도체칩의 상면에 접착된 별도의 써킷필름은 제1반도체칩 또는 제2반도체칩의 입출력패드와 도전성와이어로 상호 접속된 것을 특징으로 하는 반도체패키지.
  6. 제4항 또는 제5항중 어느 한 항에 있어서, 상기 별도의 써킷필름에 형성된 도전성패드에는 별도의 반도체패키지가 더 실장된 것을 특징으로 하는 반도체패키지.
  7. 상면의 둘레 내측에 다수의 입출력패드가 구비된 제1반도체칩을 구비하고, 상기 제1반도체칩의 상면으로서 상기 제1반도체칩의 입출력패드가 이루는 내측 영역에 역시 다수의 입출력 패드가 형성된 제2반도체칩을 접착수단으로 접착하여 적층된 반도체칩을 제공하는 단계;
    가요성 필름상에 다수의 본드핑거 및 볼랜드를 포함하는 회로패턴이 형성되어 있되, 상기 본드핑거 및 볼랜드는 상기 필름 외측으로 오픈되어 있는 써킷필름을 제공하는 단계;
    상기 제1반도체칩의 상면에는 본드핑거가 위치되고, 상기 제1반도체칩의 하면에는 볼랜드가 위치하도록 써킷필름을 상기 제1반도체칩의 상면, 측면 및 하면에 접착수단을 이용하여 접착하는 써킷필름 접착단계;
    상기 제1반도체칩 및 제2반도체칩의 입출력패드와 써킷필름의 본드핑거를 도전성와이어로 상호 접속하는 와이어 본딩 단계;
    상기 제1반도체칩 및 제2반도체칩의 상면을 봉지재로 봉지하는 봉지 단계; 및,
    상기 써킷필름의 볼랜드에 도전성볼을 융착하는 단계를 포함하여 이루어진 반도체패키지의 제조 방법.
  8. 제7항에 있어서, 상기 써킷필름 제공 단계는 상기 제1반도체칩의 상면에 형성된 입출력패드와 대응되는 영역에 슬롯이 형성되어 상기 입출력패드가 상부로 오픈되도록 하는 써킷필름이 제공됨을 특징으로 하는 반도체패키지의 제조 방법.
  9. 제7항에 있어서, 상기 봉지 단계는 상기 제2반도체칩의 상면에 써킷필름을 접착하고, 상기 제1반도체칩 또는 제2반도체칩의 입출력패드와 상기 써킷필름을 도전성와이어로 본딩한후, 상기 제2반도체칩 상의 써킷필름이 상부로 노출되도록 봉지재로 봉지하는 것을 특징으로 하는 반도체패키지의 제조 방법.
  10. 제9항에 있어서, 상기 제2반도체칩 상에 접착된 써킷필름상에 다른 반도체패 키지를 실장하는 단계를 더 포함하여 이루어진 반도체패키지의 제조 방법.
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR980012334A (ko) * 1996-07-24 1998-04-30 김광호 적층형 반도체 칩 패키지와 그 제조방법
JPH10223699A (ja) * 1996-12-03 1998-08-21 Oki Electric Ind Co Ltd 半導体装置とその製造方法および実装方法
KR19980044211A (ko) * 1996-12-06 1998-09-05 문정환 반도체 패키지 및 그 제조방법
KR19980043247A (ko) * 1996-12-02 1998-09-05 김광호 칩 스케일 패키지 어셈블리 및 이를 구비한 멀티 칩 모듈 어셈블리
KR19980068343A (ko) * 1997-02-18 1998-10-15 황인길 가요성 회로 기판을 이용한 칩 스케일 반도체 패키지 및 그 제조 방법
US6014316A (en) * 1997-06-13 2000-01-11 Irvine Sensors Corporation IC stack utilizing BGA contacts

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR980012334A (ko) * 1996-07-24 1998-04-30 김광호 적층형 반도체 칩 패키지와 그 제조방법
KR19980043247A (ko) * 1996-12-02 1998-09-05 김광호 칩 스케일 패키지 어셈블리 및 이를 구비한 멀티 칩 모듈 어셈블리
JPH10223699A (ja) * 1996-12-03 1998-08-21 Oki Electric Ind Co Ltd 半導体装置とその製造方法および実装方法
KR19980044211A (ko) * 1996-12-06 1998-09-05 문정환 반도체 패키지 및 그 제조방법
KR19980068343A (ko) * 1997-02-18 1998-10-15 황인길 가요성 회로 기판을 이용한 칩 스케일 반도체 패키지 및 그 제조 방법
US6014316A (en) * 1997-06-13 2000-01-11 Irvine Sensors Corporation IC stack utilizing BGA contacts

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