KR100610917B1 - 반도체칩과 섭스트레이트 사이의 와이어 본딩 구조 및이를 이용한 반도체패키지, 그리고 그 반도체패키지의제조 방법 - Google Patents

반도체칩과 섭스트레이트 사이의 와이어 본딩 구조 및이를 이용한 반도체패키지, 그리고 그 반도체패키지의제조 방법 Download PDF

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Abstract

이 발명은 반도체칩과 섭스트레이트 사이의 와이어 본딩 구조 및 이를 이용한 반도체패키지, 그리고 그 반도체패키지의 제조 방법에 관한 것으로, 적어도 하나 이상의 반도체칩을 수직 방향으로 적층할 수 있도록, 그 반도체패키지의 구조를 설명하면, 수지층을 중심으로 상면에는 다수의 본드핑거를 포함하는 회로패턴이 형성되고, 하면에는 다수의 볼랜드를 포함하는 회로패턴이 형성된 섭스트레이트와; 상기 섭스트레이트의 상면 중앙에 접착수단으로 접착되며, 상면 중앙부에는 다수의 입출력패드가 형성된 동시에, 상면 내주연을 따라서 직선형의 점퍼가 형성된 제1반도체칩과; 상기 제1반도체칩의 점퍼 상면에 접착수단으로 접착되며, 상면 중앙부에는 다수의 입출력패드가 형성된 동시에, 상면 내주연을 따라서 직선형의 점퍼가 형성된 제2반도체칩과; 상기 제1반도체칩 및 제2반도체칩의 입출력패드에 일단이 접속되고, 타단은 상기 점퍼를 경유하여 상기 섭스트레이트의 본드핑거에 접속된 다수의 도전성와이어와; 상기 섭스트레이트 상면에 위치하는 제1반도체칩, 제2반도체칩 및 도전성와이어를 봉지재로 봉지하여 형성된 몸체와; 상기 섭스트레이트의 각 볼랜드에 융착된 도전성볼을 포함하여 이루어진 것을 특징으로 함.

Description

반도체칩과 섭스트레이트 사이의 와이어 본딩 구조 및 이를 이용한 반도체패키지, 그리고 그 반도체패키지의 제조 방법{Wire bonding structure between semiconductor chip and substrate, and semiconductor package using it, and manufacturing method of the same}
도1a 및 도1b는 종래 반도체칩과 섭스트레이트 사이의 와이어 본딩 구조를 도시한 단면도이고, 도1c는 종래 반도체칩과 섭스트레이트 사이의 와이어 본딩 구조가 채택된 적층형 반도체패키지를 도시한 단면도이다.
도2a 및 도2b는 본 발명에 의한 반도체칩과 섭스트레이트 사이의 와이어 본딩 구조를 도시한 단면도 및 부분 사시도이다.
도3a 및 도3b는 본 발명에 의한 반도체칩과 섭스트레이트 사이의 다른 와이어 본딩 구조를 도시한 단면도 및 부분 사시도이다.
도4a 및 도4b는 본 발명에 의한 반도체칩과 섭스트레이트 사이의 또다른 와이어 본딩 구조를 도시한 단면도이다.
도5는 본 발명에 의한 반도체패키지를 도시한 단면도이다.
도6은 본 발명에 의한 다른 반도체패키지를 도시한 단면도이다.
도7은 본 발명에 의한 또다른 반도체패키지를 도시한 단면도이다.
도8은 본 발명의 의한 또다른 반도체패키지를 도시한 단면도이다.
도9는 본 발명의 의한 또다른 반도체패키지를 도시한 단면도이다.
- 도면중 주요 부호에 대한 설명 -
101~105; 본 발명에 의한 반도체패키지
1; 섭스트레이트 2; 수지층
3; 본드핑거 4; 볼랜드
5; 도전성 비아홀 6; 커버코트
10; 제1반도체칩 20; 제2반도체칩
10a,20a; 입출력패드 30; 도전성와이어
40; 도전성볼 50; 접착수단
60; 몸체 80; 점퍼
81; 절연체 82; 도전성패드
83; 요홈
본 발명은 반도체패키지에 관한 것으로, 더욱 상세하게 설명하면 적어도 하나 이상의 반도체칩을 수직 방향으로 적층할 수 있는 반도체칩과 섭스트레이트 사이의 와이어 본딩 구조 및 이를 이용한 반도체패키지, 그리고 그 반도체패키지의 제조 방법에 관한 것이다.
통상 적층형 반도체패키지는 인쇄회로기판(Printed Circuit Board), 써킷테 이프(Circuit Tape), 써킷필름(Circuit Film) 또는 리드프레임(Lead Frame)과 같은 섭스트레이트(Substrate)에 다수의 반도체칩을 수직방향으로 적층한 후, 상기 적층된 반도체칩끼리 또는 반도체칩과 섭스트레이트를 도전성 와이어(Conductive Wire)와 같은 전기적 접속수단으로 본딩(Bonding)한 것을 지칭한다. 이러한 적층형 반도체패키지는 하나의 몸체 내측에 다수의 반도체칩을 탑재함으로써 고용량, 고기능화된 성능을 구현할 수 있을 뿐만 아니라, 마더보드(Mother Board)에서의 실장밀도를 높일 수 있기 때문에 최근 대량으로 제조되고 있는 추세이다.
여기서, 종래 반도체칩을 적층하기 위한 반도체칩과 섭스트레이트 사이의 와이어 본딩 구조를 도1a 및 도1b에 도시하였다.
도시된 바와 같이 섭스트레이트(1)의 상면 중앙부에는 접착수단(50)으로 제1반도체칩(10)이 접착되어 있고, 상기 제1반도체칩(10)의 상면에는 또다른 접착수단(50)으로 제2반도체칩(20)이 접착되어 있다. 물론, 상기 제2반도체칩(20) 상면에는 또다른 반도체칩들이 상호 접착수단으로 접착될 수도 있다.
한편, 상기 제1반도체칩(10) 및 제2반도체칩(20)의 상면 둘레에는 다수의 입출력패드(10a,20a)가 형성되어 있으며, 이는 도전성와이어(30)에 의해 섭스트레이트(1)의 소정 영역에 본딩되어 있다.
이러한 본딩 구조는 통상 도전성와이어(30)의 일단에 볼(Ball, 도시되지 않음)이 형성된 후, 이 볼이 상기 입출력패드(10a,20a)에 제1본딩된 후, 이어서 타단이 일정 경로를 그리며 상기 섭스트레이트(1)의 소정 영역에 제2본딩되어 이루어진다.
또한, 상기 본딩 방법은 도시된 바와 같이 일정 높이의 와이어 루프 하이트(LH)를 형성함으로써, 상기 제1반도체칩(10)에 본딩된 도전성와이어(30)와 간섭하지 않토록 대부분의 제2반도체칩(20)이 제1반도체칩(10)보다 크기가 작다.(도1a 참조)
또한, 상기 제1반도체칩과 제2반도체칩의 크기가 동일하거나 또는 제2반도체칩의 크기가 더 큰 경우에도 그 와이어 루프 하이트를 고려하여 제2반도체칩을 제1반도체칩에 접착시키는 접착수단의 두께를 충분히 큰 것으로 구비하여 제조 하고 있다.(도1b 참조)
그러나, 상기와 같은 도전성와이어의 루프 하이트 및 두꺼운 접착수단은 전체적인 반도체패키지의 두께를 크게 하는 단점이 있다.
또한, 상기 접착수단의 두께가 클 경우 그 접착수단의 탄력성도 커지게 되므로, 반도체칩의 입출력패드에 수행되는 도전성와이어의 본딩 상태도 양호하지 않고, 또한 반도체칩을 정확한 위치에 접착시키는 작업도 어렵다.
이러한 반도체칩과 섭스트레이트의 와이어 본딩 구조를 채택한 종래 적층형 반도체패키지(100')가 도1c에 도시되어 있다.
도시된 바와 같이 먼저 딱딱한 수지층(2)을 중심으로 그 상면에는 다수의 본드핑거(3)(Bond Finger)를 포함하는 도전성 회로패턴이 형성되어 있고, 하면에는 볼랜드(4)(Ball Land)를 포함하는 회로패턴이 형성되어 있으며, 상기 상,하면의 회로패턴은 도전성 비아홀(5)(Via Hole)로 상호 연결된 섭스트레이트(1)가 구비되어 있다. 여기서, 상기 본드핑거(3) 및 볼랜드(4)를 포함하는 도전성 회로패턴은 통상 적인 구리박막(Copper Trace)이다.
상기 섭스트레이트(1)의 상면 중앙부에는 접착수단(50)으로 제1반도체칩(10)이 접착되어 있고, 상기 제1반도체칩(10)의 상면에는 접착수단(50)으로 또다른 제2반도체칩(20)이 접착되어 있다.
상기 제1반도체칩(10) 및 제2반도체칩(20)의 입출력패드(10a,20a)는 모두 도전성와이어(30)에 의해 섭스트레이트(1)의 본드핑거(3)에 접속되어 있으며, 상기 섭스트레이트(1)의 하면에 형성된 볼랜드(4)에는 다수의 도전성볼(40)(Conductive Ball)이 융착되어 있다. 이 도전성볼(40)은 차후 마더보드의 소정 패턴에 융착된다.
상기 섭스트레이트(1)의 상면에 위치한 제1반도체칩(10), 제2반도체칩(20) 및 도전성와이어(30) 등은 외부의 충격이나 접촉 등으로부터 보호될 수 있도록 에폭시 몰딩 컴파운드(Epoxy Molding Compound) 또는 글럽탑(Glop Top)과 같은 봉지재로 봉지되어 소정의 몸체(60)를 형성하고 있다.
도면중 미설명 부호 6은 회로패턴을 외부환경으로부터 보호하기 위해 그 표면에 코팅된 커버코트(Cover Coat)이다.
이러한 반도체패키지(100')는 제1반도체칩(10) 및 제2반도체칩(20)의 전기적 신호가 입출력패드(10a,20a), 도전성와이어(30), 본드핑거(3), 도전성비아홀(5), 볼랜드(4) 및 도전성볼(40)을 통해 도시되지 않은 마더보드와 전기적 신호를 교환한다.
그러나 이러한 종래의 반도체패키지는 통상적인 와이어 본딩 방법(반도체칩 의 입출력패드에 제1본딩(First Bonding)을 수행하고, 섭스트레이트의 본드핑거에 제2본딩(Second Bonding)을 수행하는 와이어 본딩 방법)을 사용함으로써, 도전성와이어에 의해 형성된 루프 하이트(Loop Height)(도1a에서 LH로 표시)가 그 반도체칩의 상면보다 높게 형성되는 단점이 있다. 즉, 제1본딩 영역에서 그보다 높은 와이어 루프 하이트가 제공됨으로써 제1반도체칩의 상면에 그것과 동일한 크기의 제2반도체칩이 적층되면 상기 도전성와이어와 제2반도체칩의 하면이 서로 간섭되는 문제가 있고, 따라서 제2반도체칩의 크기가 대부분 제1반도체칩의 크기보다 작게 구비된다. 또한, 동일한 크기 및 동일한 기능의 반도체칩(Homogeneous semiconductor chip), 예를 들면 다수의 메모리 반도체칩 등을 적층할 경우에는 상기 루프 하이트에 의한 도전성와이어와의 간섭을 방지하기 위해 충분히 두꺼운 접착수단을 사용하여야 함으로써 와이어 본딩 불량은 물론 정확한 위치에의 반도체칩 접착이 어려운 실정이다.
또한 상기 와이어 루프 하이트 및 두꺼운 접착수단으로 인해 봉지재로 형성되는 몸체의 두께도 두껍게 되고 이는 곧 반도체패키지의 전체적인 두께를 증가시키는 원인이 된다.
한편, 섭스트레이트에 형성된 회로패턴의 구조상 제1반도체칩보다 제2반도체칩의 크기가 커야만 와이어 본딩이 수월한 경우가 있는데, 종래의 반도체패키지는 이러한 요구에 부응하기가 대단히 까다롭고, 따라서, 섭스트레이트에 형성되는 회로패턴의 설계 자유도가 크게 떨어지는 문제가 있다.
이러한 문제는 상기한 섭스트레이트로서 인쇄회로기판, 써킷테이프, 써킷필 름 및 리드프레임을 이용한 반도체패키지에서만 발생하는 문제는 아니며, 예를 들면 UT(Ultra Thin) 반도체패키지, 다층 섭스트레이트에 다수의 반도체칩이 적층된 반도체패키지 등에서도 야기되는 문제이다.
더구나, 상기 제1반도체칩으로서는 엣지패드형(Edge Pad Type, 입출력패드가 어느 한면의 주연부에만 형성된 반도체칩)만이 사용될 수 있으며, 센터패드형(Center Pad Type, 입출력패드가 어느 한면의 중앙부에 형성된 반도체칩)의 반도체칩은 그 하면과 도전성와이어가 간섭되어 사용할 수 없는 문제점이 있다.
결론적으로, 종래의 적층형 반도체패키지는 반도체칩의 형태(엣지패드형 또는 센터패드형) 내지 그 크기에 매우 큰 제한이 따르고, 또한 섭스트레이트의 회로패턴 설계에도 많은 제약이 뒤따른다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 센터패드형 반도체칩을 용이하게 적층할 수 있는 반도체칩과 섭스트레이트 사이의 와이어 본딩 구조 및 이를 이용한 반도체패키지, 그리고 그 반도체패키지의 제조 방법의 제공에 있다.
또한, 본 발명의 다른 목적은 동일한 크기뿐만 아니라, 섭스트레이트에 접착된 반도체칩보다 더 큰 크기의 반도체칩을 그 상면에 적층할 수 있음으로써, 고용량, 고기능화를 구현할 수 있고 또한 섭스트레이트의 회로패턴 설계에 대한 자유도를 높일 수 있는 반도체칩과 섭스트레이트 사이의 와이어 본딩 구조 및 이를 이용 한 반도체패키지, 그리고 그 반도체패키지의 제조 방법의 제공에 있다.
본 발명의 또다른 목적은 엣지패드형 반도체칩과 센터패드형 반도체칩을 혼용하여 적층할 수 있는 반도체칩과 섭스트레이트 사이의 와이어 본딩 구조 및 이를 이용한 반도체패키지, 그리고 그 반도체패키지의 제조 방법의 제공에 있다.
상기한 목적을 달성하기 위해 본 발명에 의한 반도체칩과 섭스트레이트 사이의 와이어 본딩 구조는 다수의 회로패턴이 형성되어 마더보드에 실장가능한 섭스트레이트와; 상기 섭스트레이트의 상면 중앙에 접착수단으로 접착되며, 상면 중앙부에는 다수의 입출력패드가 형성된 동시에, 상면 내주연을 따라서 직선형의 점퍼가 형성된 제1반도체칩과; 상기 제1반도체칩의 점퍼 상면에 접착수단으로 접착되며, 상면 중앙부에는 다수의 입출력패드가 형성된 동시에, 상면 내주연을 따라서 직선형의 점퍼가 형성된 제2반도체칩과; 상기 제1반도체칩 및 제2반도체칩의 입출력패드에 일단이 접속되고, 타단은 상기 점퍼를 경유하여 상기 섭스트레이트의 일정영역에 접속된 다수의 도전성와이어로 이루어진 것을 특징으로 한다.
또한 상기한 목적을 달성하기 위해 상기한 목적을 달성하기 위해 본 발명에 의한 반도체칩과 섭스트레이트 사이의 와이어 본딩 구조는 다수의 회로패턴이 형성되어 마더보드에 실장가능한 섭스트레이트와; 상기 섭스트레이트의 상면 중앙에 접착수단으로 접착되고, 상면 내주연에는 다수의 입출력패드가 형성된 제1반도체칩과; 상기 제1반도체칩의 상면에 접착수단으로 접착되고, 상면 중앙부에는 다수의 입출력패드가 형성된 동시에, 상면 내주연을 따라서 직선형의 점퍼가 형성된 제2반 도체칩과; 상기 제1반도체칩의 입출력패드와 섭스트레이트의 일정영역을 전기적으로 접속하고, 또한 상기 제2반도체칩의 입출력패드에 일단이 접속되고 타단이 상기 점퍼를 경유하여 상기 섭스트레이트의 일정영역에 접속된 다수의 도전성와이어를 포함하여 이루어진 것을 특징으로 한다.
또한 상기한 목적을 달성하기 위해 상기한 목적을 달성하기 위해 본 발명에 의한 반도체칩과 섭스트레이트 사이의 와이어 본딩 구조는 다수의 회로패턴이 형성되어 마더보드에 실장가능한 섭스트레이트와; 상기 섭스트레이트의 상면 중앙에 접착수단으로 접착되고, 상면 중앙부에는 다수의 입출력패드가 형성된 동시에, 상면 내주연을 따라서 직선형의 점퍼가 형성된 제1반도체칩과; 상기 제1반도체칩의 점퍼 상면에 접착수단으로 접착되고, 상면 내주연에는 다수의 입출력패드가 형성된 제2반도체칩과; 상기 제1반도체칩의 입출력패드에 일단이 접속되고 타단은 상기 점퍼를 경유하여 상기 섭스트레이트의 일정영역에 접속되고, 또한 상기 제2반도체칩의 입출력패드에 일단이 접속되고 타단이 상기 섭스트레이트의 일정영역에 접속되는 다수의 도전성와이어를 포함하여 이루어진 것을 특징으로 한다.
여기서, 상기 점퍼는 반도체칩 상면의 내주연에 직선형으로 부착되는 일정두께의 절연층과, 상기 절연층 상면에 형성된 다수의 도전성패드를 포함하여 이루질 수 있다.
상기 반도체칩의 입출력패드와 점퍼의 도전성패드는 도전성와이어로 서로 접속되고, 또한 상기 도전성패드와 섭스트레이트의 본드핑거는 또다른 도전성와이어로 접속된다.
또한, 상기 점퍼에 접속되는 도전성와이어는 루프 하이트가 상기 점퍼의 상면 높이와 같게 형성된다.
또한, 상기 점퍼는 반도체칩 상면의 내주연에 직선형으로 일정두께의 절연층이 부착되고, 상기 절연층의 상면에는 각 도전성와이어가 지지되어 통과될 수 있도록 다수의 요홈이 형성되어 이루어질 수도 있다.
상기 제1반도체칩은 상기 제2반도체칩의 크기와 같거나, 상기 제2반도체칩의 크기보다 작거나 또는 상기 제2반도체칩의 크기보다 클 수 있다.
상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지는 수지층을 중심으로 상면에는 다수의 본드핑거를 포함하는 회로패턴이 형성되고, 하면에는 다수의 볼랜드를 포함하는 회로패턴이 형성된 섭스트레이트와; 상기 섭스트레이트의 상면 중앙에 접착수단으로 접착되며, 상면 중앙부에는 다수의 입출력패드가 형성된 동시에, 상면 내주연을 따라서 직선형의 점퍼가 형성된 제1반도체칩과; 상기 제1반도체칩의 점퍼 상면에 접착수단으로 접착되며, 상면 중앙부에는 다수의 입출력패드가 형성된 동시에, 상면 내주연을 따라서 직선형의 점퍼가 형성된 제2반도체칩과; 상기 제1반도체칩 및 제2반도체칩의 입출력패드에 일단이 접속되고, 타단은 상기 점퍼를 경유하여 상기 섭스트레이트의 본드핑거에 접속된 다수의 도전성와이어와; 상기 섭스트레이트 상면에 위치하는 제1반도체칩, 제2반도체칩 및 도전성와이어를 봉지재로 봉지하여 형성된 몸체와; 상기 섭스트레이트의 각 볼랜드에 융착된 도전성볼을 포함하여 이루어진 것을 특징으로 한다.
또한, 상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지는 수지층 을 중심으로 상면에는 다수의 본드핑거를 포함하는 회로패턴이 형성되고, 하면에는 다수의 볼랜드를 포함하는 회로패턴이 형성된 섭스트레이트와; 상기 섭스트레이트의 상면 중앙에 접착수단으로 접착되고, 상면 내주연에는 다수의 입출력패드가 형성된 제1반도체칩과; 상기 제1반도체칩의 상면에 접착수단으로 접착되고, 상면 중앙부에는 다수의 입출력패드가 형성된 동시에, 상면 내주연을 따라서 직선형의 점퍼가 형성된 제2반도체칩과; 상기 제1반도체칩의 입출력패드와 섭스트레이트의 본드핑거를 전기적으로 접속하는 동시에, 상기 제2반도체칩의 입출력패드에 일단이 접속되고 타단이 상기 점퍼를 경유하여 상기 섭스트레이트의 본드핑거에 접속된 다수의 도전성와이어와; 상기 제1반도체칩, 제2반도체칩 및 도전성와이어를 봉지재로 봉지하여 형성된 몸체와; 상기 섭스트레이트의 각 볼랜드에 융착된 도전성볼을 포함하여 이루어진 것을 특징으로 한다.
또한, 상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지는 수지층을 중심으로 상면에는 다수의 본드핑거를 포함하는 회로패턴이 형성되고, 하면에는 다수의 볼랜드를 포함하는 회로패턴이 형성된 섭스트레이트와; 상기 섭스트레이트의 상면 중앙에 접착수단으로 접착되고, 상면 중앙부에는 다수의 입출력패드가 형성된 동시에, 상면 내주연을 따라서 직선형의 점퍼가 형성된 제1반도체칩과; 상기 제1반도체칩의 점퍼 상면에 접착수단으로 접착되고, 상면 내주연에는 다수의 입출력패드가 형성된 제2반도체칩과; 상기 제1반도체칩의 입출력패드에 일단이 접속되고 타단은 상기 점퍼를 경유하여 상기 섭스트레이트의 본드핑거에 접속된 다수의 도전성와이어와; 상기 제1반도체칩, 제2반도체칩 및 도전성와이어를 봉지재로 봉지 하여 형성된 몸체와; 상기 섭스트레이트의 각 볼랜드에 융착된 도전성볼을 포함하여 이루어진 것을 특징으로 한다.
상기 점퍼는 반도체칩 상면의 내주연에 직선형으로 부착되는 일정두께의 절연층과, 상기 절연층 상면에 형성된 다수의 도전성패드를 포함하여 이루어질 수 있다. 이때, 상기 반도체칩의 입출력패드와 점퍼의 도전성패드는 도전성와이어로 서로 접속되고, 또한 상기 도전성패드와 섭스트레이트의 본드핑거는 또다른 도전성와이어로 서로 접속된다. 또한, 상기 점퍼에 접속되는 도전성와이어는 루프 하이트가 상기 점퍼의 상면 높이와 같게 형성된다.
상기 점퍼는 반도체칩 상면의 내주연에 직선형으로 일정두께의 절연층이 부착되고, 상기 절연층의 상면에는 각 도전성와이어가 지지되어 통과될 수 있도록 다수의 요홈이 형성되어 이루어질 수도 있다.
상기 제1반도체칩은 상기 제2반도체칩의 크기와 같거나, 상기 제2반도체칩의 크기보다 작거나 또는 상기 제2반도체칩의 크기보다 클 수도 있다.
또한, 상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지의 제조 방법은 마더보드에 실장 가능하게 다수의 회로패턴이 형성된 섭스트레이트를 제공하는 단계와; 상면 중앙부에는 다수의 입출력패드가 형성된 동시에, 상면 내주연을 따라서 직선형의 점퍼가 형성된 제1반도체칩을 상기 섭스트레이트의 상면 중앙에 접착수단으로 접착하는 단계와; 상기 제1반도체칩 상면의 점퍼를 경유하여 상기 제1반도체칩의 입출력패드와 섭스트레이트의 일정 영역을 도전성와이어로 본딩하는 단계와; 상면 중앙부에 다수의 입출력패드가 형성된 동시에, 상면 내주연을 따라서 직선형의 점퍼가 형성된 제2반도체칩을 상기 제1반도체칩의 점퍼상에 접착수단으로 접착하는 단계와; 상기 제2반도체칩 상면의 점퍼를 경유하여 상기 제2반도체칩의 입출력패드와 섭스트레이트의 일정 영역을 도전성와이어로 본딩하는 단계와; 상기 제1반도체칩, 제2반도체칩, 도전성와이어 등을 봉지재로 봉지하는 단계를 포함하여 이루어진 것을 특징으로 한다.
여기서, 상기 점퍼는 반도체칩 상면의 내주연에 직선형으로 부착되는 일정두께의 절연층과, 상기 절연층 상면에 형성된 다수의 도전성패드를 포함하여 이루어질 수 있다.
상기 반도체칩의 입출력패드와 점퍼의 도전성패드는 도전성와이어로 서로 접속되고, 또한 상기 도전성패드와 섭스트레이트의 일정영역은 또다른 도전성와이어로 접속된다.
또한, 상기 점퍼에 접속되는 도전성와이어는 루프 하이트가 상기 점퍼의 상면 높이와 같게 형성된다.
또한, 상기 점퍼는 반도체칩 상면의 내주연에 직선형으로 일정두께의 절연층이 부착되고, 상기 절연층의 상면에는 각 도전성와이어가 지지되어 통과될 수 있도록 다수의 요홈이 형성되어 이루어질 수도 있다.
상기 제1반도체칩은 상기 제2반도체칩의 크기와 같거나, 상기 제2반도체칩의 크기보다 작거나 또는 상기 제2반도체칩의 크기보다 클 수 있다.
상기와 같이 하여 본 발명에 의한 반도체칩과 섭스트레이트 사이의 와이어 본딩 구조 및 이를 이용한 반도체패키지, 그리고 그 반도체패키지의 제조 방법에 의하면, 반도체칩의 상면 내주연에 일정두께의 점퍼를 더 형성하고, 도전성와이어가 상기 점퍼를 경유하도록 함으로써, 입출력패드가 반도체칩의 중앙부에 집중적으로 위치한 센터패드형 반도체칩도 용이하게 적층하여 패키징할 수 있게 된다.
또한, 동일하거나 다양한 크기의 반도체칩들을 종래에 비해 용이하게 적층할 수 있을 뿐만 아니라, 섭스트레이트에 접착된 반도체칩보다 더 큰 크기의 반도체칩을 그 상면에 용이하게 적층할 수 있음으로써, 섭스트레이트의 회로패턴 설계에 대한 자유도를 높일 수 있고, 또한 고용량, 고기능의 반도체패키지를 구현할 수 있게 된다.
또한, 입출력패드가 내주연에 형성된 엣지패드형 반도체칩과 입출력패드가 중앙부에 형성된 센터패드형 반도체칩을 혼용하여 적층할 수 있음으로써 여러 목적의 반도체패키지를 자유롭게 패키징할 수 있게 된다.
이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도2a 및 도2b는 본 발명에 의한 반도체칩과 섭스트레이트 사이의 와이어 본딩 구조를 도시한 단면도 및 부분 사시도이다.
먼저 마더보드에 실장되는 섭스트레이트(인쇄회로기판, 써킷필름, 써킷테이프 또는 리드프레임 등등)가 구비되어 있고, 상기 섭스트레트(1)의 상면 중앙에는 접착수단(50)으로 제1반도체칩(10)이 접착되어 있다.
상기 제1반도체칩(10)의 상면 중앙부에는 다수의 입출력패드(10a)가 형성되 어 있고(센터패드형 반도체칩) 또한, 상기 입출력패드(10a)와 일정 거리 이격된 내주연면에는 점퍼(80)가 형성되어 있다.
상기 제1반도체칩(10)의 점퍼(80) 상면에는 접착수단(50)으로 제2반도체칩(20)이 접착되어 있으며, 상기 제2반도체칩(20)의 상면 중앙부에도 다수의 입출력패드(20a)가 형성되어 있다. 마찬가지로, 상기 입출력패드(20a)와 일정 거리 이격된 내주연면에도 점퍼(80)가 형성되어 있다.
여기서, 상기 점퍼(80)는 도2b에 도시된 바와 같이 반도체칩(제2반도체칩(20))의 입출력패드(20a)를 중심으로 그 양측의 내주연면에 일정두께를 가지며 대략 직선형으로 형성되어 있다. 상기 점퍼(80)는 절연체(81)를 중심으로 그 상면에는 상기 입출력패드(20a)의 개수와 대응되는 개수로 다수의 도전성패드(82)가 형성되어 있다.
상기 도전성패드(82)는 알루미늄(Al), 구리(Cu), 니켈(Ni), 팔라듐(Pd), 금(Au), 은(Ag) 등이 될 수 있다.
한편, 상기 제1반도체칩(10)과 제2반도체칩(20)의 크기는 도시된 바와 같이 동일한 크기를 가질 수 있으며, 이밖에도 다양한 크기로 제1반도체칩(10) 및 제2반도체칩(20)이 구비될 수 있다.
더불어, 상기 제2반도체칩(20)의 상면에는 도시하지는 않았지만 적어도 하나 이상의 다른 반도체칩이 더 접착될 수도 있으며, 이는 당업자의 선택적 사항에 불과하다.
상기 제1반도체칩(10)을 섭스트레이트(1)에 접착시키는 접착수단(50) 및 제2 반도체칩(20)을 제1반도체칩(10)의 점퍼(50) 상면에 접착시키는 접착수단(50)은 모두 전기적으로 비전도성인 물질을 사용함이 바람직하다. 또한, 상기 접착수단(50)은 액체형 접착제 또는 필름형 접착제, 또는 테이프형 접착제 등이 사용될 수 있다.
또한, 상기 제2반도체칩(20)을 제1반도체칩(10)의 점퍼(80) 상에 접착시키는 접착수단(50)의 두께는 하기 설명할 도전성와이어(30)의 두께보다 두꺼운 것을 사용함이 바람직하다.
계속해서, 상기 제1반도체칩(10)의 입출력패드(10a) 및 제2반도체칩(20)의 입출력패드(20a)는 각각의 반도체칩상에 형성된 점퍼(80)의 도전성패드(82)에 도전성와이어(30)로 본딩되어 있다.
여기서 상기 도전성와이어(30)의 루프하이트는 상기 점퍼(80)의 상면 높이과 비슷하거나 동일하게 형성되어 있다.
상기와 같이 도전성와이어(30)의 루프 하이트를 각 점퍼(80)의 상면 높이와 비슷하게 또는 동일하게 형성하는 방법은 제1반도체칩(10) 또는 제2반도체칩(20)의 입출력패드(10a,20a)상에 먼저 골드 와이어(Gold Wire)로 스터드범프(Stud Bump, 도시되지 않음)를 형성하고, 상기 스터드범프상에 도전성와이어(30)의 단부를 접속함으로써 구현할 수 있다. 즉, 도전성와이어(30)의 단부를 먼저 점퍼(80)의 도전성패드(82)에 접속(First Bonding)하고, 그 타단을 제1반도체칩(10) 또는 제2반도체칩(20)의 입출력패드(10a,20a)상에 형성된 스터드범프에 접속(Second Bonding)하는 방법을 이용한 것이다. 이는 종래의 노말 와이어 본딩(Normal Wire Bonding, 도전 성와이어의 일단에 볼을 형성한 후, 이 볼을 반도체칩의 입출력패드(10a,20a)에 1차 본딩하고, 타단은 본드핑거(3)에 2차로 스티치(Stitch) 본딩하는 방법) 방법과 다르게 리버스 와이어 본딩(Reverse Wire Bonding, 도전성와이어(30)의 일단을 본드핑거(3)에 1차 본딩하고, 타단을 반도체칩의 입출력패드(10a,20a)에 2차 본딩하는 방법) 방법을 사용한 것이다. 이러한 리버스 와이어 본딩은 종래와 마찬가지로 써모소닉 Au 볼 본딩(Thermosonic Au Ball Bonding, 본딩시 초음파 에너지와 동시에 본딩하고자 하는 영역에 열을 주어 본딩하는 방법)시 사용되는 캐필러리를 이용한다.
또한, 상기 리버스 와이어 본딩 대신에 상기 도전성와이어(30)의 단부를 제1반도체칩(10) 또는 제2반도체칩(20)의 입출력패드(10a,20a)상에 엣지(Wedge) 또는 리본(Ribbon) 본딩하여 접속하는 방법도 있다. 상기 엣지 또는 리본 본딩 방법은 주지된 바와 같이 종래의 울트라소닉 Al 엣지 본딩(Ultrasonic Al Wedge Bonding, 엣지에 초음파 진동 에너지만을 주어 그 마찰열로 본딩하는 방법으로서 제1,2본딩 영역 모두 엣지 형태로 형성됨)에 사용되는 엣지를 이용한다.
더불어, 상기 도전성와이어(30)를 탭(TAB; Tape Automated Bonding) 본딩 방법 또는 갱본딩(Gang bonding) 방법에 의해 상기 제1반도체칩(10) 및 제2반도체칩(20)의 입출력패드(10a,20a)에 본딩하여 그 루프 하이트를 조절할 수도 있다. 상기 탭 본딩 방법은 주지된 바와 같이 다수의 도전성와이어(30), 패턴 또는 리드 등이 일체의 필름 또는 테이프 등으로 감싸여진 채 동시에 본딩되는 방법이다.
여기서, 상기 제2반도체칩(20)의 입출력패드(20a)와 동일면에 형성된 점퍼(80) 사이의 와이어 본딩 방법은 종래와 같은 노말 와이어 본딩을 사용할 수도 있다. 물론, 상기 리버스 와이어 본딩, 엣지 본딩, 리본 본딩 및 탭 본딩 방법 등을 이용한다면 그만큼 반도체패키지의 두께가 얇아질 것이다. 또한, 상기 제1반도체칩(10)의 입출력패드(10a)와 동일면에 형성된 점퍼(80)의 와이어 본딩 방법은 상기 리버스 와이어 본딩, 엣지 본딩, 리본 본딩 및 탭 본딩 방법중 어느 하나를 이용함이 바람직하다.
계속해서, 상기 제1반도체칩(10) 및 제2반도체칩(20)에 형성된 점퍼(80)와 섭스트레이트(1)의 일정영역 (예를 들면, 본드핑거 또는 내부리드) 사이에도 도전성와이어(30)가 접속되어 있다. 마찬가지로 상기 점퍼(80)와 섭스트레이트의 소정영역 사이의 도전성와이어도(30)도 리버스 와이어 본딩, 엣지 본딩, 리본 본딩 및 탭 본딩 방법중 어느 하나의 방법으로 형성됨으로써 그 도전성와이어(30)의 루프 하이트가 상기 점퍼(80)의 상면 높이와 비슷하거나 동일하게 되어 있다.
도3a 및 도3b는 본 발명에 의한 반도체칩과 섭스트레이트 사이의 다른 와이어 본딩 구조를 도시한 단면도 및 부분 사시도이다.
상기 도3a 및 도3b에 도시된 와이어 본딩 구조는 상기 도2a 및 도2b에 도시된 와이어 본딩 구조와 유사하며, 차이점은 제1반도체칩(10) 및 제2반도체칩(20)의 상면 내주연에 형성된 점퍼(80) 및 도전성와이어(30)의 본딩 상태이다.
즉, 도시된 바와 같이 반도체칩(제2반도체칩(20))의 상면 내주연에 형성된 점퍼(80)는 대략 직선형의 절연체(81)로서 입출력패드(20a)와 대응하는 위치에 일 정깊이를 갖는 다수의 요홈(83) 또는 그르브(Groove)가 형성되어 있다. 상기 요홈(83)은 단면상 대략"V"자 형으로 형성되어 있다.
또한, 상기 반도체칩의 입출력패드(20a)에는 도전성와이어(30)의 일단이 접속되고, 타단은 상기 점퍼(80)의 요홈(83)을 통과하여 섭스트레이트(1)의 소정영역에 접속되어 있다. 따라서, 상기 점퍼(80)는 도전성와이어(30)를 지지하는 역할을 하고 또한 그 상면에 또다른 반도체칩이 위치될 경우 그 반도체칩 하면과 상기 도전성와이어(30) 사이의 쇼트를 방지하게 된다.
또한, 상기 점퍼(80)의 요홈(83)에 도전성와이어(30)가 안착되므로, 상기 점퍼(80)의 상면에 접착수단(50)이 위치될 경우에도 그 접착수단(50)의 두께를 감안할 필요가 없다.
이와 같이 요홈(83)을 갖는 점퍼(80)는 도3a에 도시된 바와 같이 제1반도체칩(10) 및 제2반도체칩(20)에 동시에 형성될 수 있다.
또한 상기 제1반도체칩(10)은 요홈(83)이 형성된 점퍼(80)를 갖고, 제2반도체칩(20)은 도전성패드(82)가 형성된 점퍼(80)를 가질 수 있다. 역으로, 상기 제1반도체칩(10)은 도전성패드(82)가 형성된 점퍼(80)를 갖고, 제2반도체칩(20)은 요홈(83)이 형성된 점퍼(80)를 가질 수 있으며, 이는 당업자의 임의적인 선택 사항에 불과하다.
또한, 상기 제1반도체칩(10)과 제2반도체칩(20)의 크기는 도시된 바와 같이 동일한 크기를 가질 수 있으며, 이밖에도 다양한 크기로 제1반도체칩(10) 및 제2반도체칩(20)이 구비될 수 있다.
또한, 상기 제2반도체칩(20)의 상면에도 도시하지는 않았지만 적어도 하나 이상의 다른 반도체칩이 더 접착될 수도 있으며, 이것도 당업자의 임의적 선택 사항에 불과하다.
도4a 및 도4b는 본 발명에 의한 반도체칩과 섭스트레이트 사이의 또다른 와이어 본딩 구조를 도시한 단면도이다.
상기 도4a 및 도4b에 도시된 와이어 본딩 구조 역시 상기 도2a 내지 도3b에 도시된 구조와 유사하므로 그 차이점만을 설명하기로 한다.
먼저 도4a에 도시된 도면을 참조하면, 섭스트레이트(1)의 상면 중앙에 접착수단(50)으로 접착되고, 상면 내주연에는 다수의 입출력패드(10a)가 형성된 제1반도체칩(10)(엣지패드형 반도체칩)이 구비되어 있다.
또한, 상기 제1반도체칩(10)의 상면에 접착수단(50)으로 접착되고, 상면 중앙부에는 다수의 입출력패드(20a)가 형성된 동시에, 상면 내주연을 따라서는 직선형의 점퍼(80)가 형성된 제2반도체칩(20)(센터패드형 반도체칩)이 구비되어 있다.
상기 제1반도체칩(10)의 입출력패드(10a)는 도전성와이어(30)에 의해 직접 섭스트레이트(1)의 소정영역에 연결되어 있다.
한편, 상기 점퍼(80)는 도2b에서와 같이 절연체(81) 표면에 도전성패드(82)가 구비된 것이거나, 또는 도3b에서와 같이 절연체(81) 표면에 요홈(83)이 형성된 것일 수 있다. 도4a에는 절연체(81) 표면에 도전성패드(82)가 구비된 것이 도시되어 있다. 따라서, 제2반도체칩(20)의 입출력패드(20a)는 도전성와이어(30)로 점퍼(80)의 도전성패드(82)에 연결되어 있고, 또한 상기 점퍼(80)의 도전성패드(82)는 또다른 도전성와이어(30)로 섭스트레이트(1)의 소정영역에 연결되어 있다. 즉, 제1반도체칩(10)의 입출력신호는 도전성와이어(30)를 통해 직접 섭스트레이트(1)로 전달되지만, 제2반도체칩(20)의 입출력신호는 도전성와이어(30) 및 점퍼(80)를 경유하여 섭스트레이트(1)에 전달된다.
계속해서, 도4b에 도시된 반도체패키지(105)는 섭스트레이트(1)의 상면 중앙에 접착수단(50)으로 접착되고, 상면 중앙에는 다수의 입출력패드(10a)가 형성되며, 그 상면 내주연을 따라서는 직선형의 점퍼(80)가 형성된 제1반도체칩(10)(센터패드형 반도체칩)이 구비되어 있다.
또한, 상기 제1반도체칩(10)의 점퍼(80) 상에는 접착수단(50)이 개재되어 제2반도체칩(20)이 접착되어 있되, 상기 제2반도체칩(20)의 입출력패드(20a)는 상면 내주연에 형성되어 있다.(엣지패드형 반도체칩)
마찬가지로, 상기 점퍼(80)는 도2b에서와 같이 절연체(81) 표면에 도전성패드(82)가 구비된 것이거나, 또는 도3b에서와 같이 절연체(81) 표면에 요홈(83)이 형성된 것일 수 있다. 도4b에는 절연체(81) 표면에 도전성패드(82)가 구비된 것이 도시되어 있다. 따라서, 제1반도체칩(10)의 입출력패드(10a)는 도전성와이어(30)로 점퍼(80)의 도전성패드(82)에 연결되어 있고, 또한 상기 점퍼(80)의 도전성패드(82)는 또다른 도전성와이어(30)로 섭스트레이트(1)의 소정영역에 연결되어 있다.
또한, 상기 제2반도체칩(20)의 입출력패드(20a)는 도전성와이어(30)에 의해 섭스트레이트(1)의 소정영역 직접 연결되어 있다.
도5는 상기한 도2a 및 도2b에 도시된 와이어 본딩 구조가 채택된 반도체패키지(101)의 단면도이다.
먼저 수지층(2)을 중심으로 상면에는 다수의 본드핑거(3)를 포함하는 회로패턴이 형성되고, 하면에는 다수의 볼랜드(4)를 포함하는 회로패턴이 형성된 섭스트레이트(1)가 구비되어 있다.
상기 수지층(2) 상면의 본드핑거(3)를 포함하는 회로패턴과 하면의 볼랜드(4)를 포함하는 회로패턴은 도전성 비아홀(5)에 의해 상호 연결되어 있다.
또한, 상기 수지층(2) 및 회로패턴의 표면은 절연성 고분자수지인 커버코트(6)로 코팅되어 있되, 상기 본드핑거(3) 및 볼랜드(4)는 수지층(2) 바깥쪽으로 오픈되어 있다.
여기서 상기 수지층(2)은 일반적인 열경화성수지, 필름 또는 테이프 등이 될 수 있으며, 따라서 섭스트레이트(1)로서는 인쇄회로기판, 써킷필름, 써킷테이프 또는 리드프레임 등이 구비될 수 있다. 도면에는 섭스트레이트로서 통상적인 인쇄회로기판이 도시되어 있다.
여기서, 반도체칩과 섭스트레이트 사이의 와이어 본딩 구조는 도2a 및 도2b에 도시된 구조와 유사하므로 그 설명을 간략히 하기로 한다.
상기 섭스트레이트(1)의 상면 중앙에는 접착수단(50)으로 제1반도체칩(10)이 접착되어 있으며, 상기 제1반도체칩(10)의 상면 중앙부에는 다수의 입출력패드(10a)가 형성되어 있다.(센터패드형 반도체칩) 상기 입출력패드(10a)와 일정 거리 이격된 내주연면에는 점퍼(80)가 형성되어 있으며, 상기 제1반도체칩(10)의 점퍼(80) 상면에는 접착수단(50)으로 제2반도체칩(20)이 접착되어 있다. 상기 제2반도체칩(20)의 상면 중앙부에도 다수의 입출력패드(20a)가 형성되어 있다. 마찬가지로, 상기 입출력패드(20a)아 일정 거리 이격된 내주연면에도 점퍼(80)가 형성되어 있다.
상기 제1반도체칩(10)과 제2반도체칩(20)의 크기는 도시된 바와 같이 동일한 크기를 가질 수 있으며, 이밖에도 하기에서 설명하겠지만 다양한 크기로 제1반도체칩(10) 및 제2반도체칩(20)이 구비될 수 있다.
더불어, 상기 제2반도체칩(20)의 상면에는 도시하지는 않았지만 적어도 하나 이상의 다른 반도체칩이 더 접착될 수도 있으며, 이는 당업자의 선택적 사항에 불과하다.
계속해서, 상기 제1반도체칩(10)의 입출력패드(10a) 및 제2반도체칩(20)의 입출력패드(20a)는 각각의 반도체칩상에 형성된 점퍼(80)의 도전성패드(82)에 도전성와이어(30)로 본딩되어 있다.
계속해서, 상기 제1반도체칩(10) 및 제2반도체칩(20)에 형성된 점퍼(80)와 섭스트레이트(1)의 본드핑거(3) 사이에도 도전성와이어(30)가 접속되어 있다.
따라서, 각 반도체칩의 입출력 신호는 입출력패드와 점퍼를 연결하는 도전성와이어, 점퍼상의 도전성패드 그리고 점퍼와 본드핑거를 연결하는 도전성와이어 순으로 입출력된다.
이어서, 상기 제1반도체칩(10), 제2반도체칩(20) 및 도전성와이어(30)는 에폭시몰딩컴파운드(Epoxy Molding Compound) 또는 글럽 탑(Glop Top)과 같은 봉지재 로 봉지되어 소정의 몸체(60)를 형성하고 있다. 상기 몸체(60)는 도5에 도시된 바와 같이 섭스트레이트(1)의 측부면과 동일면을 형성할 수도 있지만, 섭스트레이트(1) 상면의 제1반도체칩(10), 제2반도체칩(20) 및 도전성와이어(30)만을 봉지하여 섭스트레이트(1)의 상면 일정 영역만을 봉지할 수도 있으며, 그 봉지 형상은 임의로 결정될 수 있다.
물론, 상기 봉지재로서 에폭시몰딩컴파운드를 사용할 경우에는 소정 형상의 캐비티(Cavity)를 갖는 상부 금형, 그리고 상기 섭스트레이트(1) 등이 안착되는 하부 금형을 구비하고, 상기 상부 금형에 캐비티로 연통된 게이트(Gate)를 형성함으로써, 상기 게이트를 통하여 고압으로 봉지재를 충진하여 봉지작업을 수행한다.
또한, 상기 봉지재로서 글럽 탑을 사용할 경우에는 상기 글럽 탑이 담겨진 디스펜서(Dispenser)를 상기 섭스트레이트(1) 상면의 봉지 영역에 위치시키고 소정량의 글럽탑을 분사시킴으로써 봉지작업을 수행한다.
마지막으로, 상기 섭스트레이트(1)의 하면에 형성된 각 볼랜드(4)에는 솔더볼과 같은 도전성볼(40)이 융착되어 있으며, 이는 차후 마더보드의 패턴에 실장되는 부분이다.
따라서 본 발명에 의한 반도체패키지(101)는 센터패드형인 제1반도체칩(10) 및 제2반도체칩(20)의 상면 내주연에 점퍼(80)를 형성함으로써, 중앙에 위치한 입출력패드의 전기적 신호를 상기 점퍼(80)를 통해 본드핑거(3)에 전달할 수 있게 되고, 결국 다수의 센터패드형 반도체칩도 적층 가능하게 된다.
도6은 본 발명에 의한 다른 반도체패키지(102)를 도시한 단면도이다. 상기 반도체패키지(102)는 상기 도5에 도시된 반도체패키지(101)와 구조가 유사하며, 차이점은 제1반도체칩(10) 및 제2반도체칩(20)의 상면 내주연에 형성된 점퍼(80) 및 도전성와이어(30)의 본딩 상태이다.
즉, 도6에 도시된 바와 같이 반도체칩(제2반도체칩(20))의 상면 내주연에 형성된 점퍼(80)는 대략 직선형의 절연체(81)로서 입출력패드(20a)와 대응하는 위치에 일정깊이를 갖는 다수의 요홈(83) 또는 그르브(Groove)가 형성되어 있다. 상기 요홈(83)은 단면상 대략"V"자 형으로 형성되어 있다.
또한, 상기 반도체칩의 입출력패드(20a)에는 도전성와이어(30)의 일단이 접속되고, 타단은 상기 점퍼(80)의 요홈(83)을 통과하여 섭스트레이트(1)의 본드핑거(3)에 접속되어 있다. 따라서, 상기 점퍼(80)는 도전성와이어(30)를 지지하는 역할을 하고 또한 그 상면에 또다른 반도체칩이 위치될 경우 그 반도체칩 하면과의 쇼트를 방지하는 역할을 한다.
또한, 상기 점퍼(80)의 요홈(83)에 도전성와이어(30)가 안착되므로, 상기 점퍼(80)의 상면에 접착수단(50)이 위치될 경우에도 그 접착수단(50)의 두께를 감안할 필요가 없다.
이와 같이 요홈(83)을 갖는 점퍼(80)는 도6에 도시된 바와 같이 제1반도체칩(10) 및 제2반도체칩(20)에 동시에 형성될 수 있다. 또한 상기 제1반도체칩(10)은 요홈(83)이 형성된 점퍼(80)를 갖고, 제2반도체칩(20)은 도전성패드(82)가 형성된 점퍼(80)를 가질 수 있다. 역으로, 상기 제1반도체칩(10)은 도전성패드(82)가 형성된 점퍼(80)를 갖고, 제2반도체칩(20)은 요홈(83)이 형성 된 점퍼(80)를 가질 수 있으며, 이는 당업자의 임의적인 선택 사항이다.
또한, 상기 제1반도체칩(10)과 제2반도체칩(20)의 크기는 도시된 바와 같이 동일한 크기를 가질 수 있으며, 이밖에도 다양한 크기로 제1반도체칩(10) 및 제2반도체칩(20)이 구비될 수 있다.
또한, 상기 제2반도체칩(20)의 상면에도 도시하지는 않았지만 적어도 하나 이상의 다른 반도체칩이 더 접착될 수도 있으며, 이것도 당업자의 임의적 선택 사항에 불과하다.
도7은 본 발명에 의한 또다른 반도체패키지(103)를 도시한 단면도로서, 이는 도5에 도시된 반도체패키지(101)와 유사하다. 다만 도7에 도시된 반도체패키지(103)는 제1반도체칩(10)의 상면에 그 제1반도체칩(10)보다 더 큰 크기의 제2반도체칩(20)이 위치된 것이 특징이다. 물론, 상기 제2반도체칩(20)의 크기는 제1반도체칩(10)의 크기보다 작을 수도 있다.
따라서, 섭스트레이트(1)에 형성되는 본드핑거(3) 등을 포함하는 회로패턴의 설계 자유도가 커지게 되고, 종래보다 더 큰 크기의 제2반도체칩(20)을 탑재하게 됨으로써 고용량, 고기능화한 반도체패키지를 얻게 된다.
도8은 본 발명에 의한 또다른 반도체패키지(104)를 도시한 단면도이고, 도9은 본 발명에 의한 또다른 반도체패키지(105)를 도시한 단면도이다.
도8 및 도9에 도시된 반도체패키지(104,105)도 상기 도5,6에 도시된 반도체패키지(101,102)와 유사하므로 그 차이점만을 설명하기로 한다.
먼저 도8에 도시된 반도체패키지(104)를 참조하면, 섭스트레이트(1)의 상면 중앙에 접착수단(50)으로 접착되고, 상면 내주연에는 다수의 입출력패드(10a)가 형성된 제1반도체칩(10)(엣지패드형 반도체칩)이 구비되어 있다.
또한, 상기 제1반도체칩(10)의 상면에 접착수단(50)으로 접착되고, 상면 중앙부에는 다수의 입출력패드(20a)가 형성된 동시에, 상면 내주연을 따라서는 직선형의 점퍼(80)가 형성된 제2반도체칩(20)(센터패드형 반도체칩)이 구비되어 있다.
상기 제1반도체칩(10)의 입출력패드(10a)는 도전성와이어(30)에 의해 직접 섭스트레이트(1)의 본드핑거(3)에 연결되어 있다.
한편, 상기 점퍼(80)는 도2b에서와 같이 절연체(81) 표면에 도전성패드(82)가 구비된 것이거나, 또는 도3b에서와 같이 절연체(81) 표면에 요홈(83)이 형성된 것일 수 있다. 도8에는 절연체(81) 표면에 도전성패드(82)가 구비된 것이 도시되어 있다. 따라서, 제2반도체칩(20)의 입출력패드(20a)는 도전성와이어(30)로 점퍼(80)의 도전성패드(82)에 연결되어 있고, 또한 상기 점퍼(80)의 도전성패드(82)는 또다른 도전성와이어(30)로 섭스트레이트(1)의 본드핑거(3)에 연결되어 있다. 즉, 제1반도체칩(10)의 입출력신호는 도전성와이어(30)를 통해 직접 섭스트레이트(1)로 전달되지만, 제2반도체칩(20)의 입출력신호는 도전성와이어(30) 및 점퍼(80)를 경유하여 섭스트레이트(1)에 전달된다.
계속해서, 도9에 도시된 반도체패키지(105)는 섭스트레이트(1)의 상면 중앙에 접착수단(50)으로 접착되고, 상면 중앙에는 다수의 입출력패드(10a)가 형성되며, 그 상면 내주연을 따라서는 직선형의 점퍼(80)가 형성된 제1반도체칩(10)(센터패드형 반도체칩)이 구비되어 있다.
또한, 상기 제1반도체칩(10)의 점퍼(80) 상에는 접착수단(50)이 개재되어 제2반도체칩(20)이 접착되어 있되, 상기 제2반도체칩(20)의 입출력패드(20a)는 상면 내주연에 형성되어 있다.(엣지패드형 반도체칩)
마찬가지로, 상기 점퍼(80)는 도2b에서와 같이 절연체(81) 표면에 도전성패드(82)가 구비된 것이거나, 또는 도3b에서와 같이 절연체(81) 표면에 요홈(83)이 형성된 것일 수 있다. 도9에는 절연체(81) 표면에 도전성패드(82)가 구비된 것이 도시되어 있다. 따라서, 제1반도체칩(10)의 입출력패드(10a)는 도전성와이어(30)로 점퍼(80)의 도전성패드(82)에 연결되어 있고, 또한 상기 점퍼(80)의 도전성패드(82)는 또다른 도전성와이어(30)로 섭스트레이트(1)의 본드핑거(3)에 연결되어 있다.
또한, 상기 제2반도체칩(20)의 입출력패드(20a)는 도전성와이어(30)에 의해 섭스트레이트(1)의 본드핑거(3)에 직접 연결되어 있다.
이와 같이 하여 도8,9에 도시된 반도체패키지(104,105)에 의하면 센터패드형 반도체칩 및 엣지패드형 반도체칩을 동시에 다수 적층하여 패키징하는 것이 가능하다. 따라서 반도체칩에 형성된 입출력패드의 형태 및 그 반도체칩의 크기에 구애받지 않고 다양한 구조로 반도체패키지를 조립할 수 있게 된다.
이어서, 본 발명에 의한 반도체패키지의 제조 방법을 설명하면 다음과 같다.
1. 섭스트레이트 제공 단계로서, 마더보드에 실장 가능한 인쇄회로기판, 써킷필름, 써킷테이프 또는 리드프레임과 같은 다양한 종류 및 형태의 섭스트레이트를 제공한다.
2. 제1반도체칩 접착 단계로서, 상면 중앙부에는 다수의 입출력패드가 형성된 동시에, 상면 내주연을 따라서는 직선형의 점퍼가 형성된 제1반도체칩을 상기 섭스트레이트의 상면 중앙에 접착수단을 개재하여 접착한다.
3. 제1와이어 본딩 단계로서, 상기 제1반도체칩 상면의 점퍼를 경유하여 상기 제1반도체칩의 입출력패드와 섭스트레이트의 일정 영역이 도전성와이어로 본딩되도록 한다.
4. 제2반도체칩 접착 단계로서, 상면 중앙부에 다수의 입출력패드가 형성된 동시에, 상면 내주연을 따라서 직선형의 점퍼가 형성된 제2반도체칩을 상기 제1반도체칩의 점퍼상에 비전도성 접착수단으로 접착한다.
5. 제2와이어 본딩 단계로서, 상기 제2반도체칩 상면의 점퍼를 경유하여 상기 제2반도체칩의 입출력패드와 섭스트레이트의 일정 영역을 도전성와이어로 본딩한다.
6. 봉지 단계로서, 상기 제1반도체칩, 제2반도체칩, 도전성와이어 등을 봉지재로 봉지한다.
여기서, 상기 제1반도체칩 또는 제2반도체칩에 형성된 점퍼는 반도체칩 상면의 내주연에 직선형으로 부착되는 일정두께의 절연층과, 상기 절연층 상면에 형성된 다수의 도전성패드를 포함하여 이루어질 수 있다.
또한, 이때 상기 제1와이어 본딩 및 제2와이어 본딩 단계는 상기 반도체칩의 입출력패드와 점퍼의 도전성패드는 도전성와이어로 서로 접속되고, 또한 상기 도전성패드와 섭스트레이트의 일정영역은 또다른 도전성와이어로 접속될 수 있다.
더불어, 상기 점퍼에 접속되는 도전성와이어는 루프 하이트가 상기 점퍼의 상면 높이와 같게 형성됨이 바람직하다.
계속해서, 상기 제1반도체칩 또는 제2반도체칩에 형성된 점퍼는 반도체칩 상면의 내주연에 직선형으로 일정두께의 절연층이 부착되고, 상기 절연층의 상면에는 각 도전성와이어가 지지되어 통과될 수 있도록 다수의 요홈이 형성되어 이루어질 수 있다.
상기 제1반도체칩은 상기 제2반도체칩의 크기와 같거나, 상기 제2반도체칩의 크기보다 작거나 또는 상기 제2반도체칩의 크기보다 클 수 있다.
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.
상기와 같이 하여 본 발명에 의한 반도체칩과 섭스트레이트 사이의 와이어 본딩 구조 및 이를 이용한 반도체패키지, 그리고 그 반도체패키지의 제조 방법에 의하면, 반도체칩의 상면 내주연에 일정두께의 점퍼를 더 형성하고, 도전성와이어가 상기 점퍼를 경유하도록 함으로써, 입출력패드가 반도체칩의 중앙부에 집중적으로 위치한 센터패드형 반도체칩도 용이하게 적층하여 패키징할 수 있는 효과가 있다.
또한, 동일하거나 다양한 크기의 반도체칩들을 종래에 비해 용이하게 적층할 수 있을 뿐만 아니라, 섭스트레이트에 접착된 반도체칩보다 더 큰 크기의 반도체칩 을 그 상면에 용이하게 적층할 수 있음으로써, 섭스트레이트의 회로패턴 설계에 대한 자유도를 높일 수 있고, 또한 고용량, 고기능의 반도체패키지를 구현할 수 있는 효과가 있다.
더불어, 입출력패드가 내주연에 형성된 엣지패드형 반도체칩과 입출력패드가 중앙부에 형성된 센터패드형 반도체칩을 혼용하여 적층할 수 있음으로써 여러 목적의 반도체패키지를 자유롭게 조립할 수 있는 효과가 있다.

Claims (23)

  1. 다수의 회로패턴이 형성되어 마더보드에 실장가능한 섭스트레이트와;
    상기 섭스트레이트의 상면 중앙에 접착수단으로 접착되며, 상면 중앙부에는 다수의 입출력패드가 형성된 동시에, 상면 내주연을 따라서 직선형의 점퍼가 형성된 제1반도체칩과;
    상기 제1반도체칩의 점퍼 상면에 접착수단으로 접착되며, 상면 중앙부에는 다수의 입출력패드가 형성된 동시에, 상면 내주연을 따라서 직선형의 점퍼가 형성된 제2반도체칩과;
    상기 제1반도체칩 및 제2반도체칩의 입출력패드에 일단이 접속되고, 타단은 상기 점퍼를 경유하여 상기 섭스트레이트의 일정영역에 접속된 다수의 도전성와이어로 이루어진 반도체칩과 섭스트레이트 사이의 와이어 본딩 구조.
  2. 다수의 회로패턴이 형성되어 마더보드에 실장가능한 섭스트레이트와;
    상기 섭스트레이트의 상면 중앙에 접착수단으로 접착되고, 상면 내주연에는 다수의 입출력패드가 형성된 제1반도체칩과;
    상기 제1반도체칩의 상면에 접착수단으로 접착되고, 상면 중앙부에는 다수의 입출력패드가 형성된 동시에, 상면 내주연을 따라서 직선형의 점퍼가 형성된 제2반도체칩과;
    상기 제1반도체칩의 입출력패드와 섭스트레이트의 일정영역을 전기적으로 접 속하고, 또한 상기 제2반도체칩의 입출력패드에 일단이 접속되고 타단이 상기 점퍼를 경유하여 상기 섭스트레이트의 일정영역에 접속된 다수의 도전성와이어를 포함하여 이루어진 반도체칩과 섭스트레이트 사이의 와이어 본딩 구조.
  3. 다수의 회로패턴이 형성되어 마더보드에 실장가능한 섭스트레이트와;
    상기 섭스트레이트의 상면 중앙에 접착수단으로 접착되고, 상면 중앙부에는 다수의 입출력패드가 형성된 동시에, 상면 내주연을 따라서 직선형의 점퍼가 형성된 제1반도체칩과;
    상기 제1반도체칩의 점퍼 상면에 접착수단으로 접착되고, 상면 내주연에는 다수의 입출력패드가 형성된 제2반도체칩과;
    상기 제1반도체칩의 입출력패드에 일단이 접속되고 타단은 상기 점퍼를 경유하여 상기 섭스트레이트의 일정영역에 접속되고, 또한 상기 제2반도체칩의 입출력패드에 일단이 접속되고 타단이 상기 섭스트레이트의 일정영역에 접속되는 다수의 도전성와이어를 포함하여 이루어진 반도체칩과 섭스트레이트 사이의 와이어 본딩 구조.
  4. 제1항 내지 제3항중 어느 한 항에 있어서, 상기 점퍼는 반도체칩 상면의 내주연에 직선형으로 부착되는 일정두께의 절연층과, 상기 절연층 상면에 형성된 다수의 도전성패드를 포함하여 이루어진 것을 특징으로 하는 반도체칩과 섭스트레이트 사이의 와이어 본딩 구조.
  5. 제4항에 있어서, 상기 반도체칩의 입출력패드와 점퍼의 도전성패드는 도전성와이어로 서로 접속되고, 또한 상기 도전성패드와 섭스트레이트의 본드핑거는 또다른 도전성와이어로 접속된 것을 특징으로 반도체칩과 섭스트레이트 사이의 와이어 본딩 구조.
  6. 제5항에 있어서, 상기 점퍼에 접속되는 도전성와이어는 루프 하이트가 상기 점퍼의 상면 높이에 대응하도록 형성된 것을 특징으로 반도체칩과 섭스트레이트 사이의 와이어 본딩 구조.
  7. 제1항 내지 제3항중 어느 한 항에 있어서, 상기 점퍼는 반도체칩 상면의 내주연에 직선형으로 일정두께의 절연층이 부착되고, 상기 절연층의 상면에는 각 도전성와이어가 지지되어 통과될 수 있도록 다수의 요홈이 형성되어 이루어진 것을 특징으로 하는 반도체칩과 섭스트레이트 사이의 와이어 본딩 구조.
  8. 삭제
  9. 제1항 내지 제3항중 어느 한 항에 있어서, 상기 제1반도체칩 및 제2반도체칩 과 도전성와이어와의 본딩 구조는 리버스 와이어 본딩, 노말 와이어 본딩, 엣지 본딩, 리본 본딩, 탭본딩 또는 갱본딩 구조중 어느 하나인 것을 특징으로 하는 반도체칩과 섭스트레이트 사이의 와이어 본딩 구조.
  10. 수지층을 중심으로 상면에는 다수의 본드핑거를 포함하는 회로패턴이 형성되고, 하면에는 다수의 볼랜드를 포함하는 회로패턴이 형성된 섭스트레이트와;
    상기 섭스트레이트의 상면 중앙에 접착수단으로 접착되며, 상면 중앙부에는 다수의 입출력패드가 형성된 동시에, 상면 내주연을 따라서 직선형의 점퍼가 형성된 제1반도체칩과;
    상기 제1반도체칩의 점퍼 상면에 접착수단으로 접착되며, 상면 중앙부에는 다수의 입출력패드가 형성된 동시에, 상면 내주연을 따라서 직선형의 점퍼가 형성된 제2반도체칩과;
    상기 제1반도체칩 및 제2반도체칩의 입출력패드에 일단이 접속되고, 타단은 상기 점퍼를 경유하여 상기 섭스트레이트의 본드핑거에 접속된 다수의 도전성와이어와;
    상기 섭스트레이트 상면에 위치하는 제1반도체칩, 제2반도체칩 및 도전성와이어를 봉지재로 봉지하여 형성된 몸체와;
    상기 섭스트레이트의 각 볼랜드에 융착된 도전성볼을 포함하여 이루어진 반도체패키지.
  11. 수지층을 중심으로 상면에는 다수의 본드핑거를 포함하는 회로패턴이 형성되고, 하면에는 다수의 볼랜드를 포함하는 회로패턴이 형성된 섭스트레이트와;
    상기 섭스트레이트의 상면 중앙에 접착수단으로 접착되고, 상면 내주연에는 다수의 입출력패드가 형성된 제1반도체칩과;
    상기 제1반도체칩의 상면에 접착수단으로 접착되고, 상면 중앙부에는 다수의 입출력패드가 형성된 동시에, 상면 내주연을 따라서 직선형의 점퍼가 형성된 제2반도체칩과;
    상기 제1반도체칩의 입출력패드와 섭스트레이트의 본드핑거를 전기적으로 접속하는 동시에, 상기 제2반도체칩의 입출력패드에 일단이 접속되고 타단이 상기 점퍼를 경유하여 상기 섭스트레이트의 본드핑거에 접속된 다수의 도전성와이어와;
    상기 제1반도체칩, 제2반도체칩 및 도전성와이어를 봉지재로 봉지하여 형성된 몸체와;
    상기 섭스트레이트의 각 볼랜드에 융착된 도전성볼을 포함하여 이루어진 반도체패키지.
  12. 수지층을 중심으로 상면에는 다수의 본드핑거를 포함하는 회로패턴이 형성되고, 하면에는 다수의 볼랜드를 포함하는 회로패턴이 형성된 섭스트레이트와;
    상기 섭스트레이트의 상면 중앙에 접착수단으로 접착되고, 상면 중앙부에는 다수의 입출력패드가 형성된 동시에, 상면 내주연을 따라서 직선형의 점퍼가 형성된 제1반도체칩과;
    상기 제1반도체칩의 점퍼 상면에 접착수단으로 접착되고, 상면 내주연에는 다수의 입출력패드가 형성된 제2반도체칩과;
    상기 제1반도체칩의 입출력패드에 일단이 접속되고 타단은 상기 점퍼를 경유하여 상기 섭스트레이트의 본드핑거에 접속되고, 또한 상기 제2반도체칩의 입출력패드에 일단이 접속되고 타단은 상기 섭스트레이트의 본드핑거에 접속된 다수의 도전성와이어와;
    상기 제1반도체칩, 제2반도체칩 및 도전성와이어를 봉지재로 봉지하여 형성된 몸체와;
    상기 섭스트레이트의 각 볼랜드에 융착된 도전성볼을 포함하여 이루어진 반도체패키지.
  13. 제10항 내지 제12항중 어느 한 항에 있어서, 상기 점퍼는 반도체칩 상면의 내주연에 직선형으로 부착되는 일정두께의 절연층과, 상기 절연층 상면에 형성된 다수의 도전성패드를 포함하여 이루어진 것을 특징으로 하는 반도체패키지.
  14. 제13항에 있어서, 상기 반도체칩의 입출력패드와 점퍼의 도전성패드는 도전성와이어로 서로 접속되고, 또한 상기 도전성패드와 섭스트레이트의 본드핑거는 또다른 도전성와이어로 서로 접속된 것을 특징으로 하는 반도체패키지.
  15. 제14항에 있어서, 상기 점퍼에 접속되는 도전성와이어는 루프 하이트가 상기 점퍼의 상면 높이에 대응하도록 형성된 것을 특징으로 하는 반도체패키지.
  16. 제10항 내지 제12항중 어느 한 항에 있어서, 상기 점퍼는 반도체칩 상면의 내주연에 직선형으로 일정두께의 절연층이 부착되고, 상기 절연층의 상면에는 각 도전성와이어가 지지되어 통과될 수 있도록 다수의 요홈이 형성되어 이루어진 것을 특징으로 하는 반도체패키지.
  17. 삭제
  18. 마더보드에 실장 가능하게 다수의 회로패턴이 형성된 섭스트레이트를 제공하는 단계와;
    상면 중앙부에는 다수의 입출력패드가 형성된 동시에, 상면 내주연을 따라서 직선형의 점퍼가 형성된 제1반도체칩을 상기 섭스트레이트의 상면 중앙에 접착수단으로 접착하는 단계와;
    상기 제1반도체칩 상면의 점퍼를 경유하여 상기 제1반도체칩의 입출력패드와 섭스트레이트의 일정 영역을 도전성와이어로 본딩하는 단계와;
    상면 중앙부에 다수의 입출력패드가 형성된 동시에, 상면 내주연을 따라서 직선형의 점퍼가 형성된 제2반도체칩을 상기 제1반도체칩의 점퍼상에 접착수단으로 접착하는 단계와;
    상기 제2반도체칩 상면의 점퍼를 경유하여 상기 제2반도체칩의 입출력패드와 섭스트레이트의 일정 영역을 도전성와이어로 본딩하는 단계와;
    상기 제1반도체칩, 제2반도체칩, 도전성와이어를 봉지재로 봉지하는 단계를 포함하여 이루어진 반도체패키지의 제조 방법.
  19. 제18항에 있어서, 상기 점퍼는 반도체칩 상면의 내주연에 직선형으로 부착되는 일정두께의 절연층과, 상기 절연층 상면에 형성된 다수의 도전성패드를 포함하여 이루어짐을 특징으로 하는 반도체패키지의 제조 방법.
  20. 제19항에 있어서, 상기 반도체칩의 입출력패드와 점퍼의 도전성패드는 도전성와이어로 서로 접속되고, 또한 상기 도전성패드와 섭스트레이트의 일정영역은 또다른 도전성와이어로 접속됨을 특징으로 하는 반도체패키지의 제조 방법.
  21. 제20항에 있어서, 상기 점퍼에 접속되는 도전성와이어는 루프 하이트가 상기 점퍼의 상면 높이에 대응하도록 형성됨을 특징으로 하는 반도체패키지의 제조 방법.
  22. 제18항에 있어서, 상기 점퍼는 반도체칩 상면의 내주연에 직선형으로 일정두께의 절연층이 부착되고, 상기 절연층의 상면에는 각 도전성와이어가 지지되어 통 과될 수 있도록 다수의 요홈이 형성되어 이루어짐을 특징으로 하는 반도체패키지의 제조 방법.
  23. 삭제
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