KR20030040922A - 칩 스케일 패키지와 그 제조 방법 및 이를 적층하여구비된 적층 칩 스케일 패키지 - Google Patents

칩 스케일 패키지와 그 제조 방법 및 이를 적층하여구비된 적층 칩 스케일 패키지 Download PDF

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Abstract

본 발명은 칩 스케일 패키지(CSP; chip scale package)와 그 제조 방법 및 이를 적층하여 구비된 적층 칩 스케일 패키지에 관한 것으로서, 종래 기술에 따른 적층 패키지의 신뢰성 저하, 두께 증가 등의 문제를 해결하기 위한 것이다.
본 발명의 구조 및 방법을 따르면 신뢰성 검사된 칩 스케일 패키지를 적층함으로써, 적층 칩 스케일 패키지의 대용량화, 박형화 및 신뢰성 증가를 기대할 수 있으며, 기본 구성 요소인 칩 스케일 패키지의 제조 방법이 동일하게 실시될 수 있으므로 생산성이 증가될 수 있다.

Description

칩 스케일 패키지와 그 제조 방법 및 이를 적층하여 구비된 적층 칩 스케일 패키지{Chip scale package, manufacturing method thereof and stack chip scale package using the same}
본 발명은 반도체 패키지에 관한 것으로써, 좀더 상세하게는 칩 스케일 패키지(CSP; chip scale package)와 그 제조 방법 및 이를 적층하여 구비된 적층 칩 스케일 패키지에 관한 것이다.
전자 기기의 발전과 함께 패키지 형태가 점차 경박 단소화되면서 기존의 플라스틱 패키지와는 전혀 다른 형태의 새로운 구조를 갖는 제품들이 출현하였다. 대표적인 예로 칩 스케일 패키지가 알려져 있다. 칩 스케일 패키지는 패키지에 베어 칩(bare chip)과 거의 비슷한 수준의 크기를 갖기 때문에 고밀도 실장 및 전자기기의 소형화와 박형화 및 경량화에 유리하며, 낮은 인덕턴스(inductance) 값을 얻을 수 있어 고속 동작 시 이용할 수 있다.
이하 도면을 참조하여 일반적인 칩 스케일 패키지를 설명하겠다.
도 1은 일반적인 칩 스케일 패키지의 단면도이다.
종래 기술에 따른 칩 스케일 패키지(100)는, 본딩 패드(103)가 구비된 반도체(101) 칩 및 폴리이미드 테이프(polyimide tape)와 같은 절연층(111)에 회로 패턴(113)이 구비되고 이를 관통하는 접속 구멍(115)이 형성된 테이프 회로 기판(110; tape circuit board)을 포함하며, 탄성중합체(elastomer)와 같은 접착 수단(120)이 테이프 회로 기판(110)의 일면과 반도체 칩(101) 사이에 개재된다. 본딩 와이어(140)는, 접속 구멍(115)에 의해 노출된 반도체 칩(101)의 본딩 패드(103)와, 테이프 회로 기판(110)의 일면에 반대되는 또 다른 일면의 회로 패턴(113)을 전기적으로 연결한다. 반도체 칩(101)의 본딩 패드(103)와 본딩 와이어(103)의 접합 부분 및 반도체 칩(101)의 외곽은 성형 수지로 봉지하여 봉지부(105a, 105b)를 형성한다. 또한 테이프 회로 기판(110)의 또 다른 일면에는 복수개의 솔더 볼(130)이 실장되어 외부 접속 수단의 기능을 수행한다.
이와 같은 칩 스케일 패키지이외에도 그 크기를 줄이고 성능을 향상시키기 위해 제안되어 온 여러 가지 방안이 있다. 예를 들면, 반도체 칩 또는 패키지를 입체적으로 복수 개 적층하여 적층 패키지가 있다.
그런데, 반도체 패키지를 적층한 적층 패키지의 경우, 신뢰성 검사를 거친 반도체 패키지를 적층하기 때문에, 적층 패키지로 구현된 이후 불량율은 낮지만 그 두께가 두꺼워지는 문제점을 안고 있다. 이와 같은 문제를 해결하기 위한 방안으로 반도체 칩을 적층하여 적층 패키지를 구현하는 경우, 적층되는 반도체 칩에 대한 신뢰성이 검증되지 않았기 때문에 적층 패키지로 구현된 이후 불량율이 발생될 우려가 크다.
따라서, 상술된 바와 같은 칩 스케일 패키지를 적층하여 적층 패키지를 구현할 수 있다면, 박형화와 동시에 신뢰성 증가가 실현될 수 있을 것이다. 그러나, 상술한 칩 스케일 패키지는 외부 접속 단자인 솔더 볼이 반도체 칩이 부착된 테이프 배선 기판 형성면에 대해 반대되는 면에 형성되어 있다. 따라서 각 칩 스케일 패키지간의 전기적 연결이 어려우므로 복수개의 칩 스케일 패키지를 적층하는 것은 용이하지 않다.
본 발명의 목적은 적층 가능한 칩 스케일 패키지와 이를 적층한 적층 칩 스케일 패키지 및 그 제조 방법을 제공하는데 있다.
도 1은 일반적인 적층 칩 스케일 패키지의 단면도,
도 2는 본 발명에 따른 칩 스케일 패키지의 단면도,
도 3은 본 발명의 일 실시예에 따른 적층 칩 스케일 패키지의 단면도,
도 4는 본 발명의 또 다른 실시예에 따른 적층 칩 스케일 패키지의 단면도,
도 5a 내지 도 5e는 본 발명에 따른 칩 스케일 패키지의 제조 공정을 나타내는 단면도,
도 6a 및 도 6b는 반도체 칩과 기판 간의 와이어 본딩을 보여주는 단면도이다.
* 도면의 주요 부분에 대한 설명 *
100, 200, 350, 450a, 450b : 칩 스케일 패키지
101, 201, 401, 501, 601 : 반도체 칩
103, 203, 403, 503, 603 : 본딩 패드
105a, 105b, 205, 405, 505 : 봉지부
110 : 테이프 회로 기판
111, 211a, 211b, 411, 511a, 511b : 절연층
113 : 회로 패턴
115 : 접속 구멍
120, 220a, 220b, 420, 520a, 520b : 접착 수단
130, 230, 330, 430 : 솔더 볼
140, 240a, 240b, 440, 540a, 540b, 640 : 본딩 와이어
210a, 210b,310b, 410, 510a, 510b, 610 : 제 1/2회로 형성체
217a, 217b, 317, 417, 517 : 솔더 패드
219a, 219b, 319b, 419, 519a, 519b, 619 : 접속 패드
300, 400, 450 : 적층 칩 스케일 패키지
460 : 상부 칩 스케일 패키지
541, 641 : 와이어 볼
543, 643 : 와이어 루프
상기 목적을 달성하기 위하여, 본 발명에 따른 칩 스케일 패키지는, 솔더 패드 및 접속 패드가 형성된 제 1회로 형성체;와 복수개의 본딩 패드가 형성된 활성면 및 제 1회로 형성체에 접착 수단에 의해 부착되는 비활성면을 갖는 반도체 소자;와 활성면에 접착 수단에 의해 부착되고 접속 패드 및 솔더 패드가 형성된 제 2회로 형성체;와 본딩 패드와 제 1/2회로 형성체의 접속 패드를 전기적으로 연결하는 복수개의 본딩 와이어; 및 본딩 와이어 및 접속 패드가 포함되도록 형성된 봉지부; 및 솔더 패드에 실장된 복수개의 솔더 볼;을 포함하는 것을 특징으로 한다.
본 발명에 따른 적층 칩 스케일 패키지는, 솔더 패드 및 접속 패드가 형성된 제 1회로 형성체와, 복수개의 본딩 패드가 형성된 활성면 및 제 1회로 형성체에 접착 수단에 의해 부착되는 비활성면을 갖는 반도체 소자와, 활성면에 접착 수단에 의해 부착되고 접속 패드 및 솔더 패드가 형성된 제 2회로 형성체와 본딩 패드와 제 1/2회로 형성체의 접속 패드를 전기적으로 연결하는 복수개의 본딩 와이어, 본딩 와이어 및 접속 패드가 포함되도록 형성된 봉지부, 및 솔더 패드에 실장된 복수개의 솔더 볼을 포함하는 칩 스케일 패키지;가 적어도 둘 이상 구비되어 적층되며, 그 중 최하층에 위치된 칩 스케일 패키지를 제외한 나머지의 칩 스케일 패키지는 각각의 솔더 볼들이 그 하부에 위치한 칩 스케일 패키지의 제 2회로 형성체의 상기 접속 패드에 실장되는 것을 특징으로 한다.
여기서, 제 1/2회로 형성체는 솔더 패드와 접속 패드가 구비된 리드 프레임인 것이 바람직하다. 또는 제 1회로 형성체는, 절연층과, 절연층 하면에 형성되고 솔더 패드가 형성된 하부 금속층과, 절연층 상면에 형성되며 하부 금속층과 전기적으로 연결된 접속 패드가 형성된 상부 금속층을 포함하고, 제 2회로 형성체는, 절연층과, 절연층 상면에 형성되고 솔더 패드 및 접속 패드가 구비된 상부 금속층을 포함하는 테이프 회로 기판인 것이 바람직하다. 또한 접착 수단은 절연성 재질로구비된 것이 바람직하다.
본 발명에 따른 또 다른 적층 칩 스케일 패키지는, 솔더 패드 및 접속 패드가 형성된 제 1회로 형성체와, 복수개의 본딩 패드가 형성된 활성면 및 제 1회로 형성체에 접착 수단에 의해 부착되는 비활성면을 갖는 반도체 소자와, 활성면에 접착 수단에 의해 부착되고 접속 패드 및 솔더 패드가 형성된 제 2회로 형성체와, 본딩 패드와 제 1/2회로 형성체의 접속 패드를 전기적으로 연결하는 복수개의 본딩 와이어, 본딩 와이어 및 접속 패드가 포함되도록 형성된 봉지부 및 솔더 패드에 실장된 복수개의 솔더 볼;을 포함하는 칩 스케일 패키지가 적어도 둘 이상 구비되어 적층되며, 그 중 최하층에 위치된 칩 스케일 패키지를 제외한 나머지의 칩 스케일 패키지는 각각의 솔더 볼들이 그 하부에 위치한 칩 스케일 패키지의 제 2회로 형성체의 상기 접속 패드에 실장되는 것을 특징으로 하는 적층 칩 스케일 패키지;와 솔더 패드 및 접속 패드를 포함하는 회로 형성체와, 복수개의 본딩 패드가 형성된 활성면 및 회로 형성체에 접착 수단이 개재되어 부착되는 비활성면을 갖는 반도체 소자와, 본딩 패드와 회로 형성체의 접속 패드를 전기적으로 연결하는 복수개의 본딩 와이어, 및 본딩 와이어, 접속 패드, 본딩 패드 및 반도체 칩의 측부를 봉지하는 봉지부를 포함하는 상부 칩 스케일 패키지;를 포함하며, 상부 칩 스케일 패키지의 각각의 솔더 볼들은 그 하부에 위치한 적층 칩 스케일 패키지의 제 2회로 형성체의 접속 패드에 실장되는 것을 특징으로 한다.
여기서, 제 1/2회로 형성체는 솔더 패드와 접속 패드가 구비된 리드 프레임인 것이 바람직하다. 또는 제 1회로 형성체는, 절연층과, 절연층 하면에 형성되고솔더 패드가 형성된 하부 금속층과, 절연층 상면에 형성되며 하부 금속층과 전기적으로 연결된 접속 패드가 형성된 상부 금속층을 포함하고, 제 2회로 형성체는, 절연층과, 절연층 상면에 형성되고 솔더 패드 및 접속 패드가 구비된 상부 금속층을 포함하는 폴리 이미드 테이프 기판인 것이 바람직하다. 또한 접착 수단은 절연성 재질로 구비된 것이 바람직하다.
본 발명에 따른 칩 스케일 패키지의 제조 방법은, (a) 본딩 패드가 형성된 활성면과 그와 반대되는 비활성면이 구비된 반도체 칩과, 접속 패드 및 솔더 패드가 형성된 제 1/2회로 형성체를 준비하는 단계; (b) 제 1회로 형성체에 반도체 칩의 비활성면을 접착 수단을 이용하여 부착하는 단계; (c) 본딩 패드가 노출되도록 반도체 칩의 활성면에 상기 제 2회로 형성체를 부착하는 단계; (d) 본딩 패드와 제 1회로 형성체의 접속 패드를 본딩 와이어를 이용하여 전기적으로 연결하는 단계; (e) 본딩 패드와 제 2회로 형성체의 접속 패드를 본딩 와이어를 이용하여 전기적으로 연결하는 단계; (f) 본딩 패드, 제 1/2회로 형성체의 접속 패드 및 본딩 와이어를 봉지하여 봉지부를 형성하는 단계; (g) 제 1회로 형성체의 솔더 패드에 솔더 볼을 실장하는 단계;를 포함하는 것을 특징으로 한다.
여기서, (d)단계와 (e)단계에서 본딩 와이어는 제 1/2회로 형성체의 접속 패드에 와이어 볼을 형성하여 와이어 루프를 형성한 후, 상기 반도체 칩의 본딩 패드에서 스티치(stitch)하는 역 와이어 본딩법(reverse wire bonding method)에 의해 형성되는 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자한다.
도 2는 본 발명에 따른 칩 스케일 패키지의 단면도이다.
도 2에서, 본 발명에 따른 칩 스케일 패키지(200)는, 복수개의 본딩 패드(203)가 형성된 활성면 및 활성면과 반대되는 비활성면을 갖는 반도체 칩(201)과, 제 1/2회로 형성체(210a, 210b)를 포함한다. 제 1회로 형성체(210a)는 금속층 사이에 개재된 절연층(211a)과, 절연층(211a) 하부의 금속층에 형성된 솔더 패드(217a)와, 절연층(211a) 상부의 상부 금속층에 형성된 접속 패드(219a)를 구비하며, 제 2회로 형성체(210b)는 상부에 상부 금속층이 형성된 절연층(211b)과, 상부 금속층에 형성된 접속 패드(219b) 및 솔더 패드(217b)를 구비하는 테이프 회로 기판(210b)인 것이 바람직하다. 제 1회로 형성체(210a)의 상부 금속층에는 반도체 칩(201)의 비활성면이 접착 수단(220a)에 의해 부착되고, 반도체 칩(201)의 활성면에는 본딩 패드(203)가 노출되도록 제 2회로 형성체 절연체(210b)가 접착 수단(220b)에 의해 부착되며, 이 때 접착 수단(220a, 220b)은 탄소 중합체와 같은 재질로 구비된다.
반도체 칩(201)의 본딩 패드(203)와 제 1/2회로 형성체(210a, 210b)의 접속 패드(219a, 219b)는 복수개의 본딩 와이어(203)에 의해 전기적으로 연결된다. 이와 같은 본딩 와이어(240a, 240b), 본딩 패드(203) 및 접속 패드(219a, 219b)는 에폭시 몰딩 수지(epoxy molding compound; EMC)와 같은 플라스틱 성형 수지로 봉지되어 봉지부(205)가 형성된다. 더불어 제 1회로 형성체(210a)의 솔더 패드(217a)에는 외부 접속 수단의 기능을 수행하는 복수개의 솔더 볼(230)이 실장된다.
한편, 상술한 설명 및 도면에서 나타낸 제 1/2회로 형성체는 테이프 회로 기판이 실시되도록 하였으나, 인쇄회로기판(printed circuit board) 및 리드 프레임으로 구비될 수 있다. 특히 리드 프레임으로 구비된 경우, 리드 프레임은 접속 패드와 솔더 패드를 포함하고, 접착 수단에 의해 반도체 칩의 활성면과 비활성면에 부착된다. 이 때 접착 수단은 절연성 재질로 구비되는 것이 바람직하다.
이와 같은 칩 스케일 패키지는 복수 개가 수직으로 적층되어 적층 칩 스케일 패키지로 개시될 수 있으며, 도면을 참조하여 이를 설명하면 다음과 같다.
도 3은 본 발명의 일 실시예에 따른 적층 칩 스케일 패키지의 단면도이고, 도 4는 본 발명의 또 다른 실시예에 따른 적층 칩 스케일 패키지의 단면도이다.
도 3에서, 본 발명의 일 실시예에 따른 적층 칩 스케일 패키지(100)는 상술한 본 발명의 칩 스케일 패키지(도 2의 200)를 복수 개 수직으로 적층함으로써 구비된다. 이 때, 적층된 칩 스케일 패키지(350)에서, 최하층에 위치된 칩 스케일 패키지(350)를 제외한 나머지의 칩 스케일 패키지(350)는 각각의 솔더 볼(330)들이 그 하부에 위치한 칩 스케일 패키지(350)의 제 2회로 형성체(310b)의 접속 패드(319b)에 실장됨으로써 각 패키지간의 전기적 연결이 가능하도록 한다. 이와 같은 적층 칩 스케일 패키지(300)는 박형화의 장점을 갖고 있으며, 동시에 개개의 칩 스케일 패키지의 제조 공정이 동일하므로 대량 생산에도 유리하다.
도 4에 따른 또 다른 실시예의 적층 칩 스케일 패키지는 상술한 칩 스케일 패키지 및 일 실시예의 적층 칩 스케일 패키지를 포함하여 구비된다. 이 때, 최상부에는 상부 칩 스케일 패키지(460)가 별도로 구비되어 적층된다. 상부 칩 스케일패키지(460)는, 복수개의 본딩 패드(403)가 형성된 활성면 및 상부면에 부착되는 비활성면을 갖는 반도체 칩(401)을 포함한다. 더불어 회로 형성체(410)가 구비되며, 회로 형성체(410)는 금속층 사이에 개재된 절연층(411)과, 절연층(411) 하부의 하부 금속층에 형성된 솔더 패드(417)와, 절연층(411) 상부의 상부 금속층에 형성된 접속 패드(419)를 구비하는 테이프 회로 기판으로 형성되며, 이는 상술한 일 실시예의 적층 칩 스케일 패키지(도 3의 300)와 칩 스케일 패키지(도 2의 200)의 제 1회로 형성체(도 2의 210a)와 동일한 형상이다. 이와 같은 회로 형성체(410)의 상부 금속층에는 접착 수단(420)에 의해 반도체 칩(401)이 부착되며, 접착 수단(420)은 탄성중합체와 같은 재질로 구비된다. 반도체 칩(401)의 본딩 패드(403)는 회로 형성체(410)의 접속 패드(419)와 복수개의 본딩 와이어(440)에 의해 전기적으로 연결되고, 본딩 와이어(440), 접속 패드(419) 및 본딩 패드(403)는 봉지부(405)가 형성되어 외부 환경으로부터 보호된다. 솔더 패드(417)에는 솔더 볼(430)이 실장되어 외부 접속 수단의 기능을 수행한다.
이와 같은 상부 칩 스케일 패키지(460)의 각각의 솔더 볼(430)들은 그 하부에 위치한 칩 스케일 패키지(450a, 450b) 또는 적층된 칩 스케일 패키지(450)의 제 2회로 형성체(410)의 접속 패드(419)에 실장됨으로써 칩 스케일 패키지(450a, 450b)들이 전기적으로 연결되도록 한다.
상술한 설명의 상부 칩 스케일 패키지의 회로 형성체는 테이프 회로 기판으로 실시되도록 하였으나, 인쇄회로기판 및 리드 프레임으로 구비될 수 있다. 특히 리드 프레임으로 구비된 경우, 리드 프레임은 접속 패드와 솔더 패드를 포함하고,접착 수단에 의해 반도체 칩의 활성면과 비활성면에 부착된다. 이 때 접착수단은 절연성 재질로 구비되는 것이 바람직하다.
이와 같은 상부 칩 스케일 패키지가 다르게 구비된 적층 칩 스케일 패키지는, 상술한 일 실시예의 적층 칩 스케일 패키지(도 3의 300)보다 그 두께가 감소될 수 잇다는 장점이 있다. 즉, 상술한 일 실시예의 적층 칩 스케일 패키지의 제 2회로 형성체와 접착 수단의 두께의 합만큼이 감소될 수 있다.
적층 칩 스케일 패키지를 구성하고 있는 기본 단위인 칩 스케일 패키지의 제조 공정을 도면을 참조하여 설명하면 다음과 같다.
도 5a 내지 도 5e는 본 발명에 따른 칩 스케일 패키지의 제조 공정을 나타내는 단면도이고, 도 6a 및 도 6b는 반도체 칩과 기판 간의 와이어 본딩을 보여주는 단면도이다.
(a) 본딩 패드가 형성된 활성면과 그와 반대되는 비활성면이 구비된 반도체 칩과, 접속 패드 및 솔더 패드가 형성된 제 1/2회로 형성체를 준비하는 단계를 거친다.
(b) 이어, 도 5a와 같이 제 1회로 형성체(210a)에 반도체 칩(501)의 비활성면을 접착 수단(520a)을 이용하여 부착하는 단계를 거친다. 이 때 탄성중합체와 같은 접착 수단(520a)을 개재하여 부착하는 것이 유리하다.
(c) 이어, 도 5b와 같이 본딩 패드(503)가 노출되도록 반도체 칩(501)의 활성면에 제 2회로 형성체(510b)를 부착하는 단계를 거친다. 이 때 탄성 중합체와 같은 접착 수단(520b)을 개재하여 부착하는 것이 유리하다.
(d) 이어, 도 5c와 같이 본딩 패드(503)와 제 1회로 형성체(510a)의 접속 패드(519a)를 본딩 와이어(540a)를 이용하여 전기적으로 연결하는 단계를 거친다. 이 때, 와이어 루프(loop) 높이가 낮도록 하기 위해 도 6b와 같이 역 와이어 본딩법을 이용하여 연결하는 것이 바람직하다. 역 와이어 본딩법은 제 1회로 형성체(510a)의 접속 패드(519a)에 와이어 볼(541)을 형성하고, 이어 와이어 루프(543)를 형성한 후 반도체 칩(501)의 본딩 패드(503) 상에서 스티치함으로써 와이어 본딩하는 방법이다. 반면에 종래 기술에 따른 와이어 본딩법은 도 6a와 나타난 바와 같이 반도체 칩(601)의 본딩 패드(603) 상에 와이어 볼(641)을 형성하고, 이어 와이어 루프(643)를 형성한 후 회로 형성체(610)의 접속 패드(619) 상에서 스티치함으로써 와이어 본딩하는 것으로 와이어 루프 높이가 비교적 높다는 문제점이 있다.
(e) 이어, 도 5d와 같이 본딩 패드(503)와 제 2회로 형성체(510b)의 접속 패드(519b)를 본딩 와이어(540b)를 이용하여 전기적으로 연결하는 단계를 거친다. 이 때, 상술한 도 6b와 같이 역 와이어 본딩법을 이용하여 연결하는 것이 바람직하다.
(f) 이어, 도 5e와 같이 본딩 패드(503), 제 1/2회로 형성체(510a, 510b)의 접속 패드(519a, 519b) 및 본딩 와이어(540a, 540b)를 봉지하여 봉지부(505)를 형성하는 단계를 거친다. 봉지부(505)는 에폭시 몰딩 수지와 같은 플라스틱 성형 수지를 이용하여 외부 환경으로부터 본딩 와이어(540a, 540b) 및 그 접속부들이 보호되도록 한다.
(g) 이어, 제 1회로 형성체(501a)의 솔더 패드(517)에 솔더 볼(도 2의 230)을 실장하는 단계를 거침으로서 도 2에 나타난 바와 같은 본 발명에 따른 칩 스케일 패키지(도 2의 200)의 제조 공정은 완료된다.
더불어 이와 같은 제조 공정을 실시 한 후, 구비된 칩 스케일 패키지를 적층하면 본 발명에 따른 적층 칩 스케일 패키지가 구비된다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다.
본 발명의 구조 및 방법을 따르면 신뢰성 검사된 칩 스케일 패키지를 적층함으로써, 적층 칩 스케일 패키지의 대용량화, 박형화 및 신뢰성 증가를 기대할 수 있다. 더불어 적층 칩 패키지의 기본 구성 요소인 칩 스케일 패키지의 제조 방법이 동일하게 실시될 수 있으므로, 생산성이 증가될 수 있다.

Claims (8)

  1. 솔더 패드 및 접속 패드가 형성된 제 1회로 형성체;와
    복수개의 본딩 패드가 형성된 활성면 및 제 1회로 형성체에 접착 수단에 의해 부착되는 비활성면을 갖는 반도체 소자;와
    상기 활성면에 접착 수단에 의해 부착되고 접속 패드 및 솔더 패드가 형성된 제 2회로 형성체;와
    상기 본딩 패드와 상기 제 1/2회로 형성체의 상기 접속 패드를 전기적으로 연결하는 복수개의 본딩 와이어;와
    상기 본딩 와이어 및 상기 접속 패드가 포함되도록 형성된 봉지부; 및
    상기 솔더 패드에 실장된 복수개의 솔더 볼;을 포함하는 칩 스케일 패키지.
  2. 제 1항에 따른 칩 스케일 패키지가 적어도 둘 이상 구비되어 적층되며, 그 중 최하층에 위치된 상기 칩 스케일 패키지를 제외한 나머지의 상기 칩 스케일 패키지는 각각의 솔더 볼들이 그 하부에 위치한 상기 칩 스케일 패키지의 제 2회로 형성체의 상기 접속 패드에 실장되는 것을 특징으로 하는 적층 칩 스케일 패키지.
  3. 제 2항에 따른 적층 칩 스케일 패키지;와
    솔더 패드 및 접속 패드를 포함하는 회로 형성체와, 복수개의 본딩 패드가 형성된 활성면 및 상기 회로 형성체에 접착 수단이 개재되어 부착되는 비활성면을갖는 반도체 소자와, 상기 본딩 패드와 상기 회로 형성체의 접속 패드를 전기적으로 연결하는 복수개의 본딩 와이어, 및 상기 본딩 와이어, 접속 패드, 본딩 패드 및 반도체 칩의 측부를 봉지하는 봉지부를 포함하는 상부 칩 스케일 패키지;를 포함하며,
    상기 상부 칩 스케일 패키지의 각각의 솔더 볼들은 그 하부에 위치한 상기 적층 칩 스케일 패키지의 상기 제 2회로 형성체의 접속 패드에 실장되는 것을 특징으로 하는 적층 칩 스케일 패키지.
  4. 제 2항 또는 제 3항에 있어서, 상기 제 1/2회로 형성체는 솔더 패드와 접속 패드가 구비된 리드 프레임인 것을 특징으로 하는 적층 칩 스케일 패키지.
  5. 제 2항 또는 제 3항에 있어서, 상기 제 1회로 형성체는, 절연층과, 상기 절연층 하면에 형성되고 솔더 패드가 형성된 하부 금속층과, 상기 절연층 상면에 형성되며 상기 하부 금속층과 전기적으로 연결된 접속 패드가 형성된 상부 금속층을 포함하고, 상기 제 2회로 형성체는, 절연층과, 상기 절연층 상면에 형성되고 솔더 패드 및 접속 패드가 구비된 상부 금속층을 포함하는 테이프 회로 기판인 것을 특징으로 하는 적층 칩 스케일 패키지.
  6. 제 2항 또는 제 3항에 있어서, 상기 접착 수단은 절연성 재질로 구비된 것을 특징으로 하는 적층 칩 스케일 패키지.
  7. (a) 본딩 패드가 형성된 활성면과 그와 반대되는 비활성면이 구비된 반도체 칩과, 접속 패드 및 솔더 패드가 형성된 제 1/2회로 형성체를 준비하는 단계;
    (b) 상기 제 1회로 형성체에 상기 반도체 칩의 비활성면을 접착 수단을 이용하여 부착하는 단계;
    (c) 상기 본딩 패드가 노출되도록 상기 반도체 칩의 활성면에 상기 제 2회로 형성체를 부착하는 단계;
    (d) 상기 본딩 패드와 상기 제 1회로 형성체의 접속 패드를 본딩 와이어를 이용하여 전기적으로 연결하는 단계;
    (e) 상기 본딩 패드와 상기 제 2회로 형성체의 접속 패드를 본딩 와이어를 이용하여 전기적으로 연결하는 단계;
    (f) 상기 본딩 패드, 제 1/2회로 형성체의 접속 패드 및 본딩 와이어를 봉지하여 봉지부를 형성하는 단계; 및
    (g) 상기 제 1회로 형성체의 상기 솔더 패드에 솔더 볼을 실장하는 단계;를 포함하는 것을 특징으로 하는 칩 스케일 패키지의 제조 방법.
  8. 제 7항의 (d)단계 또는 (e)단계에 있어서, 상기 본딩 와이어는 제 1/2회로 형성체의 접속 패드에 와이어 볼을 형성하여 와이어 루프를 형성한 후, 상기 반도체 칩의 본딩 패드에서 스티치(stitch)하는 역 와이어 본딩법(reverse wire bonding method)에 의해 형성되는 것을 특징으로 하는 칩 스케일 패키지의 제조 방법.
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