JPH05235259A - 半導体装置及び半導体装置ユニット - Google Patents
半導体装置及び半導体装置ユニットInfo
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- JPH05235259A JPH05235259A JP3501192A JP3501192A JPH05235259A JP H05235259 A JPH05235259 A JP H05235259A JP 3501192 A JP3501192 A JP 3501192A JP 3501192 A JP3501192 A JP 3501192A JP H05235259 A JPH05235259 A JP H05235259A
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】本発明は半導体チップ或いは半導体装置を積み
重ねた構造を有する半導体装置及び半導体装置ユニット
に関し、容易に製造できかつ実装効率の向上を図ること
を目的とする。 【構成】夫々回路基板３４と接続されるリード２９，３
０が接続された複数の半導体チップ２１，２２を上下方
向に積層配設すると共に、この半導体チップ２１，２２
を樹脂パッケージ３３により封止してなる構成の半導体
装置において、上記半導体チップ２１，２２に夫々接続
されたリード２９，３０が、上記回路基板３４との接続
位置において、交互に互い違いに配置されるよう構成す
る。尚、本構成は半導体装置を積み重ねた構造を有する
半導体装置ユニットに適用できる。
重ねた構造を有する半導体装置及び半導体装置ユニット
に関し、容易に製造できかつ実装効率の向上を図ること
を目的とする。 【構成】夫々回路基板３４と接続されるリード２９，３
０が接続された複数の半導体チップ２１，２２を上下方
向に積層配設すると共に、この半導体チップ２１，２２
を樹脂パッケージ３３により封止してなる構成の半導体
装置において、上記半導体チップ２１，２２に夫々接続
されたリード２９，３０が、上記回路基板３４との接続
位置において、交互に互い違いに配置されるよう構成す
る。尚、本構成は半導体装置を積み重ねた構造を有する
半導体装置ユニットに適用できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及び半導体装
置ユニットに係り、特に半導体チップ或いは半導体装置
を積み重ねた構造を有する半導体装置及び半導体装置ユ
ニットに関する。
置ユニットに係り、特に半導体チップ或いは半導体装置
を積み重ねた構造を有する半導体装置及び半導体装置ユ
ニットに関する。
【０００２】近年における電子機器等の小型化の要求に
伴い、一つのパッケージ内に複数の半導体チップを搭載
して高密度化されたチップ・オン・チップ構造の半導体
装置が提案されている。また、基板上における実装密度
を向上させるため、半導体装置を基板上に積み重ねて実
装する方法も提案されている。
伴い、一つのパッケージ内に複数の半導体チップを搭載
して高密度化されたチップ・オン・チップ構造の半導体
装置が提案されている。また、基板上における実装密度
を向上させるため、半導体装置を基板上に積み重ねて実
装する方法も提案されている。
【０００３】このように半導体チップ或いは半導体装置
を積み重ねた構造とすることにより小型化，高密度実装
化が図られるが、これに伴い外部基板等と接続されるリ
ードの数も増加する。
を積み重ねた構造とすることにより小型化，高密度実装
化が図られるが、これに伴い外部基板等と接続されるリ
ードの数も増加する。
【０００４】よって、多数のリードを高精度に外部基板
等と接続する方法が望まれている。
等と接続する方法が望まれている。
【０００５】
【従来の技術】従来におけるチップ・オン・チップ構造
の半導体装置の一例を図５に示す。同図に示す半導体装
置１は、２個の半導体チップ２，３を樹脂パッケージ４
内に上下に積層した状態で封止した構造を有する。ま
た、５はテープリードであり、各半導体チップ２，３と
テープリード５の接続は、ＴＡＢ（Tape Automated Bon
ding）方式を用いており、よって各半導体チップ２，３
とテープリード５はバンプ６により接続されている。
の半導体装置の一例を図５に示す。同図に示す半導体装
置１は、２個の半導体チップ２，３を樹脂パッケージ４
内に上下に積層した状態で封止した構造を有する。ま
た、５はテープリードであり、各半導体チップ２，３と
テープリード５の接続は、ＴＡＢ（Tape Automated Bon
ding）方式を用いており、よって各半導体チップ２，３
とテープリード５はバンプ６により接続されている。
【０００６】一方、図６は半導体装置を積み重ねた構造
の半導体装置ユニットの一例を示している。同図に示す
半導体装置ユニット７は、２個の半導体装置８，９を上
下に積み重ねた状態で接着し一体化した構成とされてい
る。また、各半導体装置８，９の側部から延出するリー
ド１０，１１は、ガルウイング状に成形されて回路基板
１２に接続される構成となっている。
の半導体装置ユニットの一例を示している。同図に示す
半導体装置ユニット７は、２個の半導体装置８，９を上
下に積み重ねた状態で接着し一体化した構成とされてい
る。また、各半導体装置８，９の側部から延出するリー
ド１０，１１は、ガルウイング状に成形されて回路基板
１２に接続される構成となっている。
【０００７】
【発明が解決しようとする課題】しかるに、上記のチッ
プ・オン・チップ構造の半導体装置１の場合、各半導体
チップ２，３は共に１枚のテープリード５に接続される
構成であるため、各半導体チップ２，３に形成されてい
る接続端子と同数のリードパターンをテープリード５に
形成する必要がある。このため、テープリード５に多数
のリードパターンを形成せねばならず、よってその形成
に高い精度を要し、形成が困難であるという問題点があ
った。また、１枚のテープリード５上に各半導体チップ
２，３が有する多数の接続端子をバンプ６により接続す
るため、各バンプ６を小さくする必要があり、接続強度
が弱くなるという問題点も生じる。
プ・オン・チップ構造の半導体装置１の場合、各半導体
チップ２，３は共に１枚のテープリード５に接続される
構成であるため、各半導体チップ２，３に形成されてい
る接続端子と同数のリードパターンをテープリード５に
形成する必要がある。このため、テープリード５に多数
のリードパターンを形成せねばならず、よってその形成
に高い精度を要し、形成が困難であるという問題点があ
った。また、１枚のテープリード５上に各半導体チップ
２，３が有する多数の接続端子をバンプ６により接続す
るため、各バンプ６を小さくする必要があり、接続強度
が弱くなるという問題点も生じる。
【０００８】一方、半導体装置８，９を積み重ねた構造
の半導体装置ユニット７の場合には、各半導体装置８，
９から延出するリード１０，１１は、特に上下の半導体
装置８，９間において調整することが行われていなかっ
たため、単に折り曲げ形成しただけでは、上下のリード
１０，１１間が接触してしまい、よって図６に示すよう
に上下のリード１０，１１で折り曲げ角度を変えて回路
基板１２と接続することが行われる。しかるに、この構
成では半導体装置ユニット７を実装するのに要する面積
が広くなり、実装効率が悪いという問題点があった。
の半導体装置ユニット７の場合には、各半導体装置８，
９から延出するリード１０，１１は、特に上下の半導体
装置８，９間において調整することが行われていなかっ
たため、単に折り曲げ形成しただけでは、上下のリード
１０，１１間が接触してしまい、よって図６に示すよう
に上下のリード１０，１１で折り曲げ角度を変えて回路
基板１２と接続することが行われる。しかるに、この構
成では半導体装置ユニット７を実装するのに要する面積
が広くなり、実装効率が悪いという問題点があった。
【０００９】本発明は上記の点に鑑みてなされたもので
あり、容易に製造できかつ実装効率の向上を図りうる半
導体装置及び半導体装置ユニットを提供することを目的
とする。
あり、容易に製造できかつ実装効率の向上を図りうる半
導体装置及び半導体装置ユニットを提供することを目的
とする。
【００１０】
【課題を解決するための手段】上記課題は、夫々外部基
板と接続されるリードが接続された複数の半導体チップ
を上下方向に複数積層配設すると共に、上記半導体チッ
プを樹脂パッケージにより封止してなる構成の半導体装
置において、上記複数の半導体チップに夫々接続された
該リードが、上記外部基板との接続位置において、交互
に互い違いに配置されてなることを特徴とする半導体装
置により解決することができる。
板と接続されるリードが接続された複数の半導体チップ
を上下方向に複数積層配設すると共に、上記半導体チッ
プを樹脂パッケージにより封止してなる構成の半導体装
置において、上記複数の半導体チップに夫々接続された
該リードが、上記外部基板との接続位置において、交互
に互い違いに配置されてなることを特徴とする半導体装
置により解決することができる。
【００１１】また、パッケージの外部に外部基板と接続
されるリードが夫々設けられた複数の半導体装置を上下
方向に積み重ねた構造を有する半導体装置ユニットにお
いて、上記複数の半導体装置に夫々配設された該リード
が、上記外部基板との接続位置において、交互に互い違
いに配置されてなることを特徴とする半導体装置ユニッ
トにより解決することができる。
されるリードが夫々設けられた複数の半導体装置を上下
方向に積み重ねた構造を有する半導体装置ユニットにお
いて、上記複数の半導体装置に夫々配設された該リード
が、上記外部基板との接続位置において、交互に互い違
いに配置されてなることを特徴とする半導体装置ユニッ
トにより解決することができる。
【００１２】
【作用】上記構成とすることにより、個々の半導体チッ
プに設けられるリードのピッチを大きく取ることができ
るため、リードの形成を容易に行うことができる。ま
た、各半導体装置に設けられたリードが外部基板との接
続位置において交互に互い違いに配置されることによ
り、この接続位置の面積を小さくすることができ、半導
体装置ユニットの実装密度を向上させることができる。
プに設けられるリードのピッチを大きく取ることができ
るため、リードの形成を容易に行うことができる。ま
た、各半導体装置に設けられたリードが外部基板との接
続位置において交互に互い違いに配置されることによ
り、この接続位置の面積を小さくすることができ、半導
体装置ユニットの実装密度を向上させることができる。
【００１３】
【実施例】次に本発明の実施例について図面と共に説明
する。図１は本発明の第１実施例である半導体装置２０
を示している。同図において、（Ａ）は半導体装置２０
の平面図であり、（Ｂ）は断面図であり、また（Ｃ）は
バンプ接合位置を拡大して示す図である。
する。図１は本発明の第１実施例である半導体装置２０
を示している。同図において、（Ａ）は半導体装置２０
の平面図であり、（Ｂ）は断面図であり、また（Ｃ）は
バンプ接合位置を拡大して示す図である。
【００１４】半導体装置２０は、チップ・オン・チップ
構造の半導体装置であり、２個の半導体チップ２１，２
２が積層状態で搭載されている。この半導体チップ２
１，２２は、テープリード２３，２４にＴＡＢ方式を用
いて接続されており、よって半導体チップ２１，２２は
図１（Ｃ）に示すようにバンプ２５，２６にてテープリ
ード２３，２４と接続されている。
構造の半導体装置であり、２個の半導体チップ２１，２
２が積層状態で搭載されている。この半導体チップ２
１，２２は、テープリード２３，２４にＴＡＢ方式を用
いて接続されており、よって半導体チップ２１，２２は
図１（Ｃ）に示すようにバンプ２５，２６にてテープリ
ード２３，２４と接続されている。
【００１５】テープリード２３，２４は、絶縁材よりな
るフィルム層２７，２８を挟んで、半導体チップ２１，
２２の接続側に信号用導電パターン２９，３０が所定の
パターンで形成されており、また反対側にはグランド用
導電パターン３１，３２が形成されている。
るフィルム層２７，２８を挟んで、半導体チップ２１，
２２の接続側に信号用導電パターン２９，３０が所定の
パターンで形成されており、また反対側にはグランド用
導電パターン３１，３２が形成されている。
【００１６】この各テープリード２３，２４は、半導体
チップ２１，２２をバンプ２５，２６にて接続固定した
後、グランド用導電パターン３１，３２が対向するよう
位置決めされ（図１（Ｃ）に示す状態）、続いてグラン
ド用導電パターン３１，３２に絶縁性接着剤を塗布して
接着されることにより一体化する。更に、この一体化し
たテープリード２３，２４及び半導体チップ２１，２２
に対してトランスファーモールドが行われ、樹脂性パッ
ケージ３３が形成される。樹脂性パッケージ３３が形成
されることにより、半導体チップ２１，２２及びテープ
リード２３，２４の所定部分は樹脂性パッケージ３３内
に封止される。
チップ２１，２２をバンプ２５，２６にて接続固定した
後、グランド用導電パターン３１，３２が対向するよう
位置決めされ（図１（Ｃ）に示す状態）、続いてグラン
ド用導電パターン３１，３２に絶縁性接着剤を塗布して
接着されることにより一体化する。更に、この一体化し
たテープリード２３，２４及び半導体チップ２１，２２
に対してトランスファーモールドが行われ、樹脂性パッ
ケージ３３が形成される。樹脂性パッケージ３３が形成
されることにより、半導体チップ２１，２２及びテープ
リード２３，２４の所定部分は樹脂性パッケージ３３内
に封止される。
【００１７】また、テープリード２３，２４の樹脂性パ
ッケージ３３の外部に位置する部分は、例えばガルウイ
ング状に成形され図１（Ａ），（Ｂ）に示す半導体装置
２０が形成される。この半導体装置２０は、回路基板３
４上に搭載されて使用される。
ッケージ３３の外部に位置する部分は、例えばガルウイ
ング状に成形され図１（Ａ），（Ｂ）に示す半導体装置
２０が形成される。この半導体装置２０は、回路基板３
４上に搭載されて使用される。
【００１８】ここで、テープリード２３，２４に形成さ
れる信号用導電パターン２９，３０に注目して以下説明
する。尚、説明の便宜上、以後の説明においては上部に
位置する信号用導電パターン２９を上部リード２９と、
また下部に位置する信号用導電パターン３０を下部リー
ド３０と称する。
れる信号用導電パターン２９，３０に注目して以下説明
する。尚、説明の便宜上、以後の説明においては上部に
位置する信号用導電パターン２９を上部リード２９と、
また下部に位置する信号用導電パターン３０を下部リー
ド３０と称する。
【００１９】本発明では、図１（Ａ）に示すように、上
部リード２９と下部リード３０とを平面的にみて交互と
なるよう形成することにより、回路基板３４との接続位
置（図中、矢印Ａで示す位置）において、上部リード２
９と下部リード３０とが交互に互い違いに配置された構
成としたことを特徴とするものである。
部リード２９と下部リード３０とを平面的にみて交互と
なるよう形成することにより、回路基板３４との接続位
置（図中、矢印Ａで示す位置）において、上部リード２
９と下部リード３０とが交互に互い違いに配置された構
成としたことを特徴とするものである。
【００２０】上記構成とすることにより、テープリード
２３に形成される上部リード２９間のピッチ（図１
（Ａ）に矢印Ｐ１で示す）、及びテープリード２４に形
成される下部リード３０間のピッチ（図１（Ａ）に矢印
Ｐ２で示す）を比較的長いピッチとすることができるた
め、テープリード２３，２４の製造において高い精度は
不要となり、容易にかつ低コストでテープリード２３，
２４を製造することができる。
２３に形成される上部リード２９間のピッチ（図１
（Ａ）に矢印Ｐ１で示す）、及びテープリード２４に形
成される下部リード３０間のピッチ（図１（Ａ）に矢印
Ｐ２で示す）を比較的長いピッチとすることができるた
め、テープリード２３，２４の製造において高い精度は
不要となり、容易にかつ低コストでテープリード２３，
２４を製造することができる。
【００２１】一方、回路基板３４上の接続位置において
上部リード２９と下部リード３０とが交互に互い違いに
配置されているため、半導体装置２０全体としてみた場
合におけるリードのピッチは図１（Ａ）に矢印Ｐ３で示
す値となる。このように、テープリード２３，２４に実
際に形成されている上部リード２９及び下部リード３０
のピッチはＰ１，Ｐ２であるにも拘わらず、上部リード
２９と下部リード３０を交互に配設することにより、半
導体装置２０全体としてみた場合におけるリードのピッ
チＰ３を小さく（ピッチＰ１，Ｐ２の1/2)することがで
きる。よって、本実施例によれば、半導体装置２０の製
造を容易とすることができると共に、高密度化を実現す
ることができる。
上部リード２９と下部リード３０とが交互に互い違いに
配置されているため、半導体装置２０全体としてみた場
合におけるリードのピッチは図１（Ａ）に矢印Ｐ３で示
す値となる。このように、テープリード２３，２４に実
際に形成されている上部リード２９及び下部リード３０
のピッチはＰ１，Ｐ２であるにも拘わらず、上部リード
２９と下部リード３０を交互に配設することにより、半
導体装置２０全体としてみた場合におけるリードのピッ
チＰ３を小さく（ピッチＰ１，Ｐ２の1/2)することがで
きる。よって、本実施例によれば、半導体装置２０の製
造を容易とすることができると共に、高密度化を実現す
ることができる。
【００２２】続いて、本発明の第２実施例について説明
する。図２は、本発明の第２実施例である半導体装置ユ
ニット４０を示している。半導体装置ユニット４０は、
半導体装置４１，４２を上下方向に積み重ねて接合した
構造を有しており、また本実施例ではＳＯＰ(Small Out
line Package）タイプの半導体装置を用いた例を示して
いる。また、各半導体装置４１，４２のパッケージ４
５，４６の両側部からはリード４３，４４が延出してい
る。このリード４３，４４はガルウイング状に成形され
ている。
する。図２は、本発明の第２実施例である半導体装置ユ
ニット４０を示している。半導体装置ユニット４０は、
半導体装置４１，４２を上下方向に積み重ねて接合した
構造を有しており、また本実施例ではＳＯＰ(Small Out
line Package）タイプの半導体装置を用いた例を示して
いる。また、各半導体装置４１，４２のパッケージ４
５，４６の両側部からはリード４３，４４が延出してい
る。このリード４３，４４はガルウイング状に成形され
ている。
【００２３】ここで、リード４３，４４の各半導体装置
４１，４２からの延出位置に注目する。図２（Ｂ）に示
すように、各半導体装置４１，４２から夫々延出したリ
ード４３，４４は、回路基板３４との接続位置（図中、
矢印Ｂで示す）において、交互に互い違いとなるよう配
置されている。従って、本実施例においても、上部に位
置するリード４４間のピッチ（図２（Ｂ）に矢印Ｐ１で
示す）、及び下部に位置するリード４４間のピッチ（図
２（Ｂ）に矢印Ｐ２で示す）を比較的長いピッチとする
ことができるため、リードフレームの形成を容易かつ低
コストとすることができる。
４１，４２からの延出位置に注目する。図２（Ｂ）に示
すように、各半導体装置４１，４２から夫々延出したリ
ード４３，４４は、回路基板３４との接続位置（図中、
矢印Ｂで示す）において、交互に互い違いとなるよう配
置されている。従って、本実施例においても、上部に位
置するリード４４間のピッチ（図２（Ｂ）に矢印Ｐ１で
示す）、及び下部に位置するリード４４間のピッチ（図
２（Ｂ）に矢印Ｐ２で示す）を比較的長いピッチとする
ことができるため、リードフレームの形成を容易かつ低
コストとすることができる。
【００２４】更に、回路基板３４上の接続位置Ｂにおい
てリード４３とリード４４とが交互に互い違いに配置さ
れているため、接続位置Ｂにリード４３とリード４４を
一列に配設することが可能となる。これにより、回路基
板３４上におけるリード４３，４４の接続スペースを小
さくすることができ、半導体装置ユニット４０の実装ス
ペースを小とすることができる。よって、半導体装置ユ
ニット４０の実装効率を向上させることができる。
てリード４３とリード４４とが交互に互い違いに配置さ
れているため、接続位置Ｂにリード４３とリード４４を
一列に配設することが可能となる。これにより、回路基
板３４上におけるリード４３，４４の接続スペースを小
さくすることができ、半導体装置ユニット４０の実装ス
ペースを小とすることができる。よって、半導体装置ユ
ニット４０の実装効率を向上させることができる。
【００２５】図３は本発明の第３実施例である半導体装
置ユニットを示している。同図に示す半導体装置ユニッ
ト５０は、半導体装置５１，５２としてＤＩＰ(Dual In
-line Package)タイプの半導体装置を用いたことを特徴
とするものである。このように、回路基板３４に形成さ
れた孔にリード５３，５４を挿入するタイプの半導体装
置５１，５２より構成される半導体装置ユニット５０に
対しても本願発明を適用することができる。
置ユニットを示している。同図に示す半導体装置ユニッ
ト５０は、半導体装置５１，５２としてＤＩＰ(Dual In
-line Package)タイプの半導体装置を用いたことを特徴
とするものである。このように、回路基板３４に形成さ
れた孔にリード５３，５４を挿入するタイプの半導体装
置５１，５２より構成される半導体装置ユニット５０に
対しても本願発明を適用することができる。
【００２６】更に、図４は本発明の第４実施例である半
導体装置ユニットを示している。同図に示す半導体装置
ユニット６０は、半導体装置６１，６２としてＳＯＪ(S
mallOutline J-Lead Package)タイプの半導体装置を用
いたことを特徴とするものである。このように、Ｊ字状
に成形されたリード６３，６４を有するタイプの半導体
装置６１，６２より構成される半導体装置ユニット６０
に対しても本願発明を適用することができる。
導体装置ユニットを示している。同図に示す半導体装置
ユニット６０は、半導体装置６１，６２としてＳＯＪ(S
mallOutline J-Lead Package)タイプの半導体装置を用
いたことを特徴とするものである。このように、Ｊ字状
に成形されたリード６３，６４を有するタイプの半導体
装置６１，６２より構成される半導体装置ユニット６０
に対しても本願発明を適用することができる。
【００２７】尚、本発明は、上記した各タイプの半導体
装置に限らず、ＬＣＣ(Leadless Chip Carrier) ，ＳＩ
Ｐ(Single In-line Package)タイプ等の各種半導体装置
より構成される半導体装置ユニットに適用できることは
勿論である。
装置に限らず、ＬＣＣ(Leadless Chip Carrier) ，ＳＩ
Ｐ(Single In-line Package)タイプ等の各種半導体装置
より構成される半導体装置ユニットに適用できることは
勿論である。
【００２８】
【発明の効果】上述の如く本発明によれば、個々の半導
体チップに設けられるリードのピッチを大きく取ること
ができるため、リードの形成を容易に行うことができ
る。また、各半導体装置に設けられたリードが外部基板
との接続位置において交互に互い違いに配置されること
により、各リードが干渉することはなくなり、この接続
位置の面積を小さくすることができ、半導体装置ユニッ
トの実装密度を向上させることができる。
体チップに設けられるリードのピッチを大きく取ること
ができるため、リードの形成を容易に行うことができ
る。また、各半導体装置に設けられたリードが外部基板
との接続位置において交互に互い違いに配置されること
により、各リードが干渉することはなくなり、この接続
位置の面積を小さくすることができ、半導体装置ユニッ
トの実装密度を向上させることができる。
【図１】本発明の第１実施例である半導体装置を示す図
である。
である。
【図２】本発明の第２実施例である半導体装置ユニット
を示す図である。
を示す図である。
【図３】本発明の第３実施例である半導体装置ユニット
を示す図である。
を示す図である。
【図４】本発明の第４実施例である半導体装置ユニット
を示す図である。
を示す図である。
【図５】従来の半導体装置の一例を示す図である。
【図６】従来の半導体装置ユニットの一例を示す図であ
る。
る。
２０ 半導体装置 ２１，２２ 半導体チップ ２３，２４ テープリード ２５，２６ バンプ ２７，２８ フィルム層 ２９ 上部リード（信号用導電パターン） ３０ 下部リード（信号用導電パターン） ３３ パッケージ ３４ 回路基板 ４０，５０，６０ 半導体装置ユニット ４１，４２，５１，５２，６１，６２ 半導体装置 ４３，４４，５３，５４，６３，６４ リード
Claims (2)
- 【請求項１】 夫々外部基板（３４）と接続されるリー
ド（２９，３０）が接続された複数の半導体チップ（２
１，２２）を上下方向に複数積層配設すると共に、該半
導体チップ（２１，２２）を樹脂パッケージ（３３）に
より封止してなる構成の半導体装置において、 上記複数の半導体チップ（２１，２２）に夫々接続され
た該リード（２９，３０）が、上記外部基板（３４）と
の接続位置において、交互に互い違いに配置されてなる
ことを特徴とする半導体装置。 - 【請求項２】 パッケージ（４５，４６）の外部に外部
基板（３４）と接続されるリード（４３，４４，５３，
５４，６３，６４）が夫々設けられた複数の半導体装置
（４１，４２，５１，５２，６１，６２）を上下方向に
積み重ねた構造を有する半導体装置ユニットにおいて、 上記複数の半導体装置（４１，４２，５１，５２，６
１，６２）に夫々配設された該リード（４３，４４，５
３，５４，６３，６４）が、上記外部基板（３４）との
接続位置において、交互に互い違いに配置されてなるこ
とを特徴とする半導体装置ユニット。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3501192A JPH05235259A (ja) | 1992-02-21 | 1992-02-21 | 半導体装置及び半導体装置ユニット |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3501192A JPH05235259A (ja) | 1992-02-21 | 1992-02-21 | 半導体装置及び半導体装置ユニット |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05235259A true JPH05235259A (ja) | 1993-09-10 |
Family
ID=12430142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3501192A Pending JPH05235259A (ja) | 1992-02-21 | 1992-02-21 | 半導体装置及び半導体装置ユニット |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05235259A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5742097A (en) * | 1993-04-05 | 1998-04-21 | Matsushita Electric Industrial Co., Ltd. | Multilevel semiconductor integrated circuit device |
| US9041221B2 (en) | 2010-12-24 | 2015-05-26 | Panasonic Intellectual Property Management Co., Ltd. | Electronic component implementing structure intermediate body, electronic component implementing structure body and manufacturing method of electronic component implementing structure body |
-
1992
- 1992-02-21 JP JP3501192A patent/JPH05235259A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5742097A (en) * | 1993-04-05 | 1998-04-21 | Matsushita Electric Industrial Co., Ltd. | Multilevel semiconductor integrated circuit device |
| US9041221B2 (en) | 2010-12-24 | 2015-05-26 | Panasonic Intellectual Property Management Co., Ltd. | Electronic component implementing structure intermediate body, electronic component implementing structure body and manufacturing method of electronic component implementing structure body |
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