KR20040026530A - 반도체 패키지 및 그를 이용한 적층 패키지 - Google Patents

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KR20040026530A
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Abstract

본 발명은 반도체 패키지 및 그를 이용한 적층 패키지에 관한 것으로, 폴리이미드 테이프와, 상기 폴리이미드 테이프의 상부면에 형성된 칩 실장 영역과, 상기 칩 실장 영역 외측의 상기 폴리이미드 테이프의 상부면에 형성된 배선 패턴으로, 상기 칩 실장 영역에 근접하게 형성된 기판 패드와, 상기 기판 패드와 연결된 솔더 볼 패드를 포함하는 배선 패턴을 포함하며, 상기 솔더 볼 패드가 상기 폴리이미드 테이프의 하부면으로 노출되게 비아 홀이 형성된 테이프 배선기판과; 상기 테이프 배선기판의 칩 실장 영역에 부착된 반도체 칩과; 상기 테이프 배선기판의 기판 패드와 상기 반도체 칩을 전기적으로 연결하는 본딩 와이어와; 상기 테이프 배선기판 상부면에 형성된 반도체 칩과 본딩 와이어를 외부로부터 보호하기 위해서 액상의 성형수지로 봉합하여 형성된 수지 봉합부로, 상기 솔더 볼 패드에 각기 대응되게 접속 구멍이 형성되게 봉합하여 형성한 수지 봉합부와; 상기 접속 구멍에 충전되어 상기 솔더 볼 패드와 전기적으로 연결된 솔더 포스트; 및 상기 테이프 배선기판의 비아 홀을 통하여 상기 솔더 볼 패드에 접속된 솔더 볼;을 포함하는 것을 특징으로 하는 반도체 패키지를 제공한다. 이때, 솔더 볼과 솔더 포스트는 솔더 볼 패드를 중심으로 동일한 선상에 형성되며, 접속 구멍의 내경은 비아 홀의 내경에 대응된다.
그리고 본 발명은 전술된 반도체 패키지를 적층한 적층 패키지를 제공한다. 즉, 상대적으로 하부에 위치하는 반도체 패키지의 상부면에 노출된 솔더 포스트에상대적으로 상부에 위치하는 반도체 패키지의 하부면에 형성된 솔더 볼을 융착하여 적층하며, 적층된 반도체 패키지 중에서 최하부에 위치하는 반도체 패키지의 솔더 볼을 외부접속단자로 사용하는 것을 특징으로 하는 적층 패키지를 제공한다.

Description

반도체 패키지 및 그를 이용한 적층 패키지{Semiconductor package and stack package using the same}
본 발명은 반도체 패키지 및 그를 이용한 적층 패키지에 관한 것으로, 더욱 상세하게는 하부면에는 솔더 볼이 형성되고, 상부면에는 솔더 볼과 일대일로 접속된 솔더 포스트가 형성된 반도체 패키지 및 그를 이용한 적층 패키지에 관한 것이다.
오늘날 전자산업의 추세는 더욱 경량화, 소형화, 고속화, 다기능화, 고성능화되고 높은 신뢰성을 갖는 제품을 저렴하게 제조하는 것이다. 이와 같은 제품 설계의 목표 달성을 가능하게 하는 중요한 기술 중의 하나가 바로 패키지 조립 기술이며, 이에 따라 근래에 개발된 패키지 중의 하나가 볼 그리드 어레이(Ball Grid Array; BGA) 패키지이다. BGA 패키지는 통상적인 플라스틱 패키지에 비하여, 모 기판(mother board)에 대한 실장 면적을 축소시킬 수 있고, 전기적 특성이 우수하다는 장점들을 갖고 있다.
BGA 패키지는 통상적인 플라스틱 패키지와 달리 리드 프레임 대신에 인쇄회로기판을 사용한다. 인쇄회로기판은 반도체 칩이 접착되는 면의 반대쪽 전면을 솔더 볼(solder ball)들의 형성 영역으로 제공할 수 있기 때문에, 모 기판에 대한 실장 밀도 면에서 유리한 점이 있다. 그러나, 인쇄회로기판의 크기를 축소하는 데는 근본적으로 한계를 안고 있다. 즉, 반도체 칩의 실장을 위하여 회로 배선이 형성되지 않은 영역을 필요로 하기 때문에, 인쇄회로기판의 크기는 여전히 반도체 칩의 크기보다 클 수밖에 없다. 이러한 사정에서 제안된 것이 소위 칩 크기의 패키지(Chip Scale Package; CSP)이다.
CSP는 최근 몇 년 사이에 미국, 일본, 한국 등의 회사로부터 여러 유형들이 소개되어 왔으며, 현재도 개발이 활발히 진행되고 있다. 대표적인 CSP 중의 하나가 유연성을 갖는 폴리이미드 테이프(polyimide tape)에 배선 패턴(circuit pattern)이 형성된 테이프 배선기판(tape circuit board)을 이용한 BGA 패키지이다. 테이프 배선기판과, 테이프 배선기판에 부착되는 반도체 칩 간의 전기적 연결 방법은 빔 리드 본딩(beam lead bonding) 방법과 와이어 본딩(wire bonding) 방법이 일반적으로 사용된다.
이와 같은 하나의 반도체 칩을 패키징하는 CSP 이외에, 패키지의 크기를 줄이기 위해서 제안되어 온 여러 가지 방안 예를 들면, 반도체 칩 또는 패키지를 입체적으로 복수개 적층한 패키징 기술이 있다. 이와 같은 적층 패키징 기술에 의해 구현된 패키지를 통상적으로 적층 패키지(stack package)라 한다.
그런데, 통상적인 반도체 패키지를 적층한 적층 패키지의 경우, 신뢰성 검사를 거친 반도체 패키지를 활용하기 때문에, 적층 패키지로 구현된 이후에 불량률은 적지만 적층되는 반도체 패키지의 두께에 대응되게 적층 패키지의 두께가 두꺼워지는 문제점을 안고 있다. 반도체 칩을 적층하여 적층 패키지(적층 칩 패키지라고도 함)를 구현하는 경우, 적층 패키지의 박형화를 구현할 수는 있지만, 적층되는 반도체 칩에 대한 신뢰성이 검증되지 않았기 때문에, 적층 패키지로 구현된 이후에 불량률이 발생될 우려가 크다.
따라서, 전술된 바와 같은 CSP를 적층하여 적층 패키지를 구현할 수 있다면, 반도체 패키지를 적층하는 경우의 장점과 반도체 칩을 적층하는 경우의 장점을 모두 획득할 수 있을 것이다. 그러나, CSP는 인쇄회로기판에 평면적으로밖에 실장할 수 없기 때문에, 적층 패키지로 구현하기가 용이하지 않다. 즉, CSP의 외부접속단자로서 활용할 수 있는 솔더 볼이 반도체 칩이 실장된 테이프 배선기판의 면에 반대되는 면에 형성되어 있고, 다른 접속 수단을 구비하고 있지 않기 때문에, 기존의 CSP의 구조로는 복수개의 CSP를 입체적으로 적층하는 것이 용이하지 않다.
따라서, 본 발명의 목적은 적층 패키지로 구현할 수 있는 칩 스케일 패키지 형태의 반도체 패키지와 그를 이용한 적층 패키지를 제공하는 데 있다.
도 1은 본 발명의 실시예에 따른 반도체 패키지를 보여주는 단면도이다.
도 2 내지 도 8은 도 1의 반도체 패키지를 제조하는 단계를 보여주는 도면들로서,
도 2는 테이프 배선기판에 반도체 칩이 부착되어 전기적으로 연결된 상태를 보여주는 평면도이다.
도 3은 도 2의 단위 테이프 배선기판을 확대하여 보여주는 평면도이다.
도 4는 도 3의 4-4선 단면도이다.
도 5는 접속 구멍이 형성되게 수지 봉합부를 형성하는 단계를 보여주는 단면도이다.
도 6은 접속 구멍을 솔더로 충전하여 솔더 포스트를 형성하는 단계를 보여주는 단면도이다.
도 7은 솔더 볼을 형성하는 단계를 보여주는 단면도이다.
도 8은 개별 반도체 패키지로 분리하는 단계를 보여주는 단면도이다.
도 9는 도 1의 반도체 패키지들을 3차원으로 적층한 적층 패키지를 보여주는 단면도이다.
* 도면의 주요 부분에 대한 설명 *
10 : 테이프 배선기판 11 : 단위 테이프 배선기판
12 : 기판 패드 13 : 폴리이미드 테이프
14 : 솔더 볼 패드 15 : 칩 실장 영역
16 : 내부 배선 17 : 배선 패턴
18 : 비아 홀 20 : 반도체 칩
30 : 본딩 와이어 40 : 수지 봉합부
42 : 접속 구멍 50 : 솔더 포스트
60 : 솔더 볼 70 : 절단 수단
100 : 반도체 패키지 200 : 적층 패키지
상기 목적을 달성하기 위하여, 본 발명은 반도체 패키지의 하부면에는 솔더 볼이 형성되고, 솔더 볼과 일대일로 접속된 솔더 포스트가 패키지 몸체에 형성되어 반도체 패키지의 상부면으로 노출된 반도체 패키지 및 그를 이용한 적층 패키지에 관한 것이다.
즉, 본 발명은 폴리이미드 테이프와, 상기 폴리이미드 테이프의 상부면에 형성된 칩 실장 영역과, 상기 칩 실장 영역 외측의 상기 폴리이미드 테이프의 상부면에 형성된 배선 패턴으로, 상기 칩 실장 영역에 근접하게 형성된 기판 패드와, 상기 기판 패드와 연결된 솔더 볼 패드를 포함하는 배선 패턴을 포함하며, 상기 솔더 볼 패드가 상기 폴리이미드 테이프의 하부면으로 노출되게 비아 홀이 형성된 테이프 배선기판과; 상기 테이프 배선기판의 칩 실장 영역에 부착된 반도체 칩과; 상기 테이프 배선기판의 기판 패드와 상기 반도체 칩을 전기적으로 연결하는 본딩 와이어와; 상기 테이프 배선기판 상부면에 형성된 반도체 칩과 본딩 와이어를 외부로부터 보호하기 위해서 액상의 성형수지로 봉합하여 형성된 수지 봉합부로, 상기 솔더 볼 패드에 각기 대응되게 접속 구멍이 형성되게 봉합하여 형성한 수지 봉합부와; 상기 접속 구멍에 충전되어 상기 솔더 볼 패드와 전기적으로 연결된 솔더 포스트; 및 상기 테이프 배선기판의 비아 홀을 통하여 상기 솔더 볼 패드에 접속된 솔더 볼;을 포함하는 것을 특징으로 하는 반도체 패키지를 제공한다.
본 발명에 따른 반도체 패키지에 있어서, 솔더 볼과 솔더 포스트는 솔더 볼 패드를 중심으로 동일한 선상에 형성되며, 접속 구멍의 내경은 비아 홀의 내경에대응된다.
본 발명에 따른 솔더 포스트는 접속 구멍에 솔더 볼을 올린 다음 리플로우하여 형성하거나, 접속 구멍에 솔더 페이스트를 스크린 프린팅 방법으로 충전한 다음 리플로우하여 형성할 수 있다.
본 발명은 전술된 반도체 패키지를 적층한 적층 패키지를 제공한다. 즉, 상대적으로 하부에 위치하는 반도체 패키지의 상부면에 노출된 솔더 포스트에 상대적으로 상부에 위치하는 반도체 패키지의 하부면에 형성된 솔더 볼을 융착하여 적층하며, 적층된 반도체 패키지 중에서 최하부에 위치하는 반도체 패키지의 솔더 볼을 외부접속단자로 사용하는 것을 특징으로 하는 적층 패키지를 제공한다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 반도체 패키지(100)를 보여주는 단면도이다. 도 1을 참조하면, 반도체 패키지(100)는 단위 테이프 배선기판(11)에 반도체 칩(20)이 실장된 CSP 유형의 반도체 패키지로서, 반도체 패키지(100)의 하부면에는 솔더 볼(60)이 형성되고, 솔더 볼(60)과 일대일로 접속된 솔더 포스트(50)가 패키지 몸체(40)에 형성되어 반도체 패키지(100)의 상부면으로 노출된 구조를 갖는다. 즉, 본 발명의 실시예에 따른 반도체 패키지(100)는 솔더 볼(60) 이외에 패키지 몸체(40)의 상부면으로 노출된 솔더 포스트(50)를 접속단자로 사용한다. 한편 이하의 설명에 있어서, 반도체 패키지의 제조가 완료된 후 각각의 반도체 패키지에 포함될 테이프 배선기판을 편의상 단위 테이프 배선기판(11)이라고 지칭하기로 한다.
본 발명의 실시예에 따른 반도체 패키지(100)를 좀 더 상세히 설명하면, 단위 테이프 배선기판(11)은 폴리이미드 테이프(13)의 상부면에 배선 패턴(17)이 형성된 구조를 갖는다. 즉, 폴리이미드 테이프(13)의 상부면의 중심 부분에 형성된 칩 실장 영역(15) 외측에 배선 패턴(17)이 형성되는데, 배선 패턴(17)은 칩 실장 영역(15)에 근접하게 형성된 기판 패드(12)와, 기판 패드(12)와 내부 배선(16)으로 각기 연결되는 솔더 볼 패드(14)를 포함한다. 폴리이미드 테이프(13)의 하부면을 통하여 솔더 볼 패드(14)에 솔더 볼(60)을 형성할 수 있도록, 솔더 볼 패드(14)에 대응되는 폴리이미드 테이프(13) 부분을 제거하여 비아 홀(18)을 형성한다. 반도체 칩(20)은 단위 테이프 배선기판(11)의 칩 실장 영역(15)에 부착된다. 단위 테이프 배선기판의 기판 패드(12)와 반도체 칩(20)은 본딩 와이어(30)에 의해 전기적으로 연결된다. 단위 테이프 배선기판(11) 상부면에 형성된 반도체 칩(20)과 본딩 와이어(30)는 액상의 성형수지로 봉합하여 형성된 수지 봉합부(40)에 의해 보호된다. 그리고 단위 테이프 배선기판의 비아 홀(18)을 통하여 노출된 솔더 볼 패드(18)에 각기 솔더 볼(60)이 접속된다.
그 외 본 발명의 실시예에 따른 반도체 패키지(100)는 3차원으로 적층하면서, 적층되는 상하의 반도체 패키지 사이의 전기적 연결을 위해서, 각각의 솔더 볼 패드(18) 상부의 수지 봉하부(40)를 관통하여 접속 구멍(42)을 형성하고, 접속 구멍(42)은 솔더로 충전하여 솔더 볼 패드(14)와 전기적으로 연결된 솔더 포스트(50)를 형성하였다. 이때 본 발명의 실시예에 따른 반도체 패키지(100)의 적층을 용이하게 하기 위해서, 솔더 볼 패드(14)를 중심으로 상하로 형성된 솔더 볼(60)과 솔더 포스트(50)는 동일선상에 형성하는 것이 바람직하다. 접속 구멍(42)의 내경은 비아 홀(18)의 내경에 대응되게 형성하는 것이 바람직하다.
이와 같은 구조를 갖는 본 발명의 실시예에 따른 반도체 패키지(100)를 제조하는 단계를 도 2 내지 도 8을 참조하여 설명하겠다.
먼저 테이프 배선기판(10)이 준비되는 단계로부터 출발한다. 테이프 배선기판(10)은 다수개의 반도체 패키지를 동시에 제조할 수 있도록 여러개의 단위 테이프 배선기판(11)을 포함하고 있다. 테이프 배선기판(10) 자체는 종래와 동일한 방법에 의하여 제조되고 공급된다.
다음으로 도 2 내지 도 4에 도시된 바와 같이, 단위 테이프 배선기판(11)의 칩 실장 영역(15)에 반도체 칩(20)을 부착한다. 단위 테이프 배선기판의 기판 패드(12)와 반도체 칩(20)을 본딩 와이어(30)로 전기적으로 연결한다.
다음으로 도 5에 도시된 바와 같이, 수지 봉합부(40)를 형성한다. 즉, 단위 테이프 배선기판(11)의 상부면에 형성된 반도체 칩(20)과 본딩 와이어(30)를 포함한 전기적으로 연결된 부분을 보호하기 위해서, 액상의 성형수지로 봉합하여 수지 봉합부(40)를 형성한다. 수지 봉합부(40)를 형성할 때, 단위 테이프 배선기판(11) 단위로 수지 봉합부(40)를 형성할 수도 있고 테이프 배선기판 전체를 일괄적으로 봉합하여 수지 봉합부(40)를 형성할 수도 있다.
특히, 본 발명에 따라서 수지 봉합부(40)를 형성할 때, 각각의 솔더 볼 패드(14)의 상부면이 외부에 노출되게 성형 공정을 진행한다. 도면부호 42는 솔더 볼 패드(14)가 노출되는 접속 구멍을 가리킨다. 접속 구멍(42)은 비아 홀(18)에대응되는 동일선상에 비아 홀(18)의 내경에 대응되는 크기로 형성한다.
다음으로 도 6에 도시된 바와 같이, 접속 구멍(42)을 솔더로 충전하여 솔더 포스트(50)를 형성한다. 솔더 포스트(50)를 형성하는 방법으로는 솔더 볼 접착 방법(solder ball attaching method) 또는 스크린 프린팅 방법(screen printing method)이 사용될 수 있다. 솔더 볼 접착 방법은 솔더 볼을 접속 구멍(42)에 올린 다음 리플로우(reflow)시킴으로써, 솔더 볼을 접속 구멍(42)에 충전시켜 솔더 포스트(50)를 형성하는 방법이다. 스크린 프린팅 방법은 수지 봉합부(40)의 상부면에 솔더 페이스트(solder paste)를 제공하여 스크린 프린팅으로 접속 구멍(42)에 솔더 페이스트를 충전시킨 다음 리플로우하여 솔더 포스트(50)를 형성하는 방법이다.
다음으로 도 7에 도시된 바와 같이 솔더 볼(60)을 형성한다. 비아 홀(18)을 통하여 노출된 솔더 볼 패드(14)에 플럭스(flux)를 도포한 후 구형의 솔더 볼을 올리고 리플로우시킴으로써 솔더 볼(60)이 형성된다. 솔더 볼(60) 대신에 니켈(Ni) 또는 금(Au) 범프를 형성할 수도 있다.
솔더 볼(60)이 형성되면 마지막 단계로서, 도 8에 도시된 바와 같이, 각각의 개별 반도체 패키지(100)로 분리하는 단계가 진행된다. 즉, 절단 수단(70)으로 수지 봉합부(40)의 외곽을 절단함으로써 개별 반도체 패키지(100)가 얻어진다.
전술된 바와 같은 제조 방법으로 제조된 반도체 패키지(100a, 100b) 두 개를 3차원으로 적층하여 형성된 적층 패키지(200)가 도 9에 도시되어 있다. 도 9를 참조하면, 적층 패키지(200)는 하부 반도체 패키지(100a)의 상부면에 노출된 솔더 포스트(50a)에 상부 반도체 패키지(100b)의 하부면에 형성된 솔더 볼(60b)을 정렬시킨 다음 솔더 볼(60b)을 리플로우시킴으로써 하부 및 상부 반도체 패키지(100a, 100b)가 전기적으로 연결된 구조를 갖는다. 즉, 본 발명에 따른 적층 패키지(200)는 동일한 반도체 패키지(100a, 100b)의 동일한 단자가 서로 핀 투 핀(pin to pin) 방식으로 연결하여 적층된 구조를 갖는다. 이와 같이 핀 투 핀 방식으로 연결하여 적층할 수 있는 이유는, 반도체 패키지(100a, 100b)에 형성된 솔더 볼(60a, 60b)과 솔더 포스트(50a, 50b)가 동일선상에 형성되어 있기 때문에, 동일한 구조를 갖는 반도체 패키지(100a, 100b)를 3차원으로 적층할 경우, 동일한 위치에 형성된 반도체 패키지들(100a, 100b)의 솔더 볼(60b)과 솔더 포스트(50a)로 서로 연결되기 때문이다. 하부 반도체 패키지의 솔더 볼(60a)은 외부접속단자로 사용된다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다. 예를 들어, 본 발명에 따른 적층 패키지는 두 개의 반도체 패키지를 적층하였지만, 두 개의 반도체 패키지를 적층하여 적층 패키지를 구현할 수 있다.
그리고 본 발명의 실시예에서는 테이프 배선기판을 사용하였지만, 테이프 배선기판 대신에 인쇄회로기판을 사용할 수도 있다. 테이프 배선기판의 경우 솔더 볼 패드의 하부면은 솔더 볼이 형성되는 면으로 사용하고 솔더 볼 패드의 상부면은 솔더 포스트가 형성되는 면으로 사용한다. 하지만, 인쇄회로기판을 사용할 경우,인쇄회로기판의 하부면에 형성되는 솔더 볼 패드를 테이프 배선기판처럼 사용할 수 없기 때문에, 인쇄회로기판의 하부면에 형성되는 솔더 볼 패드와 동일선상의 인쇄회로기판의 상부면에 솔더 포스트 패드를 형성한다. 물론 솔더 포스트 패드에 대응되는 부분에 접속 구멍을 형성하여 솔더 포스트를 형성한다.
따라서, 본 발명의 구조를 따르면 반도체 패키지의 하부면에는 솔더 볼이 형성되고, 솔더 볼과 일대일로 접속된 솔더 포스트가 패키지 몸체에 형성되어 반도체 패키지의 상부면으로 노출된 구조를 갖기 때문에, 반도체 패키지의 상부면과 하부면으로 노출된 솔더 볼과 솔더 포스트를 이용하여 반도체 패키지들을 핀 투 핀 방식으로 3차원으로 적층할 수 있다.
반도체 패키지 및 적층 패키지가 외부 기기에 실장한 이후에 반도체 패키지 및 적층 패키지의 상부면으로 노출된 솔더 포스트를 통하여, 실장된 반도체 패키지 및 적층 패키지에 대한 점검을 용이하게 진행할 수 있는 장점도 있다.

Claims (9)

  1. 폴리이미드 테이프와, 상기 폴리이미드 테이프의 상부면에 형성된 칩 실장 영역과, 상기 칩 실장 영역 외측의 상기 폴리이미드 테이프의 상부면에 형성된 배선 패턴으로, 상기 칩 실장 영역에 근접하게 형성된 기판 패드와, 상기 기판 패드와 연결된 솔더 볼 패드를 포함하는 배선 패턴을 포함하며, 상기 솔더 볼 패드가 상기 폴리이미드 테이프의 하부면으로 노출되게 비아 홀이 형성된 테이프 배선기판과;
    상기 테이프 배선기판의 칩 실장 영역에 부착된 반도체 칩과;
    상기 테이프 배선기판의 기판 패드와 상기 반도체 칩을 전기적으로 연결하는 본딩 와이어와;
    상기 테이프 배선기판 상부면에 형성된 반도체 칩과 본딩 와이어를 외부로부터 보호하기 위해서 액상의 성형수지로 봉합하여 형성된 수지 봉합부로, 상기 솔더 볼 패드에 각기 대응되게 접속 구멍이 형성되게 봉합하여 형성한 수지 봉합부와;
    상기 접속 구멍에 충전되어 상기 솔더 볼 패드와 전기적으로 연결된 솔더 포스트; 및
    상기 테이프 배선기판의 비아 홀을 통하여 상기 솔더 볼 패드에 접속된 솔더 볼;을 포함하는 것을 특징으로 하는 반도체 패키지.
  2. 제 1항에 있어서, 상기 솔더 볼과 솔더 포스트는 상기 솔더 볼 패드를 중심으로 동일한 선상에 형성된 것을 특징으로 하는 반도체 패키지.
  3. 제 2항에 있어서, 상기 접속 구멍의 내경은 상기 비아 홀의 내경에 대응되는 것을 특징으로 하는 반도체 패키지.
  4. 제 1항에 있어서, 상기 솔더 포스트는 상기 접속 구멍에 솔더 볼을 올린 다음 리플로우하여 형성한 것을 특징으로 하는 반도체 패키지.
  5. 제 1항에 있어서, 상기 솔더 포스트는 상기 접속 구멍에 솔더 페이스트를 스크린 프린팅 방법으로 충전한 다음 리플로우하여 형성한 것을 특징으로 하는 반도체 패키지.
  6. 제 2항에 따른 상기 반도체 패키지들을 3차원으로 적층한 적층 패키지로서,
    상대적으로 하부에 위치하는 반도체 패키지의 상부면에 노출된 솔더 포스트에 상대적으로 상부에 위치하는 반도체 패키지의 하부면에 형성된 솔더 볼을 융착하여 적층하며,
    적층된 반도체 패키지 중에서 최하부에 위치하는 반도체 패키지의 솔더 볼을 외부접속단자로 사용하는 것을 특징으로 하는 적층 패키지.
  7. 제 6항에 있어서, 상기 접속 구멍의 내경은 상기 비아 홀의 내경에 대응되는것을 특징으로 하는 적층 패키지.
  8. 제 6항에 있어서, 상기 솔더 포스트는 상기 접속 구멍에 솔더 볼을 올린 다음 리플로우하여 형성한 것을 특징으로 하는 적층 패키지.
  9. 제 6항에 있어서, 상기 솔더 포스트는 상기 접속 구멍에 솔더 페이스트를 스크린 프린팅 방법으로 충전한 다음 리플로우하여 형성한 것을 특징으로 하는 적층 패키지.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100094410A (ko) * 2009-02-18 2010-08-26 스태츠 칩팩, 엘티디. 관통 비아들을 구비하는 패키지-온-패키지 시스템 및 그 제조 방법

Families Citing this family (83)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6826827B1 (en) 1994-12-29 2004-12-07 Tessera, Inc. Forming conductive posts by selective removal of conductive material
US7298031B1 (en) * 2000-08-09 2007-11-20 Micron Technology, Inc. Multiple substrate microelectronic devices and methods of manufacture
US6607937B1 (en) 2000-08-23 2003-08-19 Micron Technology, Inc. Stacked microelectronic dies and methods for stacking microelectronic dies
US7548430B1 (en) 2002-05-01 2009-06-16 Amkor Technology, Inc. Buildup dielectric and metallization process and semiconductor package
US9691635B1 (en) 2002-05-01 2017-06-27 Amkor Technology, Inc. Buildup dielectric layer having metallization pattern semiconductor package fabrication method
US6987031B2 (en) * 2002-08-27 2006-01-17 Micron Technology, Inc. Multiple chip semiconductor package and method of fabricating same
KR100498470B1 (ko) * 2002-12-26 2005-07-01 삼성전자주식회사 적층형 반도체 패키지 및 그 제조방법
SG137651A1 (en) * 2003-03-14 2007-12-28 Micron Technology Inc Microelectronic devices and methods for packaging microelectronic devices
US7145226B2 (en) * 2003-06-30 2006-12-05 Intel Corporation Scalable microelectronic package using conductive risers
US11081370B2 (en) 2004-03-23 2021-08-03 Amkor Technology Singapore Holding Pte. Ltd. Methods of manufacturing an encapsulated semiconductor device
US10811277B2 (en) * 2004-03-23 2020-10-20 Amkor Technology, Inc. Encapsulated semiconductor package
US7453157B2 (en) * 2004-06-25 2008-11-18 Tessera, Inc. Microelectronic packages and methods therefor
US7083425B2 (en) 2004-08-27 2006-08-01 Micron Technology, Inc. Slanted vias for electrical circuits on circuit boards and other substrates
US7364945B2 (en) * 2005-03-31 2008-04-29 Stats Chippac Ltd. Method of mounting an integrated circuit package in an encapsulant cavity
US7795134B2 (en) 2005-06-28 2010-09-14 Micron Technology, Inc. Conductive interconnect structures and formation methods using supercritical fluids
US7262134B2 (en) 2005-09-01 2007-08-28 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US7863187B2 (en) 2005-09-01 2011-01-04 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US20070045120A1 (en) * 2005-09-01 2007-03-01 Micron Technology, Inc. Methods and apparatus for filling features in microfeature workpieces
US7622377B2 (en) * 2005-09-01 2009-11-24 Micron Technology, Inc. Microfeature workpiece substrates having through-substrate vias, and associated methods of formation
US7687925B2 (en) 2005-09-07 2010-03-30 Infineon Technologies Ag Alignment marks for polarized light lithography and method for use thereof
US7723146B2 (en) * 2006-01-04 2010-05-25 Stats Chippac Ltd. Integrated circuit package system with image sensor system
US7768125B2 (en) 2006-01-04 2010-08-03 Stats Chippac Ltd. Multi-chip package system
US8409921B2 (en) * 2006-01-12 2013-04-02 Stats Chippac Ltd. Integrated circuit package system including honeycomb molding
US7737539B2 (en) * 2006-01-12 2010-06-15 Stats Chippac Ltd. Integrated circuit package system including honeycomb molding
JP2007194436A (ja) * 2006-01-19 2007-08-02 Elpida Memory Inc 半導体パッケージ、導電性ポスト付き基板、積層型半導体装置、半導体パッケージの製造方法及び積層型半導体装置の製造方法
US8704349B2 (en) * 2006-02-14 2014-04-22 Stats Chippac Ltd. Integrated circuit package system with exposed interconnects
US7910385B2 (en) 2006-05-12 2011-03-22 Micron Technology, Inc. Method of fabricating microelectronic devices
KR100800478B1 (ko) * 2006-07-18 2008-02-04 삼성전자주식회사 적층형 반도체 패키지 및 그의 제조방법
US7902643B2 (en) 2006-08-31 2011-03-08 Micron Technology, Inc. Microfeature workpieces having interconnects and conductive backplanes, and associated systems and methods
TWI336502B (en) * 2006-09-27 2011-01-21 Advanced Semiconductor Eng Semiconductor package and semiconductor device and the method of making the same
TWI335070B (en) 2007-03-23 2010-12-21 Advanced Semiconductor Eng Semiconductor package and the method of making the same
US8409920B2 (en) * 2007-04-23 2013-04-02 Stats Chippac Ltd. Integrated circuit package system for package stacking and method of manufacture therefor
JP5273956B2 (ja) * 2007-07-02 2013-08-28 スパンション エルエルシー 半導体装置の製造方法
US8829663B2 (en) * 2007-07-02 2014-09-09 Infineon Technologies Ag Stackable semiconductor package with encapsulant and electrically conductive feed-through
SG149710A1 (en) * 2007-07-12 2009-02-27 Micron Technology Inc Interconnects for packaged semiconductor devices and methods for manufacturing such devices
KR101329355B1 (ko) * 2007-08-31 2013-11-20 삼성전자주식회사 적층형 반도체 패키지, 그 형성방법 및 이를 구비하는전자장치
KR100881400B1 (ko) * 2007-09-10 2009-02-02 주식회사 하이닉스반도체 반도체 패키지 및 이의 제조 방법
US7884015B2 (en) 2007-12-06 2011-02-08 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
SG153762A1 (en) * 2007-12-12 2009-07-29 United Test & Assembly Ct Ltd Package-on-package semiconductor structure
JP2009302505A (ja) * 2008-05-15 2009-12-24 Panasonic Corp 半導体装置、および半導体装置の製造方法
US7888184B2 (en) * 2008-06-20 2011-02-15 Stats Chippac Ltd. Integrated circuit packaging system with embedded circuitry and post, and method of manufacture thereof
TWI473553B (zh) * 2008-07-03 2015-02-11 Advanced Semiconductor Eng 晶片封裝結構
US8183677B2 (en) * 2008-11-26 2012-05-22 Infineon Technologies Ag Device including a semiconductor chip
US7993941B2 (en) * 2008-12-05 2011-08-09 Stats Chippac, Ltd. Semiconductor package and method of forming Z-direction conductive posts embedded in structurally protective encapsulant
US20170117214A1 (en) 2009-01-05 2017-04-27 Amkor Technology, Inc. Semiconductor device with through-mold via
US20100171206A1 (en) * 2009-01-07 2010-07-08 Chi-Chih Chu Package-on-Package Device, Semiconductor Package, and Method for Manufacturing The Same
US8012797B2 (en) * 2009-01-07 2011-09-06 Advanced Semiconductor Engineering, Inc. Method for forming stackable semiconductor device packages including openings with conductive bumps of specified geometries
TWI499024B (zh) * 2009-01-07 2015-09-01 Advanced Semiconductor Eng 堆疊式多封裝構造裝置、半導體封裝構造及其製造方法
JP4833307B2 (ja) * 2009-02-24 2011-12-07 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体モジュール、端子板、端子板の製造方法および半導体モジュールの製造方法
US8163596B2 (en) 2009-03-24 2012-04-24 General Electric Company Stackable electronic package and method of making same
US8003445B2 (en) * 2009-03-26 2011-08-23 Stats Chippac Ltd. Integrated circuit packaging system with z-interconnects having traces and method of manufacture thereof
US7927917B2 (en) * 2009-06-19 2011-04-19 Stats Chippac Ltd. Integrated circuit packaging system with inward and outward interconnects and method of manufacture thereof
US8241955B2 (en) 2009-06-19 2012-08-14 Stats Chippac Ltd. Integrated circuit packaging system with mountable inward and outward interconnects and method of manufacture thereof
TWI469283B (zh) * 2009-08-31 2015-01-11 Advanced Semiconductor Eng 封裝結構以及封裝製程
US8451014B2 (en) * 2009-09-09 2013-05-28 Advanced Micro Devices, Inc. Die stacking, testing and packaging for yield
US7923304B2 (en) * 2009-09-10 2011-04-12 Stats Chippac Ltd. Integrated circuit packaging system with conductive pillars and method of manufacture thereof
US8198131B2 (en) * 2009-11-18 2012-06-12 Advanced Semiconductor Engineering, Inc. Stackable semiconductor device packages
US8390108B2 (en) * 2009-12-16 2013-03-05 Stats Chippac Ltd. Integrated circuit packaging system with stacking interconnect and method of manufacture thereof
TWI408785B (zh) * 2009-12-31 2013-09-11 Advanced Semiconductor Eng 半導體封裝結構
US8569894B2 (en) 2010-01-13 2013-10-29 Advanced Semiconductor Engineering, Inc. Semiconductor package with single sided substrate design and manufacturing methods thereof
TWI419283B (zh) * 2010-02-10 2013-12-11 Advanced Semiconductor Eng 封裝結構
TWI411075B (zh) 2010-03-22 2013-10-01 Advanced Semiconductor Eng 半導體封裝件及其製造方法
US8278746B2 (en) 2010-04-02 2012-10-02 Advanced Semiconductor Engineering, Inc. Semiconductor device packages including connecting elements
US8624374B2 (en) 2010-04-02 2014-01-07 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with fan-out and with connecting elements for stacking and manufacturing methods thereof
KR101122039B1 (ko) 2010-09-08 2012-03-12 한국생산기술연구원 관통 비아홀 외부로 돌출된 필링금속을 이용한 웨이퍼 적층방법
TWI451546B (zh) 2010-10-29 2014-09-01 Advanced Semiconductor Eng 堆疊式封裝結構、其封裝結構及封裝結構之製造方法
KR101711045B1 (ko) * 2010-12-02 2017-03-02 삼성전자 주식회사 적층 패키지 구조물
US9137903B2 (en) 2010-12-21 2015-09-15 Tessera, Inc. Semiconductor chip assembly and method for making same
TWI445155B (zh) 2011-01-06 2014-07-11 Advanced Semiconductor Eng 堆疊式封裝結構及其製造方法
KR101828386B1 (ko) * 2011-02-15 2018-02-13 삼성전자주식회사 스택 패키지 및 그의 제조 방법
US9171792B2 (en) 2011-02-28 2015-10-27 Advanced Semiconductor Engineering, Inc. Semiconductor device packages having a side-by-side device arrangement and stacking functionality
US8476135B2 (en) 2011-05-27 2013-07-02 Stats Chippac Ltd. Integrated circuit packaging system with vertical interconnects and method of manufacture thereof
US8586408B2 (en) * 2011-11-08 2013-11-19 Taiwan Semiconductor Manufacturing Company, Ltd. Contact and method of formation
US9082780B2 (en) * 2012-03-23 2015-07-14 Stats Chippac, Ltd. Semiconductor device and method of forming a robust fan-out package including vertical interconnects and mechanical support layer
US9368438B2 (en) * 2012-12-28 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Package on package (PoP) bonding structures
CN103390563B (zh) * 2013-08-06 2016-03-30 江苏长电科技股份有限公司 先封后蚀芯片倒装三维系统级金属线路板结构及工艺方法
US9299650B1 (en) 2013-09-25 2016-03-29 Stats Chippac Ltd. Integrated circuit packaging system with single metal layer interposer and method of manufacture thereof
CN104157619B (zh) * 2014-08-22 2016-09-28 山东华芯半导体有限公司 一种新型PoP堆叠封装结构及其制造方法
CN106531645A (zh) * 2016-12-21 2017-03-22 江苏长电科技股份有限公司 先封后蚀贴装金属导通三维封装结构的工艺方法
CN106601627A (zh) * 2016-12-21 2017-04-26 江苏长电科技股份有限公司 先封后蚀电镀铜柱导通三维封装结构的工艺方法
CN106601631A (zh) * 2016-12-21 2017-04-26 江苏长电科技股份有限公司 先封后蚀电镀铜柱导通一次包封三维封装结构的工艺方法
WO2019066884A1 (en) * 2017-09-29 2019-04-04 Intel IP Corporation SEMICONDUCTOR HOUSINGS AND METHODS OF FORMING SEMICONDUCTOR HOUSINGS
WO2020000179A1 (zh) * 2018-06-26 2020-01-02 华为技术有限公司 芯片封装结构及芯片封装方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06268101A (ja) 1993-03-17 1994-09-22 Hitachi Ltd 半導体装置及びその製造方法、電子装置、リ−ドフレ−ム並びに実装基板
US6013948A (en) * 1995-11-27 2000-01-11 Micron Technology, Inc. Stackable chip scale semiconductor package with mating contacts on opposed surfaces
KR100216820B1 (ko) 1996-12-06 1999-09-01 마이클 디. 오브라이언 Bga (볼 그리드 어레이) 반도체 패키지
US5973393A (en) * 1996-12-20 1999-10-26 Lsi Logic Corporation Apparatus and method for stackable molded lead frame ball grid array packaging of integrated circuits
KR100280398B1 (ko) * 1997-09-12 2001-02-01 김영환 적층형 반도체 패키지 모듈의 제조 방법
KR100266693B1 (ko) * 1998-05-30 2000-09-15 김영환 적층가능한 비지에이 반도체 칩 패키지 및 그 제조방법
US6451624B1 (en) * 1998-06-05 2002-09-17 Micron Technology, Inc. Stackable semiconductor package having conductive layer and insulating layers and method of fabrication
US6093969A (en) * 1999-05-15 2000-07-25 Lin; Paul T. Face-to-face (FTF) stacked assembly of substrate-on-bare-chip (SOBC) modules
KR100306082B1 (ko) 1999-06-17 2001-09-24 이문규 용융유리의 사출성형방법 및 그 장치
JP3750444B2 (ja) * 1999-10-22 2006-03-01 セイコーエプソン株式会社 半導体装置の製造方法
JP3798597B2 (ja) * 1999-11-30 2006-07-19 富士通株式会社 半導体装置
KR100382347B1 (ko) 2000-10-30 2003-05-01 에스케이케미칼주식회사 시트상 자기발열체 및 이의 제조방법
US6479321B2 (en) * 2001-03-23 2002-11-12 Industrial Technology Research Institute One-step semiconductor stack packaging method

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100094410A (ko) * 2009-02-18 2010-08-26 스태츠 칩팩, 엘티디. 관통 비아들을 구비하는 패키지-온-패키지 시스템 및 그 제조 방법

Also Published As

Publication number Publication date
US20040058472A1 (en) 2004-03-25
US6847109B2 (en) 2005-01-25

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