JP4635202B2 - 両面電極パッケージの製造方法 - Google Patents

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Description

本発明は、ＬＳＩチップをモールド樹脂により封止して、おもて（表）面側と裏面側の両面に外部接続用の電極を備える両面電極パッケージの製造方法に関する。
LＳＩチップの高集積化に伴い、パッケージサイズの縮小化も強く要求されており、様々な実装パッケージ構造が提案されている。近年、半導体ベアチップに貫通電極を形成して積層しようとする開発が盛んに行われている。一方、リアルサイズの両面電極パッケージもこれから製品化される可能性が高い。いずれの技術においても、従来の両面電極パッケージは常に貫通電極構造を必要としているが（特許文献１，特許文献２参照）、現在の貫通孔の絶縁方法は、高温で処理されるため半導体の実装プロセスへの適用は困難であった。このように、半導体基板への貫通孔の形成とその絶縁方法にはまだ課題が残されていて、貫通電極を必要とせずに配線することが望まれる。
特開２００３−２４９６０４号公報 特開２００２−１５８３１２号公報
本発明は、係る問題点を解決して、貫通電極技術を必要とすること無く、容易に両面電極パッケージを製造し、供給することを目的としている。これによって、リードフレームタイプ両面電極パッケージの製造を可能にして、従来の携帯電話への応用以外に各種センサー（音、磁気、圧力、等）用パッケージとしても有効となる。
本発明の両面電極パッケージの製造方法は、金属板を加工して、少なくとも裏面側にアウターリード部と、インナーリード部と、ダイパッドを有するリードフレームを多数個同時に形成し、それぞれのダイパッド上にＬＳＩチップを接着して、該ＬＳＩチップとリードフレームのインナーリード部の間で配線を行い、インナーリード部には、さらに、スタッドバンプを接続する。モールド樹脂により一括封止し、かつ、おもて面側においては、スタッドバンプ頭部面をモールド樹脂上に露出させ、かつ、裏面側においては、リードフレームの少なくとも裏面側にアウターリード部を露出させる。個片化のための切断を行い、露出させたスタッドバンプ頭部面を、他の基板、素子等と接続するためのおもて面側電極として構成し、かつ、露出させたアウターリード部を裏面側電極として構成する。
本発明によれば、貫通孔を形成しなくても両面電極パッケージが可能となるため、従来の携帯電話への応用以外に各種センサー（音、磁気、圧力、等）用パッケージとしても有効となる。
本発明によれば、チップサイズが小さくウエハレベルでは対応できない分野にも対応可能なリードフレームタイプ両面電極パッケージを提供して、例えばマイク直結のDSP用パッケージや磁気センサー、圧力センサーなど処理プロセッサーのチップサイズが小さいLSIに有効となる。通常のリードフレーム技術が使えるので安いコストで提供可能となる。
以下、本発明の両面電極パッケージについて、例示に基づき説明するが、本発明の両面電極パッケージは、単独で使用することができるだけでなく、積層して上下に位置するものを相互に接続して１つの積層型半導体装置として使用することもできる。図１は、リードフレームタイプ両面電極パッケージを例示し、（Ａ）はおもて面図を、（Ｂ）は裏面図を、（Ｃ）は、（Ａ）中のラインＸ−Ｘ’で切断した断面図を、（Ｄ）はスタッドバンプ単独の図をそれぞれ示している。リードフレーム自体は、例えば、一括封止リードフレーム型パッケージ（一般的にはQFN：Quad Flat Non-lead パッケージ）に用いられるような公知のものを用いることができる。例示のリードフレームタイプ両面電極パッケージは、おもて面側に頭部面が露出するスタッドバンプに特徴を有している。このスタッドバンプ頭部面が、外部への接続端子として機能する。
図１（Ｃ）の断面図に示されるように、ＬＳＩチップは、ダイパッド上にＡｇペースト等によるダイボンド材により接着されている（チップダイボンド）。１個のＬＳＩチップを例示したが、図４を参照して後述するように、複数のチップを積層することも可能である。リードフレームのインナーリード部と、ＬＳＩチップは、Ａｕワイヤーにより接続される（ワイヤボンド）。このリードフレームを周囲の回路と電気的に接続するためのアウターリード部は、その先端断面が、リードフレーム裏面だけでなく（裏面アウターリード部）、側面にも露出している（側面アウターリード部）。
そして、本発明の特徴とするスタッドバンプが、リードフレームのインナーリード部（複数個のインナーリードの内の一部或いは全て）にそれぞれ接続される。スタッドバンプ自体は、従来公知の技術を用いて形成することができる。従来より、半導体チップの電極に突起状のバンプ（スタッドバンプ）を形成し、このバンプを実装基板に形成された電極に直接接合する技術が知られている。本発明は、このようなそれ自体公知の技術を用いて、スタッドバンプを形成することができる。
図示したように、リードフレームのインナーリード部のワイヤボンド位置の上に、或いはワイヤボンド位置とは重ならないように平面的には位置をずらせて、インナーリード部に複数個のスタッドバンプを接続し、そのスタッドバンプを介して、他の基板、素子等と接続する。スタッドバンプのインナーリード部への接続は、例えば、図１（Ｄ）に示すような形状に予め形成されたスタッドバンプを、インナーリード部の所望位置に、ワイヤボンド技術と同様な技術を用いて接着することができる。或いは、それ自体公知の技術のように、例えば、金等のワイヤーの先端を加熱溶融してボールを形成した後、インナーリード部の所望位置にそのボールを超音波併用熱圧着し、その後、ワイヤーを切断することによって装着される。
スタッドバンプ接続後、パッケージ上面の高さを狙ってレベリングを行う。或いは、次工程の一括モールド封止後にモールド上面の研削または研磨を行うことにより、同時に、スタッドバンプの上面のレベリングを行うこともできる。
ワイヤボンドをし、かつ、スタッドバンプを接続してレベリングした後に、リードフレームを外界からの応力、汚染から守るためにエポキシ樹脂により封止される。図２は、島形状に一括モールドした状態のリードフレーム（後述する有機多層または単層基板の場合も同様）を例示している。このときスタッドバンプの上面がモールドおもて面にきちんと顔が出ない場合は、モールド上面の研削または研磨を行いスタッドバンプの上面をきちんと露出させる。
スタッドバンプの配置のままを上部電極として利用してもよいが、スタッドバンプの配置から、例えばエリア配置に持っていくためにインクジェットあるいはスクリーン印刷で再配置をすることもできる。このために、まず、モールドおもて面の上で、スタッドバンプに接続される再配線をインクジェット（あるいはスクリーン印刷）で実施する。この再配線の上に、保護膜を塗布した後、再配線上のバンプ形成部上の保護膜に開口を設け、またはインクジェットにより保護膜をバンプ部以外に選択的に塗布することによって、ここに、外部接続用のバンプ電極を形成することができる。これによって、スタッドバンプの頭部露出位置と異なったところに電極を配置することが可能となる。
つぎに、チップ個片化のための切断が行われる。リードフレームは、例えば、ＰｄメッキしたＣｕ合金のような金属板から、多数個同時に形成される。この多数個同時に形成されたリードフレームが、各個片に切断される。これによって、製品として完成する。
このように、例示のパッケージは、側面配線を使わなくてもボンディングワイヤを工夫することにより、パッケージ内部接続で両面電極が可能となる。
図３は、多層有機基板タイプの両面電極パッケージを例示し、（Ａ）はおもて面図を、（Ｂ）は裏面図を、（Ｃ）は、ワイヤボンド接続方式について（Ａ）中のラインＹ−Ｙ’で切断した断面図を、（Ｄ）は（Ｃ）と同様であるがフリップチップ接続方式の断面図を、（Ｅ）はスタッドバンプ単独の図を、それぞれ示している。例示の多層または単層有機基板タイプ両面電極パッケージは、おもて面側に頭部面が露出するスタッドバンプに特徴を有している。このスタッドバンプ頭部面が、外部への接続端子として機能する。
図３（Ｃ）のワイヤボンド接続方式の断面図に示されるように、ＬＳＩチップは、多層有機基板上にＡｇペースト等によるダイボンド材により接着されている（チップダイボンド）。１個のＬＳＩチップを例示したが、図４を参照して後述するように、複数のチップを積層することも可能である。
多層または単層有機基板は、単層2層配線構造や複数層から成る基板の各層に、それぞれ配線パターンを形成した後これらの基板を貼り合わせ、必要に応じて各層の配線パターンを接続するためのスルーホールを形成したものである。このスルーホールの内部には導体層が形成され、この導体層が裏面側に形成された端面電極部であるランドと接続されている。即ち、スルーホールの導体層は、必ずしもそのままランドにはならない。さらに、このランドには、ハンダ材料を付着させて、外部接続用のバンプを形成することができる。このような多層または単層有機基板は、例えば、「ハンダボール」と呼ばれる小さいハンダ材料を丸めたもの（バンプ）を裏面に実装した（BGA：Ball Grid Array）一括封止有機基板として公知である。
多層または単層有機基板の最上層の配線パターンに、ボンディングワイヤ接続電極となる金属パッド部が形成されると共に、該電極への配線が形成されている。この多層または単層有機基板のおもて面の金属パッド部と、ＬＳＩチップは、図１を参照して説明したリードフレームタイプと同様に、Ａｕワイヤーにより接続される（ワイヤボンド）。
或いは、図３（Ｄ）に示すように、ＬＳＩチップは、フリップチップボンドとすることも可能である。この場合、ＬＳＩチップは、多層または単層有機基板の最上層の配線パターンを通して、また最上層に形成されているスタッドバンプ接続電極として機能する金属パッド部に接続される。
そして、図３（Ｃ）或いは（Ｄ）に示す構成において、本発明の特徴とするスタッドバンプが、多層または単層有機基板の最上層に形成されている金属パッド部にそれぞれ接続される。（Ｅ）に示すスタッドバンプは、図１を参照して前述したのと同様な方法で形成し、かつ接続することができる。そして、同様に、リードフレームを外界からの応力、汚染から守るためにエポキシ樹脂による封止、及び、チップ個片化のための切断が行われる。
図４は、２個のＬＳＩチップを積層した多層または単層有機基板タイプの両面電極パッケージを例示し、（Ａ）は２個のＬＳＩチップを多段に積層してそれぞれワイヤボンド接続方式により接続した場合の断面図を、また、（Ｂ）は１段目のＬＳＩチップをフリップチップ接続方式で、かつ２段目のＬＳＩチップをワイヤボンド接続方式で接続した場合の断面図をそれぞれ示している。図示の構成は、多層または単層有機基板タイプのものとして、かつ、ＬＳＩチップを２個積層するものとして例示したが、本発明は、図１を参照して説明したようなリードフレームタイプのものにも、さらに、３個或いはそれ以上のＬＳＩチップを積層するものにも適用することができる。
図４（Ａ）において、１段目のＬＳＩチップは、多層または単層有機基板上にダイボンド材により接着され、さらに、この上に、２段目のＬＳＩチップがダイボンド材により接着されている。図４（Ｂ）においては、多層または単層有機基板上にフリップチップ接続方式で接続された１段目ＬＳＩチップの上に、２段目のＬＳＩチップがダイボンド材により接着されている。
いずれの場合も、ワイヤボンド接続方式で接続されたＬＳＩチップと、多層または単層有機基板は、Ａｕワイヤーにより接続される（ワイヤボンド）。また、フリップチップ接続方式で接続されたＬＳＩチップは（図４（Ｂ））、多層または単層有機基板のおもて面側の配線層を通して、また最上層上に形成されているスタッドバンプ接続電極として機能する金属パッド部に接続される。
そして、前述の例と同様に、本発明の特徴とするスタッドバンプが、多層または単層有機基板の最上層に形成されている金属パッド部にそれぞれ接続される。そして、同様に、エポキシ樹脂による封止、及び、チップ個片化のための切断が行われて、製品として完成する。
リードフレームタイプ両面電極パッケージを例示する図であり、（Ａ）はおもて面図を、（Ｂ）は裏面図を、（Ｃ）は、（Ａ）中のラインＸ−Ｘ’で切断した断面図を、（Ｄ）はスタッドバンプ単独の図をそれぞれ示している。 島形状に一括モールドした状態のリードフレームを例示する図である。 多層有機基板タイプの両面電極パッケージを例示する図であり、（Ａ）はおもて面図を、（Ｂ）は裏面図を、（Ｃ）は、ワイヤボンド接続方式について（Ａ）中のラインＹ−Ｙ’で切断した断面図を、（Ｄ）は（Ｃ）と同様であるがフリップチップ接続方式の断面図を、（Ｅ）はスタッドバンプ単独の図をそれぞれ示している。 ２個のＬＳＩチップを積層した多層または単層有機基板タイプの両面電極パッケージを例示する図であり、（Ａ）は２個のＬＳＩチップを多段に積層してそれぞれワイヤボンド接続方式により接続した場合の断面図を、また、（Ｂ）は１段目のＬＳＩチップをフリップチップ接続方式で、かつ２段目のＬＳＩチップをワイヤボンド接続方式で接続した場合の断面図をそれぞれ示している。

Claims (3)

  1. ＬＳＩチップをモールド樹脂により封止すると共に、おもて面側と裏面側の両面に外部接続用の電極を備える両面電極パッケージの製造方法において、
    金属板を加工して、少なくとも裏面側にアウターリード部と、インナーリード部と、ダイパッドを有するリードフレームを多数個同時に形成し、
    多数個同時に形成されたリードフレームのそれぞれのダイパッド上にＬＳＩチップを接着して、該ＬＳＩチップとリードフレームのインナーリード部の間で配線を行い、
    前記配線を行なった前記インナーリード部には、さらに、スタッドバンプを接続し、
    前記スタッドバンプを接続後、モールド樹脂により一括封止し、かつ、おもて面側においては、おもて面側電極として用いるスタッドバンプ頭部面をモールド樹脂上に露出させ、かつ、裏面側においては、前記リードフレームの少なくとも裏面側に裏面側電極として用いるアウターリード部を露出させ、
    前記スタッドバンプ頭部面及び前記アウターリード部を露出させた後、個片化のための切断を行なう、ことを特徴とする両面電極パッケージの製造方法。
  2. 前記モールド樹脂上でインクジェットあるいは印刷技術により再配線することにより、スタッドバンプの頭部露出位置と異なったところに前記スタッドバンプ頭部面に接続されたバンプ電極を配置した請求項１に記載の両面電極パッケージの製造方法。
  3. 前記ＬＳＩチップは、複数個を多段に積層することにより構成した請求項１に記載の両面電極パッケージの製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5215587B2 (ja) 2007-04-27 2013-06-19 ラピスセミコンダクタ株式会社 半導体装置
JP5280014B2 (ja) * 2007-04-27 2013-09-04 ラピスセミコンダクタ株式会社 半導体装置及びその製造方法
JP2009009994A (ja) 2007-06-26 2009-01-15 Shinko Electric Ind Co Ltd 半導体装置およびその製造方法
JP2009094457A (ja) * 2007-09-18 2009-04-30 Olympus Corp 積層実装構造体及び積層実装構造体の製造方法
JP5654109B2 (ja) * 2007-09-18 2015-01-14 オリンパス株式会社 積層実装構造体の製造方法
JP2009094118A (ja) 2007-10-04 2009-04-30 Panasonic Corp リードフレーム、それを備える電子部品及びその製造方法
KR101930689B1 (ko) 2012-05-25 2018-12-19 삼성전자주식회사 반도체 장치
JP5763696B2 (ja) * 2013-03-04 2015-08-12 スパンション エルエルシー 半導体装置およびその製造方法
BR112015029288A2 (pt) * 2014-12-23 2017-07-25 Intel Corp projeto de pacote integrado com fios condutores para produto de pacote sobre pacote
CN117133746B (zh) * 2023-10-26 2024-01-30 成都电科星拓科技有限公司 用于双面焊接的方形扁平无引脚封装芯片结构及封装方法

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000183283A (ja) * 1998-12-18 2000-06-30 Denso Corp 積層型回路モジュール及びその製造方法
JP2000269407A (ja) * 1999-03-15 2000-09-29 Sony Corp 電子モジュール及び電子機器
JP2001168269A (ja) * 1999-12-08 2001-06-22 Denso Corp 半導体素子の実装構造および積層型回路モジュールならびに半導体素子の実装構造の製造方法
JP2001258280A (ja) * 2000-03-10 2001-09-21 Seiko Instruments Inc 圧電アクチュエータの製造方法
JP2002134653A (ja) * 2000-10-23 2002-05-10 Matsushita Electric Ind Co Ltd 半導体装置とその製造方法
JP2002359323A (ja) * 2001-03-26 2002-12-13 Nec Corp 半導体装置及び半導体装置の製造方法
JP2003023134A (ja) * 2001-07-09 2003-01-24 Hitachi Ltd 半導体装置およびその製造方法
JP2003124420A (ja) * 2001-10-16 2003-04-25 Shinko Electric Ind Co Ltd リードフレーム及び該リードフレームを用いた半導体装置の製造方法
JP2003174122A (ja) * 2001-12-04 2003-06-20 Toshiba Corp 半導体装置
JP2004179295A (ja) * 2002-11-26 2004-06-24 Hitachi Metals Ltd パッケージの製造方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000183283A (ja) * 1998-12-18 2000-06-30 Denso Corp 積層型回路モジュール及びその製造方法
JP2000269407A (ja) * 1999-03-15 2000-09-29 Sony Corp 電子モジュール及び電子機器
JP2001168269A (ja) * 1999-12-08 2001-06-22 Denso Corp 半導体素子の実装構造および積層型回路モジュールならびに半導体素子の実装構造の製造方法
JP2001258280A (ja) * 2000-03-10 2001-09-21 Seiko Instruments Inc 圧電アクチュエータの製造方法
JP2002134653A (ja) * 2000-10-23 2002-05-10 Matsushita Electric Ind Co Ltd 半導体装置とその製造方法
JP2002359323A (ja) * 2001-03-26 2002-12-13 Nec Corp 半導体装置及び半導体装置の製造方法
JP2003023134A (ja) * 2001-07-09 2003-01-24 Hitachi Ltd 半導体装置およびその製造方法
JP2003124420A (ja) * 2001-10-16 2003-04-25 Shinko Electric Ind Co Ltd リードフレーム及び該リードフレームを用いた半導体装置の製造方法
JP2003174122A (ja) * 2001-12-04 2003-06-20 Toshiba Corp 半導体装置
JP2004179295A (ja) * 2002-11-26 2004-06-24 Hitachi Metals Ltd パッケージの製造方法

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