JP2005531137A - 部分的にパターン形成したリードフレームならびに半導体パッケージングにおけるその製造および使用の方法 - Google Patents

部分的にパターン形成したリードフレームならびに半導体パッケージングにおけるその製造および使用の方法 Download PDF

Info

Publication number
JP2005531137A
JP2005531137A JP2004510023A JP2004510023A JP2005531137A JP 2005531137 A JP2005531137 A JP 2005531137A JP 2004510023 A JP2004510023 A JP 2004510023A JP 2004510023 A JP2004510023 A JP 2004510023A JP 2005531137 A JP2005531137 A JP 2005531137A
Authority
JP
Japan
Prior art keywords
chip
lead frame
film
lead
partially patterned
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2004510023A
Other languages
English (en)
Inventor
イスラム,シャフィダル
アントニオ,ロマリコ サントス サン
Original Assignee
アドヴァンスト インターコネクト テクノロジーズ リミテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US10/134,882 external-priority patent/US6812552B2/en
Priority claimed from US10/342,732 external-priority patent/US6777265B2/en
Application filed by アドヴァンスト インターコネクト テクノロジーズ リミテッド filed Critical アドヴァンスト インターコネクト テクノロジーズ リミテッド
Publication of JP2005531137A publication Critical patent/JP2005531137A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4821Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4828Etching
    • H01L21/4832Etching a temporary substrate after encapsulation process to form leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4821Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4842Mechanical treatment, e.g. punching, cutting, deforming, cold welding
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561Batch processing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • H01L23/49548Cross section geometry
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/113Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/1134Stud bumping, i.e. using a wire-bonding apparatus
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/4501Shape
    • H01L2224/45012Cross-sectional shape
    • H01L2224/45014Ribbon connectors, e.g. rectangular cross-section
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/4501Shape
    • H01L2224/45012Cross-sectional shape
    • H01L2224/45015Cross-sectional shape being circular
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124Aluminium (Al) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147Copper (Cu) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49171Fan-out arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852Applying energy for connecting
    • H01L2224/85201Compression bonding
    • H01L2224/85205Ultrasonic bonding
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/922Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222Sequential connecting processes
    • H01L2224/92242Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00013Fully indexed content
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01015Phosphorus [P]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01028Nickel [Ni]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01046Palladium [Pd]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01047Silver [Ag]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/0105Tin [Sn]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01075Rhenium [Re]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • H01L2924/183Connection portion, e.g. seal
    • H01L2924/18301Connection portion, e.g. seal being an anchoring portion, i.e. mechanical interlocking between the encapsulation resin and another package part
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

【課題】 リード部の総数がチップスケールのパッケージング(CSP)に近い(near-chip scale packaging (CSP) lead-counts)、リードフレームおよび部分的にパターン形成したリードフレームパッケージの製造方法が開示される。
【解決手段】 これは、製造工程段階の主要部分を、一方の側がウェブのようなリードフレームに形成された、部分的にパターン形成した金属ストリップ(100)で行うことによって、達成される。チップ(140)とワイヤ(160)とを含む表側が気密封止されて初めて、金属リードフレームの底側はパターニングされて、チップパッドおよびワイヤボンド接点(113)を絶縁する。結果として得られる絶縁されたパッケージによって、さらなる金属を切断する必要もなく、ストリップテストおよび高い信頼性の個片切断が可能である。

Description

[発明の分野]
本発明は包括的には電子パッケージングに関し、より詳細には、部分的にパターン形成したリードフレームならびにその製造および使用の方法に関する。部分的にパターン形成したリードフレームは、従来のリードフレームよりも強度が高く安定している。部分的にパターン形成したリードフレームは頑丈なので、リードフレームパッケージの製造工程が改良され、最終製品全体の信頼性が向上する。
[発明の背景]
リードフレームを用いる電子パッケージの製造において、リードフレームに機械的応力および熱応力をかける工程段階がいくつかある。今日のリードフレームは幾何学的形状がより精密になり、半導体チップ上の回路は絶えず集積化が進んでいるということが、リードフレームにいっそう大きな応力をかける処理をもたらした。精密に構成したリードフレームは、容易に湾曲、破断、変形、および歪曲してしまう非常に繊細な刺繍やステンシル状の金属構造に似ていることが多い。(図1aおよび図1bを参照されたい)。そのような従来のリードフレームが業界において用いられて、ワイヤボンディング接続の(wire bonded)パッケージおよびフリップチップ(FC)パッケージを含む、さまざまなチップパッケージが作成される。(図2a〜図2dおよび図3a〜図3bを参照されたい)。
従来のリードフレームは、一般的に構造的剛性を欠く。リードフレームのフィンガー状の部分は、非常に壊れやすく所定位置に保持するのが困難である場合がある。これが、取扱いによる傷(handling flaws)、組立工程における損傷および歪曲、ならびに複雑なワイヤボンディング状態を招く。したがって、ボンディング工程中のリードフレームのはね返り(bouncing)を補償するよう、ボンディングパラメータを最適化しなければならない。リードフレームの機械的不安定性を補償するようボンディングパラメータを最適化しないと、その結果ボンディングの接着(bond adhesion)が不良になり、したがってボンディングの品質が不良になり信頼性が低くなる可能性がある。
典型的なリードフレームのフィンガー状の部分は、チップ収容区域として知られチップパッドとしても知られている中央部から延びている。チップは通常、裏側を下にした状態で収容区域に取り付けられ、表側は、端子がチップ周辺部に(peripherally on the perimeter)またはチップ表面の上方にアレイの形で配置された状態で、上向きに配置される。収容区域の寸法は通常、約5mm×5mmであり、チップパッド区域から外側に延びるリード部の寸法は通常、約長さ10mm×幅1mm×厚さ0.5mmである。リードフレームは通常、真空チャックおよび機械的クランプによって固定される。チャックおよびクランプは、異なるサイズおよび形状のリードフレームについては再装備しなければならない。本発明は、この問題を軽減する。
従来技術は、現在の半導体パッケージング工程において受ける応力に耐えることができ、費用対効果が大きい方法で製造することができるリードフレームを全く示していない。本発明は、リードフレーム自体の製造性を改善するだけでなく、それから形成される電子パッケージの完全性(integrity)および信頼性も改善する、部分的にパターン形成したリードフレームを提供することによって、この目的を達成する。
[発明の概要]
本発明は、半導体パッケージングにおいて用いる部分的にパターン形成したリードフレームを提供する。リードフレームは、頂面と底面とを有するフィルム(film)から成っている。フィルムの第1の領域は、頂面から部分的にパターン形成されるが、フィルムを底面まで完全に貫くわけではない。フィルムの、頂面からパターン形成されない第2の領域は、集積回路(IC)チップを支持するチップ収容区域およびICチップに電気接続を行う複数のリード接点(contacts)を形成する。第1の領域は、フィルムにトレンチを形成し、頂面から部分的にパターン形成されない第2の領域を相互接続するウェブ状の構造を作成する。本発明はまた、部分的にパターン形成したリードフレームおよびそのリードフレームを利用して製造される電子パッケージの製造方法にも関する。本発明のリードフレームは、そのウェブのようなすなわちウェブ状の構造のために、構造的剛性が改善されている。
本発明によれば、そこからリードフレームが形成される、金属フィルムでできた頂面は、まず、標準のフォトリソグラフィ技法または同様の技法を用いてパターン形成され、チップ収容区域およびリード部に対応する区域の輪郭を描く。次の段階において、フィルムの第1の領域の、輪郭を描いた区域の外側において、フィルムの頂面から、下にあるフィルムの厚さを部分的に貫いてエッチングが行われて、フィルムにリードフレームのパターンを作成する。この部分的なパターン形成の後、頂面からパターン形成されない残りの区域が第2の領域を形成し、これは頂面に沿ったチップ収容区域およびリード部の役割を果たす。第1の領域は、フィルムの頂面の下方の凹んだウェブ状の領域を形成する。第1の領域のウェブ状の構造は、リード部部分を互いにおよびチップ収容区域に接続する。したがって、部分的にパターン形成したフィルムは、ウェブ状の支持部(foot)と同様に見え、その剛性および強度を保持するので、以後の製造工程段階の力に耐えることができる。特に部分的にパターン形成したリードフレームは、ワイヤボンディングおよび封止の工程中に受ける力に耐えることができる。いくつかの実施形態においては、チップ収容区域および電気リード部(electrical leads)は、第2の領域の同じ部分から形成してもよい(例えば、電気リード部が集積チップを支持するとともにそこへの電気接続を行う場合)。
本発明はまた、部分的にパターン形成したリードフレームを用いて複数の電子パッケージを製造する独特な(unique)方法も提供する。方法は、頂面と底面とを有するフィルムを含む(involves)。第1の領域において、フィルムは頂面から部分的にパターン形成されるが、底面まで完全に貫くわけではない。フィルム上の、頂面から部分的にパターン形成されない残りの第2の領域は、複数の部分的にパターン形成したリードフレームを形成する。リードフレームはそれぞれ、集積回路(IC)チップを支持するチップ収容区域およびICチップへの電気接続を行う複数の電気リード部を有する。
フィルムの第1の領域は、それぞれのリードフレームのチップ収容区域と電気リード部とを相互接続するウェブ状の構造を形成する。第1の領域はまた、フィルムのストリート部分において、複数のリードフレームを互いに接続する。
対応するリードフレームに取り付ける複数の電気端子をそれぞれ有する、複数のチップが設けられる。それぞれのチップは、対応するリードフレーム上のチップ収容区域に取り付けられ、それぞれのチップの少なくとも1つの端子とリードフレームの電気リード部のうちの1つとの間に、電気接続が形成される。その後、フィルムのリードフレームとストリート部分とを覆って封止剤材料が塗布され、フィルムの頂部を完全に覆う。いったん封止剤材料が乾燥すると、第1の領域においてフィルムの底面からバックパターン形成(back patterning)工程が行われて、フィルムのウェブ状の構造とストリート部分とを除去する。次に、フィルムのストリート部分を覆って配置された封止剤材料が個片切断されて(singulated)、個々のパッケージを形成する。
好ましい一実施形態において、方法は、ブロック/ウインドウ(window)のパターンのマトリクスでリードフレームをフィルムに形成することを含み、チップスケールパッケージの製造を含む(involves)。
本発明の部分的にパターン形成したリードフレームから、利点がいくつか生じる。リードフレームの、平らで堅い(solid)エッチングされていない底面は、ワイヤボンディング工程中に優れたヒートシンクの役割を果たす。これにより、一様な伝熱が行われ、接着の(bond)質がより良好かつより均一になる。さらに、この堅い構造は、リードフレームを固定する自在真空チャック用の連続面を提供し、それによって、チップ取付工程をより安定性のあるものにし、以後の工程段階中にリード部をよりしっかりした(secure)ものにする。リードフレーム外縁をやっかいなクランプで固定することがなくなり、方向転換(conversion)の必要なしにアレイマトリクスのリードフレーム設計および処理が可能になる。部分的にパターン形成したリードフレームの底側は平らな連続面であるので、自在真空チャックを用いて多くのさまざまなサイズのフレームを固定することができる。これにより、パッケージング工程において異なる寸法のリードフレームを用いるたびに真空チャックを再装備しなければならないという煩わしさが解消される。また、もうクランプで固定する必要はない。自在真空チャックを用い、クランプでの固定をなくすことによって、第2の領域上に2行または3行の千鳥配置のリード部を構成し、リード部の総数を多くすることができる。
本発明は、ワイヤボンディング接続のチップだけでなく、はんだバンプ接続の(solder bumped)フリップチップにも対応する、部分的にパターン形成したリードフレームに関する。さらに本発明は、本発明の実施形態においてさらに説明するように、部分的にパターン形成したリードフレームを用いて、ワイヤボンディングを用いるエッチングしたリードフレームパッケージ(ELP)、フリップチップを有するELP(ELPF)、および、ランドグリッドアレイ(LGA)パッドを有するELPまたはELPFであって、エッチングしたランドグリッドアレイ(ELGA)パッケージを形成するもの、を製造する方法を教示する。
フリップチップ(FC)技術は、次の段階のパッケージングへの、すなわちセラミックまたはプラスチックの基板への、または後で基板に接合される(joined)チップのマイクロキャリア(microcarrier)への、チップ上の電気端子の全自動の接合に一歩近づくものである。チップ自体よりもわずかに大きいだけのマイクロキャリアは、現在チップスケールパッケージ(CSP)と呼ばれている。FC技術は、テープ・オートメーテッド・ボンディング(TAB)から進化したものであり、テープ・オートメーテッド・ボンディングの起源はワイヤボンディング(WB)にある。WBおよびTABにおいては、チップは裏面を下にして配置され、その頂面の周辺部の周りに配置された端子への電気接続が行われるのに対して、FC技術においてはチップの向きが反対である。チップは、表を下向きにして配置され、チップの裏側が上向きになる。フリップチップのこの向きは、チップの下面上に電気的機能を集中させ、非常に効率的な伝熱構造を作り出すのに自由に用いるよう上面を残している、という点において、著しい利点を有する。
FC工程において、チップ端子または(or)ボンドパッドが、チップの表面にわたってさまざまなタイプのバンプで封止され、パターンは、区域アレイ(area array)、周辺パターン、またはその他のパターンで配置してもよい。チップは、a)リードフレームへのFC方式での取付け、b)リードフレーム上での接続の間隔(connection spacing)を変更する(re-routing)ための、インターポーザとして知られている層/基板の、FC方式での取付け、c)リードフレーム上に予め取り付けてあるインターポーザへの、FC方式での取付け、または、d)チップリフロー法を含む従来の技法を用いての、プリント回路基板へのFC方式での取付け、という方法で次の段階に取り付けてもよい。
従来の技法を用いたチップ取付けは、QFN(クワッド・フラット・ノー・リード)パッケージ、および、VFQPF−N等その派生物の製造においてQFNリードフレームに適用する場合に、特に困難になる。これは、従来のリードフレームが一般的に構造的剛性を欠いているからである。リードフレームのフィンガー状の部分は、非常に壊れやすく1つの正確な位置に保持するのが困難である場合がある。これが、取扱いによる傷、組立工程における損傷および歪曲、ならびに複雑なチップボンディング状態を招く(lends to)。FC接合(joining)工程では、バンプ接続のはんだの先端部が、リードフレームの垂れ下がった(hanging)壊れやすいリード部端部に対して正確に整列しなければならない。さらに、濡れ性のある(wetted)はんだの端部は、はんだリフロー工程によって付けた(placement)後にもその位置を保持しなければならない。したがって、チップ接合中のリードフレームのはね返りを補償するよう、リフローパラメータを最適化しなければならない。これを適切に行わなければ、その結果接合が不良になり、したがって最終製品の品質が不良になり信頼性が低くなる可能性がある。
金属または金属フィルムのストリップ上のフォトレジストをパターン形成し、そのパターンを貫いてエッチングして、チップ収容区域から外側に延びるフィンガー状のリード部を形成することにより、従来のステンシル状のリードフレームを形成することは、通例となっている。図3aおよび図3bに示したように、フィンガー同士の間に「タイバー」を用いて、さまざまな工程段階中にフィンガー同士が互いに離れた状態で保たれるようにすることもまた、通例となっている。本発明は、ステンシル状のリードフレームの代わりに、ウェブのような、部分的にパターン形成したリードフレームを形成することによって、リードフレームが構造的剛性を欠くという問題を軽減する。
本発明の一方法によれば、半導体パッケージを形成する主要な工程段階はすべて、フィルムの一方の、リードフレームになる側から行われる。他方の側、すなわち底側は、真空チャックの表面等の表面に接した状態で、平らかつ初期状態のままである。これには、パッケージの、部分的に形成した表側を封入し気密封止する段階が含まれる。いったん封入が完了すると、底面をバックエッチングして、リード部を互いにおよびチップ収容区域に接続するウェブ状の部分を選択的に除去する。チップ収容区域においてチップがチップパッドにバックボンディング接続され(back-bonded)チップ端子への電気接続がワイヤボンディングによって行われるELPの場合には、中間のウェブ状の部分はすべてエッチングによって切断され、このとき、チップ、ワイヤ、およびワイヤボンディング接続の接点(contact)区域の表面(front surfaces)を取り囲むモールド材料(molding material)によって、ワイヤボンディング接続の端部におけるチップパッドとリード接点とが互いから絶縁されるようになっている。しかしELPFパッケージの場合には、リード部を互いに接続するウェブ状の部分のみが、エッチングによって切断される。チップの先端がはんだのバンプに接続されたリード部自体が、次の段階のパッケージングへの電気接続を行うからである。
ウェブ状の部分において、ソー(saw)の厚さまたはストリートを貫いて埋め込まれた金属を除去することには、リードフレーム構造全体にわたって伝播するソーの力をなくし、したがって金属−プラスチックの境界面における層間剥離(delamination)を防止することを含む、いくつかの利点がある。また、バックエッチングによる絶縁によって、いかなるソーを用いた切断または個片切断の前にも、もっと詳しく言えば、いかなるさらなる処理段階の前にも、ストリップの検査が可能になる。バックパターン形成後、底面上の残りの露出した金属部分は、浸漬スズめっきまたは無電解ニッケルめっきによって、任意の数のはんだ付け可能材料でフラッシュめっきする(フラッシュ仕上げする、flash finished)ことができる。ELGAパッケージは、ELPFパッケージのFCを用いるが、次の段階のパッケージングへの接続にはLGAパッドを用いる。
製造中のモールド材料とパッケージのその他の構成要素(components)との間のあらゆる分離(separation)を防止するために、本発明はまた、樹脂等のモールド材料と接触する、リード部の側壁上等、部分的にエッチングしたリードフレームの凹んだウェブ状の部分の露出した垂直壁上への固着部(locking features)の形成方法も教示する。他の選択肢として、チップパッドおよびリード接点の縁上に「リップ」を形成して、それぞれのリップの下にモールド材料を捕らえ、それによってモールド材料が合わせ表面から分離しにくくなるようにすることもまた、教示されている。
前述のことから、部分的にエッチングしたリードフレームによって、構造の単一性(unity)およびそれに付随する、電子パッケージの製造におけるさまざまな製造工程の応力および歪みに十分耐える剛性および強度が提供される、ということが明白となろう。それは、部分的にエッチングしたリードフレームパッケージが、これまで従来のプラスチックパッケージでは不可能であった、次の段階のパッケージングへの接続のためのパッケージの底までのワイヤの超音波ボンディングの過酷さにも耐えることができるという、このような独特の機械的特性のためである。本発明の別の実施形態において、超音波ボンディング接続のワイヤを有する電子パッケージの形成方法がある。部分的にエッチングしたリードフレームのブロックが形成され、ウェブ状の部分を備えストリート部分によって互いに分離されたリードフレームは、連続的な底面を有する。リードフレーム上のチップ収容区域には、チップが取り付けられる。それぞれのチップの端子と、対応するリードフレームの電気リード部部分との間に、電気接続が行われる。リードフレームの底面に、超音波を用いてワイヤがボンディングされる。リードフレーム同士を分離するストリート部分を含むリードフレームを覆って封止剤材料を塗布することによって、リードフレームが封入される。次に底面のバックパターン形成が行われて、ウェブ状の部分およびストリート部分を除去する。次に封入されたリードフレームがストリート部分の上で個片切断され、超音波ボンディング接続のワイヤを底面上に有する個々のチップスケールパッケージを形成する。
[詳細な説明]
図4〜図15bおよび図16〜図24bは、リード部の総数が近チップ(near-chip)スケールパッケージ(CSP)のそれに匹敵する、部分的にパターン形成したリードフレームパッケージを形成する、種々の実施形態を示す。本発明の方法は、製造ラインの自動化ならびにそこから製造されるパッケージの品質および信頼性を改善する。これは、製造工程段階の主要部分を、一方の側がウェブのようなリードフレームに形成された、部分的にパターン形成した金属フィルムで行うことによって、達成される。ステンシル状のリードフレームを貫いて従来の方法でパンチングするのとは対照的に、本発明において用いるリードフレームは、一方の側が部分的にパターン形成され、他方の側が堅く平らである。この構成は機械的にも熱的にも改良されたものであり、チップ取付工程、ワイヤボンド工程、および封入工程中に、変形または歪曲なしに機能する。チップ取付工程段階とワイヤボンディング工程段階とが完了し、チップとワイヤボンドとをモールド材料内に貼り、気密封入した後に、フィルムを完全に貫いて底面をエッチングし、リード接点を、チップパッドからおよび互いから絶縁する。その後、結果として生じる封止したパッケージを、さらなる金属を切断する必要もなく、個片切断する。
より詳細には、図4〜図15bは、ワイヤボンディング接続のチップ用の部分的にパターン形成したリードフレームの形成と、ELPタイプの電子パッケージを形成するためのその使用方法とを示す。他方図16〜図22は、フリップチップ用の部分的にパターン形成したリードフレームの形成と、ELPEタイプの電子パッケージを形成するためのその使用方法とを示す。この部分的にパターン形成したリードフレームを用いる、ELGAタイプの電子パッケージを形成する方法もまた、図24aおよび図24bに関して説明する。
図4は、リードフレームに形成されるだけではなく、それに続く、リードフレームの形成の各工程段階中に、安定したキャリア(carrier)の役割も果たす、好ましくは金属のシート、好ましくは銅であるフィルムの、断面図である。この金属ストリップの厚さは、約0.05mm以上である。別の実施形態において、この厚さは、約0.05〜0.5mmの間の範囲であってもよい。
リードフレームの形成は、通常、ステンシルの切断のような、金属ストリップを貫いての切断と、次に非常に精密なフィンガー状のリード部を使う作業とを伴う。そのような繊細な構造を所定位置に固定するために、真空チャックを用いる場合がある。しかし、従来の真空チャックは通常、そのような繊細なデバイスに吸引力を提供するようになってはおらず、リードフレームは通常、周辺をクランプで固定しなければならない。この目的のために用いるいかなる設備も、リードフレームのタイプおよびサイズごとに再装備しなければならない。しかし本発明は、この再装備段階を軽減する。部分的にパターン形成したリードフレームの底面は堅く連続的なので、処理中従来の真空チャックが容易にリードフレームを所定位置に保持することができる。さらに、さまざまな産業用リードフレームに対応することができる1サイズの金属ストリップを、リードフレームの製造においてあらゆる場合に用いることができる。チップ取付けおよびワイヤボンディングという、以後の工程段階は、形成するリードフレームにかかる応力および歪みがはるかに小さい状態で行うことができる。はるかに精密な幾何学的形状のリードフレームを容易に製造することができる。ウェブのような構造によってリード部がまとめられ、一番最後の段階まで互いから分離しないからである。
リードフレーム上へのさまざまなパターンの形成は、複数の方法で行うことができる。1つの手法は、パターンを金属に打ち抜き加工/圧印加工することであってよい。他の手法は、化学的または電気化学的ミリングおよび放電加工(EDM)を含んでもよい。他方、半導体製造における主力であるフォトリソグラフィによるパターン形成が好ましい。本発明において、図4に示す金属ストリップ(100)は、フォトリソグラフィによるパターン形成の前に、表(すなわち上)側と裏(すなわち底)側の両方が予めめっきされる。表面と裏面のどちらかまたは両方を、それぞれボンディングならびにはんだ付け性を可能にする材料で予めめっきしてもよい。一実施形態において、表面は、Ni/Pd/AuのストライクまたはAg等、ボンディング可能材料(bondable)で予めめっきされる。別の実施形態において、裏面は、Sn/Pb、鉛フリーはんだ、浸漬スズ、またはAuストライク等、はんだ付け可能材料で予めめっきされる。この予めのめっき(pre-plating)は、所望であれば後の段階において行ってもよい。
次の段階において、予めめっきした表側(110)をフォトリソグラフィによってパターン形成して、チップパッド(115)とチップパッド区域を取り囲む電気接点(113)とに対応する区域を形成する。電気接点(113)は、ウェブのような構造を形成する中間の凹んだ部分の第1の領域を介してチップパッド区域(115)に接続された、リード部の端部とみなす(characterized)ことができる。このような中間の凹んだウェブのような部分は、後の時点で、金属フィルム(100)が裏面からエッチングされ端部とチップパッド部分とが互いから絶縁されるようにするときに、除去される。チップパッド(115)と周囲の接点(113)とを備える区域は、チップサイトと呼ばれることもある。スプールに巻いた(sprocketed)連続ロールの銅シート上に複数のチップサイトを形成して、1つまたは複数のチップサイトを備えるリードフレームの形成を容易に自動化することができる。図5は、2つのチップサイトを示す。この2つのチップサイトは、対応する2つのリードフレームに形成され、それらが今度は、それらから形成される2つのパッケージの一部となる。
次に、図5に示す2つのチップサイト用に示すパターンが、エッチングによってフィルムストリップ(100)に転写される。図6に示すように、本発明の主な特徴は、このエッチングが、金属の厚さを部分的にのみ貫いて行われる、ということである。本明細書においてこれを、部分的なパターン形成と呼ぶ。部分的なパターン形成は、フィルムの第1の領域において行われて、それぞれのリードフレームのリード接点(113)のチップパッド(115)を接続するウェブ状の構造(130)を形成する。第1の領域はまた、フィルムのストリート部分(136)において、リードフレーム同士を互いに接続する。
図6a〜図6cに示すように、そのようなリードフレームのマトリクス(例えば、16×16)は、ブロック/ウインドウフィルム(138)に形成してもよい。図6bおよび図6cは、第1の領域がそれぞれのリードフレームのチップパッドとリード接点とを接続する、ウェブ状の構造(139)を含むということを示す。第1の領域はまた、フィルムのストリート部分(136)において、複数のリードフレーム同士を互いに接続する。
一実施形態において、部分的なパターン形成は、フィルムの厚さの25%から90%までさまざまであってもよい。しかし部分的なパターン形成は、実質的にフィルムの厚さのいかなる割合であってもよく、部分的なエッチングの量は、柔軟性(flexibility)、剛性、および熱的厚さ(thermal thickness)(すなわち熱伝導係数)を含む、製造性パラメータに影響を及ぼすさまざまな要因を考慮することによって決定してもよい。リード接点区域(113)およびチップパッド区域(115)の水平方向の寸法は、所与のチップのサイズ、および、所与のパッケージにおけるまたは次の段階のパッケージングにおけるパッケージ同士の間の、段階間(interlevel)または段階内(intralevel)接続に用いることができるワイヤボンドまたはその他の接続媒体について、所望される小型化の程度に基づいて決定してもよい。リードフレームの精密な特徴および寸法的安定性についての製造性の問題(concerns)は、フィンガー状のリード部のウェブのような構造のおかげで、重要性の度合いが小さくなっている、ということが特に注意される。
図7aに示すように、次に、好ましくはエポキシ(150)を用いて、チップ(140)がチップパッド区域に取り付けられる。図7bは、本発明による、エポキシまたははんだを備える取付けを示す、チップとチップパッドとの間の接合部の拡大図である。エポキシ(150)には、伝導性粒子を入れて(filled with)チップを冷却しやすくしてもよい。または、エポキシ(150)の代わりにはんだペースト(150’)もまた用いて、チップとチップパッドとの間をより強力に接合するとともに、周囲環境へのより効果的な冷却経路を提供してもよい。エポキシを硬化させ、図8に示すように、チップ取付け後、既知のワイヤボンディング技法を用いて、ワイヤ(160)が端子(145)におよび対応するリード接点(113)にボンディングされる。本発明に従って形成されるリードフレームは、真空チャック(図示せず)等の平らな表面上にしっかりと取り付けられ固定される、堅い連続的な裏側を有しているので、リード部のウェブのような構造は、ワイヤボンディング中にひらひら動いたりはね返ったりすることはない。この結果として、非常に良好な接合が行われ、それによって最終製品の信頼性が向上する。
図9において、チップと対応する接点との接続の後に、金属フィルムの表側のすべての構成要素が続いてモールド材料内に、例えば樹脂によって、気密封入される。フィルムと、リードフレームおよびそれらの関連するワイヤ(160)、チップ(140)、および接点(113)ばかりでなく、ウェブ状の構造(130)およびストリート部分(136)を含む、すべての露出した表面とを覆って、封止剤(170)が形成される。結果として得られるモールド成形パッケージが持ち上げられると、凹凸のない(clean)裏側にこれからさらなる処理を行うことができる。開示したこの方法では、パッケージの下面のフットプリント(footprint)へのモールドのフラッシング(flashing)という、通例遭遇する問題がなくなる。
図10に示すように、ここで、パッケージの裏側を貫いて第1の領域のウェブ状の構造(135)をエッチングすることによって、リード接点(113)とチップパッド(115)の両方を互いから容易に絶縁してそれぞれのアイランドを形成することができる。この時点において、ストリート部分(136)もまたバックエッチングされる。このバックエッチングは、モールド材料に達するまで続けられる。金属をバックエッチングするエッチング方法は、表側に用いたものと同じでなければならない。しかし裏側についてのエッチング時間は、表側から行った部分的なエッチングの程度次第で、表側について用いたものと異なっていてもよい。したがって、部分的にエッチングした(etch)リードフレームの初期の形成は、最終パッケージの自動化、品質、信頼性、および機能についての製造要件にかなうよう、カスタマイズする(custom tailored)ことができる。
最終段階として、図11に示すように、リードフレーム同士の間のストリート部分(136)を覆う封止剤(170)が個片切断されて、2つの個々のパッケージが形成される。これは、ソースライシング(saw slicing)、ウォータージェットカット、レーザーカット、もしくはそれらの組合せ、またはプラスチックの切断に特に好適なその他の技法を含む、複数の方法で行われる。言い換えれば、貫通して切断する(cut through)さらなる金属はなく、したがって、プラスチックと金属とを合わせて切断することに関連する層間剥離およびその他の問題はない。このことは、パッケージを個片切断するのと同時にストリート間を橋渡ししている金属を切断しなければならない従来のパッケージと、比較しなければならない(to be compared)。金属とプラスチックとを同時に切断するときには、多くの場合、金属チップのうちのいくつかがラインおよび接点を短絡して、ソーのブレードに不所望かつ予測できない磨耗を生じさせてしまう可能性がある。図6aに示すように、この方法はまた、リードフレームのマトリクスから多数のパッケージを製造するのにも適用することができる。
図12aに個片切断したELPの平面図を示す。図12aにおいて、接点(120)とチップ(140)とを、それぞれのアイランド上で互いから絶縁され、ワイヤボンディング接続されているワイヤ(160)によってのみ互いに接続して示す。図12bは、元の金属ストリップ(100)の一部と、予めめっきしてボンディング可能層(113)を形成している頂面と、予めめっきしてはんだ付け可能層(123)を形成している底面とを備える、パッケージの隅の、チップと接点のうちの1つとの間の拡大図を示す。図12bにおいて、接点とチップの隅の両方に「リップ」を示す。
ここで、パッケージ下面の予めめっきした表面(120)は、いくつかの目的に用いることができる。第1に、チップパッド(140)の裏面(125)に外部から直接アクセスすることによって、冷却を行うさらなる熱経路が提供される。第2に、近チップサイズのパッケージ(CSP)のフットプリント内に接点(123)があることによって、次の段階のパッケージングにおいて間隔が密のパッケージを搭載することができ、したがって、同じ面積での性能を向上させることができる。
本発明の別の態様は、モールド材料とそれが付着しているべき表面との間の層間剥離の可能性を小さくする手段を提供する。これは、チップパッドと接点区域との周りの縁をハーフエッチングして、図12bにおいて数字(105)によって参照しているもの等の棚(ledge)すなわち「リップ」を形成することによって、行われる。また、図12cに示す、形状が不規則な凹み(107)を形成して、モールド材料と接触する表面のかみ合う仕組みを高めることも可能である。さまざまなその他の凹みの拡大図もまた、図13a〜図13fに示し、このような高度化(enhancements)した表面の形成は、表側からの部分的なエッチングに容易に組み込むことができる。これは、モールド材料が表側から部分的に形成された表面のみを封入するので、裏側からのエッチングには必要とはならない。
図14は、金属ストリップへの表側からのリードフレームの部分的エッチング(200)で開始して、所望のチップパッドと周囲の接点とを形成するような方法での、同じ金属ストリップのバックパターンエッチング(back pattern etching)(250)で終了する、本発明の方法をまとめたものである。チップ取付け(210)、エポキシ硬化(220)、ワイヤボンディング(230)、および封止(240)という中間の各段階はすべて、機械的および熱的に安定したリードフレーム上で行われる。リード部が引き続き、金属フィルムにおける部分的にエッチングしたウェブのようなすなわちウェブ状の構造上の中間の凹んだ部分の第1の領域を通って(through)接続されているからである。また、パッケージのすべての構成要素が封止剤内に固定されて初めて、中間の凹んだ部分の第1の領域がバックパターンエッチング(250)によって除去され、周辺の接点とチップパッドとを互いから分離させて適切に絶縁する、ということに注意することも重要である。したがって、単一の近チップサイズのパッケージにする個片切断(260)中に、いかなる金属も貫通して切断する必要がない。
本発明の方法を用いて、電子パッケージ用のアレイタイプのリードフレーム等、幅広くさまざまなパッケージを形成することができる。アレイタイプのパッケージ(400)の平面図を、図15aに示す標準のペリフェラルタイプのパッケージ(300)の隣に、図15bにおいて示す。数字(305)はチップ端子の周辺配置を参照するものであり、数字(405)は端子のアレイタイプの配置を参照し、直線状に構成されていても千鳥配置に構成されていてもよい。どちらのパッケージも、参照数字(310)、(410)で示すように(as)、開示した部分的なパターン形成の説明を用いて形成されている。アレイタイプのELPにおいて、インナーリード部(inner leads)(440)とアウターリード部(outer leads)(445)とを示す。どちらのパッケージも、モールド材料(320)または(420)内に封入されている。接点とチップとを絶縁するバックパターンエッチングを、(330)、(430)によって示す。数字(450)は、グランドリングフィーチャ(ground ring feature)を示し、これはモールドと同じ段階までエッチングされる。数字(460)は、ELPの底面図上のアレイタイプの入出力構成を示す。
図16〜図24bに示す第2の実施形態は、部分的にパターン形成したVFQFP−Nタイプのリードフレームを形成する方法を開示する。これは、FC電子パッケージの大量生産に特に適している。フリップチップに対応するよう製造されるリードフレームを、以後FCLと呼び、従来のリードフレームと区別する。これは、FCLが、以下で説明するように、より頑丈で自動化製造ラインにはるかに適合可能だからである。
FCLはまた、従来の汎用の貫いてパンチングした(punched through)ステンシル状のリードフレームとは対照的に、ウェブのような構造である。ウェブのようなFCLの表側は、部分的にパターン形成したリード部を含む凹んだ区画(sections)を有し、裏側は堅く平らである。これにより、製造工程中に変形または歪曲なしに機能する機械的剛性が提供される。チップ取付けおよびパッケージの気密封止の完了後、裏側がエッチングされて、リード接点同士を互いから絶縁する。その後、結果として生じた封入したパッケージを、さらなる金属を切断する必要なく、個片切断する。したがって、ウェブのようなすなわちウェブ状の構造によってリード部がまとめられ、個片切断の一番最後の段階まで互いから完全に分離しないので、VFQFP−Nパッケージに関する(with)もの等、はるかに精密な幾何学的形状を有するFCLを、容易に製造することができる、ということが明白となろう。
既に開示した、第1の実施形態の部分的にパターン形成したリードフレームと同様に、第2の実施形態のFCLもまた、金属シート、好ましくは図4に示す銅のフィルム、から形成され、表面と裏面の両方が予めめっきされているか、または、前述のように、このめっきは後の段階まで遅らせてもよい。(両方の実施形態の工程段階が類似しているので、第2の実施形態のものはダッシュをつけて示すということを除いては、参照数字は適宜同じままにしている、ということが注意される。両方の実施形態に用いる金属フィルムについて整合性を保つために、同じ参照数字(100)を残している)。次に、予めめっきした表側(110’)をフォトリソグラフィによってパターン形成して、チップ収容区域(115’)、チップ収容区域を取り囲むリード部部分(113’)、およびその他の中間の区域(117’)を形成する。以下で開示する後の工程段階において、リード部の一端部がFCの端子に接続され、他端部が次の段階のパッケージングに接続される。ワイヤボンディング接続のチップに関するチップサイトと同様に、チップ収容区域と周囲のリード部とを備える区域は、チップサイトと呼ばれることもある。スプールに巻いた連続ロールの銅シート上に、複数のチップサイトを備える複数のリードフレームを形成して、1つまたは複数のチップサイトを備えるリードフレームの形成を容易に自動化することができる。図16は、2つのチップサイトを示す。この2つのチップサイトは、対応する2つのリードフレームに形成され、それらが今度は、それらから形成される2つのパッケージの一部となる。
次に、図16に示す2つのチップサイト用に示すパターンが、エッチングによる部分的なパターン形成によって金属フィルム(100)に転写される。図17に示す部分的なパターン形成は、1/2、1/4、または、もっと詳しく言えば、金属ストリップの厚さのいかなる割合までであってもよく、部分的なエッチングの量は、柔軟性、剛性、および熱的厚さ(すなわち熱伝導係数)を含む、製造性パラメータに影響を及ぼすさまざまな要因を考慮することによって決定してもよい。リード接点区域(113’)およびチップ区域(115’)の水平方向の寸法は、チップのサイズ、および、所与のパッケージにおけるまたは次の段階のパッケージングにおけるパッケージ同士の間の、段階間または段階内接続に用いることができるリード部を含む、所与のチップサイトについて所望される小型化の程度に基づいて決定してもよい。リードフレームの精密な特徴および寸法的安定性についての製造性の問題は、フィンガー状のリード部のウェブ状の構造のおかげで、重要性の度合いが小さくなっている、ということが特に注意される。
次にフリップチップ(FC)(130’)をひっくり返して、図18に示すようにチップの表側の端子(135’)がリード部の一端部に載っているようにする。後の段階において、リード部の反対側の端部がカードやボード(board)等の次の段階のパッケージングへの接続用の電気接点に形成される。しかしまず、図18に示すウェブのようなリードフレーム構造上に製造されたチップは、当該技術分野において行われるように、チップ接合炉に通される。リフローがBLMによって制限されるようにはんだボールがリフローされ、このようにしてはんだ柱(pillars)を形成する。本発明に従って形成されるリードフレームは、平らな表面上にしっかりと取り付けられ固定される、硬い連続的な裏側を有しているので、リード部のウェブのような構造は、チップ接合炉内でひらひら動いたりはね返ったりすることはなく、それによって、非常に良好なチップ接合をもたらす。したがって、開示する方法は、最終製品の信頼性、すなわちVFQFP−Nタイプのパッケージの信頼性を向上させる。
図19に示すように、チップの接合後に、元の金属フィルムの表側の部分的にパターン形成したリード部とともにチップが続いてモールド材料内に、例えば樹脂によって、気密封入される。平らな表面上にしっかりと固定された、金属ストリップ(100)のエッチングされていない堅く平らな裏側を除いて、リード部(113’)、はんだボール(135’)周辺、チップの下、および凹んだチップの収容区域(115’)の垂直壁、のすべての露出した表面、ならびに凹んだ区域(117’)の垂直壁のすべての露出した表面を含む、すべての露出した表面の周辺に、封止剤(140’)が形成される。結果として得られるモールド形成パッケージが持ち上げられると、凹凸のない裏側にこれからさらなる処理を行うことができる。本実施形態においてもまた、パッケージの下面のフットプリントへのモールドのフラッシングという、通例遭遇する問題がなくなる。
ここで、工程の最初に表側から部分的にエッチングしたパターンに整列した、パッケージの裏側を貫くパターン形成によって、リード部(113’)同士を互いから容易に絶縁することができる。このバックエッチングは、モールド材料に達するまで行われる。これを図20に示す。図20において、リードフレームのウェブのような部分、すなわち区域(111’)、(119’)が除去されて、チップ区域(115’)同士を互いから、およびリード部(113’)同士を互いから切断する。金属をバックパターン形成するバックパターン形成のエッチングの処方(方法、recipe)は、表側からの部分的なエッチングに用いた処方と同じであることが好ましい。しかし裏側からのエッチング時間は、表側から行った部分的なエッチングの程度次第で、表側について用いたものと異なっていてもよい。したがって、部分的にエッチングしたリードフレームの初期の形成は、最終パッケージの自動化、品質、信頼性、および機能についての製造用件にかなうよう、カスタマイズすることができる。
最終段階として、図21に示すように、本発明を説明する目的のために封入したチップサイトを2つ有する図20のパッケージが、次に、単一の近チップサイズのパッケージ(CSP)に個片切断される。これらの近チップサイズのパッケージは、むしろ(more of)VFQFP−Nタイプのパッケージである。図22aに個片切断した部分的にパターン形成したリードフレームパッケージの平面図を示す。図22aにおいて、リード部(113’)同士を互いから絶縁し、チップ(130’)の下面のはんだボール(135’)に接続して示す。図22bは、パッケージの隅の、チップとカードまたはボード(150’)上に設けてもよい外部接点(145’)に接続されたリード部のうちの1つとの間の拡大図を示す。同図に示すように、予めめっきした表面(120’)は、次の段階の接点に接合されるよう既に準備されている。また、リード部(113’)の下面(114’)は周囲環境にさらされており、したがって冷却を強化する。
前に開示したものと同じ技法を用いて、すなわち、ウェブ状のリードフレームの凹んだ区域(115’)、(117’)の垂直壁上に図13a〜図13fの形状が不規則な凹みを組み込むことによって、FCLの表面からの層間剥離を防止してもよい。このような高度化した表面の形成は、表側からの部分的なエッチングに容易に組み込むことができる。これは、表側から部分的に形成された表面のみを封入するので、裏側からのエッチングには必要とはならない。
図23は、金属ストリップへの表側からのリードフレームの部分的なパターン形成(200’)で開始して、所望のチップ収容区域と周囲のリード部とを形成するような方法での、同じ金属ストリップのバックパターン形成(240’)で終了する、本実施形態の方法をまとめたものである。FC配置(210’)、FCチップ接合(220’)、および封止(230’)という中間の各段階はすべて、機械的におよび熱的に安定したFCL上で行われる。リード部が引き続き、金属フィルムにおける部分的にエッチングしたウェブのような構造を通って接続されているからである。また、パッケージのすべての構成要素が封止剤内に固定されて始めて、バックパターンエッチング(240’)によってリード部のウェブ部分が選択的に除去され、リード部同士を互いから分離させて適切に絶縁する、ということに注意することも重要である。したがって、単一の近チップサイズのパッケージにする個片切断(250’)中に、いかなる金属も貫通して切断する必要がない。
本発明の方法を用いて、本明細書において周辺の1組のはんだバンプとともに開示した方法と同様の、チップをひっくり返した状態で、ある区域のアレイ(area array)のはんだバンプを、リードフレームへと同時にチップに接合することができる、アレイタイプの部分的にパターン形成したリードフレーム等、幅広くさまざまなパッケージを形成することができる。また、部分的にパターン形成したリードフレームのアレイ自体も同時に形成することができ、次に同時にFCに接合することもでき、その後にアレイを個片切断して多数の別個のVFQFP−Nタイプのパッケージにすることができる。また、結果として得られるCSPにはそれぞれ、次の段階のパッケージングへのアレイタイプの接合用に、パッケージの下にはんだバンプ、パッド、またはその他の電気接続を設けて、ボールグリッドアレイを有するエッチングによって形成したリードフレームパッケージ、または図24aおよび図24bに示すELGAタイプのパッケージを形成してもよい。図24aにおいて、チップパッド(135’)がリード部(145’)の上に形成される断面図を示す。バックパターン形成の次に、リード部(145’)同士が互いから絶縁されて次の段階のパッケージングに接合される。(145’)の露出した底面は、浸漬スズめっきまたは無電解ニッケルめっきによって、いかなる数のはんだ付け可能材料でフラッシュめっきすることもできる。電気接続(145’)用のアレイパターンを有するELGAパッケージの底面(111’)を図24bに示す。
ELP、ELPF、またはELGAのパッケージのうちのいずれか1つを形成する部分的なエッチング方法は、さまざまな製造段階中に堅固さを提供するので、その他の形の電子パッケージもまた可能である。そのような形の1つは、本発明のリードフレームパッケージの、次の段階のパッケージングへのワイヤボンディングを備える。超音波ボンディング技法は、リード部自体が脆弱なので、堅いベースに取り付けて安定性および強度を与えない限り、従来のリードフレーム上に用いることができない。これとは対照的に、部分的にエッチングしたリードフレームは、ウェブ状の構造によって安定している。部分的にパターン形成したリードフレームのエッチングされていない予めめっきした底面(120’)は、堅いボンディング区域すなわちポスト(posts)を提供し、アルミニウムのワイヤのウェッジボンディング用の超音波エネルギーをELPまたはELPFのブロックまたはストリップ上に効果的に加える。したがって本発明の別の態様によれば、図25aに示すように、部分的にエッチングしたリードフレームのブロックまたはストリップの底面に、超音波を用いてアルミニウムのワイヤ(121)が取り付けられる。ワイヤの直径は約0.001インチ〜0.020インチに及び、後者の直径は、ワイヤではなくリボンを表す。次にストリップを封入し、バックパターン形成し、個片切断して、個々の近CSPを形成する。超音波ボンディングが望ましいが、それは、超音波ボンディングでは、ボールグリッドアレイタイプのパッケージが受けるボールボンディング温度にさらすことが回避され、したがって信頼性が向上したからである。図25bに示すように、銅線のボールボンディングもまた適用してもよい。図25aおよび図25bに示すCSPは、ELPとELPFのうちのいずれか一方であってもよい、ということが理解されよう。
本発明は、電子パッケージの製造工程における複数のさらなる利点を促進する。例えば、バックエッチングの後で個片切断の前には、パッケージは依然としてブロック内に配置されているが、パッケージのブロックは生来的にストリップテストの準備ができる。これは、パッケージを個々のユニットとして取り扱うことと比較して、著しい利点を提供する。パッケージがブロック内に配置されている間にストリップテストを行うことによって、このテストの信頼性が向上する。
本発明によって、製造業者は、所与のパッケージの入出力容量を増大させる2行または3行の千鳥配置のリード部を有するパッケージを製造することもできる。リードフレームの平らで連続的な底面によって、自在組立機器を用いることができるようになり、この自在組立機器は、それぞれの用途向けに再装備を行うことが不要であり、自動化に対して完全に順応性がある。例えば、2×2〜12×12のパッケージブロックの処理では、いかなる機械的変更も不要である。さらに本発明は、それぞれの支持部について「隔離(stand off)」(例えば、支持部の表面におけるモールド成形した本体の底部の間が2ミル)を有するパッケージの構成を容易に促進する。この隔離は、ボード等次の段階のパッケージングにチップパッケージを接続するときにさらなる利点を提供する。
特定の実施形態を参照して本発明を詳細に示し説明したが、当業者であれば、本発明の精神および範囲から逸脱することなく、形式および詳細においてさまざまな変更を行ってもよいということを理解しよう。
従来技術によるリード部とチップパッド区域とを有する従来のリードフレームの図である。 従来技術による、チップパッドへのチップの取付けおよびリード部へのチップ上の端子のワイヤボンディングを示す、図1aの従来のリードフレームの図である。 従来技術による、リード部による次の段階のパッケージングへの接続を示す、ワイヤボンディング接続のおよびリード部付きの(リード部を有する)近チップスケールパッケージ(CSP)の断面図である。 従来技術による、はんだバンプまたははんだボールによる次の段階のパッケージングへの接続を示す、ワイヤボンディング接続のおよびリードレスの(リード部のない)近CSPの断面図である。 従来技術による、リード部による次の段階のパッケージングへの接続を示す、フリップチップおよびリード部付き近CSPの断面図である。 従来技術による、はんだボールによる次の段階のパッケージングへの接続を示す、フリップチップおよびリードレスの近CSPの断面図である。 従来技術による、リードフレームのリード部への、バックボンディング接続のチップのワイヤボンディングされた接続を示す、ステンシル状のリードフレームの平面図である。 従来技術による、はんだリフロー工程によるリードフレームのリード部へのフリップ(flipped)チップの接続を示す、ステンシル状のリードフレームの平面図である。 本発明による、厚さが均一で両側がボンディング可能材料で予めめっきした金属フィルムの断面図である。 本発明による、頂面上の予めのめっきのみが、それぞれチップパッドとそれぞれのチップパッドを取り囲むリード接点とを含む2つのチップサイト(sites)に対応してパターン形成された、図4の金属フィルムの断面図である。 本発明による、部分的にパターン形成した、図4のめっきした金属フィルムの断面図である。 本発明による、部分的にパターン形成したリードフレームのマトリクスを示す平面図である。 図6aに示すマトリクスにおけるリードフレームを徐々に拡大した平面図を示す。 図6aに示すマトリクスにおけるリードフレームを徐々に拡大した平面図を示す。 本発明による、2つのチップサイトのそれぞれの上でチップパッドにチップが取り付けられた、図6の部分的にパターン形成した金属フィルムの断面図である。 本発明による、エポキシまたははんだを備える取付け(attachment)を示す、チップとチップパッドとの間の接合部の拡大図である。 本発明による、それぞれのチップサイト上に形成されたリードフレームのリード部部分にそれぞれのチップ上の端子がワイヤボンディング接続されている、図7aまたは図7bのチップを取り付けた金属フィルムの断面図である。 本発明による、チップとワイヤボンドとを含む金属フィルムの頂面が封止剤内に気密封止されている、図8のワイヤボンディング接続のリードフレームの断面図である。 本発明による、裏側からエッチングしてフィルムにおけるそれぞれのリードフレームの第1の領域とストリート領域とを除去した、図9の気密封止したパッケージの断面図である。 本発明に従ってストリート領域において封止剤を個片切断して2つの別個のパッケージを形成した、2つのほぼチップサイズの部分的にパターン形成したパッケージの断面図である。 本発明による、チップ、接点、およびチップ端子をリード接点に接続しているワイヤを示す、図11の個片切断したパッケージのうちの1つの平面図、および、ワイヤボンドとの接点のうちの1つの拡大断面図である。 本発明による、固定(anchoring)を行い層間剥離を防止するためにモールド材料に接触する垂直面上に「リップ」を用いることを示す、チップパッドと接点のうちの1つとの間の区域の断面図である。 本発明による、固定を行い層間剥離を防止するためにモールド材料に接触する垂直面上に異なる形状の凹みを用いることを示す、チップパッドと接点のうちの1つとの間の区域の断面図である。 本発明による、図12bおよび図12cに示す垂直面上のモールド材料に固定手段を提供するのに用いることができるさまざまな凹みの図である。 本発明による、図12bおよび12cに示す垂直面上のモールド材料に固定手段を提供するのに用いることができるさまざまな凹みの図である。 本発明による、図12bおよび12cに示す垂直面上のモールド材料に固定手段を提供するのに用いることができるさまざまな凹みの図である。 本発明による、図12bおよび12cに示す垂直面上のモールド材料に固定手段を提供するのに用いることができるさまざまな凹みの図である。 本発明による、図12bおよび12cに示す垂直面上のモールド材料に固定手段を提供するのに用いることができるさまざまな凹みの図である。 本発明による、図12bおよび12cに示す垂直面上のモールド材料に固定手段を提供するのに用いることができるさまざまな凹みの図である。 本発明による部分的にパターン形成したパッケージを形成するさまざまな工程段階をまとめたフローチャートである。 本発明による周辺I/O構成を有するパッケージの平面図、側面図、および底面図を示す図である。 本発明によるI/Oパッドのアレイ構成を有するパッケージの平面図、側面図、および底面図を示す図である。 本発明による、頂面上の予めのめっきのみが、それぞれチップ収容区域とそれぞれのチップ収容区域を取り囲むリード部とを含む2つのフリップチップサイトに対応してパターン形成された、図4の金属フィルムの断面図である。 本発明による、部分的にパターン形成してウェブのようなリードフレーム(すなわち、ウェブ状の構造)を形成した、図16のめっきした金属フィルムの断面図である。 本発明による、フリップチップ(FC)接合を示すチップを接合したリードフレーム(FCL)の断面図である。 本発明による、チップを含む金属フィルムの頂面が封止剤内に気密封止されている、図18のFCLの断面図である。 本発明による、裏側からエッチングして個々のリード部同士の間および凹んだチップ収容区域同士の間のウェブ状の部分を選択的に除去した、図19の気密封止したパッケージの断面図である。 本発明による、図20のパッケージから個片切断した、2つのほぼチップサイズの部分的にパターン形成したパッケージの断面図である。 本発明による、チップとチップ端子をリード部の端部に接続するリード部とを示し、リード部は次の段階のパッケージングに接続されている、図21の個片切断したパッケージのうちの1つの平面図である。 本発明による、リード部の2つの端部接続を示す、フリップチップと次の段階のパッケージングへの接続部との間の区域の拡大断面図である。 本発明による、フリップチップを支持する部分的にパターン形成したパッケージを形成するさまざまな工程段階をまとめたフローチャートである。 本発明による、個片切断し次に次の段階のパッケージングに接続するためのボールグリッドアレイコネクタを設けて、ELGAタイプのパッケージを形成する、2つのほぼチップサイズの部分的にパターン形成したパッケージの断面図を示す。 本発明による、個片切断し次に次の段階のパッケージングに接続するためのボールグリッドアレイコネクタを設けて、ELGAタイプのパッケージを形成する、2つのほぼチップサイズの部分的にパターン形成したパッケージの底面図を示す。 本発明による、図24aおよび図24bのパッケージがアルミニウムのワイヤで超音波を用いてボンディング接続されている、本発明の別の実施形態を示す。 本発明による、図24aおよび図24bのパッケージが銅線ボールボンディング技法で超音波を用いてボンディング接続されている、本発明の別の実施形態を示す。

Claims (49)

  1. 電子パッケージの製造において用いる部分的にパターン形成したリードフレームであって、
    頂面と底面とを有するフィルム
    を備え、
    該フィルムは、前記頂面からしかし前記底面まで完全に貫くわけではなく部分的にパターン形成される、第1の領域を有し、
    前記フィルムは、前記頂面から部分的にパターン形成されない第2の領域を有し、該第2の領域は、集積回路(IC)チップを支持するチップ収容区域および前記ICチップへの電気接続を行う複数の電気リード部を形成し、
    前記第1の領域は、頂面からパターン形成されない前記第2の領域と相互接続させるウェブ状の構造を形成する
    部分的にパターン形成したリードフレーム。
  2. 前記フィルムは銅またはその(its)銅合金を含む、請求項1に記載の部分的にパターン形成したリードフレーム。
  3. 前記フィルムは厚さが約0.05mm以上である、請求項1に記載の部分的にパターン形成したリードフレーム。
  4. 前記頂面はフリップチップ取付け用に裸銅である、請求項1に記載の部分的にパターン形成したリードフレーム。
  5. 前記頂面はボンディング可能材料で予めめっきされる、請求項1に記載の部分的にパターン形成したリードフレーム。
  6. 前記ボンディング可能材料はNi/Pd/AuのストライクまたはAgを含む、請求項5に記載の部分的にパターン形成したリードフレーム。
  7. 前記底面は組立後のめっき用に、または仕上げの浸漬めっき用に裸銅である、請求項1に記載の部分的にパターン形成したリードフレーム。
  8. 前記底面ははんだ付け可能材料で予めめっきされる、請求項1に記載の部分的にパターン形成したリードフレーム。
  9. 前記はんだ付け可能材料は、Sn/Pb、鉛フリーはんだ、浸漬スズ、無電解ニッケル、またはAuストライクを含む、請求項8に記載の部分的にパターン形成したリードフレーム。
  10. 前記フィルムは打ち抜き加工によって部分的にパターン形成される、請求項1に記載の部分的にパターン形成したリードフレーム。
  11. 前記フィルムはエッチングによって部分的にパターン形成される、請求項1に記載の部分的にパターン形成したリードフレーム。
  12. 前記第1の領域は、封止剤の接着を改善する粗面又は固着部を有する内部垂直壁を有する、請求項1に記載の部分的にパターン形成したリードフレーム。
  13. 部分的にパターン形成したリードフレームを形成する方法であって、
    頂面と底面とを有するフィルムを形成する段階と、
    第1の領域において、前記フィルムを前記頂面からしかし前記フィルムの前記底面を完全に貫くわけではなく部分的にパターン形成することであって、それによって、前記頂面から部分的にパターン形成されない第2の領域を相互接続するウェブ状の構造を形成する、部分的にパターン形成する段階と
    を含み、
    前記第2の領域は、チップ収容区域を有し集積回路(IC)チップを支持するとともに複数の電気リード部を有し前記ICチップへの電気接続を行う段階とを有する
    方法。
  14. 前記フィルムは銅およびその合金を含む、請求項13に記載の方法。
  15. 前記フィルムは厚さが約0.05mm以上である、請求項13に記載の方法。
  16. 前記部分的にパターン形成する段階は、前記フィルムの厚さの約25%から90%を除去することを含む、請求項13に記載の方法。
  17. 前記フィルムの前記頂面を、特にワイヤボンディング用に予めめっきする段階をさらに含む、請求項13に記載の方法。
  18. 前記フィルムの前記底面を、特にワイヤボンディング用に予めめっきする段階をさらに含む、請求項13に記載の方法。
  19. 前記フィルムの前記頂面と前記底面とを予めめっきする段階をさらに含む、請求項13に記載の方法。
  20. 前記頂面を予めめっきする段階は、ワイヤボンディング可能材料を用いることを含む、請求項17または請求項19に記載の方法。
  21. 前記ボンディング可能材料はNi/Pd/AuまたはAgを含む、請求項20に記載の方法。
  22. 前記底面を予めめっきする段階は、はんだ付け可能材料を用いることを含む、請求項18または請求項19に記載の方法。
  23. 前記はんだ付け可能材料は、Sn/Pb、鉛フリーはんだ、浸漬スズ、無電解ニッケル、またはAuストライクである、請求項22に記載の方法。
  24. 前記第1の領域は、他の材料と係合する時にかみ合う表面を形成する、形状が不規則な露出した垂直壁を有する、請求項13に記載の方法。
  25. 前記チップ収容区域は、フリップチップのはんだバンプ接合に対応する、前記電気リード部の端部を備える、請求項13に記載の方法。
  26. 部分的にパターン形成したリードフレームを用いて複数の電子パッケージを形成する方法であって、
    頂面と底面とを有するフィルムを設ける段階と、
    第1の領域において、前記フィルムを前記頂面からしかし前記底面まで完全に貫くわけではなく部分的にパターン形成する段階であって、前記頂面から部分的にパターン形成されない第2の領域を前記フィルム上に残し、前記第2の領域は、それぞれ集積回路(IC)チップを支持するチップ収容区域および前記ICチップへの電気接続を行う複数の電気リード部を有する、複数の部分的にパターン形成したリードフレームを形成する、部分的にパターン形成する段階と、
    なお、前記第1の領域は、それぞれの前記リードフレームの前記チップ収容区域と電気リード部とを相互接続するウェブ状の構造を形成し、前記フィルムのストリート部分において、前記複数のリードフレームを互いに接続する段階と、
    対応するリードフレームに取り付ける複数の電気端子をそれぞれ有する、複数のチップを設ける段階と、
    それぞれの前記チップを、対応するリードフレーム上の前記チップ収容区域に取り付ける段階と、
    それぞれの前記チップの少なくとも1つの前記端子と前記リードフレームの前記電気リード部のうちの1つとの間に電気接続を形成する段階と、
    前記フィルムの前記リードフレームと前記ストリート部分とを覆って封止剤材料を塗布することによって、前記リードフレームを封入する段階と、
    前記第1の領域において前記フィルムの前記底面からバックパターン形成する段階であって、それによって、前記フィルムの前記ウェブ状の構造と前記ストリート部分とを除去する、バックパターン形成する段階と、
    前記フィルムの前記ストリート部分を覆って配置された前記封止剤材料を個片切断する段階であって、それによって、個々のチップスケールパッケージを形成する、個片切断する段階と
    を含む方法。
  27. それぞれの前記チップは半導体チップである、請求項26に記載の方法。
  28. 前記チップを取り付ける段階は、エポキシ樹脂を用いて前記チップをチップパッドにバックボンディング接続することによって行われ、それによって、エッチングしたリードフレームパッケージ(ELP)を形成する、請求項26に記載の方法。
  29. 前記相互接続を形成する段階は、ワイヤボンディング技法を用いることによって行われる、請求項26に記載の方法。
  30. 前記チップを取り付ける段階は、前記チップ上の前記端子を、前記チップ収容区域へと延びる前記3本の電気リード部の端部に接続することによって行われ、それによって、フリップチップを有するELP(ELPF)を形成する、請求項26に記載の方法。
  31. 前記電気接続を形成する段階は、前記チップ上の前記端子を、前記チップ収容区域へと延びる前記電気リード部の端部に接続することによって行われる、請求項26に記載の方法。
  32. 前記封止剤材料は樹脂である、請求項26に記載の方法。
  33. それぞれの前記リードフレームは、露出した垂直壁を有する第1の領域をさらに備え、前記封止剤材料は前記露出した垂直壁とかみ合う、請求項26に記載の方法。
  34. それぞれの前記パッケージの底面は、前記電気リード部を二次的接続部品(attachment)に接続する電気コネクタを有して形成される、請求項26に記載の方法。
  35. 前記複数のリードフレームは、ブロック/ウインドウのパターンのマトリクスで置かれる、請求項26に記載の方法。
  36. 前記パッケージはチップスケールパッケージである、請求項26に記載の方法。
  37. 超音波ボンディング接続のワイヤを有する電子パッケージの形成方法であって、
    部分的にエッチングしたリードフレームのブロックを形成する段階であって、ウェブ状の部分を備えストリート部分によって互いに分離された前記リードフレームは底面を有する、ブロックを形成する段階と、
    対応するリードフレーム上のチップ収容区域にチップを取り付ける段階と、
    それぞれの前記チップの端子と、前記対応するリードフレームの電気リード部部分との間に、電気接続を形成する段階と、
    前記リードフレームの前記底面に、超音波を用いてワイヤをボンディングする段階と、
    前記リードフレームと該リードフレーム同士を分離する前記ストリート部分とを覆って封止剤材料を塗布することによって、前記リードフレームを封入する段階と、
    前記底面のバックパターン形成を行う段階であって、それによって、前記ウェブ状の部分および前記ストリート部分を除去し、バックパターン形成を行う段階と、
    前記ストリート部分の上に配設された前記封止剤材料を個片切断する段階であって、それによって、前記底面上にワイヤを有する個々のチップスケールパッケージを形成し、個片切断する段階と
    を含む方法。
  38. 前記リードフレームは銅または銅合金でできたフィルムを備える、請求項1に記載の方法。
  39. 前記リードフレームは打ち抜き加工または圧印加工によって形成される、請求項1に記載の方法。
  40. 銅でできた前記フィルムは、厚さが約0.05mm以上である、請求項2に記載の方法。
  41. 前記チップは半導体デバイスを備える、請求項1に記載の方法。
  42. 前記チップを取り付ける段階は、エポキシ樹脂を用いて前記チップを前記チップ収容区域にバンクボンディング接続することによって行われる、請求項1に記載の方法。
  43. 前記チップを取り付ける段階は、はんだペーストを用いて前記チップを前記チップ収容区域にバックボンディング接続することによって行われる、請求項1に記載の方法。
  44. 前記電気接続を形成する段階はワイヤボンディング技法を用いて行われる、請求項1に記載の方法。
  45. 前記電気接続を形成する段階は、前記チップ上の前記端子を、前記チップ区域へと延びる前記電気リード部の端部に接続することによって行われる、請求項1に記載の方法。
  46. 前記超音波ボンディング接続のワイヤはアルミニウムのワイヤを含む、請求項1に記載の方法。
  47. 前記封止剤材料は樹脂である、請求項1に記載の方法。
  48. 前記バックパターン形成はエッチングによって行われる、請求項1に記載の方法。
  49. 前記個片切断する段階は、前記封止剤をスライスすることによって行われる、請求項1に記載の方法。


JP2004510023A 2002-04-29 2003-04-28 部分的にパターン形成したリードフレームならびに半導体パッケージングにおけるその製造および使用の方法 Pending JP2005531137A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US10/134,882 US6812552B2 (en) 2002-04-29 2002-04-29 Partially patterned lead frames and methods of making and using the same in semiconductor packaging
US10/342,732 US6777265B2 (en) 2002-04-29 2003-01-15 Partially patterned lead frames and methods of making and using the same in semiconductor packaging
PCT/US2003/013046 WO2003103038A1 (en) 2002-04-29 2003-04-28 Partially patterned lead frames and methods of making and using the same in semiconductor packaging

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2008027536A Division JP2008160148A (ja) 2002-04-29 2008-02-07 電子パッケージの形成方法

Publications (1)

Publication Number Publication Date
JP2005531137A true JP2005531137A (ja) 2005-10-13

Family

ID=29714650

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004510023A Pending JP2005531137A (ja) 2002-04-29 2003-04-28 部分的にパターン形成したリードフレームならびに半導体パッケージングにおけるその製造および使用の方法

Country Status (7)

Country Link
EP (1) EP1500130A1 (ja)
JP (1) JP2005531137A (ja)
KR (1) KR100789348B1 (ja)
CN (1) CN100380614C (ja)
AU (1) AU2003239183A1 (ja)
TW (1) TWI239054B (ja)
WO (1) WO2003103038A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009131144A (ja) * 2007-11-21 2009-06-11 Gem Services Inc 双方向逆阻止バッテリスイッチ
JP2011096892A (ja) * 2009-10-30 2011-05-12 Mitsui High Tec Inc 半導体装置の製造方法
KR101411894B1 (ko) 2012-10-23 2014-06-25 주식회사 엠디티 전기 소자-패키지 유닛 제조 방법 및 그 방법에 사용되는 패키지 세트 조립체

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6812552B2 (en) 2002-04-29 2004-11-02 Advanced Interconnect Technologies Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
US8236612B2 (en) 2002-04-29 2012-08-07 Unisem (Mauritius) Holdings Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
US6777265B2 (en) * 2002-04-29 2004-08-17 Advanced Interconnect Technologies Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
US7799611B2 (en) 2002-04-29 2010-09-21 Unisem (Mauritius) Holdings Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
US20040058478A1 (en) 2002-09-25 2004-03-25 Shafidul Islam Taped lead frames and methods of making and using the same in semiconductor packaging
JP4522167B2 (ja) * 2004-06-30 2010-08-11 三洋電機株式会社 半導体装置およびその製造方法
CN101601133B (zh) 2006-10-27 2011-08-10 宇芯(毛里求斯)控股有限公司 部分图案化的引线框以及在半导体封装中制造和使用其的方法
JP5224845B2 (ja) * 2008-02-18 2013-07-03 新光電気工業株式会社 半導体装置の製造方法及び半導体装置
US10199311B2 (en) 2009-01-29 2019-02-05 Semiconductor Components Industries, Llc Leadless semiconductor packages, leadframes therefor, and methods of making
US10163766B2 (en) 2016-11-21 2018-12-25 Semiconductor Components Industries, Llc Methods of forming leadless semiconductor packages with plated leadframes and wettable flanks
US8071427B2 (en) * 2009-01-29 2011-12-06 Semiconductor Components Industries, Llc Method for manufacturing a semiconductor component and structure therefor
US9899349B2 (en) 2009-01-29 2018-02-20 Semiconductor Components Industries, Llc Semiconductor packages and related methods
CN102386107B (zh) * 2010-09-01 2015-04-01 群成科技股份有限公司 四边扁平无接脚封装方法
DE102011004544B4 (de) * 2011-02-22 2013-06-13 Semikron Elektronik Gmbh & Co. Kg Schaltungsanordnung
KR101234141B1 (ko) * 2011-03-23 2013-02-22 엘지이노텍 주식회사 리드프레임 및 이를 이용한 반도체패키지, 이들의 제조방법
US9287191B2 (en) * 2011-10-12 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device package and method
US8866274B2 (en) * 2012-03-27 2014-10-21 Infineon Technologies Ag Semiconductor packages and methods of formation thereof
JP5990438B2 (ja) * 2012-09-13 2016-09-14 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN103745957A (zh) * 2013-11-06 2014-04-23 华天科技(西安)有限公司 一种增强散热功能的aaqfn封装件及其制作工艺
US9287238B2 (en) * 2013-12-02 2016-03-15 Infineon Technologies Ag Leadless semiconductor package with optical inspection feature
US9449876B2 (en) * 2014-01-17 2016-09-20 Infineon Technologies Ag Singulation of semiconductor dies with contact metallization by electrical discharge machining
US9401287B2 (en) * 2014-02-07 2016-07-26 Altera Corporation Methods for packaging integrated circuits
US9252063B2 (en) * 2014-07-07 2016-02-02 Infineon Technologies Ag Extended contact area for leadframe strip testing
US9219025B1 (en) * 2014-08-15 2015-12-22 Infineon Technologies Ag Molded flip-clip semiconductor package
CN105118787A (zh) * 2015-04-22 2015-12-02 丽智电子(昆山)有限公司 一种采用激光烧铜的产品加工工艺
CN109586680B (zh) * 2017-09-29 2021-09-03 安华高科技股份有限公司 用于声谐振器结构的经锚定聚合物封装
CN109900634B (zh) * 2019-02-26 2021-07-30 四川立泰电子有限公司 一种引线键合工艺可靠性监测方法
CN114782430B (zh) * 2022-06-20 2022-08-23 新恒汇电子股份有限公司 基于蚀刻金属引线框架的计数系统及其计数方法
CN115132692B (zh) * 2022-08-31 2023-01-17 宁波德洲精密电子有限公司 一种引线框架及其生产装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5656550A (en) * 1994-08-24 1997-08-12 Fujitsu Limited Method of producing a semicondutor device having a lead portion with outer connecting terminal
US5847458A (en) * 1996-05-21 1998-12-08 Shinko Electric Industries Co., Ltd. Semiconductor package and device having heads coupled with insulating material
JPH11195742A (ja) * 1998-01-05 1999-07-21 Matsushita Electron Corp 半導体装置及びその製造方法とそれに用いるリードフレーム
JP3436159B2 (ja) * 1998-11-11 2003-08-11 松下電器産業株式会社 樹脂封止型半導体装置の製造方法
US6238952B1 (en) * 2000-02-29 2001-05-29 Advanced Semiconductor Engineering, Inc. Low-pin-count chip package and manufacturing method thereof

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009131144A (ja) * 2007-11-21 2009-06-11 Gem Services Inc 双方向逆阻止バッテリスイッチ
JP2011096892A (ja) * 2009-10-30 2011-05-12 Mitsui High Tec Inc 半導体装置の製造方法
KR101411894B1 (ko) 2012-10-23 2014-06-25 주식회사 엠디티 전기 소자-패키지 유닛 제조 방법 및 그 방법에 사용되는 패키지 세트 조립체

Also Published As

Publication number Publication date
KR20050007350A (ko) 2005-01-17
TW200405480A (en) 2004-04-01
TWI239054B (en) 2005-09-01
CN100380614C (zh) 2008-04-09
EP1500130A1 (en) 2005-01-26
WO2003103038A1 (en) 2003-12-11
KR100789348B1 (ko) 2007-12-28
AU2003239183A1 (en) 2003-12-19
CN1650410A (zh) 2005-08-03

Similar Documents

Publication Publication Date Title
US6777265B2 (en) Partially patterned lead frames and methods of making and using the same in semiconductor packaging
JP2008160148A (ja) 電子パッケージの形成方法
JP2005531137A (ja) 部分的にパターン形成したリードフレームならびに半導体パッケージングにおけるその製造および使用の方法
US7799611B2 (en) Partially patterned lead frames and methods of making and using the same in semiconductor packaging
JP3420057B2 (ja) 樹脂封止型半導体装置
US6878570B2 (en) Thin stacked package and manufacturing method thereof
US7790500B2 (en) Partially patterned lead frames and methods of making and using the same in semiconductor packaging
US7205178B2 (en) Land grid array packaged device and method of forming same
JP5227501B2 (ja) スタックダイパッケージ及びそれを製造する方法
US20040058478A1 (en) Taped lead frames and methods of making and using the same in semiconductor packaging
WO2005067526A2 (en) Flipchip qfn package and method therefore
JP2003174131A (ja) 樹脂封止型半導体装置及びその製造方法
US10872845B2 (en) Process for manufacturing a flip chip semiconductor package and a corresponding flip chip package
WO1999049512A1 (fr) Dispositif a semi-conducteur et procede de fabrication associe
TWI283048B (en) New package system for discrete devices
US20240203834A1 (en) Method of producing electronic components, corresponding electronic component
JP2005311099A (ja) 半導体装置及びその製造方法
JP4206410B2 (ja) 半導体装置の製造方法
KR100357876B1 (ko) 반도체패키지 및 그 제조 방법
JPS58143539A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070723

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070807

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20071107

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20071114

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20071207

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20071214

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20080107

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20080115

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080207

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090602

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20091104