JP5227501B2 - スタックダイパッケージ及びそれを製造する方法 - Google Patents

スタックダイパッケージ及びそれを製造する方法 Download PDF

Info

Publication number
JP5227501B2
JP5227501B2 JP2006232999A JP2006232999A JP5227501B2 JP 5227501 B2 JP5227501 B2 JP 5227501B2 JP 2006232999 A JP2006232999 A JP 2006232999A JP 2006232999 A JP2006232999 A JP 2006232999A JP 5227501 B2 JP5227501 B2 JP 5227501B2
Authority
JP
Japan
Prior art keywords
flip chip
die
base carrier
chip die
insulated
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006232999A
Other languages
English (en)
Other versions
JP2007088453A (ja
Inventor
ユー ロー ワイ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NXP USA Inc
Original Assignee
NXP USA Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NXP USA Inc filed Critical NXP USA Inc
Publication of JP2007088453A publication Critical patent/JP2007088453A/ja
Application granted granted Critical
Publication of JP5227501B2 publication Critical patent/JP5227501B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/811—Multiple chips on leadframes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/40—Leadframes
    • H10W70/411—Chip-supporting parts, e.g. die pads
    • H10W70/415—Leadframe inner leads serving as die pads
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/40—Leadframes
    • H10W70/464—Additional interconnections in combination with leadframes
    • H10W70/465—Bumps or wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/01—Manufacture or treatment
    • H10W74/019—Manufacture or treatment using temporary auxiliary substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H10W74/111—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H10W74/111—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed
    • H10W74/114—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed by a substrate and the encapsulations
    • H10W74/117—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed by a substrate and the encapsulations the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/01—Manufacture or treatment
    • H10W72/0198—Manufacture or treatment batch processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/075—Connecting or disconnecting of bond wires
    • H10W72/07541—Controlling the environment, e.g. atmosphere composition or temperature
    • H10W72/07554—Controlling the environment, e.g. atmosphere composition or temperature changes in dispositions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/521—Structures or relative sizes of bond wires
    • H10W72/522—Multilayered bond wires, e.g. having a coating concentric around a core
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/531—Shapes of wire connectors
    • H10W72/536—Shapes of wire connectors the connected ends being ball-shaped
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/531—Shapes of wire connectors
    • H10W72/5363—Shapes of wire connectors the connected ends being wedge-shaped
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/541—Dispositions of bond wires
    • H10W72/5445—Dispositions of bond wires being orthogonal to a side surface of the chip, e.g. parallel arrangements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/541—Dispositions of bond wires
    • H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/551—Materials of bond wires
    • H10W72/552—Materials of bond wires comprising metals or metalloids, e.g. silver
    • H10W72/5522—Materials of bond wires comprising metals or metalloids, e.g. silver comprising gold [Au]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/551—Materials of bond wires
    • H10W72/552—Materials of bond wires comprising metals or metalloids, e.g. silver
    • H10W72/5525—Materials of bond wires comprising metals or metalloids, e.g. silver comprising copper [Cu]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/551—Materials of bond wires
    • H10W72/553—Materials of bond wires not comprising solid metals or solid metalloids, e.g. polymers, ceramics or liquids
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/551—Materials of bond wires
    • H10W72/555—Materials of bond wires of outermost layers of multilayered bond wires, e.g. material of a coating
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/59—Bond pads specially adapted therefor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/851—Dispositions of multiple connectors or interconnections
    • H10W72/874—On different surfaces
    • H10W72/884—Die-attach connectors and bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/20—Configurations of stacked chips
    • H10W90/271—Configurations of stacked chips the chips having passive surfaces facing each other, i.e. in a back-to-back arrangement
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
    • H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
    • H10W90/726—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked lead frame, conducting package substrate or heat sink
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
    • H10W90/732—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between stacked chips
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink

Landscapes

  • Wire Bonding (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Description

本発明は集積回路（ＩＣ）のパッケージングに関する。より詳細には、本発明はスタックダイパッケージを製造する方法に関する。
スタックダイパッケージは２つ以上のダイを１つのパッケージの内部に積層（スタック）することを特徴とする。２つ以上のダイを１つのパッケージの内部に積層することによって、パッケージが必要とする実装面積を増やすことなく、パッケージの機能集積度を高めることができる。現時点では、スタックダイパッケージのダイは通常、ワイヤボンディングダイのみか、又はワイヤボンディングダイ及びフリップチップダイの組み合わせのいずれかである。例えば、特許文献１では、半導体デバイスのパッケージ密度を高めるためにフリップチップ及びワイヤボンドアセンブリ技術を用いるマルチチップデバイスと、そのデバイスの製造方法とが開示されている。積層フリップチップパッケージを製造するほとんどの公知の方法は複雑であり、かつ、コストが高い。既存の方法の別の欠点は、ダイを積層する順番に柔軟性の無いことである。例えば、或る方法では、異なるサイズのチップは、下部の最大チップから上部の最小チップへと積層する必要がある。
しかしながら、フリップチップ配線を使用することにより利点が得られるので、半導体デバイス製造業者は現在、複数のフリップチップダイを１つのパッケージに積層する方法を開発している。
米国特許出願公開第２００２／００４５２９０号明細書
フリップチップダイのみを用いて形成される積層パッケージを製造する、簡単であり、かつ、高価でない方法を提供する。
本発明はスタックダイパッケージを製造する方法を提供する。この方法は、第１フリップチップダイをベースキャリアの上に載置する工程と、第１フリップチップダイをベースキャリアに電気的に接続する工程と、裏面同士が対向するように第２フリップチップダイを第１フリップチップダイに取着する工程と、複数の絶縁ワイヤにより第２フリップチップダイをベースキャリアに電気的に接続する工程と、からなる。
また、本発明はスタックダイパッケージを製造する別の方法を提供する。この方法は、第１フリップチップダイをベースキャリアの上に載置する工程と、第１フリップチップダイをベースキャリアに電気的に接続する工程と、エリアアレイ状のボンディングパッドを有する第２フリップチップダイを裏面同士が対向するように第１フリップチップダイに取着する工程と、複数の絶縁ワイヤにより第２フリップチップダイをベースキャリアに電気的に接続する工程と、からなる。
また、本発明は複数のスタックダイパッケージを製造するさらに別の方法を提供する。この方法は、複数の第１フリップチップダイをベースキャリアの上に載置する工程と、該複数の第１フリップチップダイをベースキャリアに電気的に接続する工程と、裏面同士が対向するように複数の第２フリップチップダイを該複数の第１フリップチップダイのうちの該当する第１フリップチップダイに取着することにより複数のダイスタックを形成する工程と、複数の絶縁ワイヤにより該複数の第２フリップチップダイをベースキャリアに電気的に接続する工程と、成形処理を施して第１及び第２フリップチップダイと、絶縁ワイヤと、ベースキャリアの少なくとも一部分とを封止する工程と、からなる。
図１，２，５は、本発明の或る実施形態による、複数のスタックダイパッケージ１０を製造する方法を示す拡大断面図である。ここで図１を参照する。図１にはベースキャリア１２を示す。ベースキャリア１２の上には複数のダイスタック１４が形成されている。各ダイスタック１４は第１フリップチップダイ１６と、第２フリップチップダイ１８とを含む。第１フリップチップダイ１６はベースキャリア１２の上に載置され、かつ、ベースキャリア１２に電気的に接続されている。第２フリップチップダイ１８は、裏面同士が対向するように第１フリップチップダイ１６に取着されている。第２フリップチップダイ１８は、複数の絶縁ワイヤ２０によりベースキャリア１２に電気的に接続されている。第２フリップチップダイ１８は、さらに別のＩＯ機能及びアプリケーションをパッケージ全体に提供する。
この特定の例では、ベースキャリア１２は、例えばモールデッドアレイプロセス（一括封止プロセス）−ボールグリッドアレイ（ＭＡＰ−ＢＧＡ；Ｍｏｌｄｅｄ Ａｒｒａｙ Ｐｒｏｃｅｓｓ−Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）基板又はシングルストリップボールグリッドアレイ（ＰＢＧＡ；Ｓｉｎｇｌｅ Ｓｔｒｉｐ Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）などの基板である。しかしながら、本発明におけるベースキャリア１２は基板に限定されないことが、当業者には理解されるであろう。ベースキャリア１２は、例えば、リードフレームであってよい（以下に記載する図６〜８のベースキャリア１５２を参照）。
図１に示すように、第１フリップチップダイ１６は、複数のフリップチップ配線２２を通してベースキャリア１２に電気的に接続されている。フリップチップ配線２２は、当該技術分野で公知のように、ベースキャリア１２上の複数の該当するボンディングパッドに対向する第１フリップチップダイ１６の一方の側（前側）に複数のフリップチップバンプを配置し、そのフリップチップバンプに熱又は振動を与え、第１フリップチップダイ１６上のフリップチップバンプをベースキャリア１２上のボンディングパッドに電気的に接続することにより形成される。第１フリップチップダイ１６をベースキャリア１２に電気的に接続した後、好適には、リフロー処理が施される。
第２フリップチップダイ１８は、当業者には公知のように、テープ又はエポキシなどの接着剤２４により、第１フリップチップダイ１６のうちの該当するダイに取着されている。この特定の例では、第１、第２フリップチップダイ１６，１８は、ほぼ同じ長さと、ほぼ同じ幅とを有する。しかしながら、本発明はこのようなダイ積層の順に限定されないことが理解される。即ち、別の実施形態では、第２フリップチップダイ１８を第１フリップチップダイ１６よりもかなり大きくする、又はかなり小さくすることができる（以下の図３，４を参照）。本発明はスタックダイパッケージの設計に柔軟性を与えることができ、パッケージは種々の積層の順に対応することができる。通常の第１、第２フリップチップダイのサイズは、４ｍｍ×４ｍｍ〜１２ｍｍ×１２ｍｍの範囲とすることができる。しかしながら、上部、下部のフリップチップダイ１８，１６は、フリップチップＱＦＮダイの場合に最小で１ｍｍ２の大きさとすることができ、プロセッサチップダイの場合に最大２０ｍｍ２の大きさとすることができる。また、第１、第２フリップチップダイ１６，１８が同じ厚さを有する場合があるが、それは必須でない。必要な最終パッケージ外形厚さに応じて、第１、第２フリップチップダイ１６，１８は、約０．０５ｍｍ（約２ミル）（裏面研磨）〜約０．７６ｍｍ（約３０ミル）（ウェハの全厚）の範囲の厚さを有してよい。第１、第２フリップチップダイ１６，１８は、プロセッサチップ、特定用途向け集積回路（ＡＳＩＣ）など、当業者に公知の種類であるので、これらの構成要素についてのさらなる記述は本発明を完全に理解するためには必要ではない。
絶縁ワイヤ２０は電気絶縁材料によってコーティングされた導電体の心材を含む。この導電体の心材は好適には金又は銅を含有し、電気絶縁材料は、好適には約０．５μｍ〜約２．０μｍの厚さを有する有機絶縁コーティングである。図１から分かるように、複数のワイヤ２０は互いに交差（クロスオーバー）し得る。しかしながら、これらのワイヤ２０には絶縁処理が施されているので、これらのワイヤ２０は短絡することなく互いに交差することができる。したがって、各々の第２フリップチップダイ１８の表面全体を使用して、例えば、エリアアレイワイヤボンディングによって配線を形成することが可能である。
次に図２を参照する。図２には、図１の複数のダイスタック１４のうちの１つの拡大平面図を示す。図２から分かるように、第２フリップチップダイ１８は、第２フリップチップダイ１８の周辺に沿って配置されている複数のダイボンディングパッド３０を含む。しかしながら、本発明は第２フリップチップダイ１８上のダイボンディングパッド３０の配置に限定されないことが理解される。別の実施形態では、ダイボンディングパッド３０はエリアアレイ状に配置されてよい。複数の絶縁ワイヤ２０の第１端は、第２フリップチップダイ１８のダイボンディングパッド３０の上に形成される複数のバンプに接続され、複数の絶縁ワイヤ２０の第２端３２は、ベースキャリア１２上の該当する配線又はボンディングパッド３４に接続されている。別の実施形態では、複数の絶縁ワイヤ２０の第１端は、第２フリップチップダイ１８のダイボンディングパッド３０に直接接続されるので、第２フリップチップダイ１８がバンプを有する必要はない。バンプを持たないフリップチップダイを使用することにより製造コストを下げることができる。
図３，４は、図２のダイスタック１４とは異なる積層の順を有するダイスタック４０，６０の拡大平面図である。
ここで図３を参照する。ダイスタック４０では、大きい方の第１フリップチップダイ４４の上方に小さい方の第２フリップチップダイ４２が積層されている。第１フリップチップダイ４４は、破線で示す複数のフリップチップ配線４８を通してベースキャリア４６に電気的に接続されており、第２フリップチップダイ４２は、複数の絶縁ワイヤ５０を通してベースキャリア４６に電気的に接続されている。絶縁ワイヤ５０の第１端は、第２フリップチップダイ４２の該当するダイボンディングパッドの上の該当するバンプ５２に接続され、絶縁ワイヤ５０の第２端は、ベースキャリア４６上の該当する配線又はボンディングパッド５４に接続されている。
次に図４を参照する。ダイスタック６０では、小さい方の第１フリップチップダイ６４の上方に大きい方の第２フリップチップダイ６２が積層されている。第１フリップチップダイ６４は、複数のフリップチップ配線６８（破線で示す）を通してベースキャリア６６に電気的に接続されており、第２フリップチップダイ６２は、複数の絶縁ワイヤ７０を通してベースキャリア６６に電気的に接続されている。絶縁ワイヤ７０の第１端は、第２フリップチップダイ６２の該当するダイボンディングパッドの上の該当するバンプ７２に接続され、絶縁ワイヤ７０の第２端は、ベースキャリア６６上の該当する配線又はボンディングパッド７４に接続されている。
次に図５を参照する。図５には、図１のスタックダイパッケージ１０を示す。スタックダイパッケージ１０に対し成形処理を行なうことにより、半導体パッケージングにおいて一般に用いられるエポキシ成形化合物などの成形化合物３６を用いて、第１、第２フリップチップダイ１６，１８と、絶縁ワイヤ２０と、ベースキャリア１２の少なくとも一部分とを封止する。複数の半田ボール３８は、半田ペーストスクリーン印刷法を用いて、フラックスを用いて、又は当該技術分野で公知の他の取着法を用いて、ベースキャリア１２に取着されてよい。複数のダイスタック１４のうちの隣接するダイスタックは、例えばソーイングによる個片化（シンギュレーション）などの個片化操作を行なうことにより、垂直線Ａ−Ａ，Ｂ−Ｂ，Ｃ−Ｃに沿って分離され、個々のスタックダイパッケージ１０を形成する。この特定の例では、個片化操作は、半田ボール３８をベースキャリア１２に取着した後に行なわれる。しかしながら、半田ボール３８をベースキャリア１２に取着する前にも個片化が行なわれ得ることが、当業者には理解されるであろう。
図６は、上述の手順に従って製造されるスタックダイパッケージ３９の拡大断面図である。スタックダイパッケージ３９は、第１、第２フリップチップダイ１６，１８を含む。第１、第２フリップチップダイ１６，１８は裏面同士が対向するように積層され、かつ、接着剤２４により互いに対して取着されている。第１フリップチップダイ１６は、フリップチップ配線（例えば半田バンプ）２２によって基板１２に電気的に接続されている。第２フリップチップダイ１８は、絶縁ワイヤ２０によって基板１２に電気的に接続されている。絶縁ワイヤ２０の一端は、第２フリップチップダイ１８の表面に形成される半田バンプ２３に接続されるか、又は半田バンプを用いずにフリップチップパッドに直接接続されている。第１、第２フリップチップダイ１６，１８と、絶縁ワイヤ２０と、基板１２の上面とは成形化合物３６によって覆われる。半田ボール３８を基板１２の底面に取着して、スタックダイパッケージ３９を他の電気部品に接続することを可能とする。
図７〜９は、本発明の別の実施形態に従って複数のスタックダイパッケージを製造する方法を示す拡大断面図である。
ここで図７を参照する。図７にはベースキャリア８０を示す。ベースキャリア８０の上には複数のダイスタック８２が形成されている。各ダイスタック８２は第１フリップチップダイ８４と、第２フリップチップダイ８６とを含む。第１フリップチップダイ８４はベースキャリア８０の上に載置され、かつ、ベースキャリア８０に電気的に接続されている。第２フリップチップダイ８６は、裏面同士が対向するように第１フリップチップダイ８４に取着されている。第２フリップチップダイ８６は、複数の絶縁ワイヤ８８によりベースキャリア８０に電気的に接続されている。
この特定の例では、ベースキャリア８０は、例えば、クワッドフラットノーリード（ＱＦＮ；Ｑｕａｄ Ｆｌａｔ Ｎｏ−Ｌｅａｄ）リードフレームなどのリードフレームである。リードフレーム８０はアレイ型リードフレームとして設けられる。例えば、成形マスキングテープなどのテープ９０をベースキャリア８０の一方の側に取着する。第１フリップチップダイ８４は、複数のフリップチップ配線９２を通してベースキャリア８０に電気的に接続されている。フリップチップ配線９２は、ベースキャリア８０上の複数のリード（図示せず）に対向する第１フリップチップダイ８４上に複数のフリップチップバンプ（図示せず）を載置し、フリップチップバンプに熱を与え、第１フリップチップダイ８４とベースキャリア８０との間にフリップチップ配線９２を形成することにより形成される。
第２フリップチップダイ８６は、当業者には公知のように、テープ又はエポキシなどの接着剤９４により、第１フリップチップダイ８４のうちの該当するフリップチップダイに取着されている。この特定の例では、第１、第２フリップチップダイ８４，８６は、ほぼ同じ長さと、ほぼ同じ幅とを有するが、本発明はこのようなダイ積層の順に限定されないことが理解される。既述のように、第２フリップチップダイ８６を第１フリップチップダイ８４よりもかなり大きくする、又はかなり小さくすることができる。通常の第１、第２フリップチップダイのサイズは１ｍｍ×１ｍｍ〜２０ｍｍ×２０ｍｍの範囲とすることができる。また、第１、第２フリップチップダイ８４，８６は同じ厚さを有する場合があるが、それは必須ではない。必要な最終パッケージ外形厚さに応じて、第１、第２フリップチップダイ８４，８６は約０．０５ｍｍ（約２ミル）〜約０．７６ｍｍ（約３０ミル）の範囲の厚さを有してよい。第１、第２フリップチップダイ８４，８６の各々は当業者に公知の種類であるので、これらの構成要素についてのさらなる記述は本発明を完全に理解するためには必要ではない。
この特定の例では、絶縁ワイヤ８８の第１端は、第２フリップチップダイ８６の該当するダイボンディングパッド（図示せず）の上の該当するバンプ９６に接続され、絶縁ワイヤ８８の第２端はベースキャリア８０に接続されている。先述のように、別の実施形態では、絶縁ワイヤ８８の第１端は第２フリップチップダイ８６の該当するダイボンディングパッドに直接接続されている。各第２フリップチップダイ８６のダイボンディングパッドは、エリアアレイ状に配置されてもよく、第２フリップチップダイ８６の周辺に沿って配置されてもよい。図７に示すように、ワイヤ８８のうちの１つ以上は別のワイヤと交差する。しかしながら、先述のように、ワイヤ８８には絶縁処理が施されているので、これらのワイヤ８８が交差することによってワイヤに短絡を生じることはない。絶縁ワイヤ８８は電気絶縁材料によってコーティングされた導電体の心材を含む。上述のように、導電体の心材は好適には金又は銅を含有し、電気絶縁材料は、好適には約０．５μｍ〜約２．０μｍの厚さを有する有機絶縁コーティングである。
次に図８を参照する。図８には、半導体パッケージングにおいて一般に用いられるエポキシ成形化合物などの成形化合物９８により封止されている、図７のダイスタック８２を示す。より詳細には、成形処理を行なうことにより、第１、第２フリップチップダイ８４，８６と、絶縁ワイヤ８８と、ベースキャリア８０の少なくとも一部分とを成形化合物９８を用いて封止する。
次に図９を参照する。図９には、図７の封止済みダイスタック８２から剥離されるテープ９０を示す。次に、複数のダイスタック８２のうちの隣接するダイスタックは、例えばソーイングによる個片化などの個片化操作を行なうことにより、垂直線Ｄ−Ｄ，Ｅ−Ｅ，Ｆ−Ｆに沿って分離され、個々のスタックダイパッケージが形成される。この特定の例では、個片化操作は、テープ９０をベースキャリア８０から剥離した後に行なわれる。しかしながら、テープ９０をベースキャリア８０から剥離する前にも個片化が行なわれ得ることが、当業者には理解されるであろう。
図１０には、図７〜９に関する上述のプロセスに従って製造されるＱＦＮ型の積層フリップチップダイパッケージ１００を示す。なお、ベースキャリア８０の部分はパッケージ１００の底部及び側部に沿って露出されている。
スタックダイパッケージを製造する方法について記載してきたが、さらに本発明にはスタックダイパッケージが含まれる。このスタックダイパッケージは、ベースキャリアと、ベースキャリア上に載置され、かつ、ベースキャリアに電気的に接続されている第１フリップチップダイと、裏面同士が対向するように第１フリップチップダイに取着し、かつ、複数の絶縁ワイヤによりベースキャリアに電気的に接続されている第２フリップチップダイと、からなる。これらの絶縁ワイヤのうちの１つ以上は別の絶縁ワイヤと交差してよい。
絶縁ワイヤの第１端は第２フリップチップダイの該当するダイボンディングパッドの上の該当するバンプに接続され、絶縁ワイヤの第２端はベースキャリアに接続されてよい。別の実施形態では、絶縁ワイヤの第１端は第２フリップチップダイの該当するダイボンディングパッドに接続されてよい。第２フリップチップダイのダイボンディングパッドは、第２フリップチップダイの周辺に沿って配置されてもよく、エリアアレイ状に配置されてもよい。
第１、第２フリップチップダイは、ほぼ同じ長さと、ほぼ同じ幅とを有してよい。別の実施形態では、第２フリップチップダイは第１フリップチップダイよりも大きくてよい。
ベースキャリアは基板であっても、リードフレームであってもよい。第１フリップチップダイは複数のフリップチップバンプによりベースキャリアに電気的に接続されてよい。第２フリップチップダイはテープ又はエポキシにより第１フリップチップダイに取着されてよい。
上述の記載から明らかであるように、本発明は、フリップチップダイを積層させる順の変更を可能とする積層フリップチップパッケージを製造する、簡単かつ安価な方法を提供する。本発明は現在の半導体組み立て装置を用いて可能である。したがって、追加の設備投資の必要はない。
本発明の或る実施形態による、基板上に複数のダイスタックの形成されている基板の拡大断面図。 図１のダイスタックのうちの１つの拡大平面図。 本発明の一実施形態によるダイスタックの拡大平面図。 本発明の別の実施形態によるダイスタックの拡大平面図。 本発明の或る実施形態による複数のスタックダイパッケージの拡大断面図。 図５の複数のスタックダイパッケージのうちの１つの拡大断面図。 本発明の別の実施形態による、複数のリードフレーム上に複数のダイスタックの形成されている複数のリードフレームの拡大断面図。 成形化合物によって封止されている図７の複数のダイスタックの拡大断面図。 個片化されて個々のスタックダイパッケージを形成する図８の封止済みダイスタックの拡大断面図。 図９の複数のスタックダイパッケージのうちの１つの拡大断面図。

Claims (12)

  1. スタックダイパッケージを製造する方法であって、
    第１フリップチップダイをベースキャリアの上に載置する工程と、
    第１フリップチップダイをベースキャリアに電気的に接続する工程と、
    裏面同士が対向するように第２フリップチップダイを第１フリップチップダイに取着する工程と、
    複数の絶縁ワイヤにより第２フリップチップダイをベースキャリアに電気的に接続する工程と、を備え、
    絶縁ワイヤの第１端は第２フリップチップダイの該当するダイボンディングパッドに接続され、絶縁ワイヤの第２端はベースキャリアに接続され、
    第２フリップチップダイのダイボンディングパッドは、第２フリップチップダイの周辺に沿って第２フリップチップダイの表面を跨いで対向し対をなすように配置されたダイボンディングパッドを含み、各対のダイボンディングパッドとベースキャリアとをそれぞれ接続する一対の絶縁ワイヤの各絶縁ワイヤは、前記複数の絶縁ワイヤにおける他の絶縁ワイヤと交差することなく、該ダイボンディングパッドの配置された側から第２フリップチップダイの表面を跨いで反対側でベースキャリアと接続される、方法。
  2. 絶縁ワイヤの第１端は第２フリップチップダイの該当するダイボンディングパッドの上の該当するバンプを介して該ダイボンディングパッドに接続される請求項１に記載の方法。
  3. 第１フリップチップダイ及び第２フリップチップダイは、同じ長さと、同じ幅とを有する請求項１又は２に記載の方法。
  4. 第２フリップチップダイは第１フリップチップダイよりも大きい請求項１又は２に記載の方法。
  5. 複数の絶縁ワイヤのうちの１つ以上の絶縁ワイヤは複数の絶縁ワイヤのうちの別の絶縁ワイヤと交差する請求項１〜４のいずれか一項に記載の方法。
  6. 成形処理を施して第１及び第２フリップチップダイと、絶縁ワイヤと、ベースキャリアのうちの少なくとも一部分とを封止する工程を含む請求項１〜５のいずれか一項に記載の方法。
  7. テープ及びエポキシのうちの一方により第２フリップチップダイは第１フリップチップダイに取着される請求項６に記載の方法。
  8. ベースキャリアは基板及びリードフレームのうちの一方である請求項７に記載の方法。
  9. 第１フリップチップダイは複数のフリップチップ配線によりベースキャリアに電気的に接続される請求項８に記載の方法。
  10. 複数のスタックダイパッケージを製造する方法であって、
    複数の第１フリップチップダイをベースキャリアの上に載置する工程と、
    該複数の第１フリップチップダイをベースキャリアに電気的に接続する工程と、
    裏面同士が対向するように複数の第２フリップチップダイを該複数の第１フリップチップダイのうちの該当する第１フリップチップダイに取着することにより複数のダイスタックを形成する工程と、
    複数の絶縁ワイヤにより該複数の第２フリップチップダイをベースキャリアに電気的に接続する工程と、
    成形処理を施して第１及び第２フリップチップダイと、絶縁ワイヤと、ベースキャリアの少なくとも一部分とを封止する工程と、を備え、
    絶縁ワイヤの第１端は第２フリップチップダイの該当するダイボンディングパッドに接続され、絶縁ワイヤの第２端はベースキャリアに接続され、
    複数の第２フリップチップダイの各々について、第２フリップチップダイのダイボンディングパッドは、第２フリップチップダイの周辺に沿って第２フリップチップダイの表面を跨いで対向し対をなすように配置されたダイボンディングパッドを含み、各対のダイボンディングパッドとベースキャリアとをそれぞれ接続する一対の絶縁ワイヤの各絶縁ワイヤは、前記複数の絶縁ワイヤにおける他の絶縁ワイヤと交差することなく、該ダイボンディングパッドの配置された側から第２フリップチップダイの表面を跨いで反対側でベースキャリアと接続される、方法。
  11. 個片化を行なって複数のダイスタックのうちの隣接するダイスタックを分離することにより複数のスタックダイパッケージを形成する工程を含む請求項１０に記載の方法。
  12. ベースキャリアと、
    ベースキャリアの上に載置されている第１フリップチップダイであって、ベースキャリアと電気的に接続されている第１フリップチップダイと、
    裏面同士が対向するように第１フリップチップダイに取着されている第２フリップチップダイであって、複数の絶縁ワイヤによりベースキャリアに電気的に接続されている第２フリップチップダイと、を備えるスタックダイパッケージにおいて、
    絶縁ワイヤの第１端は第２フリップチップダイの該当するダイボンディングパッドに接続され、絶縁ワイヤの第２端はベースキャリアに接続されており、
    第２フリップチップダイのダイボンディングパッドは、第２フリップチップダイの周辺に沿って第２フリップチップダイの表面を跨いで対向し対をなすように配置されたダイボンディングパッドを含み、各対のダイボンディングパッドとベースキャリアとをそれぞれ接続する一対の絶縁ワイヤの各絶縁ワイヤは、前記複数の絶縁ワイヤにおける他の絶縁ワイヤと交差することなく、該ダイボンディングパッドの配置された側から第２フリップチップダイの表面を跨いで反対側でベースキャリアと接続されている、スタックダイパッケージ。
JP2006232999A 2005-09-23 2006-08-30 スタックダイパッケージ及びそれを製造する方法 Expired - Fee Related JP5227501B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
MYPI20054509 2005-09-23
MYPI20054509 2005-09-23

Publications (2)

Publication Number Publication Date
JP2007088453A JP2007088453A (ja) 2007-04-05
JP5227501B2 true JP5227501B2 (ja) 2013-07-03

Family

ID=37954600

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006232999A Expired - Fee Related JP5227501B2 (ja) 2005-09-23 2006-08-30 スタックダイパッケージ及びそれを製造する方法

Country Status (5)

Country Link
US (1) US7378298B2 (ja)
JP (1) JP5227501B2 (ja)
KR (1) KR20070034438A (ja)
CN (1) CN1937194A (ja)
TW (1) TWI303873B (ja)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4303724B2 (ja) * 2005-02-23 2009-07-29 株式会社ノザワ 水酸化マグネシウム、その製造方法及びその水酸化マグネシウムからなる難燃剤並びにその水酸化マグネシウムを含む難燃性樹脂組成物
KR100690246B1 (ko) * 2006-01-10 2007-03-12 삼성전자주식회사 플립 칩 시스템 인 패키지 제조 방법
US7768123B2 (en) 2007-09-26 2010-08-03 Fairchild Semiconductor Corporation Stacked dual-die packages, methods of making, and systems incorporating said packages
US7821107B2 (en) * 2008-04-22 2010-10-26 Micron Technology, Inc. Die stacking with an annular via having a recessed socket
US7943489B2 (en) * 2008-09-25 2011-05-17 Texas Instruments Incorporated Bonded wafer assembly system and method
US7718471B1 (en) * 2008-11-12 2010-05-18 White Electronic Designs Corporation Method and apparatus for stacked die package with insulated wire bonds
US20100164083A1 (en) * 2008-12-29 2010-07-01 Numonyx B.V. Protective thin film coating in chip packaging
CN101924041B (zh) * 2009-06-16 2015-05-13 飞思卡尔半导体公司 用于装配可堆叠半导体封装的方法
US8647963B2 (en) * 2009-07-08 2014-02-11 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method of wafer level chip molded packaging
US8451014B2 (en) * 2009-09-09 2013-05-28 Advanced Micro Devices, Inc. Die stacking, testing and packaging for yield
KR101226270B1 (ko) * 2010-12-20 2013-01-25 에스케이하이닉스 주식회사 스택 패키지 및 스택 패키지의 칩 선택방법
CN107994004A (zh) 2011-07-22 2018-05-04 超大规模集成电路技术有限责任公司 堆叠式管芯半导体封装体
US9136213B2 (en) * 2012-08-02 2015-09-15 Infineon Technologies Ag Integrated system and method of making the integrated system
US8981541B2 (en) * 2013-07-10 2015-03-17 Freescale Semiconductor, Inc. Quad flat semiconductor device with additional contacts
US10099411B2 (en) 2015-05-22 2018-10-16 Infineon Technologies Ag Method and apparatus for simultaneously encapsulating semiconductor dies with layered lead frame strips
US10290590B2 (en) * 2016-11-29 2019-05-14 Taiwan Semiconductor Manufacturing Company Ltd. Stacked semiconductor device and method of manufacturing the same
JP7192688B2 (ja) * 2019-07-16 2022-12-20 Tdk株式会社 電子部品パッケージ
JP7372526B2 (ja) 2019-09-24 2023-11-01 日亜化学工業株式会社 発光装置の製造方法及び発光モジュールの製造方法
CN120659453A (zh) 2019-11-22 2025-09-16 日亚化学工业株式会社 发光模块

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62150836A (ja) * 1985-12-25 1987-07-04 Hitachi Ltd 半導体装置
JPH01215032A (ja) * 1988-02-24 1989-08-29 Hitachi Ltd 半導体装置及びその製造方法
JPH01243441A (ja) * 1988-03-25 1989-09-28 Hitachi Ltd 半導体装置及びその製造方法
JPH04151842A (ja) * 1990-10-15 1992-05-25 Mitsubishi Electric Corp 半導体装置
JPH069152U (ja) * 1992-07-02 1994-02-04 シャープ株式会社 半導体装置
US5696031A (en) * 1996-11-20 1997-12-09 Micron Technology, Inc. Device and method for stacking wire-bonded integrated circuit dice on flip-chip bonded integrated circuit dice
US7166495B2 (en) 1996-02-20 2007-01-23 Micron Technology, Inc. Method of fabricating a multi-die semiconductor package assembly
US5917242A (en) * 1996-05-20 1999-06-29 Micron Technology, Inc. Combination of semiconductor interconnect
JPH11163217A (ja) * 1997-09-08 1999-06-18 Shinko Electric Ind Co Ltd 半導体装置
JPH11219984A (ja) 1997-11-06 1999-08-10 Sharp Corp 半導体装置パッケージおよびその製造方法ならびにそのための回路基板
JP3481444B2 (ja) * 1998-01-14 2003-12-22 シャープ株式会社 半導体装置及びその製造方法
SG75873A1 (en) 1998-09-01 2000-10-24 Texas Instr Singapore Pte Ltd Stacked flip-chip integrated circuit assemblage
JP3512657B2 (ja) 1998-12-22 2004-03-31 シャープ株式会社 半導体装置
KR100533673B1 (ko) * 1999-09-03 2005-12-05 세이코 엡슨 가부시키가이샤 반도체 장치 및 그 제조 방법, 회로 기판 및 전자 기기
US6426559B1 (en) * 2000-06-29 2002-07-30 National Semiconductor Corporation Miniature 3D multi-chip module
US20020074637A1 (en) 2000-12-19 2002-06-20 Intel Corporation Stacked flip chip assemblies
JP2003110401A (ja) * 2001-09-27 2003-04-11 Mitsubishi Electric Corp 弾性表面波装置及びその製造方法
JP3584930B2 (ja) * 2002-02-19 2004-11-04 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
TWI290365B (en) 2002-10-15 2007-11-21 United Test Ct Inc Stacked flip-chip package
JP3819851B2 (ja) * 2003-01-29 2006-09-13 松下電器産業株式会社 半導体装置およびその製造方法
TWI225299B (en) 2003-05-02 2004-12-11 Advanced Semiconductor Eng Stacked flip chip package
TWI229434B (en) 2003-08-25 2005-03-11 Advanced Semiconductor Eng Flip chip stacked package
JP2006261575A (ja) * 2005-03-18 2006-09-28 Toshiba Corp Ｄｉｐ型半導体装置

Also Published As

Publication number Publication date
TWI303873B (en) 2008-12-01
TW200713563A (en) 2007-04-01
US7378298B2 (en) 2008-05-27
US20070099341A1 (en) 2007-05-03
CN1937194A (zh) 2007-03-28
KR20070034438A (ko) 2007-03-28
JP2007088453A (ja) 2007-04-05

Similar Documents

Publication Publication Date Title
JP5227501B2 (ja) スタックダイパッケージ及びそれを製造する方法
US6723585B1 (en) Leadless package
JP2582013B2 (ja) 樹脂封止型半導体装置及びその製造方法
US7432583B2 (en) Leadless leadframe package substitute and stack package
CN100499052C (zh) 平面栅格阵列封装器件及其制作方法
JP2005519471A (ja) 積層ダイ半導体装置
US20070176269A1 (en) Multi-chips module package and manufacturing method thereof
WO2003083956A2 (en) Enhanced thermal dissipation integrated circuit package and method of manufacturing enhanced thermal dissipation integrated circuit package
US8154110B2 (en) Double-faced electrode package and its manufacturing method
US7598599B2 (en) Semiconductor package system with substrate having different bondable heights at lead finger tips
US7135781B2 (en) Low profile, chip-scale package and method of fabrication
US6627990B1 (en) Thermally enhanced stacked die package
CN1975993A (zh) 用于制作具有暴露的热散布器的半导体封装的方法
US7952198B2 (en) BGA package with leads on chip
JP4635202B2 (ja) 両面電極パッケージの製造方法
US7579680B2 (en) Packaging system for semiconductor devices
JP3497775B2 (ja) 半導体装置
JPH07153904A (ja) 積層形半導体装置の製造方法及びそれによる半導体パッケージ
US8097952B2 (en) Electronic package structure having conductive strip and method
CN101290929B (zh) 堆栈式芯片封装结构
JP2000349228A (ja) 積層型半導体パッケージ
KR100891649B1 (ko) 반도체 패키지 제조방법
JP3842241B2 (ja) 半導体装置
JP3968321B2 (ja) 半導体装置およびその製造方法
KR100308393B1 (ko) 반도체패키지및그제조방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090624

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110715

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110726

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20111026

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20111031

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111128

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111220

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20120321

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20120326

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20120420

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20120425

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20120521

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20120524

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120620

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121016

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121219

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130219

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130318

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160322

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees