JPH01215032A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH01215032A
JPH01215032A JP63039366A JP3936688A JPH01215032A JP H01215032 A JPH01215032 A JP H01215032A JP 63039366 A JP63039366 A JP 63039366A JP 3936688 A JP3936688 A JP 3936688A JP H01215032 A JPH01215032 A JP H01215032A
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JP
Japan
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chip
wire
bonding
leads
lead
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JP63039366A
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English (en)
Inventor
Michio Tanimoto
道夫 谷本
Masakazu Ozawa
小沢　正和
Michio Okamoto
道夫 岡本
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
〔産業上の利用分野］ 本発明は、半導体装置、得にボンディングワイヤを使用
する半導体装置に適用して有効な技術に関するものであ
る。 〔従来の技術〕 ＤＩＬＰ、’ＬＣＣ等の樹脂封止型半導体装置は。 半導体チップの外側端子（ボンディングパッド）とイン
ナーリードとをワイヤで接続している。ワイヤは、ポー
ルボンディング法或は超音波ボンディング法で形成され
る。前記半導体チップ、インナーリード及びワイヤは、
樹脂封止部材（レジン）しん千々に　Ｇヨ で封止され
【いる。 なお、樹脂封止型半導体装置については、例えば、日経
マグロウヒル社、別冊［マイクロデバイセズＪＮａ２．
１９８４年６月１１日発行、９８２〜９９２に記載され
ている。 〔発明が解決しようとする昧題〕 しかしながら、本発明者は、前述の樹脂封止型半導体装
置について検討した結果、次の問題点が生じることを見
出した。 前述の樹脂封止型半導体装置は、半導体チップの外部端
子が配置される近傍に、その外部端子の機能に対応する
インナーリードが配置されている。 例えば、半導体チップの基準電圧（接地電位）用外部端
子の近傍には、同一機能である基準電圧用リードが配置
されている。このように構成される樹脂封止型半導体装
置は、一つのリードの配置位置（機能）が変更された場
合に、簡単にプリント配線板へ実装することができない
。つまり、ＩＪ　−ドの配置位置の変更は、それに対応
する半導体チップの外部端子の位置の変更、それに接続
される配線、入力段回路及び出力段回路のレイアウトの
変更を必要とする。このリードの配置位置の変更は、多
種少量化が進むＫつれて頻度が高（なっている。このた
め、樹脂封止型半導体装置のリードの機能を必要に応じ
て簡単に変更することができないという問題が生じる。 マタ、マイクロコンピュータの半導体チップを有する樹
脂封止型半導体装置は、半導体チップの所定周辺部にタ
イミング信号発生回路が配置されている。タイミング信
号発生回路は、その専用外部端子の近傍に配置されてい
る。タイミング信号発生回路は、各回路のタイミング信
号を出力するように構成されている。 しかしながら、タイミング発生回路が最適な位置に配置
されていないので、タイミング信号発生回路と各回路と
を接続する各配線の長さが異なる。 このため、タイミング信号にずれが生じたり、タイミン
グ信号のずれを補正する回路が必要になるという問題が
生じる。 本発明の目的は、半導体チップの外部端子とリード又は
半導体チップ塔載用基板の配線とをワイヤで接続する半
導体装置において、前記リード又は配線の機能を必要に
応じて簡単に変更することが可能な技術を提供すること
にある。 本発明の他の目的は、半導体装置の半導体チップに形成
される回路を最適な位置に配置することが可能な技術を
提供することにある。 本発明の他の目的は、半導体装置の半導体チップの電源
配線に発生するノイズを低減することが可能な技術を提
供することにある。 本発明の他の目的は、前記夫々の目的を達成すると共に
１前記ワイヤ間の短絡、半導体チップとワイヤとの短絡
を防止することが可能な技術を提供することにある。 本発明の他の目的は、高速のシステム・クロックの使用
が可能なマイクロ・コンピュータ・システムを提供する
ことにある。 本発明の他の目的は、Ｉ１０セルを有効に活用できるゲ
ートアレーＩＣを提供することにある。 本発明の他の目的は、チップ内の電源ばらつきのないメ
モリＩＣを提供することにある。。 本発明の他の目的は、被覆ワイヤに適合したワイヤボン
ディング方法を提供することにある。 本発明の他の目的は、レジン・クラックの発生が少なく
、かつ、小型のレジン封止メモリＩＣデバイスを提供す
ることにある。 本発明の他の目的は、仕様変更に自由度のあるリードフ
レームを用いたレジン封止半導体デバイスの組立技術を
提供することにある。 本発明の他の目的は、設計自由度の大きいレジン封止マ
イクロ・コンピュータＩＣデバイスを提供することにあ
る。 本発明の他の目的は、高速動作が可能なマルチＣＰＵ・
マイクロコンピュータ・システムを提供可能なゲートア
レーＩＣ（マスタースライス方式）を提供することにあ
る。 〔課題を解決するための手段〕 本願において開示される発明のうち、代表的なものの概
要を説明すれば、下記のとおりである。 半導体装置の半導体チップの外部端子とリード又は半導
体チップ搭載用基板の配線とを、被覆ワイヤをその他の
被覆ワイヤと交差させて接続する。 また、半導体装置の半導体チップの所定外部端子を半導
体チップの中央部に構成し、この中央部に構成された外
部端子に被覆ワイヤを接続すると共に、被覆ワイヤの他
端をリード又は半導体チップ搭載用基板の配線に接続す
る。 〔作用〕 上記した手段によれば、前記半導体チップの外部端子の
配置を変更することなく、リード又は配線の機能を必要
に応じて簡単に変更できる。 また、半導体装置の半導体チップに形成される回路、例
えばタイミング発生回路を最適な位置に配置し、タイミ
ング発生回路と各回路とを接続する配線長を均一にする
ことができる。 〔実施例〕 以下、本発明の構成について、実施例とともに説明する
。 なお、全図において、同一の機能を有するものは同一の
符号を付け、その繰り返しの説明は省略する。 （１）発明の実施例１： 本発明の実施例Ｉである樹脂封止型半導体装置の概略構
成を第１図（断面図）で示し、樹脂封止型半導体装置の
要部な第２図（第１図の要部拡大断面図）で示す。 第１図に示すように、樹脂封止型半導体装置１は、半導
体チップ（たとえば、８ｉ、ｐａＡｓ）２とリード３の
インナーリード部３Ａとを被覆ワイヤ４で接続し、これ
らを樹脂封止部材５で封止している。 前記半導体チップ２は、第２図に示すようＫ、接続金属
膜（Ａ　ｕ　−Ｓ　ｉ共晶、又はＡｇペースト、又はポ
リイミド系シート状部材）６を介在させてタブ部３Ｃの
上部に塔載されている。半導体チップ２のパッジページ
嘗ン膜２Ｂの開口部から露出する外部端子（ボンディン
グパッド）２Ａには、被覆ワイヤ４の一端部が接続され
ている。被覆ワイヤ４の他端部は、前述のようにインナ
ーリード部３人に接続されている。前記外部端子２人は
、例えばアルミニウム膜或は所定の添加物が含有された
アルミニウム膜で形成する。前記アウターリード部３Ｂ
は、樹脂封止部材５から突出しており、プリント配線基
板に形成される配線（端子）に半田等で接続されるよう
に構成されている。 前記被覆ワイヤ４は、金属線４Ａの表面に絶縁体４Ｂを
被覆して構成されている。金属線４Ａは、例えば金（Ａ
ｕ）、銅（ｃｕ）、アルミニウム（Ａｌ）で形成する。 絶縁体４Ｂは、例えばウレｊン樹脂。 ポリイミド樹脂、金属酸化膜（ｃｕＯ，Ｃｕ２Ｏ。 ＡｌｔＯｎ）で形成する。 このように構成される樹脂封止型半導体装置１は、第３
図（要部斜視図）で示すようＫ、部分的に、半導体チッ
プ２の外部端子２人とインナーリード部３人とを、被覆
ワイヤ４をその他の被覆ワイヤ４と交差させて接続して
いる。基本的には、外部端子２人が配置される近傍に、
その機能に対応したインナーリード部３Ａを配置してい
る。この５ち、例えば、基準電圧（接地電位ＧＮＤ）用
リード３の配置位置（機能）と電源電圧（回路の動作電
位Ｖｃｃ）用リード３の配置位置（機能）とを変更する
場合に、前記被覆ワイヤ４を交差させて、基準電圧用外
部端子２Ａ、電源電圧用外部端子２人の夫々に接続して
いる。この被覆ワイヤ４の交差は、外部端子２人の配置
位置を変更せずに行われている。 このように構成される樹脂封止型半導体装置１は、半導
体チップ２の外部端子２人の配置を変更することなく、
リード３の配置（機能）を必要に応じて簡単に変更でき
る。つまり、リード３の配置の変更は、半導体チップ２
の外部端子２人の配置の変更や、外部端子２ＡＫ：接続
される配線（アルミニウム配線）、入力段回路又は出力
段回路のレイアウトを変更する必要がない。 被覆ワイヤ４をその他の被覆ワイヤ４と交差した場合、
表面に絶縁体４Ｂが設けられているので、両者間が短絡
することがない。また、被覆ワイヤ４は、表面に絶縁体
４Ｂが設けられているので、半導体チップ２やタブ部３
Ｃと短絡することがない。 また、樹脂封止型半導体装置１は、被覆ワイヤ４が他の
被覆ワイヤ４や半導体チップ２と短絡しないので、半導
体チップ２とインナーリード部３Ａとを充分に離隔する
ことができる。つまり、リード３のインナーリード部３
Ａの密度を低減することができるので、リード３の本数
を増加することができ、樹脂封止型半導体装置１の多ビ
ン化を図ることができる。 以上の実施例を更Ｋ、具体的なゲートアレーＩＣに適用
した場合を説明する。 図６は、ＣＭＯＳゲートアレーＩＣの部分模式平面図で
ある。同図において、３Ｃは銅合金よりなるグイボンデ
ィング用のタブでアウターリード２５Ａ−Ｅ及びインナ
ーリード２３Ａ〜Ｅとともに同一の鋼シートより打ぬき
又は化学エツチングによりリードフレームの１部として
バターニングされる。２は、タブ３Ｃ上にＡｇペースト
等のダイボンディング材による固着されたゲートアレー
・シリコン・チップで１０１１ｍ角程度で４Ｏ０μｍ厚
の正方形又は長方形の板状をしている。ここでを１図に
示さないが、リードの数は、２００〜３００本程度ある
のが普通である。５は、エポキシ系熱硬化性レジンによ
り、トランスファーモールドされたレジン・パッケージ
である。−２２Ａ〜Ｄは、内部配線用のＡｌと同一層で
つくられたＡｌボンディング・パッドであり、１００μ
ｍ角程度で各パッド間のピッチは、１５０μｍ程度であ
る。 ２４Ａ〜Ｄは、被覆ワイヤでいわゆるボール・ウェッヂ
・ボンディングされ【いる。すなわち、パッド１１１　
！−！、、ポールボンディングされ、インナーリード側
はキャピラリによって、ウエッヂ・ボンディングされる
。２６Ａ〜Ｄは、各バットに接続さセル領域、２８は配
線チャネル領域である。 なお、ゲートアレーの詳細、４！ＫＩ１０セル等に関し
ては、高橋らのＧＢ２，１０４，２８４Ａおよび用島の
特願昭５８−１３４３１６号等に記載され【おり、これ
を援用して記載の一部となす。 この例では、アウターリード２５Ａ−Ｄは、出力ピンで
あり、パッド２２Ｄは、他の出カパッド２２Ａ〜Ｃとと
もに、それぞれインナーリード２３Ａ〜Ｄに接続される
ように配列されているが、たまたま、Ｉ１０セル２６Ｄ
が入力セルに決定されたため、比較的遠い入力ピン２５
ＥＫワイヤポンデイングされることとなった。このよう
に多数の出カパッド列のまんなかに少数の入力バッドを
設ける必要が出てきた場合でも被覆ワイヤによって、ア
ウターリード位置及びインナーリード形状を変更するこ
となく、パッド−リード間の接続を行なうことができる
。 ｇｙＪ、　Ｍｃｇｒａｗ−Ｈｉｌｌ、　１９８６　；Ｊ
）、３２７〜３３１）に記載されており、これを援用し
て記述の一部となす。 （２）発明の実施例■： 本実施例■は、マイクロコンピュータ機能の半導体チッ
プを有する樹脂封止型半導体装置に本発明を適用した、
本発明の他の実施例である。 本発明の実施例■である樹脂封止型半導体装置の概略構
成を第４図（要部平面図）で示す。 第４図に示すように、本実施例の樹脂封止型半導体装置
１の半導体チップ２は、マイクロコン〈ユータ機能を有
している。半導体チップ２は、主に、レジスタ（Ｒ，Ｅ
ＧＩｆ９ＴＥＲ）１１　、インターラブド（ＩＮＴＥＲ
ＲＵＰＴ）１２　、マイクロコードＲＯＭ（μｍＲＯＭ
）１３　、タイマー及びシリアルコミニケージ嘗ンイン
ク、−フェイス（ＴＩＭＥＲ／８ＣＩ）１４　、タイマ
ー（ＴＩＭＥＲ）】５．ＲＡＭ（ＲＡＭ）１６．ＥＰＲ
ＯＭ（ＥＰＲＯＭ）１７、タイミング信号発生回路（０
８Ｃ）１Ｂで構成されている。 前記タイミング信号発生回路１８は、半導体チップ２の
実質的に中央部に配置され【いる。タイミング信号発生
回路１８は、半導体チップ２の外部の外部機器例えば水
晶発振器の信号によって駆動するように構成されている
。タイミング信号発生回路１８は、半導体チップ２の各
回路のタイミング信号を発生するように構成されている
。タイミング信号発生回路１８は、例えば、マイクロコ
ードＲＯＭＩ　３　、ＲＡＭＩ　６　、ＥＰＲＯＭＩ　
７の夫々のデコーダ回路やデータ出力回路のタイミング
信号を発生するように構成されている。 タイミング信号発生回路１８は、その近傍すなわち半導
体チップ２の中央部に設けられた外部端子２Ｃとリード
３のインナーリード部３Ａとを被覆ワイヤ４で接続する
ことで、外部機器と接続されている。この外部端子２Ｃ
とインナーリード部３人とを接続する被覆ワイヤ４は、
他の被覆ワイヤ４、外部端子２人又は他の回路と短絡す
ることがない。 このように、樹脂封止型半導体装置１において、タイミ
ング信号発生回路１８の外部端子２Ｃを半導体テップ２
の中央部に構成し、この中央部に構成された外部端子２
Ｃに被覆ワイヤ４を接続すると共に、被覆ワイヤ４の他
端をインナーリード部３Ａに接続することにより、タイ
ミング信号発生回路１８を最適な位置に配置し、タイミ
ング信号発生回路１８と各回路とを接続する各配線（例
えばアルミニウム配線）の長を均一にすることができる
。すなわち、各回路に入力するタイミング信号がずれた
り、又タイミング信号のずれを補正する回路が必要とな
らない。 また、本発明は、第４図の下側に示すように、外部端子
２人よりも半導体チップ２の内側の周辺部に、外部端子
２人に対向して配置された外部端子２Ｄとインナーリー
ド部３人との接続が、外部端子２人とインナーリード部
３人とを接続する被覆ワイヤ４と短絡することなく、被
覆ワイヤ４で接続することができる。 更に、マイクロ・コンピュータ・システムへの別の応用
例を説明する。 図７は、マルチ・ＣＰＵシステムの平面模式図である。 同図において、２９は、メインＣＰＵであり、３０はサ
ブＣＰＵ、１８はタイミング・クロック・ジェネレータ
、３２Ａはその外部への出カパッド、３２Ｂは外部クロ
ック人カパッド、４は被覆ワイヤ、５は、これらを封止
したレジン・パッケージである。 この場合、メイン及びサブのＣＰＵ５は、同一のタイミ
ングで動作する必要がある。従りて、クロックは、１８
のクロック・ジェネレータを発生され、メインＣＰＵ２
９の各回路に配布されると同時に、通常の周辺パッドか
ら外部の周辺ＩＣに供給されるとともに、クロック出力
用中央パッド３２Ａより被覆ワイヤを介してサブＣＰＵ
３０の外部クロック入カパッド３２Ｂより全サブＣＰＵ
３０の各回路に供給される。 このよ５にすることで―マルチＣＰＵシステムにおいて
、システム・クロックを同一のチップ内において、遅延
なく供給できるとともに、他のＣＰＵチップに対しても
遅延を最少におさえることができる。 なお、マイクロ・コンピュータの具体的な事項について
は、金員らの特願昭５８−１９０７７６号及び土産らの
特願昭５９−２４８．１０６及び５９−２４８１０８号
等に記載されており、これを援用して記述の一部となす
。 更ニ、マイクロ・コンピュータのクロック・ジｃｏｍｐ
ｕｔｅｒｓ　：　Ｖｏｌｕｍｅ　１−　Ｂａ５ｉｃ　Ｃ
ｏｎｃｅｐｔａＳｅｃｏｎｄ　ＥｄｊｔｉｏｎＪ　Ｍｃ
ｇｒａｗ−Ｈ目１．）１９８０のＭｉ　ｔｃｈｅｌｌ　
Ｗａｉｔｅ共著ｒ８０８６／８０８８　１６−ｂｉｔ　
Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ　Ｐｒｉｍｅｒ　Ｊ、　
Ｍｃｇｒａｗ−Ｈ目１．）１９８２のｐ、３２３〜３３
８に、マイクロ・「Ｉｎｔｒｏｄｕｃｔｉｏｎ　ｔｏ　
Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ　ｓｙｓｔｅｍｄｅｓｉ
ｇｎＪ　、　Ｍｃｇｒａｗ−Ｈｉｌｌ、）　１９７９．
のｐ、３５〜５７に記載されており、これを援用して記
述の一部となす。 （３）発明の実施例■： 本実施例■は、樹脂封止型半導体装置の半導体テップの
電源配線に発生するノイズを低減するととが可能な、本
発明の他の実施例である。 本発明の実施例■である樹脂封止型半導体装置の概略構
成を第５図（要部平面図）で示す。 第５図に示すよ５に、樹脂封止型半導体装置１の半導体
チップ２の周辺部には、電源配線２１が延在している。 電源配置１２２は、詳細に図示していないが、基準電圧
用電源配線と電源電圧用電源配線とで構成されている。 電源配線２１は、半導体チップ２の周辺部に設けられた
入力段回路や出力段回路（バッファ回路）、又は内部回
路の基準電圧、電源電圧の夫々を形成するように構成さ
れている。電源配線２１の延在する中央部分には、電源
用インナーリード部３Ａと接続される被覆ワイヤ４が接
続されている。 このように、電源配線２１の中央部分に被覆ワイヤ４を
接続することＫより、ノイズの引き貫き経路を短縮する
ことができるので、電源配線２１に生じるノイズを即座
に低減することができる。 これに関連する重要な応用例の一つの次に説明する。図
８は、４ＭビットＤＲＡＭレジン封止パッケージ（ｓｏ
ｐタイプ）の平面模式図である。 同図において、５はエポキシ・レジンによるトランスフ
ァー・モールド体、４１は、Ｓｉテップ。 ４２はメモリマット、４３Ａ−Ｊは、Ｃｕ合金シートか
らなるリードであり、その一部は図上で省略されている
。これらのリードめ内、４３ＡはＶｃｃ端子、４３Ｂは
Ｖｓｓ　（Ｇｎｄ、　）端子である。 ベレッ）４１は、その裏面で上記多数のリード上にポリ
イミドシートを介して絶縁固着されている。 （いわゆるタブ・レス・レジン封止構造）４４Ａ及びＢ
は周辺回路、４５Ａ〜Ｔは、ＡＪボンディング・パッド
であり、それらの内、４５Ｂ及び４５Ｎは、Ｖｃｃ端子
、４５Ａ及び４５Ｐは、Ｖｓｓ（Ｇｎｄ、）端子である
。４６Ａ−Ｇは、被覆ワイヤであり、１部のパッド及び
インナーリード間では、ワイヤの表示を簡単のために省
略されている。 これらのＤＲＡＭにおい【は、チップ４１の長辺が１５
ｍｍ程度になる上に、チップ裏面がＩＪ　＋ド等から絶
縁されているので、チップ上で電源電圧のばらつきが発
生する。しかしながら、図８のように、チップの両端に
Ｖｃｃ及びＶｓｓパッドを１個づつおき、それぞれに対
して被覆ワイヤによるボンディングを施せば、これらの
問題を回路的（Ｍｏｙｅｒ）、　Ｕ　８　Ｐ　４，６１
２，５６４゜、に、いわゆるタブ・レス・タイプのパッ
ケージに関しては、沖永らの特願昭６０−５８４０７号
に記述され【いるので、これを援用して記載の一部とな
す。 （４）　　実施例１〜３に共通して適用される組立てプ
ロセスの詳細： 上記各実施例Ｓのワイヤボンディングは、銅（無酸素銅
など）又はアルミニウム又は金等の３０μｍ径の細線ワ
イヤを用いて行なわれる。以下にその説明を行なう。 図９にワイヤボンディング・プロセスのフローの概要を
示す。以下では、鋼ワイヤを実施例・１に適用した場合
を中心に説明する。当然、ワイヤとしては、Ａｕ（金）
、ＡＪ（アルミニウム）等が可能である。 本実施例Ｓの半導体装置は、特に制限されないが、銅合
金からなるリードフレームのタブ３Ｃの上にシリコン単
結晶よりなる半導体ペレット２がＡｇペースト層６によ
って取り付けられ、該ペレット２の電極であるボンディ
ングパッドと外部端子であるインナリード部３Ａとがワ
イヤ４を介して電気的に接続され、かつ前記ペレット２
、ワイヤ４、リードフレームのタブ３Ｃおよびインナリ
ード部３Ａがモールド用樹脂５を使用するトランスファ
モールド法によって封止されることにより完成されるも
のである。 本実施例Ｓの半導体装置においては、第９図に示ス如＜
、ペレット２のボンディングパッド５２とリードのイン
ナリード部３Ａとを接続しているワイヤ４は、９９．９
９重量％以上の純度の銅４Ａで形成されており、さらに
そのボンディング部近傍を除いた表面にウレタン樹脂か
らなる樹脂層４Ｂによって予めコーティングされ【いる
。 特に制限されないが、半導体ペレットのボンディングパ
ッド５２へのワイヤ４のボンディングは、いわゆるポー
ルボンディング法（ボール・ウェッジ・ボンディング法
）によって行われる。 前記ワイヤ４は絶縁性を有するウレタン樹脂でコーティ
ングされているため、ボンディング終了後に該ワイヤ４
が他のワイヤやペレットコーナー等に接触するワイヤタ
ッチが生じてもシｌ−ト不良の発生を有効に防止できる
ものである。 前記の如きワイヤボンディングは、徨々の方法で行うこ
とが可能である。 たとえば、まず、キャピラリ５４の先端に露出するワイ
ヤ４の先端に、雰囲気としてアルゴンと水素とから成る
ような非酸化性雰囲気を用いた放電加工によってポール
を形成する（図示しない）。 このとき、ワイヤ４の先端のコーティング樹脂は除去さ
れる。次に、第９図（ａ）に示す如く、ボンディングパ
ッド５２ヘボールボ／デインクを行い、その後、ボンデ
ィングツールであるキャピラリ５４を所定位置まで引き
上げ、ワイヤ４０所定部にレーザ光５５を矢印に示す如
く照射し樹脂層４Ｂを熔融除去し銅５３を露出させる。 次いで、キャピラリ５４の位置を銅５３の露出部に下げ
た後、該キャピラリ５４をインナリード部３Ａ上に移動
させ、キャピラリ５４を降下させることにより、ワイヤ
４とインナリード部３Ａとのウェッジ・ボンディングを
行わせる。その後、ワイヤ４を引き上げることＫよって
その切断を行う。切断後、ワイヤ４の先端部に再びボー
ルを形成し、次のボンディングにそなえる。なお、ボー
ルの形成はワイヤの露出部を電気トーチ等で加熱し溶融
することによって形成されても良い。上記のボンディン
グにおいて、確実なボンディングを可能とするために、
超音波振動を利用した熱圧着ボンディング技術が利用さ
れる。 Ｍｃｇｒａｗ−Ｈｉｌｌ、）　１９８３の１）、５７４
〜５８１　Ｋ。 ボール・ウェッジ・ボンディングなど（Ａｕ線による）
については、同書９．５５５〜５５９に記載され【おり
、これを援用して記述の一部となす。 このような方法でワイヤボンディングを行うことにより
、予め樹脂層がコーティングされているワイヤを用いて
、通常のボールボンディング法に準じて容易にワイヤボ
ンディングを達成することができる。 以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて、種々変形し得ることは勿論である。 例えば、本発明は、半導体チップの外部端子とリードと
を接続するセラミック封止型半導体装置に適用すること
ができる。 また、本発明は、複数の半導体チップを半導体チップ塔
載用基板（マザーボード）に塔載し、半導体チップの外
部端子と半導体チップ搭載用基板の配線（端子）とをワ
イヤで接続する半導体装置に適用することができる。 〔発明の効果〕 本願において開示される発明のうち、代表的なものによ
って得ることができる効果を簡単に説明すれば、次のと
おりである。 半導体装置のリード又は配線の機能を必要に応じて簡単
に変更することができる。 また、半導体装置の半導体チップに形成される回路、例
えばタイミング信号発生回路を最適な位置に配置し、タ
イミング信号発生回路と各回路とを接続する配線長を均
一にすることができる。
【図面の簡単な説明】
第１図は、本発明の実施例■である樹脂封止型半導体装
置の概略構成を示す断面図、 第２図は、前記樹脂封止型半導体装置の要部を示す要部
拡大断面図、 第３図は、前記樹脂封止型半導体装置の要部斜視図、 第４図は、本発明の実施例■である樹脂封止型半導体装
置の概略構成を示す要部平面図、第５図は、本発明の実
施例■である樹脂封止型半導体装置の概略構成を示す要
部平面図である。 第６図は、第１の実施例の別の例のゲートアレーＩＣの
平面図である。 第７図は、第２の実施例のもう一つの例のマルチＣＰＵ
システムのレジン封止デバイスの平面図である。 第８図は、タグ・レス・タイプのＤＲＡＭレジン封止Ｉ
Ｃの平面図である。 第９２ｇ１〜第３の実施例に共通な製造プロセス３の模
式断面図である。 １・・・レジン封止型半導体装置、２・・・半導体チッ
プ、２Ａ・・・ボンディングパッド（周辺）、２Ｂ・・
・パッジベージ１ン、２Ｃ・・・ボンディングパッド（
中心）、２Ｄ・・・ボンディングパッド（内部）、３・
・・リード、３Ａ・・・インナーリード、３Ｂ・・・ア
ウターリード、３Ｃ・・・タブ、４・・・被覆ボンデイ
ンク・ワイヤ、４人・・・芯線、４Ｂ・・・絶縁被覆、
５・・・レジン封止部材、６・・・ダイボンディング部
材、１１・・・レジスタ、１２・・・インタラブド、１
３・・・マイクロ・コード・ＲＯＭ、１４・・・タイマ
ーシリアルインターフェイス、１５・・・タイマー、１
６・・・ＲＡＭ、１７・・・ＥＰＲＯＭ、１８・・・０
８Ｃ，２１・・・電源配線、２２Ａ−Ｄ・・・パッド、
２３Ａ−Ｅ・・・・インナーリード、２４Ａ−Ｄ・・・
ワイヤ、２５Ａ〜Ｅ・・・アウターリード、２６Ａ〜Ｄ
・・・Ｉ１０セル、２７Ａ〜Ｂ・・・内部ロジックセル
、２８・・・配線チャネル、２９・・・ＣＰＵＩ、３０
・・・ＣＰＵ２．３２Ａ・・・中心クロック用パッド（
出力）、３２Ｂ・・・中心クロ□ツク用パッド（入力） 第４図 第　　５　　図 ２Ａ　　　　　　　　　　　　　　　　２Ａ区 喝 区 区

Claims (1)

  1. 【特許請求の範囲】 １、半導体チップの外部端子とリード又は半導体チップ
    塔載用基板上に形成される配線とをワイヤで接続する半
    導体装置において、前記ワイヤを金属線表面に絶縁体を
    被覆した被覆ワイヤで構成し、該被覆ワイヤの少なくと
    も１本をそれに隣接する被覆ワイヤと交差させて、前記
    半導体チップの外部端子とリード又は配線とを接続した
    ことを特徴とする半導体装置。 ２、前記被覆ワイヤの交差は、前記半導体チップの外部
    端子の配置を変更することなく、前記リード又は配線の
    機能を変更できるように構成されていることを特徴とす
    る特許請求の範囲第１項に記載の半導体装置。 ３、半導体チップの外部端子とリード又は半導体チップ
    塔載用基板上に形成される配線とをワイヤで接続する半
    導体装置において、前記所定の外部端子を半導体チップ
    の中央部に構成し、前記ワイヤを金属線表面に絶縁体を
    被覆した被覆ワイヤで構成し、該被覆ワイヤの一端を前
    記半導体チップの中央部に構成された外部端子に接続す
    ると共に、他端を前記リード又は配線に接続したことを
    特徴とする半導体装置。 ４、前記半導体チップはマイクロコンピュータであり、
    前記中央部に配置される外部端子はタイミング発生回路
    に接続される外部端子であることを特徴とする特許請求
    の範囲第３項に記載の半導体装置。 ５、以下の構成よりなる半導体集積回路装置：（ａ）半
    導体集積回路チップは、第１及び第２の主面をもつ； （ｂ）上記第１の主面上に、多数のボンディング、パッ
    ドが形成されている； （ｃ）上記チップ及び上記パッドを封止したレジン封止
    体； （ｄ）多数のリードは、それぞれインナーリードとそれ
    に連結したアウターリードよりなる；上記それぞれのイ
    ンナーリードは、上記封止体内にあり、又、上記それぞ
    れのアウターリードは、上記封止体から突出している； （ｅ）上記リードのおのおののインナーリードと対応す
    る上記パッドの１つのそれぞれ接続するボンデイング、
    ワイヤと、上記ワイヤは、上記レジン封止体内に封止さ
    れている； 以上において、上記ワイヤの少なくとも１つは、そのワ
    イヤのほぼ全体にわたって、その全周にわたって絶縁フ
    ィルムが形成され、かつ、上記ワイヤの内その他のワイ
    ヤの内の少なくとも一本と、上記チップの主面への正射
    影に関して交叉するようにワイヤボンディングされてい
    る。 ６、　上記請求項５記載のデバイスにおいて、上記その
    他のワイヤは、そのワイヤのほぼ全体にわたって、その
    全周にわたった絶縁フィルムが形成されている。 ７、　上記請求項６記載のデバイスにおいて、上記多数
    のワイヤは．それぞれボール・ウェッヂ・ボンディング
    されている。 ８、　上記請求項７記載のデバイスにおいて、上記封止
    体はトランスファー・モールド法により形成されている
    。 ９、　上記請求項８記載のデバイスにおいて、上記ワイ
    ヤは、その全長にわたり上記絶縁フィルムで被覆された
    もので．ボンディング・プロセス中に対応するリード又
    はパッドに接続される部分及びその近傍の被覆を除去す
    る。 １０、　上記請求項９記載のデバイスにおいて、上記被
    覆は、主に有機樹脂よりなる。 １１、　以下の構成よりなる半導体デバイス：（ａ）半
    導体チップは、第１及び第２の主面を有する； （ｂ）上記チップの第１の主面上の相当部分を占有する
    内部ロジック回路と； （ｃ）上記チップの周辺にそって設けられた多数のボン
    ディング・パッドと、 上記多数のパッドは、第１及び第２の集合を含む；ここ
    で、第１のパッド集合の各要素は第１の機能を持ち一方
    、第２のパッド集合の各要素は第２の機能を持つ； （ｄ）上記チップの周辺外側にその第１の端部が近接す
    るように設けられた多数のリードと；（ｅ）上記リード
    と上記パッド間をつなぐ多数のボンディング・ワイヤと
    ； （ｆ）上記チップ、上記ワイヤ及び上記リードの第１の
    端およびその近傍を封止するレジン封止体と； 以上において、上記第１の機能の第１のパッド集合は、
    上記チップの一辺にほぼ連続して配列され、その中に上
    記第２のパッド集合の内の少数の要素が含まれている場
    合、これらの第２の機能パッドとそれから遠い位置の対
    応する上記リードの一つとのボンディングは、絶縁被覆
    ワイヤによりなされている。 １２、　上記請求項１１記載のデバイスにおいて、上記
    チップは、ゲートアレーＩＣである。 １３、　上記請求項１２記載のデバイスにおいて、上記
    第１機能のパッドは、出力パッド又は入力パッドのいず
    れか一方であり、上記第２機能のパッドは、その他方で
    ある。 １４、　上記請求項１３記載のデバイスにおいて、上記
    レジン封止体はトランスファ・モールドによって形成さ
    れている。 １５、　以下の構成よりなる半導体集積回路マイクロコ
    ンピュータデバイス： （ａ）少なくともーつのＣＰＵを搭載した第１の半導体
    チップは、第１及び第２の主面を有する、この第１の主
    面上に集積回路が形成されている；（ｂ）上記チップの
    上記第１の主面上の周辺から、はなれた中央又は内部領
    域に形成された少なくとも１つの第１のボンディングパ
    ッドと； （ｃ）上記チップの上記第１の主面上に設けられた多数
    の第２のボンデイング・パツドと （ｄ）上記チップの周辺のその第１の端部が近接するよ
    うに設けられた多数のリードと； （ｅ）上記リードの第１端部のいずれか１つと対応する
    上記多数の第２のパッドの１つをそれぞれ接続する多数
    のボンディング・ワイヤと； （ｆ）上記リードの第１端部のいずれか１つと対応する
    上記第１のパッド間を接続する被覆ボンディング・ワイ
    ヤと； （ｇ）上記チップ、上記リードの上記第１端、上記ワイ
    ヤ及び被覆ワイヤを封止するレジン封止体。 １６、　上記請求項１５記載のデバイスにおいて、上記
    封止体はトランスファーモールド法により形成される。 １７、　上記請求項１６記載のデバイスにおいて、上記
    第１のパッドは．クロック・パルス発生回路からのクロ
    ック・パルス出力端子である。 １８、　上記請求項１７記載のデバイスにおいて、上記
    被覆ワイヤは、ボンディング部以外のほとんどの部分が
    全面的に絶縁フィルムでおおわれている。 １９、　上記請求項１８記載のデバイスにおいて、上記
    ボンディング部の被覆の除去は、ボンデイング中にその
    ワイヤの全額にわたった被覆するコート材の当該ボンデ
    ィング部を除去することにより行なわれる。 ２０、　レジン封止半導体集積回路マイクロ・コンピュ
    ータデバイスは、単１のレジン封止体内に第１及び第２
    のＣＰＵチップを含む：以下の構成よりなる。： （ａ）上記第１のＣＰＵチップ上に設けられたシステム
    ・クロック発生回路と； （ｂ）上記クロック信号を外部に出力するために上記第
    １のＣＰＵチップ上に設けられたクロック出力パッドと
    ； （ｃ）上記第２のＣＰＵチップ上に設けられたシステム
    ・クロックを外部より導入するためのクロック入力パッ
    ドと； （ｄ）上記クロック出力及び入カパッド間を接続するボ
    ンディング・ワイヤと、 ２１、　上記請求項２０記載のデバイスにおいて、上記
    ワイヤは、絶縁被覆ワイヤである。 ２２、　上記請求項２１記載のデバイスにおいて、上記
    ワイヤは、上記第１のＣＰＵチップ上の上記出力パッド
    にボールボンディングされ、上記第２のＣＰＵチップの
    上記入力パッドにウエッヂ・ボンディングされている。 ２３、　半導体集積回路メモリ装置は、以下の構成より
    なる： （ａ）長方形の板状のメモリ・チップは、第１及び第２
    の主面．第１及び第２の短辺、及び第１及び第２の長辺
    を有する； （ｂ）上記チップの上記第１の主面の中央部のほぼ全額
    を占有する１つ又は複数のメモリマットと；（ｃ）上記
    チップの上記第１の主面上の第１の短辺の近傍に設けら
    れたＶｃｃ又はＶｓｓのいずれかに対応する第１の電源
    パッドと； （ｄ）上記チップの上記第１の主面上の上記第２の短辺
    の近傍に設けられた上記いずれかに対応する第２の電源
    パッドと； （ｅ）上記チップをその内部に封止する比較的薄いほぼ
    直方体類似の形体を有するレジン封止体と；この封止体
    は、第１及び第２の対向する主面、第１及び第２の対抗
    する長側面及び第１及び第２の対抗する短側面を有し、
    上記チップは、その上記第１の主面と上記封止体の上記
    第１の主面がほぼ平行であり、その上記第１の長辺と上
    記封止体の上記第１の長側辺がほぼ平行になり、かつ、
    上記チップの上記第１の長辺と上記封止体の上記第１の
    長側面が上記チップの上記第１の長辺のほぼ全長にわた
    り近接するように、上記封止体のほぼ中央に上記チップ
    のほぼ中央が大略的に一致するようにされている； （ｆ）複数のリードのおのおのは、アウターリードとそ
    れに連結したインナーリードよりなり、これらのリード
    の各アウターリードは、上記封止体の上記第１の長側面
    よりその長手方向に１列に並みでほぼ等間隔で突出し、
    一方、各インナーリードは上記封止体内に封止されてい
    る； （ｇ）上記インナーリードの内の１つは、１本又は２本
    の絶縁被覆ワイヤを介して、上記第１、第２の電源パッ
    ドの両方に接続されている； このワイヤは、上記レジン封止体内に封止されている。 ２４、　上記請求項２３記戟のデバイスにおいて、上記
    チップ下には、単一の広い面積の上記チップ固着用のタ
    ブがない。 ２５、　上記請求項２４記載のデバイスにおいて、上記
    チップは、その上記第２の主面において、絶縁フィルム
    部材を介して、上記複数のインナーリード上に固着され
    ている。 ２６、　上記請求項２３記載のデバイスにおいて、上記
    チップは、ＤＲＡＭチップである。 ２７、　上記請求項２３記載のデバイスにおいて、上記
    １つのインナーリードは内端で分枝しており．それら分
    枝の端部において、上記１本又は２本のワイヤでボンデ
    ィングが行なわれている。 ２８、　上記請求項２３記戟のデバイスにおいて、上記
    レジン封止体は、トランスファーモールド法により形成
    されている。 ２９、　半導体デバイスの製造方法は、以下のステップ
    からなる： （ａ）　リードフレーム上に素子ペレットを固着する工
    程； （ｂ）　リードフレームのボンディング部と対応するペ
    レット上のパッドをワイヤで接続する工程；（ｃ）上記
    ペレット、リードのボンディング部及び上記ボンディン
    グ・ワイヤをレジンで封止する工程： （ｄ）上記封止体をフレームから分離する工程；ここに
    おいて、リードのレイアウトを変更することなく、所望
    の仕様に従って、ワイヤでボンディングするにあたり、
    少なくともレジン封止時にワイヤーシヨートが発生する
    可能性の高い部分を絶縁被覆ワイヤにて行なう。 ３０、　上記請求項２９記載の方法において、全ワイヤ
    が絶縁被覆ワイヤである。 ３１、　上記請求項３０記載の方法において、上記ペレ
    ットは、ゲートアレーである。 ３２、　上記請求項３０記載の方法において、上記ワイ
    ヤには、はじめその全長にわたり有機コートがされてお
    り、ボンディング中にボンディング点に対応する部分の
    同コートを除去する。 ３３、　上記請求項３２記載の方法において、上記ペレ
    ットは、マイクロコンピュータのＣＰＵである。 ３４、　上記請求項３２記載の方法において、上記ペレ
    ットは、ＤＲＡＭチップである。 ３５、　上記請求項３２記載の方法において、上記ワイ
    ヤは実質的高純度のＣｕのみからなる。
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* Cited by examiner, † Cited by third party
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