JPH04291950A - 半導体装置 - Google Patents
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- JPH04291950A JPH04291950A JP3057477A JP5747791A JPH04291950A JP H04291950 A JPH04291950 A JP H04291950A JP 3057477 A JP3057477 A JP 3057477A JP 5747791 A JP5747791 A JP 5747791A JP H04291950 A JPH04291950 A JP H04291950A
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- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
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- H01L2924/1304—Transistor
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- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、 本発明は、半導体
装置に関し、特に、大規模集積回路のＬＯＣ（Ｌｅａｄ
Ｏｎ Ｃｈｉｐ）構造のパッケージに適用して有効な
技術に関するものである。
装置に関し、特に、大規模集積回路のＬＯＣ（Ｌｅａｄ
Ｏｎ Ｃｈｉｐ）構造のパッケージに適用して有効な
技術に関するものである。
【０００２】
【従来の技術】従来、半導体チップを保護するために樹
脂で半導体チップをモールドして封止している。この封
止を行う前に、半導体チップ上にリードを位置決めし、
取り付けるために、いくつかの方法が用いられている。
脂で半導体チップをモールドして封止している。この封
止を行う前に、半導体チップ上にリードを位置決めし、
取り付けるために、いくつかの方法が用いられている。
【０００３】例えば、中央にタブを有するリード・フレ
ームを用いるもので、半導体チップを封入前に取付けて
使用する。この従来技術では、半導体チップの周囲近く
にある電極パッドを、それに対応するインナーリードに
ボンディングワイヤで接続する方法が知られている。
ームを用いるもので、半導体チップを封入前に取付けて
使用する。この従来技術では、半導体チップの周囲近く
にある電極パッドを、それに対応するインナーリードに
ボンディングワイヤで接続する方法が知られている。
【０００４】従来技術による半導体パッケージに共通の
問題は、金属リード・フレームのリード線の出口となる
金型のパーティング・ラインに沿って、亀裂を生じるこ
とであった。
問題は、金属リード・フレームのリード線の出口となる
金型のパーティング・ラインに沿って、亀裂を生じるこ
とであった。
【０００５】また、他の問題は、外部から半導体チップ
へ、金属リード線に沿って環境中の汚染源が侵入する径
路が比較的短かいことである。
へ、金属リード線に沿って環境中の汚染源が侵入する径
路が比較的短かいことである。
【０００６】さらに、他の問題は、インナーリードを半
導体チップの電極パッドに接続するために必要なボンデ
ィングワイヤを交差させることができないことであった
。
導体チップの電極パッドに接続するために必要なボンデ
ィングワイヤを交差させることができないことであった
。
【０００７】そこで、前記問題を解消するために、半導
体チップの回路形成面上に、複数のインナーリードが、
前記半導体チップと絶縁フィルムを介在させて接着剤で
接着され、該インナーリードと半導体チップとがボンデ
ィングワイヤで電気的に接続され、モールド樹脂で封止
された半導体装置において、前記半導体チップの回路形
成面の長手方向の中心線の近傍に共用インナーリード（
バスバーインナーリード）が設けられた半導体装置が提
案されている（特開平２−２４６１２５号公報）。
体チップの回路形成面上に、複数のインナーリードが、
前記半導体チップと絶縁フィルムを介在させて接着剤で
接着され、該インナーリードと半導体チップとがボンデ
ィングワイヤで電気的に接続され、モールド樹脂で封止
された半導体装置において、前記半導体チップの回路形
成面の長手方向の中心線の近傍に共用インナーリード（
バスバーインナーリード）が設けられた半導体装置が提
案されている（特開平２−２４６１２５号公報）。
【０００８】
【発明が解決しようとする課題】しかしながら、前記半
導体装置では、半導体チップの回路形成面上に、複数の
インナーリードが、前記半導体チップと絶縁フィルム４
を介在させて接着剤で接着されているが、この絶縁フィ
ルム４の厚さの寸法が厚すぎると、温度サイクルによる
応力が大きくなり、封止樹脂（例えばレジン）クラック
を発生するという問題があった。また、絶縁フィルム４
の厚さの寸法が薄すぎると、静電容量が大きくなりすぎ
る。その上、半導体チップへの外部からの応力的な影響
が大きくなり、最悪の場合には半導体チップにクラック
を発生するという問題があった。
導体装置では、半導体チップの回路形成面上に、複数の
インナーリードが、前記半導体チップと絶縁フィルム４
を介在させて接着剤で接着されているが、この絶縁フィ
ルム４の厚さの寸法が厚すぎると、温度サイクルによる
応力が大きくなり、封止樹脂（例えばレジン）クラック
を発生するという問題があった。また、絶縁フィルム４
の厚さの寸法が薄すぎると、静電容量が大きくなりすぎ
る。その上、半導体チップへの外部からの応力的な影響
が大きくなり、最悪の場合には半導体チップにクラック
を発生するという問題があった。
【０００９】本発明の目的は、半導体装置の信頼性を向
上することが可能な技術を提供することにある。
上することが可能な技術を提供することにある。
【００１０】本発明の他の目的は、適切な静電容量を得
ることが可能な技術を提供することにある。
ることが可能な技術を提供することにある。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００１３】半導体チップの回路形成面上に、複数の信
号用インナーリードが、前記半導体チップと電気的に絶
縁する絶縁フィルムを介在して接着され、該インナーリ
ードと半導体チップとがそれぞれボンディングワイヤで
電気的に接続され、モールド樹脂で封止される半導体装
置であって、前記複数の信号用インナーリードと前記半
導体チップと電気的に絶縁する絶縁フィルムは、絶縁テ
ープ基板の両面に同質のポリイミド系樹脂を施したもの
である。絶縁テープ基板としてはパリイミド系樹脂が好
ましく、絶縁テー禎の厚さは、８０μｍ〜２００μｍよ
り選択される。また、絶縁テープ基板両面の接着用のパ
リイミド系樹脂は同質のものを用い、通常ほぼ２５μｍ
である。
号用インナーリードが、前記半導体チップと電気的に絶
縁する絶縁フィルムを介在して接着され、該インナーリ
ードと半導体チップとがそれぞれボンディングワイヤで
電気的に接続され、モールド樹脂で封止される半導体装
置であって、前記複数の信号用インナーリードと前記半
導体チップと電気的に絶縁する絶縁フィルムは、絶縁テ
ープ基板の両面に同質のポリイミド系樹脂を施したもの
である。絶縁テープ基板としてはパリイミド系樹脂が好
ましく、絶縁テー禎の厚さは、８０μｍ〜２００μｍよ
り選択される。また、絶縁テープ基板両面の接着用のパ
リイミド系樹脂は同質のものを用い、通常ほぼ２５μｍ
である。
【００１４】
【作用】前述の手段によれば、前記絶縁フィルム４は、
ほぼ５０μｍ程度のポリイミド系樹脂からなる基板の両
面に、それぞれ同質のポリイミド系樹脂を用けた接着剤
を施して絶縁テープの厚さを適切な厚さにすることによ
り、温度サイクルによる応力が吸収し得る程度のもとな
り、封止樹脂（レジン）及び半導体チップにそれぞれク
ラックを発生するのを防止することができる。また、静
電容量も適切なものにすることができる。
ほぼ５０μｍ程度のポリイミド系樹脂からなる基板の両
面に、それぞれ同質のポリイミド系樹脂を用けた接着剤
を施して絶縁テープの厚さを適切な厚さにすることによ
り、温度サイクルによる応力が吸収し得る程度のもとな
り、封止樹脂（レジン）及び半導体チップにそれぞれク
ラックを発生するのを防止することができる。また、静
電容量も適切なものにすることができる。
【００１５】
【実施例】以下、本発明の一実施例を図面を用いて具体
的に説明する。
的に説明する。
【００１６】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
【００１７】本発明の実施例であるＤＲＡＭを封止する
樹脂封止型半導体装置を図１（部分断面斜視図）、図２
（平面図）及び図３（図２のイ−イ線で切った断面図）
で示す。
樹脂封止型半導体装置を図１（部分断面斜視図）、図２
（平面図）及び図３（図２のイ−イ線で切った断面図）
で示す。
【００１８】図１、図２及び図３図に示すように、ＤＲ
ＡＭ（半導体チップ）１は、ＳＯＪ（Ｓｍａｌｌ Ｏｕ
ｔ−ｌｉｎｅ Ｊ−ｂｅｎｄ）型の樹脂封止型パッケー
ジ２で封止されている。 前記ＤＲＡＭ１は、１６［Ｍｂｉｔ］×１［ｂｉｔ］の
大容量で構成され、１５．５８［ｍｍ］×８．１５［ｍ
ｍ］の平面長方形状で構成されている。このＤＲＡＭ１
は、４００［ｍｉｌ］の樹脂封止型パッケージ２に封止
される。
ＡＭ（半導体チップ）１は、ＳＯＪ（Ｓｍａｌｌ Ｏｕ
ｔ−ｌｉｎｅ Ｊ−ｂｅｎｄ）型の樹脂封止型パッケー
ジ２で封止されている。 前記ＤＲＡＭ１は、１６［Ｍｂｉｔ］×１［ｂｉｔ］の
大容量で構成され、１５．５８［ｍｍ］×８．１５［ｍ
ｍ］の平面長方形状で構成されている。このＤＲＡＭ１
は、４００［ｍｉｌ］の樹脂封止型パッケージ２に封止
される。
【００１９】前記本実施例のＤＲＡＭ（半導体チップ）
１の素子レイアウト及びボンディングパッドＢＰは、図
４（レイアウト平面図）に示すような配置構成になって
いる。すなわち、ＤＲＡＭ１の表面の略全域にメモリセ
ルアレイＭＡが配置されている。本実施例のＤＲＡＭ１
は、これに限定されないが、メモリセルアレイは大きく
４個のメモリセルアレイ１１Ａ〜１１Ｄに分割されてい
る。同図４中、ＤＲＡＭ１の上側に２個のメモリセルア
レイ１１Ａ，１１Ｂが配置され、下側に２個のメモリセ
ルアレイ１１Ｃ，１１Ｄが配置されている。この４個に
分割されたメモリセルアレイ１１Ａ〜１１Ｄのそれぞれ
は、さらに１６個のメモリセルアレイＭＡに細分化され
ている。つまり、ＤＲＡＭ１は、６４個のメモリセルア
レイＭＡを配置する。この６４個に細分化された１個の
メモリセルアレイＭＡは２５６［Ｋｂｉｔ］の容量で構
成されている。
１の素子レイアウト及びボンディングパッドＢＰは、図
４（レイアウト平面図）に示すような配置構成になって
いる。すなわち、ＤＲＡＭ１の表面の略全域にメモリセ
ルアレイＭＡが配置されている。本実施例のＤＲＡＭ１
は、これに限定されないが、メモリセルアレイは大きく
４個のメモリセルアレイ１１Ａ〜１１Ｄに分割されてい
る。同図４中、ＤＲＡＭ１の上側に２個のメモリセルア
レイ１１Ａ，１１Ｂが配置され、下側に２個のメモリセ
ルアレイ１１Ｃ，１１Ｄが配置されている。この４個に
分割されたメモリセルアレイ１１Ａ〜１１Ｄのそれぞれ
は、さらに１６個のメモリセルアレイＭＡに細分化され
ている。つまり、ＤＲＡＭ１は、６４個のメモリセルア
レイＭＡを配置する。この６４個に細分化された１個の
メモリセルアレイＭＡは２５６［Ｋｂｉｔ］の容量で構
成されている。
【００２０】前記ＤＲＡＭ１の６４個に細分化されたう
ちの２個のメモリセルアレイＭＡの間にはそれぞれセン
スアンプ回路ＳＡが配置されている。センスアンプ回路
ＳＡは相補型ＭＯＳＦＥＴ（ＣＭＯＳ）で構成されてい
る。ＤＲＡＭ１の４個に分割されたうちのメモリセルア
レイ１１Ａ、１１Ｂのそれぞれの下側の一端にはカラム
アドレスデコ−ダ回路ＹＤＥＣが配置されている。同様
に、メモリセルアレイ１１Ｃ，１１Ｄのそれぞれの上側
の一端にはカラムアドレスデコ−ダ回路ＹＤＥＣが配置
されている。
ちの２個のメモリセルアレイＭＡの間にはそれぞれセン
スアンプ回路ＳＡが配置されている。センスアンプ回路
ＳＡは相補型ＭＯＳＦＥＴ（ＣＭＯＳ）で構成されてい
る。ＤＲＡＭ１の４個に分割されたうちのメモリセルア
レイ１１Ａ、１１Ｂのそれぞれの下側の一端にはカラム
アドレスデコ−ダ回路ＹＤＥＣが配置されている。同様
に、メモリセルアレイ１１Ｃ，１１Ｄのそれぞれの上側
の一端にはカラムアドレスデコ−ダ回路ＹＤＥＣが配置
されている。
【００２１】前記ＤＲＡＭ１の４個に分割されたうちの
メモリセルアレイ１１Ａと１１Ｂの間、メモリセルアレ
イ１１Ｃと１１Ｄの間には、それぞれ周辺回路１２及び
外部端子（ボンディングパッド）ＢＰが配置されている
。また、メモリセルアレイ１１Ａ，１１Ｂのそれぞれの
下側と、メモリセルアレイ１１Ｃ，１１Ｄのそれぞれの
上側の領域に、周辺回路１３が設けられている。
メモリセルアレイ１１Ａと１１Ｂの間、メモリセルアレ
イ１１Ｃと１１Ｄの間には、それぞれ周辺回路１２及び
外部端子（ボンディングパッド）ＢＰが配置されている
。また、メモリセルアレイ１１Ａ，１１Ｂのそれぞれの
下側と、メモリセルアレイ１１Ｃ，１１Ｄのそれぞれの
上側の領域に、周辺回路１３が設けられている。
【００２２】周辺回路１２としては、主にメインアンプ
回路、出力バッファ回路、基板電位発生回路（ＶＢＢ：
ジェネレ−タ回路）、電源回路等がある。
回路、出力バッファ回路、基板電位発生回路（ＶＢＢ：
ジェネレ−タ回路）、電源回路等がある。
【００２３】前記周辺回路１３としては、主にロウアド
レスストロ−ブ（ＲＥ）系回路、ライトイネ−ブル（Ｗ
）系回路、デ−タ入力バッファ回路、Ｖｃｃ用リミッタ
回路、Ｘアドレスドライバ回路（論理段）、Ｘ系冗長回
路、Ｘアドレスバッファ回路、カラムアドレスストロ−
ブ（ＣＥ）系回路、テスト回路、ＶＤＬ用リミッタ回路
、Ｙアドレスドライバ回路（論理段）、Ｙ系冗長回路、
Ｙアドレスバッファ回路、Ｙアドレスドライバ回路（ド
ライブ段）、Ｘアドレスドライバ回路（ドライブ段）、
マット選択信号回路（ドライブ段）がある。
レスストロ−ブ（ＲＥ）系回路、ライトイネ−ブル（Ｗ
）系回路、デ−タ入力バッファ回路、Ｖｃｃ用リミッタ
回路、Ｘアドレスドライバ回路（論理段）、Ｘ系冗長回
路、Ｘアドレスバッファ回路、カラムアドレスストロ−
ブ（ＣＥ）系回路、テスト回路、ＶＤＬ用リミッタ回路
、Ｙアドレスドライバ回路（論理段）、Ｙ系冗長回路、
Ｙアドレスバッファ回路、Ｙアドレスドライバ回路（ド
ライブ段）、Ｘアドレスドライバ回路（ドライブ段）、
マット選択信号回路（ドライブ段）がある。
【００２４】前記樹脂封止型半導体装置２は、ＬＯＣ構
造で構成され、ＤＲＡＭ１の主面のほぼ中心線部分近傍
までインナ−リ−ド３Ａを引き伸しているので、前記外
部端子ＢＰは、ＤＲＡＭ１の主面上のほぼ中心線上に、
つまり、メモリセルアレイ１１Ａ，１１Ｂ，１１Ｃ及び
１１Ｄのそれぞれで規定された領域内に、ＤＲＡＭ１の
中心線部の上端側から下端側に向って一列に配置されて
いる。そして、それぞれの外部端子ＢＰは前記半導体チ
ップ１の主面上に配置されているインナ−リ−ド３Ａと
ボンディングワイヤ５で電気的に接続される。
造で構成され、ＤＲＡＭ１の主面のほぼ中心線部分近傍
までインナ−リ−ド３Ａを引き伸しているので、前記外
部端子ＢＰは、ＤＲＡＭ１の主面上のほぼ中心線上に、
つまり、メモリセルアレイ１１Ａ，１１Ｂ，１１Ｃ及び
１１Ｄのそれぞれで規定された領域内に、ＤＲＡＭ１の
中心線部の上端側から下端側に向って一列に配置されて
いる。そして、それぞれの外部端子ＢＰは前記半導体チ
ップ１の主面上に配置されているインナ−リ−ド３Ａと
ボンディングワイヤ５で電気的に接続される。
【００２５】外部端子ＢＰに印加される信号は、前述の
図１に示す樹脂封止型半導体装置２において説明したの
で、ここでの説明は省略する。
図１に示す樹脂封止型半導体装置２において説明したの
で、ここでの説明は省略する。
【００２６】基本的には、ＤＲＡＭ１の表面上の上端側
から下端側に向って基準電圧（Ｖｓｓ）、電源電圧（Ｖ
ｃｃ）のそれぞれが印加されたインナ−リ−ド３Ａが延
在するので、ＤＲＡＭ１はその延在方向に沿って基準電
圧（Ｖｓｓ）用、電源電圧（Ｖｃｃ）用のそれぞれの外
部端子ＢＰを複数配置している。つまり、ＤＲＡＭ１は
基準電圧（Ｖｓｓ）、電源電圧（Ｖｃｃ）のそれぞれの
電源の供給が充分に行えるように構成されている。
から下端側に向って基準電圧（Ｖｓｓ）、電源電圧（Ｖ
ｃｃ）のそれぞれが印加されたインナ−リ−ド３Ａが延
在するので、ＤＲＡＭ１はその延在方向に沿って基準電
圧（Ｖｓｓ）用、電源電圧（Ｖｃｃ）用のそれぞれの外
部端子ＢＰを複数配置している。つまり、ＤＲＡＭ１は
基準電圧（Ｖｓｓ）、電源電圧（Ｖｃｃ）のそれぞれの
電源の供給が充分に行えるように構成されている。
【００２７】前記ＤＲＡＭ１の主面、つまり前記メモリ
セルアレイ及び周辺回路を配置した表面上には、インナ
ーリード３Ａを配置している。ＤＲＡＭ１とインナーリ
ード３Ａとの間には、絶縁テープ４を介在している。絶
縁テープ４は、例えば熱硬化性ポリイミド系樹脂膜で形
成されている（詳細については後で説明する）。この絶
縁テープ４のＤＲＡＭ１側、インナーリード３Ａ側のそ
れぞれの表面には、接着層（図示しない）が設けられて
いる。接着層としては、例えばポリイミド樹脂を使用す
る。
セルアレイ及び周辺回路を配置した表面上には、インナ
ーリード３Ａを配置している。ＤＲＡＭ１とインナーリ
ード３Ａとの間には、絶縁テープ４を介在している。絶
縁テープ４は、例えば熱硬化性ポリイミド系樹脂膜で形
成されている（詳細については後で説明する）。この絶
縁テープ４のＤＲＡＭ１側、インナーリード３Ａ側のそ
れぞれの表面には、接着層（図示しない）が設けられて
いる。接着層としては、例えばポリイミド樹脂を使用す
る。
【００２８】この種の樹脂封止型パッケージ２は、ＤＲ
ＡＭ１上にインナーリード３Ａを配置したＬＯＣ構造を
採用している。ＬＯＣ構造を採用する樹脂封止型パッケ
ージ２は、ＤＲＡＭ１の形状に規制されずにインナーリ
ード３Ａを自由に引き回せるので、この引き回しに相当
する分、サイズの大きなＤＲＡＭ１を封止することがで
きる。つまり、ＬＯＣ構造を採用する樹脂封止型パッケ
ージ２は、大容量化に基づきＤＲＡＭ１のサイズが大型
化しても、封止サイズ（パッケージサイズ）は小さく抑
えられるので、実装密度を高めることができる。
ＡＭ１上にインナーリード３Ａを配置したＬＯＣ構造を
採用している。ＬＯＣ構造を採用する樹脂封止型パッケ
ージ２は、ＤＲＡＭ１の形状に規制されずにインナーリ
ード３Ａを自由に引き回せるので、この引き回しに相当
する分、サイズの大きなＤＲＡＭ１を封止することがで
きる。つまり、ＬＯＣ構造を採用する樹脂封止型パッケ
ージ２は、大容量化に基づきＤＲＡＭ１のサイズが大型
化しても、封止サイズ（パッケージサイズ）は小さく抑
えられるので、実装密度を高めることができる。
【００２９】前記インナーリード３Ａはその一端側をア
ウターリード３Ｂと一体に構成している。アウターリー
ド３Ｂは、標準規格に基づき、それぞれに印加される信
号が規定され、番号が付されている。図１中、左端手前
は１番端子、右端手前は１４番端子である。右端後側（
端子番号はインナーリード３Ａに示す）は１５番端子、
左端後側は図示していないが２８番端子である。つまり
、この樹脂封止型パッケージ２は１〜６番端子、９〜１
４番端子、１５〜２０番端子、２３〜２８番端子の合計
２４端子で構成されている。
ウターリード３Ｂと一体に構成している。アウターリー
ド３Ｂは、標準規格に基づき、それぞれに印加される信
号が規定され、番号が付されている。図１中、左端手前
は１番端子、右端手前は１４番端子である。右端後側（
端子番号はインナーリード３Ａに示す）は１５番端子、
左端後側は図示していないが２８番端子である。つまり
、この樹脂封止型パッケージ２は１〜６番端子、９〜１
４番端子、１５〜２０番端子、２３〜２８番端子の合計
２４端子で構成されている。
【００３０】前記１番端子は電源電圧Ｖｃｃ端子である
。 前記電源電圧Ｖｃｃは例えば回路の動作電圧５［Ｖ］で
ある。２番端子はデータ入力信号端子（Ｄ）、３番端子
は空き端子、４番端子はライトイネーブル信号端子（Ｗ
）、５番端子はロウアドレスストローブ信号端子（ＲＥ
）、６番端子はアドレス信号端子（Ａ１１）である。
。 前記電源電圧Ｖｃｃは例えば回路の動作電圧５［Ｖ］で
ある。２番端子はデータ入力信号端子（Ｄ）、３番端子
は空き端子、４番端子はライトイネーブル信号端子（Ｗ
）、５番端子はロウアドレスストローブ信号端子（ＲＥ
）、６番端子はアドレス信号端子（Ａ１１）である。
【００３１】９番端子はアドレス信号端子（Ａ１０）、
１０番端子はアドレス信号端子（Ａ０ ）、１１番端子
はアドレス信号端子（Ａ１ ）、１２番端子はアドレス
信号端子（Ａ２ ）、１３番端子はアドレス信号端子（
Ａ３ ）である。１４番端子は電源電圧Ｖｃｃ端子であ
る。
１０番端子はアドレス信号端子（Ａ０ ）、１１番端子
はアドレス信号端子（Ａ１ ）、１２番端子はアドレス
信号端子（Ａ２ ）、１３番端子はアドレス信号端子（
Ａ３ ）である。１４番端子は電源電圧Ｖｃｃ端子であ
る。
【００３２】１５番端子は基準電圧Ｖｓｓ端子である。
前記基準電圧Ｖｓｓは例えば回路の基準電圧０［Ｖ］で
ある。 １６番端子はアドレス信号端子（Ａ４ ）、１７番端子
はアドレス信号端子（Ａ５ ）、１８番端子はアドレス
信号端子（Ａ６ ）、１９番端子はアドレス信号端子（
Ａ７）、２０番端子はアドレス信号端子（Ａ８）である
。
ある。 １６番端子はアドレス信号端子（Ａ４ ）、１７番端子
はアドレス信号端子（Ａ５ ）、１８番端子はアドレス
信号端子（Ａ６ ）、１９番端子はアドレス信号端子（
Ａ７）、２０番端子はアドレス信号端子（Ａ８）である
。
【００３３】２３番端子〜２８番端は図示していないが
、２３番端子はアドレス信号端子（Ａ９ ）、２４番端
子は空き端子、２５番端子はカラムアドレスストローブ
信号端子（ＣＥ）、２６番端子は空き端子、２７番端子
はデータ出力信号端子、２８番端子は基準電圧Ｖｓｓ端
子である。
、２３番端子はアドレス信号端子（Ａ９ ）、２４番端
子は空き端子、２５番端子はカラムアドレスストローブ
信号端子（ＣＥ）、２６番端子は空き端子、２７番端子
はデータ出力信号端子、２８番端子は基準電圧Ｖｓｓ端
子である。
【００３４】前記インナーリード３Ａの他端側は、ＤＲ
ＡＭ１の長方形状のそれぞれの長辺を横切り、ＤＲＡＭ
１の中央側に引き伸ばされている。インナーリード３Ａ
の他端側の先端はボンディングワイヤ５を介在させてＤ
ＲＡＭ１の中央部分に配列されたボンディングパッド（
外部端子）ＢＰに接続されている。前記ボンディングワ
イヤ５は金（Ａｕ）ワイヤを使用する。また、ボンディ
ングワイヤ５としては、銅（Ｃｕ）ワイヤ、金属ワイヤ
の表面に絶縁性樹脂を被覆した被覆ワイヤ等を使用して
もよい。ボンディングワイヤ５は熱圧着に超音波振動を
併用したボンディング法によりボンディングされている
。
ＡＭ１の長方形状のそれぞれの長辺を横切り、ＤＲＡＭ
１の中央側に引き伸ばされている。インナーリード３Ａ
の他端側の先端はボンディングワイヤ５を介在させてＤ
ＲＡＭ１の中央部分に配列されたボンディングパッド（
外部端子）ＢＰに接続されている。前記ボンディングワ
イヤ５は金（Ａｕ）ワイヤを使用する。また、ボンディ
ングワイヤ５としては、銅（Ｃｕ）ワイヤ、金属ワイヤ
の表面に絶縁性樹脂を被覆した被覆ワイヤ等を使用して
もよい。ボンディングワイヤ５は熱圧着に超音波振動を
併用したボンディング法によりボンディングされている
。
【００３５】前記インナーリード３Ａのうち１番端子、
１４番端子のそれぞれのインナーリード（Ｖｃｃ）３Ａ
は、一体に構成され、ＤＲＡＭ１の中央部分をその長辺
に平行に引き伸ばされている（このインナーリード（Ｖ
ｃｃ）３Ａは共用インナーリード又はバスバーインナー
リードと言われている）。同様に、１５番端子、２８番
端子のそれぞれのインナーリード（Ｖｓｓ）３Ａは、一
体に構成され、ＤＲＡＭ１の中央部分をその長辺に平行
に引き伸ばされている（このインナーリード（Ｖｓｓ）
３Ａは共用インナーリード又はバスバーインナーリード
と言われている）。インナーリード（Ｖｃｃ）３Ａ、イ
ンナーリード（Ｖｓｓ）３Ａのそれぞれは、その他のイ
ンナーリード３Ａ（信号用インナ−リ−ド３Ａ１ ）の
他端側の先端で規定された領域内において平行に延在さ
せている。このインナーリード（Ｖｃｃ）３Ａ、インナ
ーリード（Ｖｓｓ）３ＡのそれぞれはＤＲＡＭ１の主面
のどの位置においても電源電圧Ｖｃｃ、基準電圧Ｖｓｓ
を供給することができるように構成されている。つまり
、この樹脂封止型半導体装置は、電源ノイズを吸収し易
く構成され、ＤＲＡＭ１の動作速度の高速化を図れるよ
うに構成されている。
１４番端子のそれぞれのインナーリード（Ｖｃｃ）３Ａ
は、一体に構成され、ＤＲＡＭ１の中央部分をその長辺
に平行に引き伸ばされている（このインナーリード（Ｖ
ｃｃ）３Ａは共用インナーリード又はバスバーインナー
リードと言われている）。同様に、１５番端子、２８番
端子のそれぞれのインナーリード（Ｖｓｓ）３Ａは、一
体に構成され、ＤＲＡＭ１の中央部分をその長辺に平行
に引き伸ばされている（このインナーリード（Ｖｓｓ）
３Ａは共用インナーリード又はバスバーインナーリード
と言われている）。インナーリード（Ｖｃｃ）３Ａ、イ
ンナーリード（Ｖｓｓ）３Ａのそれぞれは、その他のイ
ンナーリード３Ａ（信号用インナ−リ−ド３Ａ１ ）の
他端側の先端で規定された領域内において平行に延在さ
せている。このインナーリード（Ｖｃｃ）３Ａ、インナ
ーリード（Ｖｓｓ）３ＡのそれぞれはＤＲＡＭ１の主面
のどの位置においても電源電圧Ｖｃｃ、基準電圧Ｖｓｓ
を供給することができるように構成されている。つまり
、この樹脂封止型半導体装置は、電源ノイズを吸収し易
く構成され、ＤＲＡＭ１の動作速度の高速化を図れるよ
うに構成されている。
【００３６】前記ＤＲＡＭ１の長方形状の短辺側は、リ
ードの切断成形時、樹脂封止型パッケージ自体が落降し
ないように支持する封止樹脂部支持用リード３Ａ２１が
設けられている。
ードの切断成形時、樹脂封止型パッケージ自体が落降し
ないように支持する封止樹脂部支持用リード３Ａ２１が
設けられている。
【００３７】また、前記ＤＲＡＭ１の長方形状の長辺側
の中央部には信号引き出し用でないダミーリード３Ｃが
設けられている。
の中央部には信号引き出し用でないダミーリード３Ｃが
設けられている。
【００３８】前記アウターリード３Ｂ、封止樹脂部支持
用リード３Ａ２１のそれぞれはリードフレームから切断
され又は成型されている。リードフレームは例えばＦｅ
−Ｎｉ（例えばＮｉ含有率４２又は５０［％］）合金、
Ｃｕ等で形成されている。
用リード３Ａ２１のそれぞれはリードフレームから切断
され又は成型されている。リードフレームは例えばＦｅ
−Ｎｉ（例えばＮｉ含有率４２又は５０［％］）合金、
Ｃｕ等で形成されている。
【００３９】前記ＤＲＡＭ１、ボンディングワイヤ５、
インナーリード３Ａ、封止樹脂部支持用リード３Ａ２１
及びダミーリード３Ｃはモールド樹脂２Ａで封止されて
いる。モールド樹脂２Ａは、低応力化を図るために、フ
ェノール系硬化剤、シリコーンゴム及びフィラーが添加
されたエポキシ系樹脂を使用している。シリコーンゴム
はエポキシ系樹脂の弾性率を低下させる作用がある。フ
ィラーは球形の酸化珪素粒で形成されており、同様に熱
膨張率を低下させる作用がある。また、パッケージ２の
所定位置にインデックスＩＤ（図１及び図２の左端に設
けられた切り込み）が設けられている。
インナーリード３Ａ、封止樹脂部支持用リード３Ａ２１
及びダミーリード３Ｃはモールド樹脂２Ａで封止されて
いる。モールド樹脂２Ａは、低応力化を図るために、フ
ェノール系硬化剤、シリコーンゴム及びフィラーが添加
されたエポキシ系樹脂を使用している。シリコーンゴム
はエポキシ系樹脂の弾性率を低下させる作用がある。フ
ィラーは球形の酸化珪素粒で形成されており、同様に熱
膨張率を低下させる作用がある。また、パッケージ２の
所定位置にインデックスＩＤ（図１及び図２の左端に設
けられた切り込み）が設けられている。
【００４０】次に、リードフレームの詳細について説明
する。
する。
【００４１】本実施例のリードフレームは、図１及び図
５（リードフレーム全体平面図）に示すように、２０本
の信号用インナーリード３Ａ１ と２本の共用インナー
リード３Ａ２が設けられている。
５（リードフレーム全体平面図）に示すように、２０本
の信号用インナーリード３Ａ１ と２本の共用インナー
リード３Ａ２が設けられている。
【００４２】前記共用インナーリード３Ａ２ の前記Ｄ
ＲＡＭ１の長方形状の長辺側の中央部に相当する位置に
は信号引き出し用でないダミーリード３Ｃが設けられて
いる。
ＲＡＭ１の長方形状の長辺側の中央部に相当する位置に
は信号引き出し用でないダミーリード３Ｃが設けられて
いる。
【００４３】また、信号用インナーリード３Ａ１ 、共
用インナーリード３Ａ２ 及びダミーリード３Ｃは、そ
れぞれ等間隔に配置されている。
用インナーリード３Ａ２ 及びダミーリード３Ｃは、そ
れぞれ等間隔に配置されている。
【００４４】このようにインナーリード３Ａを等間隔に
配置することにより、特別に広い空間が形成されないの
で、ＤＲＡＭ１の主面と絶縁テープ４との接着面にボイ
ドの発生を防止することができる。
配置することにより、特別に広い空間が形成されないの
で、ＤＲＡＭ１の主面と絶縁テープ４との接着面にボイ
ドの発生を防止することができる。
【００４５】また、本実施例では、図５に示すように、
櫛歯状の絶縁テープ４を用いているため、空間の大きさ
によるボイド発生はなくなる。また、ＤＲＡＭ１の主面
と絶縁性テープ４とインナーリード３Ａとの接着は、接
着剤で接着する。また、接着剤は、半導体チップ１の主
面と絶縁テープ４との接着には用いないで、絶縁テープ
４とインナーリード３Ａとの接着にのみ使用してもよい
。
櫛歯状の絶縁テープ４を用いているため、空間の大きさ
によるボイド発生はなくなる。また、ＤＲＡＭ１の主面
と絶縁性テープ４とインナーリード３Ａとの接着は、接
着剤で接着する。また、接着剤は、半導体チップ１の主
面と絶縁テープ４との接着には用いないで、絶縁テープ
４とインナーリード３Ａとの接着にのみ使用してもよい
。
【００４６】本実施例では、図５に示すように、ＤＲＡ
Ｍ１の主面と絶縁テープ４との接着の前に、櫛歯状の絶
縁テープからなる絶縁テープ４とインナーリード３Ａと
はあらかじめ位置合せして接着剤で接着しておく。ある
いは、長方形の絶縁テープ４とインナーリード３Ａとは
あらかじめ接着剤で接着し、櫛歯状の絶縁テープ４に切
断してもよい。
Ｍ１の主面と絶縁テープ４との接着の前に、櫛歯状の絶
縁テープからなる絶縁テープ４とインナーリード３Ａと
はあらかじめ位置合せして接着剤で接着しておく。ある
いは、長方形の絶縁テープ４とインナーリード３Ａとは
あらかじめ接着剤で接着し、櫛歯状の絶縁テープ４に切
断してもよい。
【００４７】また、前記樹脂封止型パッケージ自体が落
降しないように支持する封止樹脂部支持用リード３Ａ２
１は、前記ＤＲＡＭ１の短辺側に位置するようにリード
フレーム３に設けられている。これを使用することによ
り、ＤＲＡＭ１とインナーリード３Ａと接着する際のＤ
ＲＡＭ１の位置決めを容易にすることができる。
降しないように支持する封止樹脂部支持用リード３Ａ２
１は、前記ＤＲＡＭ１の短辺側に位置するようにリード
フレーム３に設けられている。これを使用することによ
り、ＤＲＡＭ１とインナーリード３Ａと接着する際のＤ
ＲＡＭ１の位置決めを容易にすることができる。
【００４８】次に、リ−ドフレ−ム３に絶縁性ファルム
４を介在させて接着剤を用いて半導体チップ１を接着固
定する方法について簡単に説明する。
４を介在させて接着剤を用いて半導体チップ１を接着固
定する方法について簡単に説明する。
【００４９】まず、図５に示すように、インナ−リ−ド
３Ａ，共用インナ−リ−ド３Ａ２ ，封止樹脂部支持用
リード３Ａ２１及びダミーリード３Ｃのそれぞれに対向
する位置の上に、絶縁テープ４をおらかじめ接着してお
き、それをＤＲＡＭ１の主面の保護膜２０（後で詳細に
説明する）の所定の位置に位置合せして、りードフレー
ムの絶縁テープ４側を接着剤により接着固定する。
３Ａ，共用インナ−リ−ド３Ａ２ ，封止樹脂部支持用
リード３Ａ２１及びダミーリード３Ｃのそれぞれに対向
する位置の上に、絶縁テープ４をおらかじめ接着してお
き、それをＤＲＡＭ１の主面の保護膜２０（後で詳細に
説明する）の所定の位置に位置合せして、りードフレー
ムの絶縁テープ４側を接着剤により接着固定する。
【００５０】前記リードフレーム３には、図６に示すよ
うに、櫛齒状の絶縁テープ４を接着剤により接着されて
いる。この櫛齒状の絶縁テープ４は、共用インナ−リ−
ド３Ａ２及びインナーリード３Ａより少しはみ出した寸
法になっている。そのはみ出し寸法は、例えば、２００
〜４００μｍである。好ましい寸法は１００μｍ程度で
ある。このとき、インナーリード３Ａの寸法は４００μ
ｍ程度である。
うに、櫛齒状の絶縁テープ４を接着剤により接着されて
いる。この櫛齒状の絶縁テープ４は、共用インナ−リ−
ド３Ａ２及びインナーリード３Ａより少しはみ出した寸
法になっている。そのはみ出し寸法は、例えば、２００
〜４００μｍである。好ましい寸法は１００μｍ程度で
ある。このとき、インナーリード３Ａの寸法は４００μ
ｍ程度である。
【００５１】櫛齒状の絶縁テープ４の櫛歯方向の寸法は
、図７に示すように、共用インナーリード３Ａ２の外側
に少しはみ出した点Ａから信号用インナーリード３Ａ１
とＤＲＡＭ１との接着端部より少しはみ出した点Ｂまで
の長さである。例えば、図７に示すように、接着剤がは
み出してもボンディングワイヤ５にショートしない程度
の寸法■は、３００〜２０００μｍ（好ましい寸法：７
００μｍ）、共用インナーリード３Ａ２側の絶縁テープ
４のはみ出し寸法■は、１０〜２００μｍ（好ましい寸
法：１００μｍ）、ワイヤボンディングに必要な寸法■
は、２００〜６００μｍ（好ましい寸法：４００μｍ）
、インナーリード間リークの寸法■は、１００〜５００
μｍ（好ましい寸法：３００μｍ）、ワイヤボンディン
グエリアダウンセット必要寸法■は、２００〜１０００
μｍ（好ましい寸法：５００μｍ）、信号用インナーリ
ード３Ａ１側の絶縁テープ４のはみ出し寸法■は、１０
〜２００μｍ（好ましい寸法：１００μｍ）である。こ
の櫛齒状の絶縁テープ４の櫛歯方向の寸法は、半導体装
置の種類によって異なるが、できるだけ小さい（細い）
方が応力を低減できるので好ましい。
、図７に示すように、共用インナーリード３Ａ２の外側
に少しはみ出した点Ａから信号用インナーリード３Ａ１
とＤＲＡＭ１との接着端部より少しはみ出した点Ｂまで
の長さである。例えば、図７に示すように、接着剤がは
み出してもボンディングワイヤ５にショートしない程度
の寸法■は、３００〜２０００μｍ（好ましい寸法：７
００μｍ）、共用インナーリード３Ａ２側の絶縁テープ
４のはみ出し寸法■は、１０〜２００μｍ（好ましい寸
法：１００μｍ）、ワイヤボンディングに必要な寸法■
は、２００〜６００μｍ（好ましい寸法：４００μｍ）
、インナーリード間リークの寸法■は、１００〜５００
μｍ（好ましい寸法：３００μｍ）、ワイヤボンディン
グエリアダウンセット必要寸法■は、２００〜１０００
μｍ（好ましい寸法：５００μｍ）、信号用インナーリ
ード３Ａ１側の絶縁テープ４のはみ出し寸法■は、１０
〜２００μｍ（好ましい寸法：１００μｍ）である。こ
の櫛齒状の絶縁テープ４の櫛歯方向の寸法は、半導体装
置の種類によって異なるが、できるだけ小さい（細い）
方が応力を低減できるので好ましい。
【００５２】このように、インナーリード３Ａから少し
はみ出すように絶縁テープ４を設けることにより、封止
樹脂（レジン）と接着剤との接着が強力なので、封止樹
脂と他の部材間の剥離の進展を防止することができる。 温度サイクル時のクラック発生を回避することができる
。また、インナーリード３ＡとＤＲＡＭ１との狭い空間
にボイドを発生するのを防止することができるので、半
導体装置の信頼性を向上することができる。
はみ出すように絶縁テープ４を設けることにより、封止
樹脂（レジン）と接着剤との接着が強力なので、封止樹
脂と他の部材間の剥離の進展を防止することができる。 温度サイクル時のクラック発生を回避することができる
。また、インナーリード３ＡとＤＲＡＭ１との狭い空間
にボイドを発生するのを防止することができるので、半
導体装置の信頼性を向上することができる。
【００５３】また、図８に示すように、前記ＤＲＡＭ１
の主面上パッシベーション膜（ＰＳｉＮ等）の上にポリ
イミド系樹脂からなる保護膜２０が設けられ、その上に
前記絶縁テープ４が設けられている。この保護膜２０の
膜厚は１０μｍ程度である。ＤＲＡＭ１のシリコンウエ
ハの熱膨張係数は３×１０￣６／℃であり、絶縁テープ
４のポリイミド系樹脂の熱膨張係数は１０〜７０×１０
￣６／℃である。前記保護膜２０の熱膨張係数は、ポリ
イミド系樹脂を用いているので、１０〜７０×１０￣６
／℃である。
の主面上パッシベーション膜（ＰＳｉＮ等）の上にポリ
イミド系樹脂からなる保護膜２０が設けられ、その上に
前記絶縁テープ４が設けられている。この保護膜２０の
膜厚は１０μｍ程度である。ＤＲＡＭ１のシリコンウエ
ハの熱膨張係数は３×１０￣６／℃であり、絶縁テープ
４のポリイミド系樹脂の熱膨張係数は１０〜７０×１０
￣６／℃である。前記保護膜２０の熱膨張係数は、ポリ
イミド系樹脂を用いているので、１０〜７０×１０￣６
／℃である。
【００５４】ここで、前記保護膜２０は、ＤＲＡＭ１の
熱膨張係数と、絶縁テープ４の熱膨張係数との間の熱膨
張係数の素材が好ましい。また、前記保護膜は、引張り
強度１２０ＭＰａ以上のものが好ましい。
熱膨張係数と、絶縁テープ４の熱膨張係数との間の熱膨
張係数の素材が好ましい。また、前記保護膜は、引張り
強度１２０ＭＰａ以上のものが好ましい。
【００５５】このように構成することにより、次の効果
を得ることができる。
を得ることができる。
【００５６】■ＤＲＡＭ１と絶縁テープ４との熱膨張係
数差に起因する応力を保護膜２０が吸収するので、ＤＲ
ＡＭ１の表面の破壊を防止することができる。例えば、
この保護膜２０が介在していない場合、ＤＲＡＭ１と絶
縁テープ４との熱応力差が絶縁テープ４の端部下のパッ
シベーション膜に引張り応力が作用し、ＤＲＡＭ１上の
集積回路部にクラックが発生するが、この保護膜２０が
介在すると、前記パッシベーション膜の表面に圧縮応力
を発生させるため、ＤＲＡＭ１の表面にクラックが発生
するのを防ぐことができる。
数差に起因する応力を保護膜２０が吸収するので、ＤＲ
ＡＭ１の表面の破壊を防止することができる。例えば、
この保護膜２０が介在していない場合、ＤＲＡＭ１と絶
縁テープ４との熱応力差が絶縁テープ４の端部下のパッ
シベーション膜に引張り応力が作用し、ＤＲＡＭ１上の
集積回路部にクラックが発生するが、この保護膜２０が
介在すると、前記パッシベーション膜の表面に圧縮応力
を発生させるため、ＤＲＡＭ１の表面にクラックが発生
するのを防ぐことができる。
【００５７】■封止樹脂（レジン）中のフィラーによる
回路の損傷を防止することができる。
回路の損傷を防止することができる。
【００５８】■外部からのα線を遮へい（ソフトエラー
防止）することができる。
防止）することができる。
【００５９】前記絶縁テープ４は、図９に示すように、
ほぼ５０μｍ程度のポリイミド系樹脂からなる基板４Ａ
の両面に、ほぼ２５μｍ程度の接着剤４Ｂからなってい
る。この絶縁テープ４の厚さが、厚すぎると温度サイク
ルによる応力が大きくなり、封止樹脂（レジン）にクラ
ックを発生する。また、薄いと静電容量が大きくなりす
ぎる。また、ＤＲＡＭ１への影響が大きくなり、最悪の
時はクラック発生する。したがって、絶縁テープ４の厚
さは適切なものとすることが必要である。
ほぼ５０μｍ程度のポリイミド系樹脂からなる基板４Ａ
の両面に、ほぼ２５μｍ程度の接着剤４Ｂからなってい
る。この絶縁テープ４の厚さが、厚すぎると温度サイク
ルによる応力が大きくなり、封止樹脂（レジン）にクラ
ックを発生する。また、薄いと静電容量が大きくなりす
ぎる。また、ＤＲＡＭ１への影響が大きくなり、最悪の
時はクラック発生する。したがって、絶縁テープ４の厚
さは適切なものとすることが必要である。
【００６０】以上の説明からわかるように、本実施例に
よれば、前記絶縁テープ４は、ほぼ５０μｍ程度のポリ
イミド系樹脂からなる基板４Ａの両面に、ほぼ２５μｍ
程度の接着剤４Ｂを施して絶縁テープ４の厚さを適切な
厚さにすることにより、温度サイクルによる応力が吸収
し得る程度のもとなり、封止樹脂（レジン）２Ａ及びＤ
ＲＡＭ１にそれぞれクラックを発生するのを防止するこ
とができ、半導体装置の信頼性を向上することができる
。また、絶縁テープ４に依存する静電容量も適切なもの
にすることができる。
よれば、前記絶縁テープ４は、ほぼ５０μｍ程度のポリ
イミド系樹脂からなる基板４Ａの両面に、ほぼ２５μｍ
程度の接着剤４Ｂを施して絶縁テープ４の厚さを適切な
厚さにすることにより、温度サイクルによる応力が吸収
し得る程度のもとなり、封止樹脂（レジン）２Ａ及びＤ
ＲＡＭ１にそれぞれクラックを発生するのを防止するこ
とができ、半導体装置の信頼性を向上することができる
。また、絶縁テープ４に依存する静電容量も適切なもの
にすることができる。
【００６１】以上、本発明を実施例にもとづき具体的に
説明したが、本発明は、前記実施例に限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能であることは言うまでもない。
説明したが、本発明は、前記実施例に限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能であることは言うまでもない。
【００６２】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００６３】温度サイクルによる応力が吸収し得る程度
のものとなり、封止樹脂及び半導体チップにそれぞれク
ラックを発生するのを防止することができ、半導体装置
の信頼性を向上することができる。また、絶縁テープに
依存する静電容量も適切なものにすることができる。
のものとなり、封止樹脂及び半導体チップにそれぞれク
ラックを発生するのを防止することができ、半導体装置
の信頼性を向上することができる。また、絶縁テープに
依存する静電容量も適切なものにすることができる。
【図１】 本発明の実施例であるＤＲＡＭを封止する
樹脂封止型半導体装置の部分断面斜視図、
樹脂封止型半導体装置の部分断面斜視図、
【図２】
図１の平面図、
図１の平面図、
【図３】 図２のイ−イ線で切った断面図、
【図４】
本実施例のリ−ドフレ−ムの全体平面図、
本実施例のリ−ドフレ−ムの全体平面図、
【図５】
図１に示す半導体チップ，絶縁テープ，リ−ドフレ
−ムの関係を示す組立展開図、
図１に示す半導体チップ，絶縁テープ，リ−ドフレ
−ムの関係を示す組立展開図、
【図６】 図１に示す絶縁テープとリ−ドフレ−ムの
寸法関係を示す一部平面図、
寸法関係を示す一部平面図、
【図７】 図１に示すボンディングワイヤ，絶縁テー
プ，リ−ドフレ−ムの位置関係を示す一部断面図、
プ，リ−ドフレ−ムの位置関係を示す一部断面図、
【図
８】 図２の一部拡大図、
８】 図２の一部拡大図、
【図９】 本実施例の半導体チップの主面上に設けら
れた保護膜を説明するための図、
れた保護膜を説明するための図、
【図１０】 従来技術の問題点を説明するための図、
【図１１】 従来技術の問題点を説明するための図、
【図１２】 従来技術の問題点を説明するための図、
１…ＤＲＡＭ、２…樹脂封止型パッケ−ジ、２Ａ…封止
樹脂、３…リ−ドフレ−ム、３Ａ…インナ−リ−ド、３
Ａ１…信号用インナ−リ−ド、３Ａ２…共用インナ−リ
−ド、３Ａ２１…封止樹脂支持用リ−ド、３Ｂ…アウタ
−リ−ド、３Ｃ…ダミーリード、４…絶縁性フィルム、
５…ボンディングワイヤ、１１Ａ、１１Ｂ、１１Ｃ、１
１Ｄ…メモリセルアレイ。
樹脂、３…リ−ドフレ−ム、３Ａ…インナ−リ−ド、３
Ａ１…信号用インナ−リ−ド、３Ａ２…共用インナ−リ
−ド、３Ａ２１…封止樹脂支持用リ−ド、３Ｂ…アウタ
−リ−ド、３Ｃ…ダミーリード、４…絶縁性フィルム、
５…ボンディングワイヤ、１１Ａ、１１Ｂ、１１Ｃ、１
１Ｄ…メモリセルアレイ。
Claims (1)
- 【請求項１】 半導体チップの回路形成面上に、複数
の信号用インナーリードが、前記半導体チップと電気的
に絶縁する絶縁フープを介在して接着され、該インナー
リードと半導体チップとがそれぞれボンディングワイヤ
で電気的に接続され、モールド樹脂で封止される半導体
装置であって、前記複数の信号用インナーリードと前記
半導体チップと電気的に絶縁する絶縁フィルムは、絶縁
テープ基板の両面に同質のポリイミド系樹脂を施したも
のであることを特徴とする半導体装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3057477A JP2567998B2 (ja) | 1991-03-20 | 1991-03-20 | 半導体装置 |
| KR1019920004046A KR100234824B1 (ko) | 1991-03-20 | 1992-03-12 | 반도체 장치 |
| EP92104617A EP0504821B1 (en) | 1991-03-20 | 1992-03-17 | Packaged semiconductor device having stress absorbing film |
| DE69227334T DE69227334T2 (de) | 1991-03-20 | 1992-03-17 | Halbleiteranordnung in einer Packung mit spannungsabsorbierender Schicht |
| US08/198,389 US5406028A (en) | 1991-03-20 | 1994-02-18 | Packaged semiconductor device having stress absorbing film |
| US08/384,836 US5466888A (en) | 1991-03-20 | 1995-02-07 | Packaged semiconductor device having stress absorbing film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3057477A JP2567998B2 (ja) | 1991-03-20 | 1991-03-20 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04291950A true JPH04291950A (ja) | 1992-10-16 |
| JP2567998B2 JP2567998B2 (ja) | 1996-12-25 |
Family
ID=13056790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3057477A Expired - Fee Related JP2567998B2 (ja) | 1991-03-20 | 1991-03-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2567998B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6046504A (en) * | 1997-02-17 | 2000-04-04 | Nippon Steel Corporation | Resin-encapsulated LOC semiconductor device having a thin inner lead |
| US6274406B1 (en) | 1996-11-14 | 2001-08-14 | Nippon Steel Semiconductor Corporation | Semiconductor device and a method of manufacturing the same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02198163A (ja) * | 1989-01-27 | 1990-08-06 | Hitachi Ltd | 半導体装置及びその製造方法 |
| JPH0341743A (ja) * | 1989-07-10 | 1991-02-22 | Tomoegawa Paper Co Ltd | リードフレーム用接着テープ |
-
1991
- 1991-03-20 JP JP3057477A patent/JP2567998B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02198163A (ja) * | 1989-01-27 | 1990-08-06 | Hitachi Ltd | 半導体装置及びその製造方法 |
| JPH0341743A (ja) * | 1989-07-10 | 1991-02-22 | Tomoegawa Paper Co Ltd | リードフレーム用接着テープ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6274406B1 (en) | 1996-11-14 | 2001-08-14 | Nippon Steel Semiconductor Corporation | Semiconductor device and a method of manufacturing the same |
| US6046504A (en) * | 1997-02-17 | 2000-04-04 | Nippon Steel Corporation | Resin-encapsulated LOC semiconductor device having a thin inner lead |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2567998B2 (ja) | 1996-12-25 |
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