JP2567998B2 - 半導体装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、 本発明は、半導体装
置に関し、特に、大規模集積回路のＬＯＣ(Ｌead Ｏn
Ｃhip）構造のパッケージに適用して有効な技術に関す
るものである。
置に関し、特に、大規模集積回路のＬＯＣ(Ｌead Ｏn
Ｃhip）構造のパッケージに適用して有効な技術に関す
るものである。
【０００２】
【従来の技術】従来、半導体チップを保護するために樹
脂で半導体チップをモールドして封止している。この封
止を行う前に、半導体チップ上にリードを位置決めし、
取り付けるために、いくつかの方法が用いられている。
脂で半導体チップをモールドして封止している。この封
止を行う前に、半導体チップ上にリードを位置決めし、
取り付けるために、いくつかの方法が用いられている。
【０００３】例えば、中央にタブを有するリード・フレ
ームを用いるもので、半導体チップを封入前に取付けて
使用する。この従来技術では、半導体チップの周囲近く
にある電極パッドを、それに対応するインナーリードに
ボンディングワイヤで接続する方法が知られている。
ームを用いるもので、半導体チップを封入前に取付けて
使用する。この従来技術では、半導体チップの周囲近く
にある電極パッドを、それに対応するインナーリードに
ボンディングワイヤで接続する方法が知られている。
【０００４】従来技術による半導体パッケージに共通の
問題は、金属リード・フレームのリード線の出口となる
金型のパーティング・ラインに沿って、亀裂を生じるこ
とであった。
問題は、金属リード・フレームのリード線の出口となる
金型のパーティング・ラインに沿って、亀裂を生じるこ
とであった。
【０００５】また、他の問題は、外部から半導体チップ
へ、金属リード線に沿って環境中の汚染源が侵入する径
路が比較的短かいことである。
へ、金属リード線に沿って環境中の汚染源が侵入する径
路が比較的短かいことである。
【０００６】さらに、他の問題は、インナーリードを半
導体チップの電極パッドに接続するために必要なボンデ
ィングワイヤを交差させることができないことであっ
た。
導体チップの電極パッドに接続するために必要なボンデ
ィングワイヤを交差させることができないことであっ
た。
【０００７】そこで、前記問題を解消するために、半導
体チップの回路形成面上に、複数のインナーリードが、
前記半導体チップと絶縁フィルムを介在させて接着剤で
接着され、該インナーリードと半導体チップとがボンデ
ィングワイヤで電気的に接続され、モールド樹脂で封止
された半導体装置において、前記半導体チップの回路形
成面の長手方向の中心線の近傍に共用インナーリード
（バスバーインナーリード）が設けられた半導体装置が
提案されている(特開平２−２４６１２５号公報)。
体チップの回路形成面上に、複数のインナーリードが、
前記半導体チップと絶縁フィルムを介在させて接着剤で
接着され、該インナーリードと半導体チップとがボンデ
ィングワイヤで電気的に接続され、モールド樹脂で封止
された半導体装置において、前記半導体チップの回路形
成面の長手方向の中心線の近傍に共用インナーリード
（バスバーインナーリード）が設けられた半導体装置が
提案されている(特開平２−２４６１２５号公報)。
【０００８】
【発明が解決しようとする課題】しかしながら、前記半
導体装置では、半導体チップの回路形成面上に、複数の
インナーリードが、前記半導体チップと絶縁フィルムを
介在させて接着剤で接着されているが、この絶縁フィル
ムの厚さの寸法が厚すぎると、温度サイクルによる応力
が大きくなり、封止樹脂（例えばレジン）クラックを発
生するという問題があった。また、絶縁フィルムの厚さ
の寸法が薄すぎると、静電容量が大きくなりすぎる。そ
の上、半導体チップへの外部からの応力的な影響が大き
くなり、最悪の場合には半導体チップにクラックを発生
するという問題があった。
導体装置では、半導体チップの回路形成面上に、複数の
インナーリードが、前記半導体チップと絶縁フィルムを
介在させて接着剤で接着されているが、この絶縁フィル
ムの厚さの寸法が厚すぎると、温度サイクルによる応力
が大きくなり、封止樹脂（例えばレジン）クラックを発
生するという問題があった。また、絶縁フィルムの厚さ
の寸法が薄すぎると、静電容量が大きくなりすぎる。そ
の上、半導体チップへの外部からの応力的な影響が大き
くなり、最悪の場合には半導体チップにクラックを発生
するという問題があった。
【０００９】本発明の目的は、半導体装置の信頼性を向
上することが可能な技術を提供することにある。
上することが可能な技術を提供することにある。
【００１０】本発明の他の目的は、適切な静電容量を得
ることが可能な技術を提供することにある。
ることが可能な技術を提供することにある。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００１３】半導体チップの回路形成面上に、複数の信
号用インナーリードが、前記半導体チップとを電気的に
絶縁する絶縁フィルムを介在して接着され、該インナー
リードと半導体チップとがそれぞれボンディングワイヤ
で電気的に接続され、モールド樹脂で封止される半導体
装置であって、前記複数の信号用インナーリードと前記
半導体チップとを電気的に絶縁する絶縁フィルムは、絶
縁テープ基板の両面に同質のポリイミド系樹脂を施した
ものである。絶縁テープ基板としてはポリイミド系樹脂
が好ましく、絶縁テープの厚さは、５０μｍ〜２００μ
ｍより選択される。また、絶縁テープ基板両面の接着用
のポリイミド系樹脂は同質のものを用い、通常ほぼ２５
μｍである。
号用インナーリードが、前記半導体チップとを電気的に
絶縁する絶縁フィルムを介在して接着され、該インナー
リードと半導体チップとがそれぞれボンディングワイヤ
で電気的に接続され、モールド樹脂で封止される半導体
装置であって、前記複数の信号用インナーリードと前記
半導体チップとを電気的に絶縁する絶縁フィルムは、絶
縁テープ基板の両面に同質のポリイミド系樹脂を施した
ものである。絶縁テープ基板としてはポリイミド系樹脂
が好ましく、絶縁テープの厚さは、５０μｍ〜２００μ
ｍより選択される。また、絶縁テープ基板両面の接着用
のポリイミド系樹脂は同質のものを用い、通常ほぼ２５
μｍである。
【００１４】前述の手段によれば、前記絶縁フィルム
は、ほぼ５０μｍ程度のポリイミド系樹脂からなる基板
の両面に、それぞれ同質のポリイミド系樹脂を用いた接
着剤を施して絶縁テープの厚さを適切な厚さにすること
により、温度サイクルによる応力が吸収し得る程度のも
のとなり、封止樹脂（レジン）及び半導体チップにそれ
ぞれクラックを発生するのを防止することができる。ま
た、静電容量も適切なものにすることができる。
は、ほぼ５０μｍ程度のポリイミド系樹脂からなる基板
の両面に、それぞれ同質のポリイミド系樹脂を用いた接
着剤を施して絶縁テープの厚さを適切な厚さにすること
により、温度サイクルによる応力が吸収し得る程度のも
のとなり、封止樹脂（レジン）及び半導体チップにそれ
ぞれクラックを発生するのを防止することができる。ま
た、静電容量も適切なものにすることができる。
【００１５】
【実施例】以下、本発明の一実施例を図面を用いて具体
的に説明する。
的に説明する。
【００１６】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
【００１７】本発明の実施例であるＤＲＡＭを封止する
樹脂封止型半導体装置を図１(部分断面斜視図)、図２
(平面図)及び図３（図２のイ−イ線で切った断面図）で
示す。
樹脂封止型半導体装置を図１(部分断面斜視図)、図２
(平面図)及び図３（図２のイ−イ線で切った断面図）で
示す。
【００１８】図１、図２及び図３に示すように、ＤＲＡ
Ｍ（半導体チップ）１は、ＳＯＪ（Ｓmall Ｏut-line
Ｊ-bend）型の樹脂封止型パッケージ２で封止されてい
る。前記ＤＲＡＭ１は、１６〔Ｍbit〕×１〔bit〕の大
容量で構成され、１５.５８〔ｍｍ〕×８.１５〔ｍｍ〕
の平面長方形状で構成されている。このＤＲＡＭ１は、
４００〔ｍｉｌ〕の樹脂封止型パッケージ２に封止され
る。
Ｍ（半導体チップ）１は、ＳＯＪ（Ｓmall Ｏut-line
Ｊ-bend）型の樹脂封止型パッケージ２で封止されてい
る。前記ＤＲＡＭ１は、１６〔Ｍbit〕×１〔bit〕の大
容量で構成され、１５.５８〔ｍｍ〕×８.１５〔ｍｍ〕
の平面長方形状で構成されている。このＤＲＡＭ１は、
４００〔ｍｉｌ〕の樹脂封止型パッケージ２に封止され
る。
【００１９】前記本実施例のＤＲＡＭ（半導体チップ）
１の素子レイアウト及びボンディングパッドＢＰは、図
４（レイアウト平面図）に示すような配置構成になって
いる。すなわち、ＤＲＡＭ１の表面の略全域にメモリセ
ルアレイＭＡが配置されている。本実施例のＤＲＡＭ１
は、これに限定されないが、メモリセルアレイは大きく
４個のメモリセルアレイ１１Ａ〜１１Ｄに分割されてい
る。同図４中、ＤＲＡＭ１の上側に２個のメモリセルア
レイ１１Ａ，１１Ｂが配置され、下側に２個のメモリセ
ルアレイ１１Ｃ，１１Ｄが配置されている。この４個に
分割されたメモリセルアレイ１１Ａ〜１１Ｄのそれぞれ
は、さらに１６個のメモリセルアレイＭＡに細分化され
ている。つまり、ＤＲＡＭ１は、６４個のメモリセルア
レイＭＡを配置する。この６４個に細分化された１個の
メモリセルアレイＭＡは２５６［Ｋbit］の容量で構成
されている。
１の素子レイアウト及びボンディングパッドＢＰは、図
４（レイアウト平面図）に示すような配置構成になって
いる。すなわち、ＤＲＡＭ１の表面の略全域にメモリセ
ルアレイＭＡが配置されている。本実施例のＤＲＡＭ１
は、これに限定されないが、メモリセルアレイは大きく
４個のメモリセルアレイ１１Ａ〜１１Ｄに分割されてい
る。同図４中、ＤＲＡＭ１の上側に２個のメモリセルア
レイ１１Ａ，１１Ｂが配置され、下側に２個のメモリセ
ルアレイ１１Ｃ，１１Ｄが配置されている。この４個に
分割されたメモリセルアレイ１１Ａ〜１１Ｄのそれぞれ
は、さらに１６個のメモリセルアレイＭＡに細分化され
ている。つまり、ＤＲＡＭ１は、６４個のメモリセルア
レイＭＡを配置する。この６４個に細分化された１個の
メモリセルアレイＭＡは２５６［Ｋbit］の容量で構成
されている。
【００２０】前記ＤＲＡＭ１の６４個に細分化されたう
ちの２個のメモリセルアレイＭＡの間にはそれぞれセン
スアンプ回路ＳＡが配置されている。センスアンプ回路
ＳＡは相補型ＭＯＳＦＥＴ(ＣＭＯＳ)で構成されてい
る。ＤＲＡＭ１の４個に分割されたうちのメモリセルア
レイ１１Ａ、１１Ｂのそれぞれの下側の一端にはカラム
アドレスデコ−ダ回路ＹＤＥＣが配置されている。同様
に、メモリセルアレイ１１Ｃ，１１Ｄのそれぞれの上側
の一端にはカラムアドレスデコ−ダ回路ＹＤＥＣが配置
されている。
ちの２個のメモリセルアレイＭＡの間にはそれぞれセン
スアンプ回路ＳＡが配置されている。センスアンプ回路
ＳＡは相補型ＭＯＳＦＥＴ(ＣＭＯＳ)で構成されてい
る。ＤＲＡＭ１の４個に分割されたうちのメモリセルア
レイ１１Ａ、１１Ｂのそれぞれの下側の一端にはカラム
アドレスデコ−ダ回路ＹＤＥＣが配置されている。同様
に、メモリセルアレイ１１Ｃ，１１Ｄのそれぞれの上側
の一端にはカラムアドレスデコ−ダ回路ＹＤＥＣが配置
されている。
【００２１】前記ＤＲＡＭ１の４個に分割されたうちの
メモリセルアレイ１１Ａと１１Ｂの間、メモリセルアレ
イ１１Ｃと１１Ｄの間には、それぞれ周辺回路１２及び
外部端子（ボンディングパッド）ＢＰが配置されてい
る。また、メモリセルアレイ１１Ａ，１１Ｂのそれぞれ
の下側と、メモリセルアレイ１１Ｃ，１１Ｄのそれぞれ
の上側の領域に、周辺回路１３が設けられている。
メモリセルアレイ１１Ａと１１Ｂの間、メモリセルアレ
イ１１Ｃと１１Ｄの間には、それぞれ周辺回路１２及び
外部端子（ボンディングパッド）ＢＰが配置されてい
る。また、メモリセルアレイ１１Ａ，１１Ｂのそれぞれ
の下側と、メモリセルアレイ１１Ｃ，１１Ｄのそれぞれ
の上側の領域に、周辺回路１３が設けられている。
【００２２】周辺回路１２としては、主にメインアンプ
回路、出力バッファ回路、基板電位発生回路（ＶBB：ジ
ェネレ−タ回路）、電源回路等がある。
回路、出力バッファ回路、基板電位発生回路（ＶBB：ジ
ェネレ−タ回路）、電源回路等がある。
【００２３】前記周辺回路１３としては、主にロウアド
レスストロ−ブ(ＲＥ)系回路、ライトイネ−ブル(Ｗ)系
回路、デ−タ入力バッファ回路、Ｖcc用リミッタ回路、
Ｘアドレスドライバ回路（論理段）、Ｘ系冗長回路、Ｘ
アドレスバッファ回路、カラムアドレスストロ−ブ(Ｃ
Ｅ)系回路、テスト回路、ＶＤＬ用リミッタ回路、Ｙア
ドレスドライバ回路(論理段)、Ｙ系冗長回路、Ｙアドレ
スバッファ回路、Ｙアドレスドライバ回路(ドライブ
段)、Ｘアドレスドライバ回路(ドライブ段)、マット選
択信号回路（ドライブ段）がある。
レスストロ−ブ(ＲＥ)系回路、ライトイネ−ブル(Ｗ)系
回路、デ−タ入力バッファ回路、Ｖcc用リミッタ回路、
Ｘアドレスドライバ回路（論理段）、Ｘ系冗長回路、Ｘ
アドレスバッファ回路、カラムアドレスストロ−ブ(Ｃ
Ｅ)系回路、テスト回路、ＶＤＬ用リミッタ回路、Ｙア
ドレスドライバ回路(論理段)、Ｙ系冗長回路、Ｙアドレ
スバッファ回路、Ｙアドレスドライバ回路(ドライブ
段)、Ｘアドレスドライバ回路(ドライブ段)、マット選
択信号回路（ドライブ段）がある。
【００２４】前記樹脂封止型半導体装置２は、ＬＯＣ構
造で構成され、ＤＲＡＭ１の主面のほぼ中心線部分近傍
までインナ−リ−ド３Ａを引き伸しているので、前記外
部端子ＢＰは、ＤＲＡＭ１の主面上のほぼ中心線上に、
つまり、メモリセルアレイ１１Ａ，１１Ｂ，１１Ｃ及び
１１Ｄのそれぞれで規定された領域内に、ＤＲＡＭ１の
中心線部の上端側から下端側に向って一列に配置されて
いる。そして、それぞれの外部端子ＢＰは前記半導体チ
ップ１の主面上に配置されているインナ−リ−ド３Ａと
ボンディングワイヤ５で電気的に接続される。
造で構成され、ＤＲＡＭ１の主面のほぼ中心線部分近傍
までインナ−リ−ド３Ａを引き伸しているので、前記外
部端子ＢＰは、ＤＲＡＭ１の主面上のほぼ中心線上に、
つまり、メモリセルアレイ１１Ａ，１１Ｂ，１１Ｃ及び
１１Ｄのそれぞれで規定された領域内に、ＤＲＡＭ１の
中心線部の上端側から下端側に向って一列に配置されて
いる。そして、それぞれの外部端子ＢＰは前記半導体チ
ップ１の主面上に配置されているインナ−リ−ド３Ａと
ボンディングワイヤ５で電気的に接続される。
【００２５】外部端子ＢＰに印加される信号は、前述の
図１に示す樹脂封止型半導体装置２において説明したの
で、ここでの説明は省略する。
図１に示す樹脂封止型半導体装置２において説明したの
で、ここでの説明は省略する。
【００２６】基本的には、ＤＲＡＭ１の表面上の上端側
から下端側に向って基準電圧(Ｖss)、電源電圧(Ｖcc)の
それぞれが印加されたインナ−リ−ド３Ａが延在するの
で、ＤＲＡＭ１はその延在方向に沿って基準電圧(Ｖss)
用、電源電圧(Ｖcc)用のそれぞれの外部端子ＢＰを複数
配置している。つまり、ＤＲＡＭ１は基準電圧(Ｖss)、
電源電圧(Ｖcc)のそれぞれの電源の供給が充分に行える
ように構成されている。
から下端側に向って基準電圧(Ｖss)、電源電圧(Ｖcc)の
それぞれが印加されたインナ−リ−ド３Ａが延在するの
で、ＤＲＡＭ１はその延在方向に沿って基準電圧(Ｖss)
用、電源電圧(Ｖcc)用のそれぞれの外部端子ＢＰを複数
配置している。つまり、ＤＲＡＭ１は基準電圧(Ｖss)、
電源電圧(Ｖcc)のそれぞれの電源の供給が充分に行える
ように構成されている。
【００２７】前記ＤＲＡＭ１の主面、つまり前記メモリ
セルアレイ及び周辺回路を配置した表面上には、インナ
ーリード３Ａを配置している。ＤＲＡＭ１とインナーリ
ード３Ａとの間には、絶縁テープ（フィルム）４を介在
している。絶縁テープ４は、例えば熱硬化性ポリイミド
系樹脂膜で形成されている（詳細については後で説明す
る）。この絶縁テープ４のＤＲＡＭ１側、インナーリー
ド３Ａ側のそれぞれの表面には、接着層（図示しない）
が設けられている。接着層としては、例えばポリイミド
樹脂を使用する。
セルアレイ及び周辺回路を配置した表面上には、インナ
ーリード３Ａを配置している。ＤＲＡＭ１とインナーリ
ード３Ａとの間には、絶縁テープ（フィルム）４を介在
している。絶縁テープ４は、例えば熱硬化性ポリイミド
系樹脂膜で形成されている（詳細については後で説明す
る）。この絶縁テープ４のＤＲＡＭ１側、インナーリー
ド３Ａ側のそれぞれの表面には、接着層（図示しない）
が設けられている。接着層としては、例えばポリイミド
樹脂を使用する。
【００２８】この種の樹脂封止型パッケージ２は、ＤＲ
ＡＭ１上にインナーリード３Ａを配置したＬＯＣ構造を
採用している。ＬＯＣ構造を採用する樹脂封止型パッケ
ージ２は、ＤＲＡＭ１の形状に規制されずにインナーリ
ード３Ａを自由に引き回せるので、この引き回しに相当
する分、サイズの大きなＤＲＡＭ１を封止することがで
きる。つまり、ＬＯＣ構造を採用する樹脂封止型パッケ
ージ２は、大容量化に基づきＤＲＡＭ１のサイズが大型
化しても、封止サイズ（パッケージサイズ）は小さく抑
えられるので、実装密度を高めることができる。
ＡＭ１上にインナーリード３Ａを配置したＬＯＣ構造を
採用している。ＬＯＣ構造を採用する樹脂封止型パッケ
ージ２は、ＤＲＡＭ１の形状に規制されずにインナーリ
ード３Ａを自由に引き回せるので、この引き回しに相当
する分、サイズの大きなＤＲＡＭ１を封止することがで
きる。つまり、ＬＯＣ構造を採用する樹脂封止型パッケ
ージ２は、大容量化に基づきＤＲＡＭ１のサイズが大型
化しても、封止サイズ（パッケージサイズ）は小さく抑
えられるので、実装密度を高めることができる。
【００２９】前記インナーリード３Ａはその一端側をア
ウターリード３Ｂと一体に構成している。アウターリー
ド３Ｂは、標準規格に基づき、それぞれに印加される信
号が規定され、番号が付されている。図１中、左端手前
は１番端子、右端手前は１４番端子である。右端後側
（端子番号はインナーリード３Ａに示す）は１５番端
子、左端後側は図示していないが２８番端子である。つ
まり、この樹脂封止型パッケージ２は１〜６番端子、９
〜１４番端子、１５〜２０番端子、２３〜２８番端子の
合計２４端子で構成されている。
ウターリード３Ｂと一体に構成している。アウターリー
ド３Ｂは、標準規格に基づき、それぞれに印加される信
号が規定され、番号が付されている。図１中、左端手前
は１番端子、右端手前は１４番端子である。右端後側
（端子番号はインナーリード３Ａに示す）は１５番端
子、左端後側は図示していないが２８番端子である。つ
まり、この樹脂封止型パッケージ２は１〜６番端子、９
〜１４番端子、１５〜２０番端子、２３〜２８番端子の
合計２４端子で構成されている。
【００３０】前記１番端子は電源電圧Ｖcc端子である。
前記電源電圧Ｖccは例えば回路の動作電圧５[Ｖ]であ
る。２番端子はデータ入力信号端子(Ｄ)、３番端子は空
き端子、４番端子はライトイネーブル信号端子(Ｗ)、５
番端子はロウアドレスストローブ信号端子(ＲＥ)、６番
端子はアドレス信号端子(Ａ11)である。
前記電源電圧Ｖccは例えば回路の動作電圧５[Ｖ]であ
る。２番端子はデータ入力信号端子(Ｄ)、３番端子は空
き端子、４番端子はライトイネーブル信号端子(Ｗ)、５
番端子はロウアドレスストローブ信号端子(ＲＥ)、６番
端子はアドレス信号端子(Ａ11)である。
【００３１】９番端子はアドレス信号端子(Ａ10)、１０
番端子はアドレス信号端子(Ａ0 )、１１番端子はアドレ
ス信号端子(Ａ1 )、１２番端子はアドレス信号端子(Ａ2
)、１３番端子はアドレス信号端子(Ａ3 )である。１４
番端子は電源電圧Ｖcc端子である。
番端子はアドレス信号端子(Ａ0 )、１１番端子はアドレ
ス信号端子(Ａ1 )、１２番端子はアドレス信号端子(Ａ2
)、１３番端子はアドレス信号端子(Ａ3 )である。１４
番端子は電源電圧Ｖcc端子である。
【００３２】１５番端子は基準電圧Ｖss端子である。前
記基準電圧Ｖssは例えば回路の基準電圧０[Ｖ]である。
１６番端子はアドレス信号端子(Ａ4 )、１７番端子はア
ドレス信号端子(Ａ5 )、１８番端子はアドレス信号端子
(Ａ6 )、１９番端子はアドレス信号端子(Ａ7)、２０番
端子はアドレス信号端子(Ａ8)である。
記基準電圧Ｖssは例えば回路の基準電圧０[Ｖ]である。
１６番端子はアドレス信号端子(Ａ4 )、１７番端子はア
ドレス信号端子(Ａ5 )、１８番端子はアドレス信号端子
(Ａ6 )、１９番端子はアドレス信号端子(Ａ7)、２０番
端子はアドレス信号端子(Ａ8)である。
【００３３】２３番端子〜２８番端は図示していない
が、２３番端子はアドレス信号端子(Ａ9 )、２４番端子
は空き端子、２５番端子はカラムアドレスストローブ信
号端子(ＣＥ)、２６番端子は空き端子、２７番端子はデ
ータ出力信号端子、２８番端子は基準電圧Ｖss端子であ
る。
が、２３番端子はアドレス信号端子(Ａ9 )、２４番端子
は空き端子、２５番端子はカラムアドレスストローブ信
号端子(ＣＥ)、２６番端子は空き端子、２７番端子はデ
ータ出力信号端子、２８番端子は基準電圧Ｖss端子であ
る。
【００３４】前記インナーリード３Ａの他端側は、ＤＲ
ＡＭ１の長方形状のそれぞれの長辺を横切り、ＤＲＡＭ
１の中央側に引き伸ばされている。インナーリード３Ａ
の他端側の先端はボンディングワイヤ５を介在させてＤ
ＲＡＭ１の中央部分に配列されたボンディングパッド
(外部端子)ＢＰに接続されている。前記ボンディングワ
イヤ５は金(Ａｕ)ワイヤを使用する。また、ボンディン
グワイヤ５としては、銅(Ｃｕ)ワイヤ、金属ワイヤの表
面に絶縁性樹脂を被覆した被覆ワイヤ等を使用してもよ
い。ボンディングワイヤ５は熱圧着に超音波振動を併用
したボンディング法によりボンディングされている。
ＡＭ１の長方形状のそれぞれの長辺を横切り、ＤＲＡＭ
１の中央側に引き伸ばされている。インナーリード３Ａ
の他端側の先端はボンディングワイヤ５を介在させてＤ
ＲＡＭ１の中央部分に配列されたボンディングパッド
(外部端子)ＢＰに接続されている。前記ボンディングワ
イヤ５は金(Ａｕ)ワイヤを使用する。また、ボンディン
グワイヤ５としては、銅(Ｃｕ)ワイヤ、金属ワイヤの表
面に絶縁性樹脂を被覆した被覆ワイヤ等を使用してもよ
い。ボンディングワイヤ５は熱圧着に超音波振動を併用
したボンディング法によりボンディングされている。
【００３５】前記インナーリード３Ａのうち１番端子、
１４番端子のそれぞれのインナーリード(Ｖcc)３Ａは、
一体に構成され、ＤＲＡＭ１の中央部分をその長辺に平
行に引き伸ばされている（このインナーリード(Ｖcc)３
Ａは共用インナーリード又はバスバーインナーリードと
言われている）。同様に、１５番端子、２８番端子のそ
れぞれのインナーリード(Ｖss)３Ａは、一体に構成さ
れ、ＤＲＡＭ１の中央部分をその長辺に平行に引き伸ば
されている（このインナーリード(Ｖss)３Ａは共用イン
ナーリード又はバスバーインナーリードと言われてい
る）。インナーリード(Ｖcc)３Ａ、インナーリード(Ｖs
s)３Ａのそれぞれは、その他のインナーリード３Ａ(信
号用インナ−リ−ド３Ａ1 )の他端側の先端で規定され
た領域内において平行に延在させている。このインナー
リード(Ｖcc)３Ａ、インナーリード(Ｖss)３Ａのそれぞ
れはＤＲＡＭ１の主面のどの位置においても電源電圧Ｖ
cc、基準電圧Ｖssを供給することができるように構成さ
れている。つまり、この樹脂封止型半導体装置は、電源
ノイズを吸収し易く構成され、ＤＲＡＭ１の動作速度の
高速化を図れるように構成されている。
１４番端子のそれぞれのインナーリード(Ｖcc)３Ａは、
一体に構成され、ＤＲＡＭ１の中央部分をその長辺に平
行に引き伸ばされている（このインナーリード(Ｖcc)３
Ａは共用インナーリード又はバスバーインナーリードと
言われている）。同様に、１５番端子、２８番端子のそ
れぞれのインナーリード(Ｖss)３Ａは、一体に構成さ
れ、ＤＲＡＭ１の中央部分をその長辺に平行に引き伸ば
されている（このインナーリード(Ｖss)３Ａは共用イン
ナーリード又はバスバーインナーリードと言われてい
る）。インナーリード(Ｖcc)３Ａ、インナーリード(Ｖs
s)３Ａのそれぞれは、その他のインナーリード３Ａ(信
号用インナ−リ−ド３Ａ1 )の他端側の先端で規定され
た領域内において平行に延在させている。このインナー
リード(Ｖcc)３Ａ、インナーリード(Ｖss)３Ａのそれぞ
れはＤＲＡＭ１の主面のどの位置においても電源電圧Ｖ
cc、基準電圧Ｖssを供給することができるように構成さ
れている。つまり、この樹脂封止型半導体装置は、電源
ノイズを吸収し易く構成され、ＤＲＡＭ１の動作速度の
高速化を図れるように構成されている。
【００３６】前記ＤＲＡＭ１の長方形状の短辺側は、リ
ードの切断成形時、樹脂封止型パッケージ自体が落降し
ないように支持する封止樹脂部支持用リード３Ａ21が設
けられている。
ードの切断成形時、樹脂封止型パッケージ自体が落降し
ないように支持する封止樹脂部支持用リード３Ａ21が設
けられている。
【００３７】また、前記ＤＲＡＭ１の長方形状の長辺側
の中央部には信号引き出し用でないダミーリード３Ｃが
設けられている。
の中央部には信号引き出し用でないダミーリード３Ｃが
設けられている。
【００３８】前記アウターリード３Ｂ、封止樹脂部支持
用リード３Ａ21のそれぞれはリードフレームから切断さ
れ又は成型されている。リードフレームは例えばＦｅ−
Ｎｉ（例えばＮｉ含有率４２又は５０[％]）合金、Ｃｕ
等で形成されている。
用リード３Ａ21のそれぞれはリードフレームから切断さ
れ又は成型されている。リードフレームは例えばＦｅ−
Ｎｉ（例えばＮｉ含有率４２又は５０[％]）合金、Ｃｕ
等で形成されている。
【００３９】前記ＤＲＡＭ１、ボンディングワイヤ５、
インナーリード３Ａ、封止樹脂部支持用リード３Ａ21及
びダミーリード３Ｃはモールド樹脂２Ａで封止されてい
る。モールド樹脂２Ａは、低応力化を図るために、フェ
ノール系硬化剤、シリコーンゴム及びフィラーが添加さ
れたエポキシ系樹脂を使用している。シリコーンゴムは
エポキシ系樹脂の弾性率を低下させる作用がある。フィ
ラーは球形の酸化珪素粒で形成されており、同様に熱膨
張率を低下させる作用がある。また、パッケージ２の所
定位置にインデックスＩＤ（図１及び図２の左端に設け
られた切り込み）が設けられている。
インナーリード３Ａ、封止樹脂部支持用リード３Ａ21及
びダミーリード３Ｃはモールド樹脂２Ａで封止されてい
る。モールド樹脂２Ａは、低応力化を図るために、フェ
ノール系硬化剤、シリコーンゴム及びフィラーが添加さ
れたエポキシ系樹脂を使用している。シリコーンゴムは
エポキシ系樹脂の弾性率を低下させる作用がある。フィ
ラーは球形の酸化珪素粒で形成されており、同様に熱膨
張率を低下させる作用がある。また、パッケージ２の所
定位置にインデックスＩＤ（図１及び図２の左端に設け
られた切り込み）が設けられている。
【００４０】次に、リードフレームの詳細について説明
する。
する。
【００４１】本実施例のリードフレームは、図１及び図
５（リードフレーム全体平面図）に示すように、２０本
の信号用インナーリード３Ａ1 と２本の共用インナーリ
ード３Ａ2が設けられている。
５（リードフレーム全体平面図）に示すように、２０本
の信号用インナーリード３Ａ1 と２本の共用インナーリ
ード３Ａ2が設けられている。
【００４２】前記共用インナーリード３Ａ2 の前記ＤＲ
ＡＭ１の長方形状の長辺側の中央部に相当する位置には
信号引き出し用でないダミーリード３Ｃが設けられてい
る。
ＡＭ１の長方形状の長辺側の中央部に相当する位置には
信号引き出し用でないダミーリード３Ｃが設けられてい
る。
【００４３】また、信号用インナーリード３Ａ1 、共用
インナーリード３Ａ2 及びダミーリード３Ｃは、それぞ
れ等間隔に配置されている。
インナーリード３Ａ2 及びダミーリード３Ｃは、それぞ
れ等間隔に配置されている。
【００４４】このようにインナーリード３Ａを等間隔に
配置することにより、特別に広い空間が形成されないの
で、ＤＲＡＭ１の主面と絶縁テープ４との接着面にボイ
ドの発生を防止することができる。
配置することにより、特別に広い空間が形成されないの
で、ＤＲＡＭ１の主面と絶縁テープ４との接着面にボイ
ドの発生を防止することができる。
【００４５】また、本実施例では、図５に示すように、
櫛歯状の絶縁テープ４を用いているため、空間の大きさ
によるボイド発生はなくなる。また、ＤＲＡＭ１の主面
と絶縁性テープ４とインナーリード３Ａとの接着は、接
着剤で接着する。また、接着剤は、半導体チップ１の主
面と絶縁テープ４との接着には用いないで、絶縁テープ
４とインナーリード３Ａとの接着にのみ使用してもよ
い。
櫛歯状の絶縁テープ４を用いているため、空間の大きさ
によるボイド発生はなくなる。また、ＤＲＡＭ１の主面
と絶縁性テープ４とインナーリード３Ａとの接着は、接
着剤で接着する。また、接着剤は、半導体チップ１の主
面と絶縁テープ４との接着には用いないで、絶縁テープ
４とインナーリード３Ａとの接着にのみ使用してもよ
い。
【００４６】本実施例では、図５に示すように、ＤＲＡ
Ｍ１の主面と絶縁テープ４との接着の前に、櫛歯状の絶
縁テープからなる絶縁テープ４とインナーリード３Ａと
はあらかじめ位置合せして接着剤で接着しておく。ある
いは、長方形の絶縁テープ４とインナーリード３Ａとは
あらかじめ接着剤で接着し、櫛歯状の絶縁テープ４に切
断してもよい。
Ｍ１の主面と絶縁テープ４との接着の前に、櫛歯状の絶
縁テープからなる絶縁テープ４とインナーリード３Ａと
はあらかじめ位置合せして接着剤で接着しておく。ある
いは、長方形の絶縁テープ４とインナーリード３Ａとは
あらかじめ接着剤で接着し、櫛歯状の絶縁テープ４に切
断してもよい。
【００４７】また、前記樹脂封止型パッケージ自体が落
降しないように支持する封止樹脂部支持用リード３Ａ21
は、前記ＤＲＡＭ１の短辺側に位置するようにリードフ
レーム３に設けられている。これを使用することによ
り、ＤＲＡＭ１とインナーリード３Ａと接着する際のＤ
ＲＡＭ１の位置決めを容易にすることができる。
降しないように支持する封止樹脂部支持用リード３Ａ21
は、前記ＤＲＡＭ１の短辺側に位置するようにリードフ
レーム３に設けられている。これを使用することによ
り、ＤＲＡＭ１とインナーリード３Ａと接着する際のＤ
ＲＡＭ１の位置決めを容易にすることができる。
【００４８】次に、リードフレーム３に絶縁テープ４を
介在させて接着剤を用いて半導体チップ１を接着固定す
る方法について簡単に説明する。
介在させて接着剤を用いて半導体チップ１を接着固定す
る方法について簡単に説明する。
【００４９】まず、図５に示すように、インナーリード
３Ａ、共用インナーリード３Ａ2，封止樹脂部支持用リ
ード３Ａ21及びダミーリード３Ｃのそれぞれに対向する
位置の上に、絶縁テープ４をあらかじめ接着しておき、
それをＤＲＡＭ１の主面の保護膜２０（後で詳細に説明
する）の所定の位置に位置合せして、リードフレームの
絶縁テープ４側を接着剤により接着固定する。
３Ａ、共用インナーリード３Ａ2，封止樹脂部支持用リ
ード３Ａ21及びダミーリード３Ｃのそれぞれに対向する
位置の上に、絶縁テープ４をあらかじめ接着しておき、
それをＤＲＡＭ１の主面の保護膜２０（後で詳細に説明
する）の所定の位置に位置合せして、リードフレームの
絶縁テープ４側を接着剤により接着固定する。
【００５０】前記リードフレーム３には、図６に示すよ
うに、櫛齒状の絶縁テープ４を接着剤により接着されて
いる。この櫛齒状の絶縁テープ４は、共用インナ−リ−
ド３Ａ2及びインナーリード３Ａより少しはみ出した寸
法になっている。そのはみ出し寸法は、例えば、２００
〜４００μｍである。好ましい寸法は１００μｍ程度で
ある。このとき、インナーリード３Ａの寸法は４００μ
ｍ程度である。
うに、櫛齒状の絶縁テープ４を接着剤により接着されて
いる。この櫛齒状の絶縁テープ４は、共用インナ−リ−
ド３Ａ2及びインナーリード３Ａより少しはみ出した寸
法になっている。そのはみ出し寸法は、例えば、２００
〜４００μｍである。好ましい寸法は１００μｍ程度で
ある。このとき、インナーリード３Ａの寸法は４００μ
ｍ程度である。
【００５１】櫛齒状の絶縁テープ４の櫛歯方向の寸法
は、図７に示すように、共用インナーリード３Ａ2の外
側に少しはみ出した点Ａから信号用インナーリード３Ａ
1とＤＲＡＭ１との接着端部より少しはみ出した点Ｂま
での長さである。例えば、図７に示すように、接着剤が
はみ出してもボンディングワイヤ５にショートしない程
度の寸法は、３００〜２０００μｍ（好ましい寸法：
７００μｍ）、共用インナーリード３Ａ2側の絶縁テー
プ４のはみ出し寸法は、１０〜２００μｍ（好ましい
寸法：１００μｍ）、ワイヤボンディングに必要な寸法
は、２００〜６００μｍ（好ましい寸法：４００μ
ｍ）、インナーリード間リークの寸法は、１００〜５
００μｍ（好ましい寸法：３００μｍ）、ワイヤボンデ
ィングエリアダウンセット必要寸法は、２００〜１０
００μｍ（好ましい寸法：５００μｍ）、信号用インナ
ーリード３Ａ1側の絶縁テープ４のはみ出し寸法は、
１０〜２００μｍ（好ましい寸法：１００μｍ）であ
る。この櫛齒状の絶縁テープ４の櫛歯方向の寸法は、半
導体装置の種類によって異なるが、できるだけ小さい
（細い）方が応力を低減できるので好ましい。
は、図７に示すように、共用インナーリード３Ａ2の外
側に少しはみ出した点Ａから信号用インナーリード３Ａ
1とＤＲＡＭ１との接着端部より少しはみ出した点Ｂま
での長さである。例えば、図７に示すように、接着剤が
はみ出してもボンディングワイヤ５にショートしない程
度の寸法は、３００〜２０００μｍ（好ましい寸法：
７００μｍ）、共用インナーリード３Ａ2側の絶縁テー
プ４のはみ出し寸法は、１０〜２００μｍ（好ましい
寸法：１００μｍ）、ワイヤボンディングに必要な寸法
は、２００〜６００μｍ（好ましい寸法：４００μ
ｍ）、インナーリード間リークの寸法は、１００〜５
００μｍ（好ましい寸法：３００μｍ）、ワイヤボンデ
ィングエリアダウンセット必要寸法は、２００〜１０
００μｍ（好ましい寸法：５００μｍ）、信号用インナ
ーリード３Ａ1側の絶縁テープ４のはみ出し寸法は、
１０〜２００μｍ（好ましい寸法：１００μｍ）であ
る。この櫛齒状の絶縁テープ４の櫛歯方向の寸法は、半
導体装置の種類によって異なるが、できるだけ小さい
（細い）方が応力を低減できるので好ましい。
【００５２】このように、インナーリード３Ａから少し
はみ出すように絶縁テープ４を設けることにより、封止
樹脂（レジン）と接着剤との接着が強力なので、封止樹
脂と他の部材間の剥離の進展を防止することができる。
温度サイクル時のクラック発生を回避することができ
る。また、インナーリード３ＡとＤＲＡＭ１との狭い空
間にボイドを発生するのを防止することができるので、
半導体装置の信頼性を向上することができる。
はみ出すように絶縁テープ４を設けることにより、封止
樹脂（レジン）と接着剤との接着が強力なので、封止樹
脂と他の部材間の剥離の進展を防止することができる。
温度サイクル時のクラック発生を回避することができ
る。また、インナーリード３ＡとＤＲＡＭ１との狭い空
間にボイドを発生するのを防止することができるので、
半導体装置の信頼性を向上することができる。
【００５３】また、図８に示すように、前記ＤＲＡＭ１
の主面上パッシベーション膜（ＰＳｉＮ等）の上にポリ
イミド系樹脂からなる保護膜２０が設けられ、その上に
前記絶縁テープ４が設けられている。この保護膜２０の
膜厚は１０μｍ程度である。ＤＲＡＭ１のシリコンウエ
ハの熱膨張係数は３×１０~6／℃であり、絶縁テープ４
のポリイミド系樹脂の熱膨張係数は１０〜７０×１０~6
／℃である。前記保護膜２０の熱膨張係数は、ポリイミ
ド系樹脂を用いているので、１０〜７０×１０~6／℃で
ある。
の主面上パッシベーション膜（ＰＳｉＮ等）の上にポリ
イミド系樹脂からなる保護膜２０が設けられ、その上に
前記絶縁テープ４が設けられている。この保護膜２０の
膜厚は１０μｍ程度である。ＤＲＡＭ１のシリコンウエ
ハの熱膨張係数は３×１０~6／℃であり、絶縁テープ４
のポリイミド系樹脂の熱膨張係数は１０〜７０×１０~6
／℃である。前記保護膜２０の熱膨張係数は、ポリイミ
ド系樹脂を用いているので、１０〜７０×１０~6／℃で
ある。
【００５４】ここで、前記保護膜２０は、ＤＲＡＭ１の
熱膨張係数と、絶縁テープ４の熱膨張係数との間の熱膨
張係数の素材が好ましい。また、前記保護膜は、引張り
強度１２０ＭＰａ以上のものが好ましい。
熱膨張係数と、絶縁テープ４の熱膨張係数との間の熱膨
張係数の素材が好ましい。また、前記保護膜は、引張り
強度１２０ＭＰａ以上のものが好ましい。
【００５５】このように構成することにより、次の効果
を得ることができる。
を得ることができる。
【００５６】ＤＲＡＭ１と絶縁テープ４との熱膨張係
数差に起因する応力を保護膜２０が吸収するので、ＤＲ
ＡＭ１の表面の破壊を防止することができる。例えば、
この保護膜２０が介在していない場合、ＤＲＡＭ１と絶
縁テープ４との熱応力差が絶縁テープ４の端部下のパッ
シベーション膜に引張り応力が作用し、ＤＲＡＭ１上の
集積回路部にクラックが発生するが、この保護膜２０が
介在すると、前記パッシベーション膜の表面に圧縮応力
を発生させるため、ＤＲＡＭ１の表面にクラックが発生
するのを防ぐことができる。
数差に起因する応力を保護膜２０が吸収するので、ＤＲ
ＡＭ１の表面の破壊を防止することができる。例えば、
この保護膜２０が介在していない場合、ＤＲＡＭ１と絶
縁テープ４との熱応力差が絶縁テープ４の端部下のパッ
シベーション膜に引張り応力が作用し、ＤＲＡＭ１上の
集積回路部にクラックが発生するが、この保護膜２０が
介在すると、前記パッシベーション膜の表面に圧縮応力
を発生させるため、ＤＲＡＭ１の表面にクラックが発生
するのを防ぐことができる。
【００５７】封止樹脂（レジン）中のフィラーによる
回路の損傷を防止することができる。
回路の損傷を防止することができる。
【００５８】外部からのα線を遮へい（ソフトエラー
防止）することができる。
防止）することができる。
【００５９】前記絶縁テープ４は、図９に示すように、
ほぼ５０μｍ程度のポリイミド系樹脂からなる基板４Ａ
の両面に、ほぼ２５μｍ程度の接着剤４Ｂからなってい
る。この絶縁テープ４の厚さが、厚すぎると温度サイク
ルによる応力が大きくなり、封止樹脂（レジン）にクラ
ックを発生する。また、薄いと静電容量が大きくなりす
ぎる。また、ＤＲＡＭ１への影響が大きくなり、最悪の
時はクラック発生する。したがって、絶縁テープ４の厚
さは適切なものとすることが必要である。
ほぼ５０μｍ程度のポリイミド系樹脂からなる基板４Ａ
の両面に、ほぼ２５μｍ程度の接着剤４Ｂからなってい
る。この絶縁テープ４の厚さが、厚すぎると温度サイク
ルによる応力が大きくなり、封止樹脂（レジン）にクラ
ックを発生する。また、薄いと静電容量が大きくなりす
ぎる。また、ＤＲＡＭ１への影響が大きくなり、最悪の
時はクラック発生する。したがって、絶縁テープ４の厚
さは適切なものとすることが必要である。
【００６０】以上の説明からわかるように、本実施例に
よれば、前記絶縁テープ４は、ほぼ５０μｍ程度のポリ
イミド系樹脂からなる基板４Ａの両面に、ほぼ２５μｍ
程度の接着剤４Ｂを施して絶縁テープ４の厚さを適切な
厚さにすることにより、温度サイクルによる応力が吸収
し得る程度のもとなり、封止樹脂（レジン）２Ａ及びＤ
ＲＡＭ１にそれぞれクラックを発生するのを防止するこ
とができ、半導体装置の信頼性を向上することができ
る。また、絶縁テープ４に依存する静電容量も適切なも
のにすることができる。
よれば、前記絶縁テープ４は、ほぼ５０μｍ程度のポリ
イミド系樹脂からなる基板４Ａの両面に、ほぼ２５μｍ
程度の接着剤４Ｂを施して絶縁テープ４の厚さを適切な
厚さにすることにより、温度サイクルによる応力が吸収
し得る程度のもとなり、封止樹脂（レジン）２Ａ及びＤ
ＲＡＭ１にそれぞれクラックを発生するのを防止するこ
とができ、半導体装置の信頼性を向上することができ
る。また、絶縁テープ４に依存する静電容量も適切なも
のにすることができる。
【００６１】以上、本発明を実施例にもとづき具体的に
説明したが、本発明は、前記実施例に限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能であることは言うまでもない。
説明したが、本発明は、前記実施例に限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能であることは言うまでもない。
【００６２】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００６３】温度サイクルによる応力が吸収し得る程度
のものとなり、封止樹脂及び半導体チップにそれぞれク
ラックを発生するのを防止することができ、半導体装置
の信頼性を向上することができる。また、絶縁テープに
依存する静電容量も適切なものにすることができる。
のものとなり、封止樹脂及び半導体チップにそれぞれク
ラックを発生するのを防止することができ、半導体装置
の信頼性を向上することができる。また、絶縁テープに
依存する静電容量も適切なものにすることができる。
【図１】 本発明の実施例であるＤＲＡＭを封止する樹
脂封止型半導体装置の部分断面斜視図、
脂封止型半導体装置の部分断面斜視図、
【図２】 図１の平面図、
【図３】 図２のイ−イ線で切った断面図、
【図４】 本実施例のリ−ドフレ−ムの全体平面図、
【図５】 図１に示す半導体チップ，絶縁テープ，リ−
ドフレ−ムの関係を示す組立展開図、
ドフレ−ムの関係を示す組立展開図、
【図６】 図１に示す絶縁テープとリ−ドフレ−ムの寸
法関係を示す一部平面図、
法関係を示す一部平面図、
【図７】 図１に示すボンディングワイヤ，絶縁テー
プ，リ−ドフレ−ムの位置関係を示す一部断面図、
プ，リ−ドフレ−ムの位置関係を示す一部断面図、
【図８】 図２の一部拡大図、
【図９】 本実施例の半導体チップの主面上に設けられ
た保護膜を説明するための図、
た保護膜を説明するための図、
【図１０】 従来技術の問題点を説明するための図、
【図１１】 従来技術の問題点を説明するための図、
【図１２】 従来技術の問題点を説明するための図、
１…ＤＲＡＭ、２…樹脂封止型パッケージ、２Ａ…封止
樹脂、３…リードフレーム、３Ａ…インナーリード、３
Ａ1…信号用インナーリード、３Ａ2…共用インナーリー
ド、３Ａ21…封止樹脂支持用リード、３Ｂ…アウターリ
ード、３Ｃ…ダミーリード、４…絶縁テープ、５…ボン
ディングワイヤ、１１Ａ、１１Ｂ、１１Ｃ、１１Ｄ…メ
モリセルアレイ。
樹脂、３…リードフレーム、３Ａ…インナーリード、３
Ａ1…信号用インナーリード、３Ａ2…共用インナーリー
ド、３Ａ21…封止樹脂支持用リード、３Ｂ…アウターリ
ード、３Ｃ…ダミーリード、４…絶縁テープ、５…ボン
ディングワイヤ、１１Ａ、１１Ｂ、１１Ｃ、１１Ｄ…メ
モリセルアレイ。
フロントページの続き (72)発明者 有田 順一 東京都小平市上水本町五丁目20番１号 株式会社 日立製作所 半導体設計開発 センタ内 (72)発明者 坪崎 邦宏 東京都小平市上水本町五丁目20番１号 株式会社 日立製作所 半導体設計開発 センタ内 (72)発明者 一谷 昌弘 東京都小平市上水本町五丁目20番１号 株式会社 日立製作所 半導体設計開発 センタ内 (72)発明者 リム・シャム・ベン シンガポール1233，ベンデマーロード 990 テキサス・インスツルメンツ・シ ンガポール内 (72)発明者 チャイ・タイ・チョン シンガポール1233，ベンデマーロード 990 テキサス・インスツルメンツ・シ ンガポール内 (72)発明者 雨海 正純 茨城県稲敷郡美浦村木原2355 日本テキ サス・インスツルメンツ株式会社内
Claims (1)
- 【請求項１】 半導体チップの回路形成面上に、複数の
信号用インナーリードが、前記半導体チップと電気的に
絶縁する絶縁フィルムを介在して接着され、該信号用イ
ンナーリードと半導体チップとがそれぞれボンディング
ワイヤで電気的に接続され、かつそれらが封止体により
封止されて成る半導体装置であって、前記複数の信号用
インナーリードと前記半導体チップとを電気的に絶縁す
る絶縁フィルムは、５０μｍ乃至２００μｍの厚さから
成る絶縁テープ基板の両面に絶縁テープと同質のポリイ
ミド系樹脂から成る接着剤が施されたことを特徴とする
半導体装置。
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|---|---|---|---|
| JP3057477A JP2567998B2 (ja) | 1991-03-20 | 1991-03-20 | 半導体装置 |
| KR1019920004046A KR100234824B1 (ko) | 1991-03-20 | 1992-03-12 | 반도체 장치 |
| EP92104617A EP0504821B1 (en) | 1991-03-20 | 1992-03-17 | Packaged semiconductor device having stress absorbing film |
| DE69227334T DE69227334T2 (de) | 1991-03-20 | 1992-03-17 | Halbleiteranordnung in einer Packung mit spannungsabsorbierender Schicht |
| US08/198,389 US5406028A (en) | 1991-03-20 | 1994-02-18 | Packaged semiconductor device having stress absorbing film |
| US08/384,836 US5466888A (en) | 1991-03-20 | 1995-02-07 | Packaged semiconductor device having stress absorbing film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3057477A JP2567998B2 (ja) | 1991-03-20 | 1991-03-20 | 半導体装置 |
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| Publication Number | Publication Date |
|---|---|
| JPH04291950A JPH04291950A (ja) | 1992-10-16 |
| JP2567998B2 true JP2567998B2 (ja) | 1996-12-25 |
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ID=13056790
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Country Status (1)
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|---|---|---|---|---|
| JPH02198163A (ja) * | 1989-01-27 | 1990-08-06 | Hitachi Ltd | 半導体装置及びその製造方法 |
| JPH0341743A (ja) * | 1989-07-10 | 1991-02-22 | Tomoegawa Paper Co Ltd | リードフレーム用接着テープ |
-
1991
- 1991-03-20 JP JP3057477A patent/JP2567998B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02198163A (ja) * | 1989-01-27 | 1990-08-06 | Hitachi Ltd | 半導体装置及びその製造方法 |
| JPH0341743A (ja) * | 1989-07-10 | 1991-02-22 | Tomoegawa Paper Co Ltd | リードフレーム用接着テープ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04291950A (ja) | 1992-10-16 |
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