DE69227334T2 - Halbleiteranordnung in einer Packung mit spannungsabsorbierender Schicht - Google Patents

Halbleiteranordnung in einer Packung mit spannungsabsorbierender Schicht

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DE69227334T2
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Description

    HINTERGRUND DER ERFINDUNG
  • Diese Erfindung betrifft ein Halbleiterbauelement. Sie betrifft insbesondere eine Technik, die wirksam ist, wenn sie auf ein Gehäuse mit einer LOC-(Lead On Chip)-Struktur einer hochintegrierten Schaltung angewendet wird.
  • Es war zum Schützen eines Halbleiterchips üblich, diesen mit Harz zu umgießen und ihn abzudichten. Es wurden verschiedene Verfahren verwendet, um Zuleitungen auf einem Halbleiterchip zu positionieren und sie einzupassen, bevor dieses Abdichten vorgenommen wird.
  • Wenn beispielsweise ein Leiterrahmen verwendet wird, der in der Mitte mit Kontaktfahnen versehen ist, wird der Halbleiterchip an die Kontaktfahnen angepaßt, bevor er abgedichtet wird. Aus dem Stand der Technik ist ein Verfahren bekannt, das Elektrodenkontaktstellen in der Nähe des Halbleiterchips und um diesen herum über Verbindungsdrähte mit entsprechenden inneren Zuleitungen verbindet.
  • Das übliche beim Halbleitergehäuse aus dem Stand der Technik auftretende Problem besteht darin, daß sich entlang Trennlinien von Gießbereichen am Austritt von Zuleitungen eines metallischen Leiterrahmens Risse entwickeln.
  • Ein weiteres Problem besteht darin, daß ein entlang den metallischen Zuleitungen in den Halbleiterchip verlaufender Eintrittsweg für Verunreinigungen aus der Umgebung relativ kurz ist.
  • Ein weiteres Problem besteht darin, daß die zum Verbinden der inneren Zuleitungen mit den Elektrodenkontaktstellen des Halbleiterchips erforderlichen Verbindungsdrähte einander nicht kreuzen können.
  • Bei einem Halbleiterbauelement, bei dem mehrere innere Zuleitungsabschnitte durch ein Haftmittel auf eine Schaltungsbildungsoberfläche eines Halbleiterchips aufgeklebt werden, während dazwischen ein elektrisch isolierendes Band oder eine elektrisch isolierende Schicht angeordnet wird, werden die inneren Zuleitungsabschnitte und der Halbleiterchip durch Verbindungsdrähte elektrisch miteinander verbunden, und der Halbleiterchip wird durch ein Gießharz abgedichtet. Es wurde in JP-A-2 246 125 ein Halbleiterbauelement vorgeschlagen, das in der Nähe der Mittellinie der Schaltungsbildungsoberfläche des Halbleiterchips in Längsrichtung gemeinsame innere Zuleitungsabschnitte (innere Sammelschienenzuleitungen) aufweist, um das oben beschriebene Überkreuzungsproblem zu beseitigen. Ähnliche Bauelemente sind in "Proceedings of the 1988 Electronic Components Conference", 9. Mai 1988, Los Angeles, USA, S. 552-557 und in EP-A-0 405 871 offenbart.
  • Die Erfinder haben jedoch als Ergebnis von Experimenten und Untersuchungen herausgefunden, daß die Halbleiterbauelemente aus dem Stand der Technik von den folgenden Problemen noch nicht frei sind. Wie in Fig. 1 der begleitenden Zeichnung dargestellt ist, werden mehrere auf der Schaltungsbildungsoberfläche (Hauptfläche) des Halbleiterchips 1 ausgebildete innere Zuleitungsabschnitte durch einen Klebstoff mit dem Halbleiterchip 1 verbunden, während zwischen ihnen eine isolierende Schicht 4 angeordnet wird. Es wurde jedoch herausgefunden, daß die mechanische Spannung, die während Temperaturzyklen auftritt, abhängig von der Genauigkeit des Arbeitens auf der Grundlage der Auslegung dieses isolierenden Bands 4, eine Lücke an der Grenzfläche zwischen dem isolierenden Band 4 und den gemeinsamen inneren Zuleitungsabschnitten 3A&sub2; und dem dichtenden Harz bildet, wie in Fig. 2 dargestellt ist, falls das isolierende Band 4 eine in einem solchen Bereich liegende Abmessung aufweist, daß es durch die beim Thermokompressionsbonden auftretende Kraft, die auf die gemeinsamen inneren Zuleitungsabschnitte 3A&sub2; und auf den Halbleiterchip 1 wirkt, beeinflußt wird, oder falls die isolierende Schicht 4 innerhalb dieses Bereichs positioniert ist. Da die mechanische Spannung in diesem Fall konzentriert auf die Ecken der gemeinsamen inneren Zuleitungsabschnitte 3A&sub2; wirkt, entwickeln sich im dichtenden Harz 2A Risse CK, und es entwickeln sich in einem kleinen Raum zwischen den inneren Zuleitungsabschnitten 3A&sub1; und dem Halbleiterchip 1 weiterhin Leerstellen BD (Fig. 1). Demgemäß verschlechtert sich die Zuverlässigkeit des Halbleiterbauelements. Diese Tatsache wurde durch die Beobachtung des Halbleiterbauelements mit SAT (Scanning Acoustic Tomography - Übersetzung: akustische Rastertomographie) oder durch die Beobachtung des Abschnitts mit dem Auge bestätigt.
  • Es hat sich auch herausgestellt, daß die Leerräume BD an dem Abschnitt des isolierenden Bands 4 auftreten, der nicht durch die beim Thermokompressionsbonden auftretende Kraft beeinflußt wird, falls die isolierende Schicht 4 eine solche Abmessung hat, daß sie über den Bereich vorsteht, in dem sie durch die oben beschriebene beim Thermokompressionsbonden auftretende Kraft beeinflußt wird, und außerhalb dieses Bereichs positioniert ist, wie in Fig. 3 dargestellt ist, so daß die Zuverlässigkeit des Halbleiterbauelements ebenfalls absinkt.
  • Beim herkömmlichen Halbleiterbauelement sind mehrere innere Zuleitungsabschnitte durch den Klebstoff über die isolierende Schicht 4 mit der Schaltungsbildungsfläche (Hauptfläche) des Halbleiterchips verbunden, falls die Dicke dieser isolierenden Schicht 4 jedoch zu groß ist, wird die sich aus dem Temperaturzyklus ergebende mechanische Spannung groß, und es entwickeln sich Risse im dichtenden Harz. Falls die Dicke der isolierenden Schicht 4 zu klein ist, wird andererseits die elektrostatische Kapazität zwischen dem Chip und den Zuleitungen zu hoch. Es wurde weiterhin herausgefunden, daß von außen einwirkende Einflüsse der mechanischen Spannung auf den Halbleiterchip groß werden und daß sich im schlimmsten Fall im Halbleiterchip Risse bilden.
  • Beim herkömmlichen verkapselten Halbleiterbauelement mit der oben beschriebenen LOC-Struktur werden mehrere innere Zuleitungsabschnitte durch den Klebstoff über die isolierende Schicht 4 mit der Schaltungsbildungsfläche (Hauptfläche) des Halbleiterchips verbunden, wie oben beschrieben wurde. Es hat sich auch herausgestellt, daß die sich aus der Differenz zwischen den Wärmeausdehnungskoeffizienten der isolierenden Schicht und dem Silicium des Halbleiterchips ergebende mechanische Spannung die Hauptfläche des Halbleiterchips beschädigt und sich im schlimmsten Fall im Halbleiterchip Risse bilden. Zur Vermeidung solcher Risse ist in JP-A-2 146 758 offenbart, daß im Halbleiterchip zwei Harzschichten vorgesehen sind.
  • Eine Aufgabe der vorliegenden Erfindung besteht daher darin, eine Technik vorzusehen, durch die die Zuverlässigkeit eines Halbleiterbauelements in der Hinsicht verbessert werden kann, daß das Auftreten von Leerstellen im Chip und ein Abschälen des dichtenden Harzes verhindert werden.
  • Diese Aufgabe wird durch ein verkapseltes Halbleiterbauelement gemäß Anspruch 1 gelöst. Bevorzugte Ausführungsformen sind in den abhängigen Ansprüchen offenbart.
  • Gemäß der vorliegenden Erfindung weist ein verkapseltes Halbleiterbauelement einen Halbleiterchip und über dem Chip ausgebildete Zuleitungen auf, wobei zwischen ihnen eine elektrisch isolierende Schicht und ein Verkapselungsmaterial zum Abdichten des Chips und der inneren Zuleitungsabschnitte angeordnet sind. Die elektrisch isolierende Schicht hat eine kammförmige Struktur, um zwischen Teilen der inneren Zuleitungsabschnitte und einer gemeinsamen inneren Zuleitungsschiene der Zuleitungen sowie der Hauptfläche des Chips einen 10 um-200 um messenden Randabschnitt vorzusehen, um das Haften der elektrisch isolierenden Schicht am Verkapselungsmaterial und am Chip zu verstärken. Die elektrisch isolierende Schicht hat eine im wesentlichen in einem Bereich zwischen 80 um und 200 um liegende Dicke, um mechanische Spannungen aufzunehmen, die im verkapselten Halbleiterbauelement auftreten können, wenn es Schwankungen der Umgebungstemperatur ausgesetzt ist.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung weist ein verkapseltes Halbleiterbauelement weiterhin eine spannungsaufnehmende Schicht auf, die zwischen der elektrisch isolierenden Schicht und dem Halbleiterchip ausgebildet ist, um Spannungen aufzunehmen, die im verkapselten Halbleiterbauelement entstehen, wenn es Schwankungen der Umgebungstemperatur unterliegt.
    • KURZBESCHREIBUNG DER ZEICHNUNG
  • Fig. 1 ist eine Schnittansicht, die zur Erklärung der bei einem herkömmlichen Halbleiterbauelement auftretenden Probleme mit Leerstellen nützlich ist.
  • Fig. 2 ist auch eine Schnittansicht, die zur Erklärung der beim herkömmlichen Halbleiterbauelement auftretenden Probleme mit Rissen nützlich ist.
  • Fig. 3 ist auch ein Schnittansicht, die zur Erklärung der beim herkömmlichen Bauelement auftretenden Probleme mit Leerstellen nützlich ist.
  • Fig. 4 ist eine teilweise perspektivische Schnittansicht eines verkapselten Halbleiterbauelements mit einem DRAM gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Fig. 5 ist eine Draufsicht des in Fig. 4 dargestellten verkapselten Halbleiterbauelements.
  • Fig. 6 ist eine Ansicht eines entlang einer Linie VI -VI in Fig. 4 vorgenommenen Schnitts.
  • Fig. 7 ist ein Diagramm eines zur Verwendung gemäß der vorliegenden Erfindung geeigneten Layouts eines DRAM- Chips.
  • Fig. 8 ist eine Baugruppen-Explosionsdarstellung, die die Beziehung zwischen dem Halbleiterchip, einer isolierenden Schicht sowie einem Leiterrahmen, die in Fig. 4 dargestellt sind, zeigt.
  • Fig. 9 ist eine teilweise Draufsicht zur Darstellung der Beziehung zwischen den Abmessungen der isolierenden Schicht und des Leiterrahmens, die in Fig. 4 dargestellt sind.
  • Fig. 10 ist eine teilweise Schnittansicht zur Darstellung der Positionsbeziehung zwischen dem Verbindungsdraht, dem isolierenden Band und dem Leiterrahmen, die in Fig. 4 dargestellt sind.
  • Fig. 11 ist eine teilweise vergrößerte Ansicht von Fig. 10.
  • Fig. 12 ist eine der Erklärung dienende Darstellung einer auf einer Hauptfläche des Halbleiterchips gemäß der vorliegenden Erfindung angeordneten Schutzschicht.
    • BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
  • Es sei bemerkt, daß in allen Zeichnungsteilen die gleichen Bezugszahlen verwendet werden, um gleiche Bestandteile zu identifizieren, die dieselbe Funktion haben, und daß auf eine wiederholte Erklärung dieser Bestandteile verzichtet wird.
  • Ein mit Harz umgossenes Halbleiterbauelement (ein verkapseltes Halbleiterbauelement), in dem ein Chip eingeschlossen ist, der gemäß der vorliegenden Erfindung einen DRAM aufweist, ist in Fig. 4 (teilweise perspektivische Schnittansicht), Fig. 5 (Draufsicht) und Fig. 6 (Ansicht eines entlang einer Linie VI-VI aus Fig. 5 vorgenommenen Schnitts) dargestellt. Wie in den Fig. 4, 5 und 6 dargestellt ist, ist ein DRAM-Chip (Halbleiterchip) 1 im wesentlichen quadratisch und in einem mit Harz umgossenen Gehäuse 2 von einem SOJ-(Small Out-line J-bend)-Typ eingeschlossen. Der DRAM-Chip 1 hat eine hohe Kapazität von 16 MBit · 1 Bit und einer 15,58 mm · 8,15 mm messende rechteckige Ebene. Dieser DRAM-Chip 1 ist in einem 400 Milli-Zoll breiten mit Harz umgossenen Gehäuse 2 eingeschlossen. Das Layout des Bauelements und die Bondinseln BP des DRAMs dieser Ausführungsform haben die in Fig. 7 (Layout-Draufsicht) dargestellte Struktur. Speicherzellenmatrizen MA sind im wesentlichen auf der ganzen Oberfläche des Chips 1 angeordnet. Wenngleich er nicht spezi ell darauf beschränkt ist, weist der DRAM dieser Ausführungsform vier abgeteilte Blöcke 11A bis 11D von Speicherzellenmatrizen auf. Wie in der Zeichnung dargestellt ist, sind zwei Blöcke 11A und 11B von Speicherzellenmatrizen am oberen Teil des Chips 1 angeordnet und 2 Blöcke 11C und 11D von Speicherzellenmatrizen am unteren Teil von diesem angeordnet. Jeder dieser vier abgeteilten Blöcke 11A bis 11D von Speicherzellenmatrizen ist weiter in 16 Speicherzellenmatrizen MA eingeteilt. Der DRAM-Chip 1 weist mit anderen Worten insgesamt 64 Speicherzellenmatrizen MA auf. Eine Speicherzellenmatrix MA dieser 64 abgeteilten Speicherzellenmatrizen MA hat eine Kapazität von 256 kBit.
  • Eine Leseverstärkerschaltung SA ist zwischen jeweils zwei angrenzenden, ein Paar bildenden Speicherzellenmatrizen MA aus den 64 abgeteilten Speicherzellenmatrizen angeordnet. Der Leseverstärker SA beinhaltet komplementäre MOSFETs (CMOSs). Periphere Schaltungen 13A und 13B, die jeweils eine Spaltenadressen-Decodiererschaltung YDEC aufweisen, sind jeweils am unteren Ende des Blocks 11A bzw. des Blocks 11B von Speicherzellenmatrizen angeordnet. In ähnlicher Weise sind die peripheren Schaltungen 13C und 13D, die jeweils eine Spaltenadressen-Decodiererschaltung YDEC aufweisen, jeweils am oberen Ende der Speicherzellenmatrix 11C bzw. 11D angeordnet.
  • Periphere Schaltungen 12A bis 12D und externe Anschlüsse (Bondinseln) BP sind zwischen den Blöcken 11A und 11B von Speicherzellenmatrizen bzw. den Blöcken 11C und 11D von Speicherzellenmatrizen angeordnet.
  • Die peripheren Schaltungen 12A-12D sind hauptsächlich eine Haupt-Verstärkungsschaltung, eine Ausgangs-Pufferschaltung, eine Substratpotential-Erzeugungsschaltung (VBB: Generatorschaltung), eine Leistungsversorgungsschaltung und so weiter.
  • Die peripheren Schaltungen 13A-13D sind hauptsächlich eine Zeilenadressen-Übernahmeschaltung (RE-Schaltung), eine Schreibfreigabeschaltung (W-Schaltung, eine Datenein gabe-Pufferschaltung, eine VCC-Begrenzungsschaltung, eine Zeilenadressen-Ansteuerschaltung (Logikstufe), eine Zeilenredundanzschaltung, eine Zeilenadressen-Pufferschaltung, eine Spaltenadressen-Übernahmeschaltung (CE-Schaltung), eine Testschaltung, eine Begrenzerschaltung für Speichermatrizen, eine Spaltenadressen-Treiberschaltung, eine Spaltenadressen-Pufferschaltung, eine Spaltenadressen-Treiberschaltung (Treiberstufe), eine Zeilenadressen-Treiberschaltung (Treiberstufe), eine Speichermatrix-Blockausfallsignal-Schaltung (Treiberstufe) und so weiter.
  • Das in einer Harzmasse eingekapselte Halbleiterbauelement 2 weist eine LOC-Struktur auf, und die inneren Zuleitungsabschnitte 3A erstrecken sich in der Nähe des im wesentlichen in der Mitte gelegenen Leitungsabschnitts der Hauptfläche des DRAM-Chips 1. Die oben beschriebenen externen Anschlüsse BP sind daher auf einer Linie auf der im wesentlichen in der Mitte gelegenen Leitung auf der Hauptfläche des Chips 1, also von der oberen Stirnseite zur unteren Stirnseite des mittleren Leitungsabschnitts des Chips 1 innerhalb des durch die Blöcke 11A, 11B, 11C und 11D von Speicherzellenmatrizen festgelegten Bereichs, angeordnet. Jeder der externen Anschlüsse BP ist elektrisch an den durch einen Verbindungsdraht 5 (s. Fig. 4) auf der Hauptfläche des Chips 1 angeordneten inneren Zuleitungsabschnitt 3A angeschlossen.
  • Grundsätzlich sei bemerkt, daß sich gemeinsame innere Schienen 3A&sub2; eines gemeinsamen inneren Zuleitungsabschnitts, an den eine Referenzspannung (VSS) und eine Leistungsversorgungsspannung (VCC) angelegt sind, im wesentlichen in der Mitte der Hauptfläche des Chips 1 in Längsrichtung des Chips erstrecken. Daher weist der DRAM-Chip 1 in seiner Erstreckungsrichtung mehrere externe Anschlüsse BP für die Referenzspannung (VSS) und mehrere externe Anschlüsse BP für die Leistungsversorgungsspannung (VCC) auf. Der DRAM-Chip 1 ist mit anderen Worten so aufgebaut, daß die Referenzspannung (VSS) bzw. die Leistungsversorgungsspannung (VCC) in ausreichendem Maße an diesen angelegt werden kann.
  • Der innere Zuleitungsabschnitt 3A ist auf der Hauptfläche des Chips 1, also auf der Hauptfläche, auf der die Speicherzellenmatrizen und die peripheren Schaltungen angeordnet sind, angeordnet. Elektrisch isolierende Schichten 4 sind zwischen dem Chip 1 und dem inneren Zuleitungsabschnitt 3A angeordnet. Diese isolierende Schicht 4 weist beispielsweise eine heißfixierte Polyimidharzschicht auf (die isolierende Schicht wird an anderer Stelle in weiteren Einzelheiten beschrieben). Die isolierende Schicht 4 weist auf der dem Chip 1 gegenüberliegenden Seite bzw. auf der dem inneren Zuleitungsabschnitt 3 gegenüberliegenden Seite auf einer elektrisch isolierenden Grundschicht angeordnete Haftschichten auf. Es wird beispielsweise ein thermoplastisches Polyetheramidimidharz, ein Epoxidharz oder ein Polyimidharz für die Haftschicht verwendet.
  • Bei dem in der Zeichnung dargestellten in Harz eingekapselten Halbleiterbauelement wird die LOC-Struktur verwendet, bei der die inneren Zuleitungsabschnitte 3A auf dem Chip angeordnet sind. Bei dem in Harz eingekapselten Halbleiterbauelement 2, bei dem die LOC-Struktur verwendet wird, können sich die inneren Zuleitungsabschnitte 3A frei erstrecken, ohne daß sie durch die Form des Chips 1 eingeschränkt sind. Daher kann ein Chip 1 mit einer diesen Abmessungen der inneren Zuleitungsabschnitte 3A entsprechenden höheren Größe abgedichtet werden. Mit anderen Worten kann die Abdichtungsgröße (Gehäusegröße) des verkapselten Bauelements 1 selbst dann klein gehalten werden, wenn die Größe des DRAM-Chips 1 entsprechend der größeren Kapazität erhöht wird. Daher kann die Packungsdichte verbessert werden.
  • Eines der Enden eines jeden inneren Zuleitungsabschnitts 3A bildet eine mit dem äußeren Zuleitungsabschnitt 3B integriert ausgebildete Zuleitung. Ein an jeden äußeren Zuleitungsabschnitt 3B anzulegendes Signal wird auf der Grundlage der Standardnennwerte festgelegt, und es wird diesem eine laufende Nummer zugeordnet. In Fig. 4 ist der Zuleitungsabschnitt am äußersten linken Teil auf der Vorderseite der erste Anschluß, und der Zuleitungsabschnitt am äußersten rechten Teil auf der Vorderseite der vierzehnte Anschluß. Der Zuleitungsabschnitt am äußersten rechten Teil auf der Rückseite ist der fünfzehnte Anschluß (wobei die Anschlußnummer dem inneren Zuleitungsabschnitt 3A zugeordnet ist), und der Leitungsabschnitt am äußersten linken Teil auf der Rückseite ist der achtundzwanzigste Anschluß, wenngleich er in der Zeichnung nicht dargestellt ist. Mit anderen Worten weist dieses mit Harz abgedichtete Gehäuse 2 insgesamt 24 Anschlüsse unter Einschluß der ersten bis sechsten, neunten bis vierzehnten, fünfzehnten bis zwanzigsten und dreiundzwanzigsten bis achtundzwanzigsten Anschlüsse auf.
  • Der erste Anschluß ist ein Anschluß für eine Versorgungsspannung VCC. Die Versorgungsspannung VCC ist eine Betriebsspannung der Schaltung und beträgt beispielsweise 5 V. Der zweite und der dritte Anschluß sind Dateneingabesignal- Anschlüsse (DQ&sub1;, DQ&sub2;), der vierte Anschluß ist ein Schreibfreigabesignal-Anschluß (WE), der fünfte Anschluß ist ein Zeilenadressen-Übernahmesignal-Anschluß (RAS), und der sechste Anschluß ist ein Adressensignalanschluß (A&sub1;&sub1;)
  • Der neunte Anschluß ist ein Adressensignalanschluß (A&sub1;&sub0;), der elfte ist ein Adressensignalanschluß (A&sub0;), der zwölfte ist ein Adressensignalanschluß (A&sub2;), der dreizehnte ist ein Adressensignalanschluß (A&sub3;), und der vierzehnte ist der Anschluß für die Versorgungsspannung VCC.
  • Der fünfzehnte Anschluß ist eine Anschluß für die Referenzspannung VSS. Die Referenzspannung VSS ist eine Referenzspannung der Schaltung, und sie beträgt beispielsweise 0 V, der sechzehnte Anschluß ist ein Adressensignalanschluß (A&sub4;), der siebzehnte ist ein Adressensignalanschluß (A&sub5;), der achtzehnte ist ein Adressensignalanschluß (A&sub6;), der neunzehnte ist ein Adressensignalanschluß (A&sub7;), und der zwanzigste ist ein Adressensignalanschluß (A&sub8;).
  • Der dreiundzwanzigste Anschluß ist ein Adressensignalanschluß (A&sub9;), der vierundzwanzigste ist ein Ausgangsfreigabeanschluß, der fünfundzwanzigste Anschluß ist ein Spaltenadressen-Übernahmesignal-Anschluß ( ), der sechsundzwanzigste Anschluß ist ein Datenausgabesignal-Anschluß (DQ&sub3;), der siebenundzwanzigste Anschluß ist ein Datenausgabesignal-Anschluß (DQ&sub4;), und der achtundzwanzigste ist der Anschluß für die Referenzspannung VSS.
  • Das andere Ende von jedem inneren Zuleitungsabschnitt 3A erstreckt sich derart zum Mittelteil des Chips 1, daß es die längere Seite der rechteckigen Form des Chips 1 kreuzt. Die Spitze des anderen Endes ist über einen Verbindungsdraht 5 elektrisch an die sich in der Mitte des Chips 1 befindende Bondinsel (externer Anschluß) BP angeschlossen. Ein Golddraht (Au-Draht) wird für den Verbindungsdraht 5 verwendet. Ein Kupferdraht (Cu-Draht) oder ein durch Beschichten der Oberfläche eines Metalldrahts mit einem isolierenden Harz erhaltener beschichteter Draht kann auch für den Verbindungsdraht verwendet werden. Der Verbindungsdraht wird durch ein Bondverfahren, bei dem ein Thermokompressionsbonden in Verbindung mit einer Ultraschallschwingung verwendet wird, gebondet.
  • Von den inneren Zuleitungsabschnitten 3A sind die inneren Zuleitungsabschnitte (VCC) 3A des ersten und des vierzehnten Anschlusses integriert mit einer gemeinsamen inneren Schiene 3A&sub2; ausgebildet, die sich in mittlerer Richtung des Chips 1 parallel zur längeren Seite von diesem (oder zur kürzeren Seite von diesem) erstreckt (diese inneren Zuleitungsabschnitte (VCC) 3A bilden eine gemeinsame innere Zuleitung oder zusammen mit der gemeinsamen inneren Schiene 3A&sub2; eine innere Sammelschienenzuleitung). In ähnlicher Weise sind die inneren Zuleitungsabschnitte (VSS) 3A des fünfzehnten und des achtundzwanzigsten Anschlusses integriert mit der anderen gemeinsamen inneren Schiene 3A&sub2; ausgebildet, die sich in mittlerer Richtung des Chips 1 parallel zur längeren Seite von diesem (oder zur kürzeren Seite von diesem) erstreckt (diese inneren Zuleitungsabschnitte (VSS) 3A bilden eine weitere gemeinsame innere Zuleitung oder eine innere Sammelschienenzuleitung). Diese gemeinsamen inneren Schienen (VCC) 3A&sub2; und (VSS) 3A&sub2; erstrecken sich parallel zueinander inner halb des Bereichs, der durch die Spitzen der anderen inneren Zuleitungsabschnitte 3A (der inneren Zuleitungsabschnitte 3A&sub1; für Signale) an deren äußeren Endabschnitten festgelegt ist. Die gemeinsamen inneren Zuleitungsschienen (VCC) 3A&sub2;, (VSS) 3A&sub2; sind so ausgebildet, daß sie die Versorgungsspannung VCC bzw. die Referenzspannung VSS an jeder beliebigen Position auf der Hauptfläche des Chips 1 bereitstellen können. Dieses in Harz eingekapselte Halbleiterbauelement ist mit anderen Worten so ausgebildet, daß es leicht das Rauschen der Spannungsversorgung aufnehmen und die Arbeitsgeschwindigkeit des DRAM-Chips 1 verbessern kann. Es sei bemerkt, daß die gemeinsamen inneren Schienen nur aus einer bestehen können und daß sie mit wenigstens einer Zuleitung integriert ausgebildet sind.
  • Dichtende Harz-Stützzuleitungen 3A&sub2;&sub1; sind an den kürzeren Seitenabschnitten der rechteckigen Form des DRAM-Chips 1 angeordnet, so daß sie das mit Harz abgedichtete Gehäuse selbst stützen und das Herunterfallen von diesem verhindern, wenn die Leitungen abgetrennt und geformt werden.
  • Blindzuleitungen 3C, die nicht dazu dienen, die Signale herauszuführen, sind in der Mitte der längeren Seitenabschnitte der rechteckigen Form des DRAM-Chips 1 angeordnet.
  • Die äußeren Zuleitungen 3B und die dichtenden Harz- Stützzuleitungen 3A&sub2;&sub1; werden vom Leiterrahmen abgetrennt und geformt. Der Leiterrahmen besteht beispielsweise aus einer Fe-Ni-Legierung (die 42 oder 50% Ni enthält), Cu und dergleichen.
  • Der Chip 1, die Verbindungsdrähte 5, die inneren Zuleitungsabschnitte 3A, die dichtenden Harz-Stützzuleitungen 3A&sub2;&sub1; und die Blindzuleitungen 3C sind durch ein dichtendes Harz 2A abgedichtet. Um mechanische Spannungen zu verringern, wird für das dichtende Harz 2A ein Epoxidharz verwendet, zu dem ein Phenolhärter, ein Silikonkautschuk und ein Füllstoff hinzugefügt sind. Der Silikonkautschuk hat die Funktion, das Elastizitätsmodul des Epoxidharzes zu verringern. Der Füllstoff enthält kugelförmige Siliciumdioxidteilchen und erfüllt auch die Funktion, den Wärmeausdehnungskoeffizienten zu verringern. Ein Index ID (ein am äußersten linken Teil der Fig. 4 und 5 angeordneter Schlitz) ist an einer vorgegebenen Position des Gehäuses 2 angeordnet. Nachfolgend wird der Leiterrahmen in weiteren Einzelheiten erklärt.
  • Der Leiterrahmen gemäß dieser Ausführungsform weist 20 innere Signalzuleitungsabschnitte 3A&sub1; und 4 gemeinsame innere Zuleitungsabschnitte 3A&sub2; auf, die mit zwei inneren Schienen 3A&sub2; integriert ausgebildet sind, wie in den Fig. 4 und 8 dargestellt ist (Gesamtdraufsicht des Leiterrahmens).
  • Die Blindzuleitungen 3C, die nicht zum Entnehmen der Signale dienen, sind an den Positionen der gemeinsamen inneren Zuleitungsschienen 3A&sub2; angeordnet, die der Mitte der längeren Seitenabschnitte der rechteckigen Form des DRAM-Chips 1 entsprechen.
  • Die inneren Signalzuleitungsabschnitte 3A&sub1;, die mit den gemeinsamen inneren Schienen integriert ausgebildeten inneren Zuleitungen und die Blindzuleitungen 3C sind jeweils im wesentlichen äquidistant angeordnet.
  • Weil die inneren Zuleitungsabschnitte 3A im wesentlichen äquidistant angeordnet sind, wie oben beschrieben wurde, ist kein besonders großer Raum festgelegt, so daß das Auftreten von Leerstellen an der Verbindungsfläche zwischen der Hauptfläche des Chips 1 und der isolierenden Schicht 4 verhindert werden kann.
  • Bei der in Fig. 8 dargestellten Verwendung der kammförmigen isolierenden Schicht 4 kann das Auftreten der Leerstellen verhindert werden, die andernfalls zwischen der isolierenden Schicht zwischen den angrenzenden inneren Zuleitungsabschnitten und dem Chip auftreten könnten. Die Hauptfläche des Chips 1, die isolierende Schicht 4 und die inneren Zuleitungsabschnitte 3A sind durch die Haftschicht miteinander verbunden.
  • Bei dieser Ausführungsform werden die kammförmige isolierende Grundschicht und die inneren Zuleitungsabschnitte 3A positioniert und miteinander verbunden, bevor die Haupt fläche des Chips 1 und die isolierende Schicht 4 miteinander verbunden werden, wie in Fig. 8 dargestellt ist. Statt dessen können die rechteckige isolierende Grundschicht und die inneren Zuleitungsabschnitte 3A vorab durch die Haftschicht miteinander verbunden und bis zur kammförmigen isolierenden Schicht 4 abgetrennt werden.
  • Die dichtenden Harz-Stützzuleitungen 3A&sub2;&sub1; zum Stützen des durch Harz abgedichteten Gehäuses selbst und zum Verhindern, daß dieses herunterfällt, werden an den kürzeren Seitenabschnitten des DRAM-Chips 1 positioniert. Das Positionieren des Chips 1 wird durch die Verwendung der dichtenden Harz-Stützzuleitungen 3A&sub2; als Positionierindex beim Verbinden des Chips 1 mit den inneren Zuleitungsabschnitten 3A einfach.
  • Als nächstes wird das Verfahren zum Verbinden des Halbleiterchips 1 mit dem Leiterrahmen 3 und zum Befestigen von diesen durch die Haftschicht über die isolierende Schicht 4 erklärt.
  • In Fig. 8 sind der Leiterrahmen 3 und die kammförmige isolierende Schicht 4 im wesentlichen symmetrisch. Da die kammförmige isolierende Schicht 4 und die auf dieser ausgebildeten inneren Zuleitungsabschnitte 3A in Fig. 8 nicht dargestellt werden können, ist in der Zeichnung der Zustand dargestellt, in dem die inneren Zuleitungsabschnitte und die inneren Schienen der linken Hälfte entfernt sind.
  • Zuerst wird die isolierende Schicht 4 vorab durch die Haftschicht mit den Abschnitten verbunden, die den inneren Zuleitungsabschnitten 3A, den gemeinsamen inneren Schienen 3A&sub2;, den dichtenden Harz-Stützzuleitungen 3A&sub2;&sub1; bzw. den Blindzuleitungen 3C entsprechen, wie in Fig. 8 dargestellt ist. Nachdem diese isolierende Schicht 4 an einer vorgegebenen Position auf der Hauptfläche des Chips oder an einer vorgegebenen Position einer spannungsaufnehmenden Schicht 20 positioniert worden ist, falls diese auf der Hauptfläche angeordnet ist, wird die Seite des Leiterrahmens auf der Seite der isolierenden Schicht 4 durch die Haftschicht mit der spannungsaufnehmenden Schicht 20 verbunden und an dieser befe stigt. Die spannungsaufnehmende Schicht 20 braucht nicht immer zu existieren, falls sie jedoch angeordnet worden ist, kann das Auftreten von Rissen im Chip 1 und im Gehäuse 2 wirksam verhindert werden, wie an anderer Stelle beschrieben wird.
  • Das kammförmige isolierende Band 4 wird durch die Haftschicht mit dem Leiterrahmen 3 verbunden, wie in Fig. 9 dargestellt ist. Die kammförmige isolierende Schicht 4 steht etwas über die gemeinsamen inneren Schienen 3A&sub2; und die inneren Zuleitungsabschnitte 3A vor. Die Fläche der isolierenden Schicht 4 ist mit anderen Worten derart, daß ein Randabschnitt (vorstehender Abschnitt) gebildet ist, der nicht von den inneren Zuleitungsabschnitten 3A&sub1; (und von den inneren Schienen 3A&sub2;) bedeckt ist, um die Kraft der Verbindung der isolierenden Schicht mit dem Verkapselungsmaterial (dem dichtenden Harz) und/oder mit dem Chip 1 zu erhöhen. Das Maß des Vorstehens beträgt im wesentlichen 10 bis 200 um. Eine praktisch verwendbare Abmessung ist etwa 100 um. Zu diesem Zeitpunkt betragen die Abmessungen der inneren Zuleitungsabschnitte 3A&sub1; und der inneren Schienen 3A&sub2; etwa 400 um. Falls das Maß des Vorstehens weit größer als 200 um ist, entwickeln sich zwischen der isolierenden Schicht 4 und dem Chip 1 oder der spannungsaufnehmenden Schicht 20 Leerstellen. Falls es andererseits kleiner als 10 um ist, tritt an den Seitenflächen der inneren Zuleitungsabschnitte 3A&sub1; und der inneren Schienen 3A&sub2; und an den Seitenflächen der isolierenden Schicht 4 ein Abschälen des dichtenden Harzes auf.
  • Wie in Fig. 10 dargestellt ist, ist die Abmessung der kammförmigen isolierenden Schicht 4 in Richtung der Zähne oder Finger des Kamms gleich der Länge vom Punkt A, an dem sie etwas über den gemeinsamen inneren Zuleitungsabschnitt 3A&sub2; nach außen vorsteht, bis zum Punkt B, an dem sie etwas über den Verbindungsendabschnitt zwischen den inneren Signalzuleitungsabschnitten 3A&sub1; und dem Chip 1 vorsteht. Wie in Fig. 10 dargestellt ist, beträgt die Abmessung 1, bei der ein Kurzschluß selbst dann nicht auftritt, wenn das Haftmit tel vorsteht, 300 bis 2000 um (praktische Abmessung: 700 um), die Abmessung 2 der isolierenden Schicht 4 auf der Seite der gemeinsamen inneren Schiene 3A&sub2; 10 bis 200 um (praktische Abmessung: 100 um), die Breite 3 der gemeinsamen inneren Schiene 3A&sub2;, die zum Drahtbonden erforderlich ist, 200 bis 600 um (praktische Abmessung: 400 um), die Abmessung 4 des Leckraums zwischen den inneren Zuleitungsabschnitten 100 bis 500 um (praktische Abmessung: 300 um), die erforderliche Abmessung 5 für die Unterlage für das Drahtbonden 200 bis 1000 um (praktische Abmessung; 500 um), und das Maß des Vorstehens 6 der isolierenden Schicht 4 auf der Seite des inneren Signalzuleitungsabschnitts 3A&sub1; 100 bis 200 um (praktische Abmessung: 100 um). Die Breite der kammförmigen isolierenden Schicht 4 in Richtung der Zähne oder Finger des Kamms ändert sich mit der Art der Halbleiterbauelemente, sie ist jedoch vorzugsweise so klein (fein) wie möglich, um die mechanische Spannung zu verringern.
  • Wenn die isolierende Schicht 4 so angeordnet ist, daß sie etwas über den inneren Zuleitungsabschnitt 3A vorsteht, wie oben beschrieben wurde, kann das Auftreten und das Fortschreiten eines Abschälens zwischen dem dichtenden Harz und anderen Elementen verhindert werden, weil die Haftung zwischen dem dichtenden Harz und dem Haftmittel stark ist. Das Auftreten von Rissen während des Temperaturzyklus kann auch verhindert werden. Da das Auftreten der Leerstellen innerhalb des kleinen Raums zwischen den inneren Zuleitungsabschnitten und dem Chip 1 verhindert werden kann, kann die Zuverlässigkeit der Halbleiterbauelemente verbessert werden.
  • Wie in Fig. 11 dargestellt ist, ist eine beispielsweise aus einem Polyimidharz bestehende spannungsaufnehmende Schicht 20 auf einer Passivierungsschicht (PSiN usw.) auf der Hauptfläche des Chips 1 angeordnet, und die isolierende Schicht 4 ist auf dieser spannungsaufnehmenden Schicht 20 angeordnet. Diese spannungsaufnehmende Schicht 20 ist beispielsweise etwa 10 um dick. Der Wärmeausdehnungskoeffizient des Siliciumwafers des Chips 1 beträgt 3 · 10&supmin;&sup6;/ºC und derje nige des Harzes vom Polyimidtyp der isolierenden Schicht 4 beträgt 10 bis 70 · 10&supmin;&sup6;/ºC. Der Wärmeausdehnungskoeffizient der spannungsaufnehmenden Schicht beträgt daher 10 bis 70 · 10&supmin;&sup6;/ºC, wenn für sie das Polyimidharz verwendet wird.
  • Die spannungsaufnehmende Schicht 20 besteht vorzugsweise aus einem Material mit einem Wärmeausdehnungskoeffizienten, der zwischen dem Wärmeausdehnungskoeffizienten des Chips 1 und dem der isolierenden Schicht 4 liegt. Die spannungsaufnehmende Schicht kann eine Zugfestigkeit von wenigstens 120 MPa aufweisen.
  • Die folgenden Wirkungen können bei Verwendung der mit Bezug auf Fig. 11 erklärten Struktur erzielt werden.
  • 1 Die spannungsaufnehmende Schicht 20 nimmt die sich aus der Differenz der Wärmeausdehnungskoeffizienten zwischen dem Chip 1 und der isolierenden Schicht 4 ergebenden mechanischen Spannungen auf. Daher kann das Brechen der Oberfläche des Chips 1 verhindert werden. Falls diese spannungsaufnehmende Schicht 20 nicht existiert, wird beispielsweise durch die Differenz der thermischen Spannungen zwischen dem Chip 1 und der isolierenden Schicht 4 die Zugspannung auf die Passivierungsschicht unterhalb der Endabschnitte der isolierenden Schicht 4 ausgeübt, und es entwickeln sich Risse im Abschnitt der integrierten Schaltung auf dem Chip 1. Falls diese spannungsaufnehmende Schicht 20 jedoch existiert, erzeugt sie die Druckspannung auf die Oberfläche der Passivierungsschicht, und das Auftreten der Risse an der Oberfläche des Chips 1 kann daher verhindert werden.
  • 2 Das Brechen der Schaltung infolge des im dichtenden Harz enthaltenen Füllstoffs kann verhindert werden.
  • 3 Von außen einwirkende Alphastrahlen können abgeschirmt werden (oder es kann mit anderen Worten das Auftreten von Softfehlern verhindert werden).
  • Wie in Fig. 12 dargestellt ist, enthält die isolierende Schicht 4 eine beispielsweise aus einem Polyimidharz bestehende, etwa 50 um dicke isolierende Grundschicht 4A sowie etwa 25 um dicke auf beide Oberflächen der Grundschicht 4A aufgebrachte Haftschichten 4B&sub1;, 4B&sub2;. Wenngleich die Haftschichten 4B&sub1;, 4B&sub2; vorzugsweise aus dem Polyimidharz bestehen, können auch andere bekannte Haftmittel verwendet werden. Die Dicke dieser isolierenden Schicht 4 liegt im wesentlichen im Bereich von 80 bis 200 um. Falls die Dicke erheblich größer als 200 um ist, wird die mechanische Spannung infolge des Temperaturzyklus so groß, daß im dichtenden Harz Risse auftreten. Falls sie erheblich kleiner als 20 um ist, wird die elektrische Kapazität zwischen dem Chip und der Zuleitung hoch (beispielsweise weit höher als 1,2 pF je Zuleitung), und sie wird zu einer Rauschquelle. Die Einflüsse auf den Chip 1 werden also groß, und es entwickeln sich im schlimmsten Fall Risse. Die Dicke der isolierenden Schicht 4 sollte daher im oben beschriebenen Bereich gehalten werden.
  • Wie aus der oben gegebenen Erklärung verständlich ist, wird für die isolierende Schicht 4 dieser Ausführungsform, die die inneren Zuleitungsabschnitte 3A mit den gemeinsamen inneren Schienen 3A&sub2; und mehreren inneren Signalzuleitungsabschnitten 3A&sub1; elektrisch isoliert, und den Chip 1 die Struktur verwendet, bei der sie etwas über die gemeinsamen inneren Zuleitungsschienen 3A&sub2; und die inneren Signalzuleitungsabschnitte 3A&sub1; vorstehen. Dementsprechend verhindert das starke Haften zwischen dem dichtenden Harz und dem Haftmittel das Auftreten und das Fortschreiten des Abschälens zwischen dem dichtenden Harz und anderen Elementen, und es kann das Auftreten von Rissen während der Temperaturzyklen vermieden werden.
  • Da das Auftreten der Leerstellen im kleinen Raum zwischen den inneren Zuleitungsabschnitten 3A und dem Chip 1 verhindert werden kann, kann die Zuverlässigkeit des Halbleiterbauelements verbessert werden.
  • Wenngleich die vorliegende Erfindung eindeutig mit Bezug auf einige bevorzugte Ausführungsformen beschrieben worden ist, ist sie nicht besonders auf diese beschränkt, sondern sie kann natürlich auf verschieden Arten abgeändert oder modifiziert werden, ohne von ihrem Schutzumfang abzuweichen.

Claims (7)

1. Verkapseltes Halbleiterbauelement mit
einem Halbleiterchip (1), der eine Hauptfläche aufweist, in der ein elektronisches Bauelement (11A-11D, 12, 13) ausgebildet ist;
einer auf der Hauptfläche des Halbleiterchips vorgesehenen, elektrisch isolierenden Schicht (4), die eine elektrisch isolierende Grundschicht (4A) und eine erste und eine zweite Haftschicht (4B&sub1;, 4B&sub2;), die auf der sich gegenüberliegenden ersten bzw. zweiten Oberfläche der Grundschicht vorgesehen sind, aufweist, wobei die erste Haftschicht (4B&sub1;) zwischen der Hauptfläche des Chips (1) und der Grundschicht (4A) angeordnet ist;
einer Vielzahl von Zuleitungen, die jeweils einen inneren Zuleitungsabschnitt (3A) und einen sich vom inneren Zuleitungsabschnitt aus fortsetzenden äußeren Zuleitungsabschnitt (3B) aufweisen, wobei Teile der inneren Zuleitungsabschnitte der Zuleitungen im wesentlichen äquidistant auf der elektrisch isolierenden Schicht (4) angeordnet sind, wobei die zweite Haftschicht (4B&sub2;) zwischen den Teilen der inneren Zuleitungsabschnitte und der Grundschicht (4A) angeordnet ist; und
einem Verkapselungsmaterial (2), mit dem der Halbleiterchip, die elektrisch isolierende Schicht und die inneren Zuleitungsabschnitte abgedichtet sind, wobei die äußeren Zuleitungsabschnitte aus dem Verkapselungsmaterial vorstehen;
wobei die elektrisch isolierende Schicht (4) kammartig ausgebildet ist und einen ersten Schienenabschnitt, der sich in eine erste Richtung im wesentlich senkrecht zu einer Erstreckungsrichtung der inneren Zuleitungsabschnitte erstreckt, und eine Vielzahl im wesentlichen paralleler Fingerabschnitte, die sich von dem Schienenabschnitt aus in eine zweite Richtung im wesentlichen senkrecht zum Schienenabschnitt erstrecken, aufweist,
wobei die elektrisch isolierende Schicht (4) eine Dicke besitzt, die im wesentlichen im Bereich von 80 um bis 200 um liegt, um Spannungen aufzunehmen, die im verkapselten Halbleiterbauelement entstehen, wenn es Umgebungstemperaturschwankungen unterliegt;
wobei eine gemeinsame innere Zuleitungsschiene integral mit wenigstens einem inneren Zuleitungsabschnitt (3A&sub2;) auf dem Schienenabschnitt der elektrisch isolierenden Schicht ausgebildet ist, wobei die Teile der inneren Zuleitungsabschnitte der Vielzahl von Zuleitungen auf den parallelen Fingerabschnitten der kammartigen, elektrisch isolierenden Schicht ausgebildet sind;
wobei die elektrisch isolierende Schicht (4) einen unbedeckten Endabschnitt aufweist, der von jedem inneren Zuleitungsabschnitt und von der inneren Zuleitungsschiene aus um 10 bis 200 um vorsteht.
2. Verkapseltes Halbleiterbauelement nach Anspruch 1, bei dem der vorstehende Abschnitt der elektrisch isolierenden Schicht (4) eine Größe von ca. 100 um aufweist.
3. Verkapseltes Halbleiterbauelement nach Anspruch 1 oder 2, bei dem die Dicke der elektrisch isolierenden Schicht (4) so festgelegt ist, daß eine Kapazität zwischen dem Chip und einer der Zuleitungen von den wesentlichen 1,2 pF oder weniger gegeben ist.
4. Verkapseltes Halbleiterbauelement nach einem der Ansprüche 1 bis 3, wobei die Hauptfläche des Halbleiterchips (1) im wesentlichen rechteckig ist.
5. Verkapseltes Halbleiterbauelement nach einem der Ansprüche 1 bis 4, weiter aufweisend eine spannungsaufnehmende Schicht (20), die zwischen der Hauptfläche des Halbleiterchips (1) und der elektrisch isolierenden Schicht (4) ausgebildet ist, um Spannungen aufzunehmen, die im verkapselten Halbleiterbauelement entstehen, wenn es Umgebungstemperaturschwankungen unterliegt.
6. Verkapseltes Halbleiterbauelemente nach Anspruch 5, bei dem die spannungsaufnehmende Schicht (20) und die elektrisch isolierende Schicht (4) aus Polyimidharz hergestellt ist.
7. Verkapseltes Halbleiterbauelement nach Anspruch 5 oder 6, bei dem die spannungsaufnehmende Schicht (20) zum Erzeugen einer Druckspannung auf den Chip dient.
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2708191B2 (ja) 1988-09-20 1998-02-04 株式会社日立製作所 半導体装置
KR0158868B1 (ko) * 1988-09-20 1998-12-01 미다 가쓰시게 반도체장치
JP3388369B2 (ja) * 1994-01-31 2003-03-17 日本テキサス・インスツルメンツ株式会社 半導体パッケージ装置
US5572066A (en) * 1995-01-03 1996-11-05 Motorola Inc. Lead-on-chip semiconductor device and method for its fabrication
TW314650B (de) * 1995-06-21 1997-09-01 Oki Electric Ind Co Ltd
US5657284A (en) 1995-09-19 1997-08-12 Micron Technology, Inc. Apparatus and method for testing for defects between memory cells in packaged semiconductor memory devices
US5965902A (en) * 1995-09-19 1999-10-12 Micron Technology Method and apparatus for testing of dielectric defects in a packaged semiconductor memory device
US5872398A (en) * 1996-01-11 1999-02-16 Micron Technology, Inc. Reduced stress LOC assembly including cantilevered leads
US6277225B1 (en) * 1996-03-13 2001-08-21 Micron Technology, Inc. Stress reduction feature for LOC lead frame
US5781486A (en) * 1996-04-16 1998-07-14 Micron Technology Corporation Apparatus for testing redundant elements in a packaged semiconductor memory device
US5717246A (en) 1996-07-29 1998-02-10 Micron Technology, Inc. Hybrid frame with lead-lock tape
US5763945A (en) * 1996-09-13 1998-06-09 Micron Technology, Inc. Integrated circuit package electrical enhancement with improved lead frame design
US5907184A (en) * 1998-03-25 1999-05-25 Micron Technology, Inc. Integrated circuit package electrical enhancement
JP3499392B2 (ja) * 1997-02-12 2004-02-23 沖電気工業株式会社 半導体装置
US5923081A (en) 1997-05-15 1999-07-13 Micron Technology, Inc. Compression layer on the leadframe to reduce stress defects
US6580157B2 (en) * 1997-06-10 2003-06-17 Micron Technology, Inc. Assembly and method for modified bus bar with Kapton™ tape or insulative material in LOC packaged part
US5780923A (en) 1997-06-10 1998-07-14 Micron Technology, Inc. Modified bus bar with Kapton™ tape or insulative material on LOC packaged part
JPH1187572A (ja) * 1997-09-10 1999-03-30 Oki Electric Ind Co Ltd 樹脂封止半導体装置およびその製造方法
US6043558A (en) * 1997-09-12 2000-03-28 Micron Technology, Inc. IC packages including separated signal and power supply edge connections, systems and devices including such packages, and methods of connecting such packages
US6124150A (en) 1998-08-20 2000-09-26 Micron Technology, Inc. Transverse hybrid LOC package
US6455354B1 (en) 1998-12-30 2002-09-24 Micron Technology, Inc. Method of fabricating tape attachment chip-on-board assemblies
US6452845B1 (en) 1999-01-07 2002-09-17 Micron Technology, Inc. Apparatus for testing redundant elements in a packaged semiconductor memory device
TW594274B (en) * 2003-10-16 2004-06-21 Au Optronics Corp Display module
US7202112B2 (en) 2004-10-22 2007-04-10 Tessera, Inc. Micro lead frame packages and methods of manufacturing the same
US20200343168A1 (en) * 2019-04-25 2020-10-29 Stmicroelectronics, Inc. Lead stabilization in semiconductor packages

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5922349A (ja) * 1982-07-29 1984-02-04 Fujitsu Ltd 半導体装置
US4711700A (en) * 1985-07-03 1987-12-08 United Technologies Corporation Method for densifying leadframe conductor spacing
JPS62181453A (ja) * 1987-01-23 1987-08-08 Hitachi Ltd 半導体記憶装置
JPH0724274B2 (ja) * 1987-04-24 1995-03-15 株式会社日立製作所 半導体装置及びその製造方法
JP2706077B2 (ja) * 1988-02-12 1998-01-28 株式会社日立製作所 樹脂封止型半導体装置及びその製造方法
JP2702219B2 (ja) * 1989-03-20 1998-01-21 株式会社日立製作所 半導体装置及びその製造方法
KR0158868B1 (ko) * 1988-09-20 1998-12-01 미다 가쓰시게 반도체장치
JPH02146758A (ja) * 1988-11-28 1990-06-05 Nec Corp 樹脂封止型半導体装置
SG49886A1 (en) * 1989-06-30 1998-06-15 Texas Instruments Inc Balanced capacitance lead frame for integrated circuits
US5053852A (en) * 1990-07-05 1991-10-01 At&T Bell Laboratories Molded hybrid IC package and lead frame therefore
US5155578A (en) * 1991-04-26 1992-10-13 Texas Instruments Incorporated Bond wire configuration and injection mold for minimum wire sweep in plastic IC packages

Also Published As

Publication number Publication date
EP0504821A3 (en) 1994-11-02
US5406028A (en) 1995-04-11
EP0504821A2 (de) 1992-09-23
DE69227334D1 (de) 1998-11-26
EP0504821B1 (de) 1998-10-21
KR100234824B1 (ko) 1999-12-15
US5466888A (en) 1995-11-14
KR920018916A (ko) 1992-10-22

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