DE19749539B4 - Halbleiterbaustein mit Leiterrahmen und Justierhilfen - Google Patents
Halbleiterbaustein mit Leiterrahmen und Justierhilfen Download PDFInfo
- Publication number
- DE19749539B4 DE19749539B4 DE19749539A DE19749539A DE19749539B4 DE 19749539 B4 DE19749539 B4 DE 19749539B4 DE 19749539 A DE19749539 A DE 19749539A DE 19749539 A DE19749539 A DE 19749539A DE 19749539 B4 DE19749539 B4 DE 19749539B4
- Authority
- DE
- Germany
- Prior art keywords
- fingers
- semiconductor chip
- semiconductor device
- connecting fingers
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49503—Lead-frames or other flat leads characterised by the die pad
- H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/05624—Aluminium [Al] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/061—Disposition
- H01L2224/0612—Layout
- H01L2224/0613—Square or rectangular array
- H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
- H01L2224/06136—Covering only the central area of the surface to be connected, i.e. central arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of less than 400°C
- H01L2224/45111—Tin (Sn) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of less than 400°C
- H01L2224/45116—Lead (Pb) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/45124—Aluminium (Al) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45147—Copper (Cu) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/485—Material
- H01L2224/48505—Material at the bonding interface
- H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
- H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/48617—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
- H01L2224/48624—Aluminium (Al) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/485—Material
- H01L2224/48505—Material at the bonding interface
- H01L2224/48699—Principal constituent of the connecting portion of the wire connector being Aluminium (Al)
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/485—Material
- H01L2224/48505—Material at the bonding interface
- H01L2224/48699—Principal constituent of the connecting portion of the wire connector being Aluminium (Al)
- H01L2224/487—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/48717—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
- H01L2224/48724—Aluminium (Al) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/485—Material
- H01L2224/48505—Material at the bonding interface
- H01L2224/48799—Principal constituent of the connecting portion of the wire connector being Copper (Cu)
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73215—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01014—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01023—Vanadium [V]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01038—Strontium [Sr]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/0105—Tin [Sn]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01057—Lanthanum [La]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01058—Cerium [Ce]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/06—Polymers
- H01L2924/078—Adhesive characteristics other than chemical
- H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/30107—Inductance
Abstract
Halbleiterbaustein
mit einem Halbleiterchip (40) mit zwei langen und zwei kurzen Seiten
(42, 44) und einer aktiven Oberfläche (46) mit dort ausgebildeten
integrierten Schaltkreisen,
wobei der Halbleiterchip (40) mit zentralen Anschlußpads (48) im mittleren Bereich der aktiven Oberfläche (46) versehen ist,
sowie mit einem Leiterrahmen mit inneren Anschlußfingern (10, 12) an den langen und kurzen Seiten (42, 44) und äußeren Anschlußfingern (14a) an den langen Seiten (44), wobei die inneren Anschlußfinger (10) der langen Seiten (42) mit den äußeren Anschlußfingern (14a) verbunden sind,
und einer Kapselung (60) für den Halbleiterchip (40), die inneren Anschlußfinger (10, 12) und elektrischen Verbindungen (52) hierzwischen,
wobei die zentralen Anschlußpads (48) längs der langen Seiten (42) und periphere Anschlußpads (49) längs der kurzen Seiten (44) benachbart zu diesen angeordnet sind,
wobei die inneren Anschlußfinger (10), die sich an den langen Seiten (42) befinden, mit der aktiven Oberfläche (46) des Halbleiterchips...
wobei der Halbleiterchip (40) mit zentralen Anschlußpads (48) im mittleren Bereich der aktiven Oberfläche (46) versehen ist,
sowie mit einem Leiterrahmen mit inneren Anschlußfingern (10, 12) an den langen und kurzen Seiten (42, 44) und äußeren Anschlußfingern (14a) an den langen Seiten (44), wobei die inneren Anschlußfinger (10) der langen Seiten (42) mit den äußeren Anschlußfingern (14a) verbunden sind,
und einer Kapselung (60) für den Halbleiterchip (40), die inneren Anschlußfinger (10, 12) und elektrischen Verbindungen (52) hierzwischen,
wobei die zentralen Anschlußpads (48) längs der langen Seiten (42) und periphere Anschlußpads (49) längs der kurzen Seiten (44) benachbart zu diesen angeordnet sind,
wobei die inneren Anschlußfinger (10), die sich an den langen Seiten (42) befinden, mit der aktiven Oberfläche (46) des Halbleiterchips...
Description
- Die Erfindung betrifft einen Halbleiterbaustein nach dem Oberbegriff des Anspruchs 1.
- Allgemein besitzt ein Halbleiterchip eine Vielzahl von Anschlußpads auf seiner aktiven Oberfläche zur Übertragung von elektrischen Signalen zwischen den Elementen von integrierten Schaltkreisen und externen Einrichtungen. In Abhängigkeit von der Anordnung der Anschlußpads können Halbleiterchips in solche mit einer zentralen Anschlußpadanordnung, bei denen die Anschlußpads im mittleren Bereich der aktiven Oberfläche des Halbleiterchips angeordnet sind, und in solche mit einer peripheren Anschlußpadanordnung, bei der die Anschlußpads längs der Ränder des Halbleiterchips angeordnet sind, unterteilt werden. Erstere zeigen einen geringen Signalversatz, eine hohe Signalübertragungsgeschwindigkeit aufgrund einer verkürzten Busleitung und ein vereinfachtes Design in bezug auf die Anschlußpads. Weiterhin besitzt ein Halbleiterspeicherchip mit zentraler Anschlußpadanordnung eine Chipgröße, die et wa 4% bis 7% kleiner als bei peripherer Anschlußpadanordnung ist, wodurch ein Anstieg der Anzahl von Chips auf einem einzelnen Wafer resultiert, wodurch sich eine erhöhte Produktionsausbeute ergibt. Aufgrund dieser und weiterer Vorteile wird heutzutage der Typ mit zentraler Anschlußpadanordnung weitgehend für Halbleiterspeicherchips verwendet.
- Um Halbleiterchips mit zentraler Anschlußpadanordnung zu kapseln, wird entweder eine LOC-Struktur mit Anschlußfingern auf dem Chip (LOC = Lead on chip), bei der die Anschlußfinger direkt auf der aktiven Oberfläche des Chips befestigt sind, oder eine Struktur verwendet, bei der die Anschlußfinger entfernt von der Chipkante angeordnet und über lange Bonddrähte mit den Anschlußpads verbunden sind, verwendet. Jedoch weist letztere einige Probleme wie relativ geringe Verläßlichkeit aufgrund der langen Bonddrähte auf. Dagegen sind bei einer LOC-Struktur, obwohl die Herstellung aufwendiger und teurer ist, die Bonddrähte kürzer und damit ist die Verläßlichkeit verbessert. Außerdem kann bei einer LOC-Struktur das Verhältnis von Chipgröße und Gesamtbaustein verbessert werden.
- Da jedoch die Dichte von Speicherchips kontinuierlich ansteigt, treten Probleme dadurch auf, daß die Technologie zur Herstellung von Leiterrahmen der Geschwindigkeit, mit der die Chips schrumpfen, nicht folgen kann, so daß es unmöglich wird, alle LOC-Anschlußfinger auf der verkleinerten aktiven Fläche der Speicherchips der nächsten Generation unterzubringen. Die Leiterrahmen werden üblicherweise durch Stanzen oder Photoätzen hergestellt. Bei beiden Methoden kann das Muster nur dann hergestellt werden, wenn die Breite eines Anschlußfingers oder der Abstand zwischen zwei benachbarten Anschlußfingern gleich oder größer als 80% der Stärke des Leiterrahmens ist. Zwar könnte man daran denken, die Stärke der Leiterrahmen zu reduzieren, jedoch würde dies dann sehr fragil und sie könnten leicht während der Montage beschädigt werden.
- Aus der gattungsbildenden
US 5 589 420 ist ein Halbleiterbaustein mit einem Halbleiterchip mit zwei langen und zwei kurzen Seiten bekannt, bei dem Anschlußpads im mittleren Bereich und entlang der kurzen Seiten des Halbleiterchips vorgesehen sind und durch Anschlußfinger eines Leiterrahmens über die langen Seiten nach außen geführt werden. - Aus der
US 5 455 200 ist eine Halbleitervorrichtung mit einer LOC-Struktur bekannt. Anschlußfinger der Vorrichtung weisen zentrale Abschnitte auf, die elektrisch mit peripheren Bondhügeln über leitende Drähte verbunden sind. Einige der Anschlußfinger weisen Ausrichtungsmittel wie Vorsprünge auf. Es werden mindestens zwei der Ausrichtungsmittel benötigt, um eine Seite oder eine Ecke eines Chips festzulegen. - Aus JP 4-372 161 A ist eine Halbleitervorrichtung bekannt, bei der ein Halbleiterchip mit Anschlußpads über Anschlußfinger und Verbindungsdrähte und Bondhügel kontaktiert wird.
- Aufgabe der Erfindung ist es, einen Halbleiterbaustein nach dem Oberbegriff des Anspruchs 1 zu schaffen, dessen Leiterrahmen bei möglichst geringem Platzbedarf auf einfache Weise genau mit dem Chip ausrichtbar ist.
- Diese Aufgabe wird entsprechend dem kennzeichnenden Teil des Anspruchs 1 gelöst.
- Weitere Ausgestaltungen der Erfindung sind der nachfolgenden Beschreibung und den Unteransprüchen zu entnehmen.
- Die Erfindung wird nachstehend anhand von in den beigefügten Abbildungen dargestellten Ausführungsbeispielen näher erläutert.
-
1 zeigt ausschnittweise eine Draufsicht auf einen Leiterrahmenstreifen. -
2 zeigt eine Draufsicht auf einen Halbleiterbaustein. -
3 zeigt eine Teildraufsicht auf einen Halbleiterbaustein. -
4A bzw.4B zeigen Schnitte längs der Linien IVA-IVA bzw. IVB-IVB von -
2 . -
5 zeigt im Schnitt eine weitere Ausführungsform eines Halbleiterbausteins. -
6 zeigt perspektivisch einen Halbleiterbaustein. -
7 ist eine Teildraufsicht auf einen Halbleiterbaustein einer zusätzlichen Ausführungsform, die nicht die Erfindung betrifft. -
8 zeigt perspektivisch einen Halbleiterbaustein einer zusätzlichen Ausführungsform, die nicht die Erfindung betrifft. - Gemäß
1 ist ein Leiterrahmenstreifen100 ohne in Justierhilfen verschiedene identische Leiterrahmen unterteilt, die für eine Vielzahl von Halbleiterchips40 ein Chipbonden, Drahtbonden und ein Kapseln erlauben. Während der Montage wird der Leiterrahmenstreifen100 unter Verwendung von Transportlöchern16 transportiert. Die einzelnen Leiterrahmen sind durch Schlitze22 voneinander getrennt. - Jeder einzelne Leiterrahmen besitzt eine Vielzahl von inneren Anschlußfingern
10 und12 , die mit Anschlußpads48 ,49 eines Halbleiterchips40 (in1 nicht dargestellt) verbunden sind, und eine Vielzahl von äußeren Anschlußfingern14a ,14b zum elektrischen Anschließen des Halbleiterchips40 . Die inneren und äußeren Anschlußfinger10 ,12 ,14a ,14b sind durch Stege28 verbunden. Die Stege28 dienen dazu, ein Überfließen eines Vergußharzes zu verhindern, wenn dieses in einen Umgießbereich34 gefüllt wird, um eine Schutzhülle zu bilden. - Nach dem Vergießen werden die Stege
28 und Verbindungsstege18 entfernt, so daß die inneren und äußeren Anschlußfinger10 ,12 ,14a ,14b vereinzelt werden. - Die einzelnen Leiterrahmen sind infolge von Seitenschienen
24 streifenartig miteinander verbunden, wobei Eckanschlußfinger15 an den vier Ecken des Umgießbereichs34 mit den Seitenschienen24 über die Verbindungsstege18 verbunden sind. Letztere dienen zum Tragen der einzelnen Leiterrahmen, wenn die Stege28 abgetrennt, die einzelen Leiterrahmen aber noch nicht vollständig vereinzelt sind. Desweiteren können die Verbindungsstege18 irgendeine Deformation der Eckanschlußfinger15 vermeiden, die die größte Länge aufweisen und damit leicht während der Montage deformiert werden könnten. - Blindanschlußfinger
20 , die nicht mit dem Halbleiterchip40 verbunden sind, können ebenfalls vorhanden sein. Stromversorgungsanschlußfinger26 dienen zum Anlegen einer positiven bzw. einer negativen Versorgungsspannung VDD bzw, VSS an den Halbleiterchip40 . Die Stromversorgungsanschlußfinger26 sind in zwei Abschnitte gespalten, um so die Induktanz hiervon zu verringern. - Die inneren Anschlußfinger
10 sind LOC-Anschlußfinger, während die inneren Anschlußfinger12 normale Standard-Anschlußfinger sind. Die Anschlußfinger10 sind direkt an der aktiven Oberfläche46 des Halbleiterchips40 mittels Klebstoff32 befestigt und besitzen einen Aufstellbereich30 . Die kombinierte Struktur von Anschlußfingern10 ,12 ist für Halbleiterchips mit zentralen als auch mit peripheren Anschlußpads48 ,49 geeignet. - Gemäß
2 besitzt der dargestellte Halbleiterbaustein200 insgesamt hundert Eingangs-/Ausgangspins jeweils zur Abgabe bzw. Aufnahme eines unterschiedlichen Signals. - Der Halbleiterchip
40 besitzt zwei lange und zwei kurze Seiten42 bzw.44 , d.h. eine für Speicherchips übliche rechteckige Struktur. Auf der aktiven Oberfläche46 des Halbleiterchips40 ist eine Vielzahl von internen Schaltkreisen wie Speicherzellen, Steuergatter, Metalleiter und Anschlußpads48 und49 ausgebildet. Die zentralen Anschlußpads48 sind in zwei Reihen parallel zur Längsseite42 im zentralen Bereich der aktiven Oberfläche46 des Halbleiterchips40 und die peripheren Anschlußpads49 längs der kurzen Seiten44 nahe den Kanten der aktiven Oberfläche46 angeordnet. - Die inneren Anschlußfinger
10 sind längs der langen Seite42 des Halbleiterchips40 angeordnet und direkt mit der aktiven Oberfläche46 durch Klebstoff32 und ferner elektrisch mit den zentralen Anschlußpads48 durch Bonddrähte52 verbunden sowie mit den äußeren Anschlußfingern14a , die ebenfalls entlang der langen Seiten 42 angeordnet sind, gekoppelt. - Der Klebstoff
32 ist elektrisch isolierend, wobei es sich um eine doppeltseitig klebende Klebstoffolie aus Polyimid handeln kann. Der Halbleiterchip40 kann an den inneren Anschlußfingern10 mittels eines Klebstoffbandes oder auch durch Aufbringen eines teilgehärteten Klebstoffs befestigt werden. Im ersteren Fall wird das Klebstoffband an den Anschlußfingern10 befestigt und dann die Anschlußfinger10 mit der aktiven Oberfläche46 ausgerichtet und aufgebracht. Durch Pressen der Anschlußfinger10 und Halbleiterchip40 bei hoher Temperatur werden beide miteinander verbunden. Entsprechend kann ein flüssiger teilgehärteter Klebstoff aufgebracht und dann die Anschlußfinger10 und der Halbleiterchip40 unter Druck und hoher Temperatur miteinander verbunden werden. - Die inneren Anschlußfinger
12 sind längs der kurzen Seite44 des Halbleiterchips40 angeordnet und besitzen eine normale Standardstruktur, d.h. sie enden mit Abstand zu den Kanten des Halbleiterchips40 . Sie sind elektrisch über Bonddrähte52 mit den peripheren Anschlußpads49 verbunden und mit den äußeren Anschlußfingern14b gekoppelt, die längs der kurzen Seiten44 angeordnet sind. - Mit dieser kombinierten Struktur der LOC-Anschlußfinger
10 und Standard-Anschlußfinger12 ist es möglich, Speicherchips auch mit sehr hoher Packungsdichte anzuschließen, wobei die Vorteile der zentralen Anschlußpadanordnung genutzt und ferner ein einfaches Design der Anschlußpads ermöglicht wird. - Die peripheren Anschlußpads
49 befinden sich in einem Abstand D zum Klebstoff32 , wobei D aufgrund verschiedener Parameter wie der Bearbeitungstoleranz des Leiterrahmens, der Verarbeitungsmöglichkeit bei der Montage und der Kontaktierung der inneren Anschlußfinger10 ,12 mit einer Kapillare zum Drahtbonden bestimmt wird. Es wird D ≥ 0,51 mm bevorzugt. - Blind-Anschlußfinger
20 , numeriert von36 -45 und86 -95 , sind nicht angeschlossen und resultieren aus der Differenz zwischen der Spezifikation der Anzahl von äußeren Anschlußfingern definiert beispielsweise durch JEDEC und der tatsächlichen Anzahl von äußeren Anschlußfingern14a ,14b für die Funktion eines bestimmten Speicherchips. - Die inneren Anschlußfinger
10 weisen Justierhilfen50 zum Unterstützen der Erkennung der Positionen der Anschlußfinger und des Halbleiterchips40 während des Chip- und Drahtbondvorgangs auf. Die Justierhilfen50 können gleichzeitig mit dem Muster des Leiterrahmens durch Ätzen oder Stanzen erzeugt werden und aus dem gleichen Material wie der Leiterrahmenstreifen100 bestehen. - Die Stromversorgungs-Anschlußfinger
26 liefern Versorgungsspannungen wie VDD und USS an den Halbleiterchip40 und sind endseitig in zwei Abschnitte gespalten. Diese beiden parallelen Stromversorgungswege erniedrigen die Induktanz, so daß die Stromversorgung relativ stabil erfolgen kann. - Gemäß
3 koppelt ein Bussteg56 einige innere Anschlußfinger10 zu einem einzigen Strompfad, über die identische Versorgungsspannungen angelegt werden, so daß ein konstanter Pegel der Versorgungsspannung an verscheidene Schaltkreiselemente angelegt werden kann. Gemäß3 sind die inneren Anschlußfinger mit den Pinnummern5 ,11 und19 zu einem Bussteg56a für VSS und mit den Pinnummern59 ,57 ,73 und79 zu einem Bussteg56b zur Zuführung von UDD gekoppelt. - Wenn die inneren Anschlußfinger
10 an der aktiven Oberfläche46 befestigt werden, dürfen sie keine Sicherungsboxen54 überlagern. Die Sicherungsboxen54 sind gewöhnlich zum Ersetzen von defekten Speicherzellen durch redundante Elemente vorgesehen und besitzen exponiertes Metall, z.B. eine Aluminiumleitung, die mittels eines Lasers durchgetrennt werden kann. Wenn eine Sicherungsbox54 durch innere Anschlußfinger10 überdeckt wird, ist der Ersatz von defekten Speicherzellen nicht möglich. - Die inneren Anschlußfinger
10 haben gemäß4A Aufstellbereiche30 , um den Halbleiterchip40 in der Mitte einer Kapselung60 zu plazieren. Wenn z.B. der Halbleiterchip40 eine Größe von 5,1 mm × 8,6 mm bei einer Dicke von 0,0076 mm aufweist und die Dicke t der Klebstoffs32 etwa 0,0051 mm ist, dann kann die Aufstellung etwa 0,0051 mm betragen, so daß der Abstand d1 vom Halbleiterchip40 zur Oberseite des Halbleiterbausteins von 0,026 mm praktisch gleich dem Abstand d2 vom Halbleiterchip40 zur Unterseite des Halbleiterbausteins ist. Die Kapselung60 wird durch Gießen gebildet, wobei ein flüssiges Harz unter hohem Druck in eine Ausnehmung eingeführt wird, in der der Leiterrahmenstreifen100 angeordnet ist. Wenn dabei die Abstände d1 und d2 unterschiedlich wären, würden die Injektionskräfte ober- und unterseitig nicht im Gleichgewicht stehen, so daß sich der Halbleiterchip40 schräg stellen könnte, wodurch sich eine Durchbiegung bei der nachfolgenden Verarbeitung ergeben könnte, was hier vermieden wird. - Anstelle von Bonddrähten
52 zum elektrischen Verbinden der Anschlußfinger10 können diese auch über metallische Bondhügel70 etwa aus Gold, Kupfer oder Zinn-Blei, die auf den Anschlußpads48 ausgebildet sind, mit letzteren etwa durch Thermokompression verbunden sein, wie in5 in bezug auf einen Halbleiterbaustein210 dargestellt, wobei auf genaue Ausrichtung zu achten ist. - Der in
6 dargestellte Halbleiterbaustein300 ist quaderförmig, wobei äußere Anschlußfinger14 , die L-förmig geknickt oder J-förmig an allen vier Seiten herausragen, um auf einer Leiterkarte oberflächemontiert werden zu können. Die Anschlußfinger14a bzw.14b sind hierbei längs der langen Seiten42 bzw. kurzen Seiten44 des Halbleiterchips40 angeordnet. - Gemäß
7 ist ein nicht die Erfindung zeigender Halbleiterbaustein400 mit inneren LOC-Anschlußfingern110 , die direkt auf der aktiven Oberfläche146 befestigt und elektrisch mit den zentralen Anschlußpads149 über einen Klebstoff132 verbunden sind, vorgesehen. Normale innere Standard-Anschlußfinger112 sind mit ihren Enden beabstandet zur kurzen Seite144 des Halbleiterchips140 vorgesehen und elektrisch mit den peripheren Anschlußpads149 verbunden. - Die Anschlußfinger
110 besitzen Aufstellbereiche zur Erzielung einer optimalen vertikalen Struktur, wobei der Klebstoff132 zu den peripheren Anschlußpads148 um wenigstens 5,1 mm beabstandet ist. - Die Stromversorgungs-Anschlußfinger
126 sind in zwei Hälften gespalten und Teil der Anschlußfinger112 , obwohl sie auch Teil der Anschlußfinger110 sein können. - Die Verbindungsstege
180 sind in der Kapselung eingekapselt und mit einer Seitenschiene des Leiterrahmenstreifens zum Stützen der individuellen Leiterrahmen als Streifen vor der Vereinzelung zu stützen. Die inneren Anschlußfinger110 ,112 sind über Bonddrähte152 angeschlossen dargestellt, jedoch können für die Anschlußfinger110 auch metallische Bondhügel verwendet werden. - Die äußeren Anschlußfinger
114a sind mit den inneren Anschlußfingern110 und die äußeren Anschlußfinger114b mit den inneren Anschlußfingern112 gekoppelt, wobei die äußeren Anschlußfinger114a ,114b , die wie bei6 ausgebildet sein können, an den langen Seiten herausragen.
Claims (14)
- Halbleiterbaustein mit einem Halbleiterchip (
40 ) mit zwei langen und zwei kurzen Seiten (42 ,44 ) und einer aktiven Oberfläche (46 ) mit dort ausgebildeten integrierten Schaltkreisen, wobei der Halbleiterchip (40 ) mit zentralen Anschlußpads (48 ) im mittleren Bereich der aktiven Oberfläche (46 ) versehen ist, sowie mit einem Leiterrahmen mit inneren Anschlußfingern (10 ,12 ) an den langen und kurzen Seiten (42 ,44 ) und äußeren Anschlußfingern (14a ) an den langen Seiten (44 ), wobei die inneren Anschlußfinger (10 ) der langen Seiten (42 ) mit den äußeren Anschlußfingern (14a ) verbunden sind, und einer Kapselung (60 ) für den Halbleiterchip (40 ), die inneren Anschlußfinger (10 ,12 ) und elektrischen Verbindungen (52 ) hierzwischen, wobei die zentralen Anschlußpads (48 ) längs der langen Seiten (42 ) und periphere Anschlußpads (49 ) längs der kurzen Seiten (44 ) benachbart zu diesen angeordnet sind, wobei die inneren Anschlußfinger (10 ), die sich an den langen Seiten (42 ) befinden, mit der aktiven Oberfläche (46 ) des Halbleiterchips (40 ) direkt und elektrisch mit den zentralen Anschlußpads (48 ) und die inneren Anschlußfinger (12 ), die sich an den kurzen Seiten (44 ) mit Abstand hierzu endend befinden, mit den peripheren Anschlußpads (49 ) elektrisch verbunden sind, dadurch gekennzeichnet, daß mit den inneren Anschlußfingern (12 ) der kurzen Seiten (44 ) verbundene äußere Anschlußfinger (14b ) an den kurzen Seiten (44 ) vorgesehen sind, und daß zwischen den inneren Anschlußfingern (10 ,12 ) der langen und kurzen Seiten (42 ,44 ) Zwischenräume für an einigen der inneren Anschlußfinger (10 ) angeordnete, winkelförmige Justierhilfen (50 ) zum Ausrichten des Leiterrahmens zum Halbleiterchip (40 ) vorgesehen sind, und mit einer Justierhilfe (50 ) die Lage einer Ecke des Halbleiterchips (40 ) definierbar ist. - Halbleiterbaustein nach Anspruch 1, dadurch gekennzeichnet, daß der Leiterrahmen Eckanschlußfinger (
15 ) aufweist, die an den Ecken eines Umgießbereichs (34 ) der Kapselung (60 ) angeordnet und durch Verbindungsstege (18 ) gehalten sind, die mit einer Seitenschiene (24 ) des Leiterrahmens verbunden sind. - Halbleiterbaustein nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die elektrischen Verbindungen (
52 ) Bonddrähte sind. - Halbleiterbaustein nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die elektrischen Verbindungen (
52 ) für die Vielzahl von inneren Anschlußfingern (10 ,12 ) mit den zentralen Anschlußpads (48 ) metallische Bondhügel (70 ) und Bonddrähte (52 ) sind. - Halbleiterbaustein nach einem der Ansprüche 1, 2 oder 4, dadurch gekennzeichnet, daß die elektrischen Verbindungen (
52 ) für die Vielzahl von inneren Anschlußfingern (10 ,12 ) mit den peripheren Anschlußpads (49 ) Bonddrähte (52 ) sind. - Halbleiterbaustein nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die zentralen Anschlußpads (
48 ) in zwei Reihen parallel zu den langen Seiten (42 ) angeordnet sind. - Halbleiterbaustein nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Anschlußfinger (
10 ) Aufstellbereiche (30 ) aufweisen. - Halbleiterbaustein nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die Anschlußfinger (
10 ) einen in zwei Abschnitte gespaltenen Stromversorgungs-Anschlußfinger (26 ) umfassen. - Halbleiterbaustein nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die Anschlußfinger (
10 ) mit dem Halbleiterchip (40 ) über einen elektrisch isolierenden Klebstoff (32 ), vorzugsweise in Bandform und vorzugsweise beidseitig klebend sowie insbesondere aus Polyimid, verbunden sind. - Halbleiterbaustein nach Anspruch 9, dadurch gekennzeichnet, daß die Anschlußfinger (
10 ) Aufstellbereiche (30 ) aufweisen, deren Abmessungen durch die Dicke des Klebstoffs (32 ) und des Halbleiterchips (40 ) bestimmt ist, so daß sich der Halbleiterchip (40 ) in der Mitte der Kapselung (60 ) befindet. - Halbleiterbaustein nach Anspruch 9 oder 10, dadurch gekennzeichnet, daß die peripheren Anschlußpads (
49 ) einen Abstand von etwa 0,254 mm vom Klebstoff (32 ) aufweisen. - Halbleiterbaustein nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, daß die Anschlußfinger (
10 ) einen Bussteg (56 ) zum Koppeln von Stromversorgungs-Anschlußfingern, die identische Versorgungsspannungssignale an den Halbleiterchip (40 ) liefern, umfassen. - Halbleiterbaustein nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, daß der Halbleiterchip (
40 ) auf seiner aktiven Oberfläche (46 ) eine Anzahl von Sicherungsboxen (54 ) aufweist, die exponierte Metalleitungen enthalten, die durch einen Laser löschbar sind, um defekte Elemente des Halbleiterchips (40 ) durch gute zu ersetzen, wobei die Anschlußfinger (10 ) so direkt mit der aktiven Oberfläche (46 ) verbunden sind, daß die Anschlußfinger (10 ) Sicherungsboxen (54 ) nicht überdecken. - Halbleiterbaustein nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, daß der Leiterrahmen wenigstens einen Verbindungssteg (
180 ) aufweist, der mit einer Seitenschiene des Leiterrahmens verbunden und durch die Kapselung (60 ) eingekapselt ist.
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR19970006505 | 1997-02-28 | ||
KR97-6505 | 1997-02-28 | ||
KR97-37789 | 1997-08-07 | ||
KR1019970037789A KR100227120B1 (ko) | 1997-02-28 | 1997-08-07 | 엘오씨(loc)리드와 표준형 리드가 복합된 구조를 갖는 반도체 칩 패키지 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE19749539A1 DE19749539A1 (de) | 1998-09-10 |
DE19749539B4 true DE19749539B4 (de) | 2006-04-13 |
Family
ID=26632543
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19749539A Expired - Fee Related DE19749539B4 (de) | 1997-02-28 | 1997-11-08 | Halbleiterbaustein mit Leiterrahmen und Justierhilfen |
Country Status (6)
Country | Link |
---|---|
JP (1) | JP2981194B2 (de) |
KR (1) | KR100227120B1 (de) |
CN (1) | CN1114948C (de) |
DE (1) | DE19749539B4 (de) |
FR (1) | FR2760289B1 (de) |
TW (1) | TW354856B (de) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100401536B1 (ko) * | 1997-12-31 | 2004-01-24 | 주식회사 하이닉스반도체 | 센터 패드형 반도체 칩을 퍼리퍼럴 패드형 반도체 칩으로 변경하는 방법 |
JP2002076233A (ja) | 2000-09-04 | 2002-03-15 | Mitsubishi Electric Corp | 半導体装置 |
DE10158770B4 (de) * | 2001-11-29 | 2006-08-03 | Infineon Technologies Ag | Leiterrahmen und Bauelement mit einem Leiterrahmen |
KR100525091B1 (ko) * | 2001-12-28 | 2005-11-02 | 주식회사 하이닉스반도체 | 반도체 패키지 |
JP4222920B2 (ja) | 2003-10-01 | 2009-02-12 | 株式会社ルネサステクノロジ | 半導体装置 |
KR100654338B1 (ko) * | 2003-10-04 | 2006-12-07 | 삼성전자주식회사 | 테이프 배선 기판과 그를 이용한 반도체 칩 패키지 |
JP6698306B2 (ja) * | 2015-09-29 | 2020-05-27 | 株式会社巴川製紙所 | リードフレーム固定用接着テープ |
CN110931420A (zh) * | 2019-11-19 | 2020-03-27 | 苏州日月新半导体有限公司 | 一种加热块单元及加热装置 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5455200A (en) * | 1992-02-03 | 1995-10-03 | Motorola, Inc. | Method for making a lead-on-chip semiconductor device having peripheral bond pads |
US5589420A (en) * | 1994-09-13 | 1996-12-31 | Texas Instruments Incorporated | Method for a hybrid leadframe-over-chip semiconductor package |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06105721B2 (ja) * | 1985-03-25 | 1994-12-21 | 日立超エル・エス・アイエンジニアリング株式会社 | 半導体装置 |
JP2748940B2 (ja) * | 1989-06-05 | 1998-05-13 | 株式会社日立製作所 | 樹脂封止型半導体装置 |
JPH01276656A (ja) * | 1988-04-27 | 1989-11-07 | Mitsubishi Electric Corp | 樹脂封止型半導体装置 |
JPH02132848A (ja) * | 1988-11-14 | 1990-05-22 | Nec Corp | 半導体装置 |
JPH04372161A (ja) * | 1991-06-21 | 1992-12-25 | Mitsubishi Electric Corp | 半導体装置 |
JP2677737B2 (ja) * | 1992-06-24 | 1997-11-17 | 株式会社東芝 | 半導体装置 |
-
1997
- 1997-08-07 KR KR1019970037789A patent/KR100227120B1/ko not_active IP Right Cessation
- 1997-10-20 TW TW086115443A patent/TW354856B/zh not_active IP Right Cessation
- 1997-11-07 FR FR9714045A patent/FR2760289B1/fr not_active Expired - Fee Related
- 1997-11-07 CN CN97121615A patent/CN1114948C/zh not_active Expired - Fee Related
- 1997-11-08 DE DE19749539A patent/DE19749539B4/de not_active Expired - Fee Related
- 1997-11-17 JP JP9314876A patent/JP2981194B2/ja not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5455200A (en) * | 1992-02-03 | 1995-10-03 | Motorola, Inc. | Method for making a lead-on-chip semiconductor device having peripheral bond pads |
US5589420A (en) * | 1994-09-13 | 1996-12-31 | Texas Instruments Incorporated | Method for a hybrid leadframe-over-chip semiconductor package |
Non-Patent Citations (6)
Title |
---|
JP 01276656 A, In: Patent Abstracts of Japan * |
JP 04372161 A, In: Patent Abstracts of Japan * |
JP 05114685 A, In: Patent Abstracts of Japan * |
JP 1-276656 A, In: Patent Abstracts of Japan |
JP 4-372161 A, In: Patent Abstracts of Japan |
JP 5-114685 A, In: Patent Abstracts of Japan |
Also Published As
Publication number | Publication date |
---|---|
JP2981194B2 (ja) | 1999-11-22 |
CN1114948C (zh) | 2003-07-16 |
KR19980069880A (ko) | 1998-10-26 |
KR100227120B1 (ko) | 1999-10-15 |
DE19749539A1 (de) | 1998-09-10 |
FR2760289A1 (fr) | 1998-09-04 |
TW354856B (en) | 1999-03-21 |
CN1192048A (zh) | 1998-09-02 |
JPH10242373A (ja) | 1998-09-11 |
FR2760289B1 (fr) | 2002-08-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE4301915C2 (de) | Mehrfachchip-Halbleitervorrichtung | |
DE10147955A1 (de) | Halbleitervorrichtung | |
DE3913221A1 (de) | Halbleiteranordnung | |
DE3616494A1 (de) | Integrierte schaltungspackung und verfahren zur herstellung einer integrierten schaltungspackung | |
DE3300693A1 (de) | Halbleiteranordnung und verfahren zu ihrer herstellung | |
DE10031115A1 (de) | Halbleiterbauteil sowie Verfahren zur Messung seiner Temperatur | |
DE69628964T2 (de) | Harzvergossenes Halbleiterbauteil und Herstellungsverfahren | |
DE102013200518A1 (de) | Halbleiterpackung | |
DE19749539B4 (de) | Halbleiterbaustein mit Leiterrahmen und Justierhilfen | |
DE19526511A1 (de) | Halbleitervorrichtung und Verfahren zu deren Herstellung und Montage | |
DE19735170A1 (de) | Chipmodul, insbesondere für kontaktbehaftete Chipkarten, mit nebeneinander angeordneten Chips | |
DE19652395A1 (de) | Integrierte Schaltkreisanordnung | |
DE19801488B4 (de) | Verfahren zum Zusammenbau eines Halbleiterbausteins | |
DE69034069T2 (de) | Verfahren zur Verpackung einer Halbleitervorrichtung | |
DE4234700B4 (de) | Gehäuste Halbleiteranordnung | |
DE102018130965A1 (de) | Gehäuse-in-gehäuse struktur für halbleitervorrichtungen und verfahren zur herstellung | |
EP1065624B1 (de) | Chipmodul zum Einbau in einen Chipkartenträger | |
DE10142117A1 (de) | Elektronisches Bauteil mit wenigstens zwei gestapelten Halbleiterchips sowie Verfahren zu seiner Herstellung | |
DE4321592A1 (de) | Halbleitervorrichtungen sowie Trägerteile und Leiterrahmen hierfür | |
DE19821916C2 (de) | Halbleitereinrichtung mit einem BGA-Substrat | |
DE102019127007A1 (de) | Stapel elektrischer bauelemente und verfahren zur herstellung desselben | |
DE19732807B4 (de) | Integriertes Schaltungsbauelement | |
EP0907966B1 (de) | Integrierte halbleiterschaltung | |
DE19929215A1 (de) | Verfahren zur Herstellung eines BGA-Halbleiterbauelements, ein TAB-Band für ein BGA-Halbleiterbauelement und ein BGA-Halbleiterbauelement | |
DE102015100262A1 (de) | Leiterrahmen und Verfahren zum Herstellen eines Chipgehäuses sowie Verfahren zum Herstellen eines optoelektronischen Bauelements |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
8364 | No opposition during term of opposition | ||
R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee |