DE4234700B4 - Gehäuste Halbleiteranordnung - Google Patents
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Abstract
Halbleiterbauteil
mit folgenden Komponenten:
– eine Trägerplatte (2) mit einem Halbleiterchip (3), der eine Vielzahl von Kontaktflächen (4) aufweist,
– eine Vielzahl von inneren Flachleitern (5) eines Anschlussrahmens, wobei die inneren Flachleiter (5) mit den Kontaktstellen (4) elektrisch verbunden sind, und
– eine Verpackung (7), in der diese Komponenten eingebettet sind,
dadurch gekennzeichnet, dass
der Halbleiterchip (3) auf seiner Oberseite eine Verdrahtungsvorrichtung (10) trägt, über die ein Teil der Kontaktflächen (4) mit den entsprechenden Flachleitern (5) elektrisch über zwei seriell verschaltete Drähte (6, 6a) unter Zwischenschaltung der Verdrahtungsvorrichtung (10) verbunden ist.
– eine Trägerplatte (2) mit einem Halbleiterchip (3), der eine Vielzahl von Kontaktflächen (4) aufweist,
– eine Vielzahl von inneren Flachleitern (5) eines Anschlussrahmens, wobei die inneren Flachleiter (5) mit den Kontaktstellen (4) elektrisch verbunden sind, und
– eine Verpackung (7), in der diese Komponenten eingebettet sind,
dadurch gekennzeichnet, dass
der Halbleiterchip (3) auf seiner Oberseite eine Verdrahtungsvorrichtung (10) trägt, über die ein Teil der Kontaktflächen (4) mit den entsprechenden Flachleitern (5) elektrisch über zwei seriell verschaltete Drähte (6, 6a) unter Zwischenschaltung der Verdrahtungsvorrichtung (10) verbunden ist.
Description
- Die vorliegende Erfindung bezieht sich auf eine gehäuste Halbleiteranordnung, und insbesondere auf eine gehäuste Halbleiteranordnung, die in der Lage ist, verschiedene Typen der Gehäuse wie z.B. ein SOJ-Typ (Small Outline J-Bend – J-Bogentyp kleiner Abmessung), ZIP-Typ (Zig-zag Inline Package – Zick-zack-Serienkompaktanordnung) usw. frei zu bewältigen, ohne den Typ des benutzten Halbleiterchips zu ändern, des weiteren bezüglich der Kompaktheit auf einen hochintegrierten 16 Megabit oder größeren Speicher und auf das Verbessern des Freiheitsgrades der Entwurfsauslegung der Kontaktstellen des Halbleiterchips, wobei die Charakteristik der herzustellenden Halbleitervorrichtung und der Integrationsgrad verbessert werden.
- Im Allgemeinen ist eine gehäuste Halbleiteranordnung mittels Festverdrahtung von inneren Anschlüssen eines Anschlussrahmens an entsprechenden Kontaktstellen eines Halbleiterchips und durch anschließendes Vergießen des Halbleiterchips unter Benutzung eines Harzmaterials hergestellt.
-
1 ist eine Draufsicht, die die Verbindung zwischen einem Halbleiterchip und einem Anschlussrahmen in einer Halbleiterkompaktanordnung eines allgemeinen SOJ-Typs zeigt.2 ist eine Querschnittsansicht eines typischen Beispiels einer solchen allgemeinen SOJ-Typ-Halbleiteranordnung. Wie in den Zeichnungen dargestellt, ist der Halbleiterchip, der mit der Bezugsziffer3 bezeichnet ist, an eine Trägerplatte bzw. schaufelartige Grundplatte2 des Anschlussrahmens1 mittels eines Expoxidklebers8 angebracht. Der Halbleiterchip3 hat eine Vielzahl von Kontaktstellen4 einschließlich Kontaktstellen4a ,4b und4c , die mittels Drähten6 mit inne ren Anschlüssen5 des Anschlussrahmens1 verbunden sind. Der Halbleiterchip3 und die inneren Anschlüsse5 des Anschlussrahmens1 sind mit einem Expoxidharz7 vergossen. - In solch einer SOJ-Typ-Halbleiteranordnung hat der Halbleiterchip
3 eine Primärkontaktstelle bzw. Quellenkontaktstelle4a am unteren Ende eines Seitenbereichs und eine Massekontaktstelle4b am oberen Ende des anderen Seitenbereiches, wie in1 dargestellt. Die Bezugsziffer4c bezeichnet allgemein Kontaktstellen für Ein- und Ausgangssignale. - Zum Festverdrahten der inneren Anschlüsse
5 des Anschlussrahmens1 mit den entsprechenden Kontaktstellen4 , die auf dem Halbleiterchip3 mittels Metalldrähten6 erfolgt, ist eine Auslegung für den Halbleiterchip3 so entworfen, dass der Raum zwischen jedem inneren Anschluss5 des Anschlussrahmens1 und jeder entsprechenden Kontaktstelle4 des Halbleiterchips3 nicht mehr als 5,08 mm beträgt. - Für den gleichen Zweck ist es auch notwendig, einen Entwurfsraum so vorzusehen, dass jeder innere Anschluss des Anschlussrahmens so entworfen werden kann, dass er der Lage entspricht, an der jede entsprechende Kontaktstelle gebildet ist. So sollte z.B. in Halbleiteranordnungen einer 16-Megabit dynamischen RAM-Klasse solch ein Entwurfsraum nicht kleiner als 1,27 mm sowohl in X-Achsen- als auch in Y-Achsenrichtung sein.
- Die äußere Abmessung der Halbleiterkompaktanordnung zur Gewährleistung einer Kompatibilität der Halbleiterkompaktanordnung ist auch festgelegt. Im Ergebnis dessen sind im Falle eines Halbleiterchips kleiner Abmessungen Kontaktstellen an den Eckbereichen des Halbleiterchips gebildet. In diesem Fall ist ein Anschlussrahmen so ausgelegt, dass seine inneren Anschlüsse den Anschlussstellen entsprechen, die an den Eckbereichen des Halbleiterchips ausgebildet sind, so dass sie dazu fest verdrahtet sind.
- Im Fall eines hochintegrierten Halbleiterchips der 16-Megabit oder größeren dynamischen RAM-Klasse, d.h. eines Halbleiterchips großer Abmessung, sind insbesondere im Fall einer SOJ-Typ-Halbleiterkompaktanordnung, die – wie in
1 und2 gezeigt – an ihren gegenüberliegenden Seiten vorstehende äußere Anschlüsse haben, Anschlüsse4 an gegenüberliegenden Seitenkanten des Halbleiterchips gebildet und sind mit den entsprechenden inneren Anschlüssen5 , die an gegenüberliegenden Seiten des Anschlussrahmens1 angeordnet sind, fest verdrahtet. Andererseits sind im Fall einer Halbleiteranordnung eines ZIP-Typs Kontaktstellen an den Eckbereichen des Halbleiterchips gebildet, indem Wahlkontaktstellen benutzt werden, so dass eine Variation im Typ des Gehäuses bewältigt werden kann. - In solchen konventionellen Anordnungen mit den oben erwähnten Strukturen wird elektrischer Strom an einen inneren Schaltkreis des Halbleiterchips
3 über spezifische äußere Anschlüsse des Anschlussrahmens1 geliefert, d.h. über ein Primärterminal bzw. Quellenterminal Vcc und ein Masseterminal Vss. Über die verbleibenden äußeren Anschlüsse, d.h. Signalterminals, wird das Signaleingeben und – ausgeben zwischen dem inneren Schaltkreis des Halbleiterchips3 und dem äußeren des Gehäuses ausgeführt. - Typischerweise sind die Positionen des Primärterminals Vcc und des Masseterminals Vss, die spezifische äußere Anschlüsse der Halbleiteranordnung sind, fest. Im Ergebnis dessen sind die Positionen der Primärkontaktstellen und der Massekontaktstellen auch fest, zu denen mit dem Primärterminal Vcc und dem Masseterminal Vss verbundene innere Anschlüsse fest verdrahtet sind. Im Fall der SOJ-Typ-Halbleiteranordnung sind deshalb die Primärkontaktstelle und die Massekontaktstelle an dem unteren Ende des einen Seitenbereiches und dem oberen Ende des anderen Seitenbereiches des Halbleiterchips gebildet.
- Solch eine Begrenzung bezüglich der Positionen von Primärkontaktstelle und Massekontaktstelle wird ein begrenzender Faktor des Entwurfs von Halbleiterchips. Andererseits sind aus Metall hergestellte Primärverbindungen im Halbleiterchip ange ordnet und parallel mit verschiedenen inneren Schaltkreisteilen verbunden, so dass elektrischer Strom an sie geliefert wird. Diese Primärverbindungen haben verschiedene und große Längen, wodurch der Freiheitsgrad im Entwurf des Halbleiterchips sehr begrenzt wird. Sie beeinflussen auch nachteilig eine genaue Bereitstellung einer statischen Spannung an jeden inneren Schaltkreisteil. Da die Primärverbindungen auch eine Breite haben, die größer ist als jene der anderen Signalverbindungen, nehmen sie im Halbleiterchip eine größere Fläche ein, wenn sich ihre Länge vergrößert. Im Ergebnis dessen gibt es Probleme durch die Verschlechterung des Integrationsgrades und das Benötigen einer größeren Chipfläche. Die Anordnung verschiedener Primärverbindungen wird auch ein Faktor des Rauschens. Die vergrößerte Länge der Primärverbindung führt zu einer Verkleinerung der Geschwindigkeit, wodurch die Leistung des Halbleiterchips herabgesetzt wird. Wo sowohl ein SOJ-Typ- und eine ZIP-Typ-Gehäuse mit Halbleiterchips der gleichen Art hergestellt werden sollen, gibt es kein Problem, wenn die Chips eine kleine Größe haben. Im Fall von Halbleiterchips mit großer Abmessung gibt es jedoch ein Problem, dass die Kontaktstellenpositionen für das SOJ-Typ-Gehäuse verschieden von denen für das ZIP-Typ-Gehäuse entworfen sein sollten.
- Weitere gehäuste Halbleiteranordnungen werden z.B. in JP 3-191560A,
EP 0 299 252 A2 , JP 2-280346A, JP 3-132063A, JP 3-139871A,US 4,534,105 beschrieben. - Eine Aufgabe der Erfindung ist deshalb, eine gehäuste Halbleiteranordnung vorzusehen, die in der Lage ist, ohne Wechsel des Typs des benutzten Halbleiterchips verschiedene Gehäusetypen wie z.B. ein SOJ-Typ, ZIP-Typ usw. frei zu bewältigen.
- Gemäß der vorliegenden Erfindung wird diese Aufgabe durch das Bereitstellen eines Halbleiterbauteils gemäß Anspruch 1 gelöst. Vorteilhafte Ausführungsformen werden in den abhängigen Ansprüchen beschrieben.
- Die Erfindung stellt eine gehäuste Halbleiteranordnung bereit, die einen mit einer Vielzahl von Primärkontaktstellen und einer Vielzahl von Massekontaktstellen ver sehenen Halbleiterchip hat, und die dadurch in der Lage ist, eine stabile statische Spannung an die inneren Schaltkreisteile des Halbleiterchips zu liefern und die Länge jeder Primärverbindung im Halbleiterchip zu verringern.
- Die Erfindung stellt weiterhin eine gehäuste Halbleiteranordnung bereit, die ein leichtes Festverdrahten innerer Anschlüsse eines Anschlussrahmens mit Kontaktstellen eines Halbleiterchips gewährleistet, unabhängig von den Positionen der Kontaktstellen auf dem Halbleiterchip, wodurch der Freiheitsgrad im Entwurf der Auslegung der Kontaktstellen des Halbleiterchips, der Charakteristik einer herzustellenden Halbleitervorrichtung und der Integrationsgrad verbessert werden.
- Die Verdrahtungsvorrichtung weist auf einen Film als ein Körper der Verdrahtungsvorrichtung, eine Vielzahl von Kupferfolienverdrahtungen, von denen jede ein Ende hat, das so angeordnet ist, dass es mit einer Chipkontaktstelle des Halbleiterchips korrespondiert, und das andere Ende so angeordnet ist, dass es mit einem inneren Anschluss des Anschlussrahmens korrespondiert, eine Vielzahl von ersten Brückenkontaktstellen, die aus dem Film herausragen, wobei jede der ersten Brückenkontaktstellen mit einem Ende einer korrespondierenden Kupferfolienverdrahtung verbunden und fest verdrahtet mit der entsprechenden Chipkontaktstelle ist, und eine Vielzahl von zweiten Brückenkontaktstellen, die aus dem Film herausragen, wobei jede der zweiten Brückenkontaktstellen mit dem anderen Ende einer korrespondierenden Kupferfolienverdrahtung verbunden und fest verdrahtet mit dem entsprechenden inneren Anschluss ist.
- Mit dieser Anordnung wird eine elektrische Verbindung zwischen jeder Chipkontaktstelle des Halbleiterchips mit dem entsprechenden inneren Anschluss des Anschlussrahmens durch die Verdrahtungsvorrichtung erreicht. Der Halbleiterchip hat eine Vielzahl von Primärkontaktstellen, die gewöhnlich elektrisch mit einem inneren Anschluss des Anschlussrahmens als Primärterminal mittels der Verdrahtungsvorrichtung verbunden sind, und eine Vielzahl von Massekontaktstellen, die gewöhnlich elektrisch mit einem anderen inneren Anschluss des Anschlussrahmens als ein Mas seterminal mittels der Verdrahtungsvorrichtung verbunden sind. Dementsprechend kann die Halbleiteranordnung der vorliegenden Erfindung leicht verschiedene Gehäusetypen wie z.B. ein SOJ-Typ, ZIP-Typ usw. ohne Wechsel des Typs eines benutzten Halbleiterchips bewältigen.
- Weitere Aufgaben und Aspekte der Erfindung werden mit der folgenden Beschreibung der Ausführungsbeispiele unter Bezug auf die beigefügten Zeichnungen deutlich, in denen:
-
1 eine Draufsicht ist, die die Verbindung zwischen einem Halbleiterchip und einem Anschlussrahmen in einem SOJ-Typ-Gehäuse zeigt; -
2 eine Querschnittsansicht einer typischen SOJ-Typ-Halbleiteranordnung ist; -
3 eine Querschnittsansicht einer SOJ-Typ-Halbleiteranordnung gemäß der vorliegenden Erfindung ist; -
4 eine Querschnittsansicht einer Verdrahtungsvorrichtung gemäß der vorliegenden Erfindung ist; -
5 eine Draufsicht ist, die die innere Struktur einer SOJ-Typ-Halbleiteranordnung zeigt, die eine Vielzahl von Primärkontaktstellen gemäß der vorliegenden Erfindung hat; und -
6 eine Draufsicht ist, die die innere Struktur einer ZIP-Typ-Halbleiteranordnung gemäß der vorliegenden Erfindung zeigt. - Gemäß der vorliegenden Erfindung ist nach
3 eine gehäuste Halbleiteranordnung dargestellt. Wie in3 gezeigt, weist die Halbleiteranordnung einen Anschlussrahmen1 , der eine Trägerplatte2 hat, und einen Halbleiterchip3 auf, der an der Trägerplatte2 des Anschlussrahmens1 mittels eines Klebers8 befestigt ist. An die obere Fläche bzw. Oberfläche des Halbleiterchips3 ist eine Verdrahtungsvorrichtung10 angeordnet, die erste Brückenkontaktstellen12a hat, die mit Chipkontaktstellen4 des Halbleiterchips3 mittels Drähten6 verbunden sind, und zweite Brückenkontaktstellen12b , die mit inneren Anschlüssen5 des Anschlussrahmens1 durch Drähte6 verdrahtet sind. Der Halbleiterchip3 und die inneren Anschlüsse5 des Anschlussrahmens1 sind mit einem Gießharz7 vergossen. - Die Befestigung der Verdrahtungsvorrichtung
10 an der oberen Oberfläche des Halbleiterchips3 wird durch die Verwendung eines Epoxidklebers20 oder eines Laminierungsverfahrens erreicht. - Wie in
4 gezeigt, weist die Verdrahtungsvorrichtung10 einen aushärtenden Polyimidfilm11 als einen Körper der Verdrahtungsvorrichtung auf. An der Oberfläche des aushärtenden Polyimidfilms11 sind die ersten Brückenkontaktstellen12a an Positionen gebildet, die den Chipkontaktstellen4 des Halbleiterchips3 entsprechen. In ähnlicher Weise werden die zweiten Brückenkontaktstellen12b auf der Oberfläche des aushärtenden Polyimidfilms an Positionen gebildet, die mit den inneren Anschlüssen5 des Anschlussrahmens1 korrespondieren. Eine Vielzahl von Kupferfolienverdrahtungen12 ist in dem aushärtenden Polyimidfilm11 eingebettet, so dass die ersten Brückenkontaktstellen12a mit den jeweiligen entsprechenden zweiten Brückenkontaktstellen12b elektrisch verbunden sind. - Die Kupferfolienverdrahtungen
12 sind in dem aushärtenden Polyimidfilm11 in einer Einschicht- oder Mehrschichtart angeordnet, und erstrecken sich frei in X-Achsen- und Y Achsenrichtung. - Vorzugsweise hat der aushärtende Polyimidfilm
11 der Verdrahtungsvorrichtung10 eine Dicke von 10 μm bis 300 μm. Am meisten ist auch bevorzugt, dass die Kupferfolienverdrahtungen12 eine Dicke von 10 μm bis 100 μm und einen Raum von 50 μm oder mehr zwischen benachbarten Kupferfolienverdrahtungen12 haben. - Im Folgenden wird die Montage der Halbleiteranordnung mit der oben beschriebenen Konstruktion gemäß der vorliegenden Erfindung beschrieben.
- Zuerst wird die Verdrahtungsvorrichtung
10 gemäß der vorliegenden Erfindung entworfen und gefertigt, um eine Anordnung entsprechend den Kontaktstellenanordnungen des Halbleiterchips3 und der inneren Anschlüsse5 des Anschlussrahmens1 zu haben. Das heißt eine Vielzahl von Kupferfolienverdrahtungen12 sind in dem aushärtenden Polyimidfilm11 der Verdrahtungsvorrichtung10 so angeordnet, dass sie an dessen jeweiligen einem Ende mit den Chipkontaktstellen4 des Halbleiterchips3 und an dessen jeweiligen anderem Ende mit den inneren Anschlüssen5 des Anschlussrahmens1 korrespondieren. Mit dem jeweiligen einen Ende der Kupferfolienverdrahtungen12 sind die ersten Brückenkontaktstellen12a verbunden, die aus der oberen Oberfläche des aushärtenden Polyimidfilms11 herausstehen. Mit den jeweiligen anderen Enden der Kupferfolienverdrahtungen12 sind die zweiten Brückenkontaktstellen12b verbunden, die aus der oberen Oberfläche des aushärtenden Polyimidfilms11 herausstehen. - Jede erste Brückenkontaktstelle
12a der Verdrahtungsvorrichtung10 ist so angeordnet, dass eine Entfernung zu jeder entsprechenden Kontaktstelle4 des Halbleiterchips3 vorhanden ist, die ein Festverdrahten mit der Kontaktstelle4 ermöglicht. In ähnlicher Weise ist jede zweite Brückenkontaktstelle12b der Verdrahtungsvorrichtung10 so angeordnet, dass sie von dem entsprechenden inneren Anschluss5 des Anschlussrahmens1 so beabstandet ist, dass ihre Festverdrahtung mit dem inneren Anschluss5 ermöglicht ist. - Wie oben erwähnt, ist die Verdrahtungsvorrichtung
10 so entworfen und wird so hergestellt, dass sie mit den Chipkontaktstellen4 des Halbleiterchips3 und den inneren Anschlüssen5 des Anschlussrahmens1 korrespondiert. Diese Verdrahtungsvorrichtung10 ist an der oberen Oberfläche des mit der Trägerplatte2 des Anschlussrahmens1 befestigten Halbleiterchips3 angebracht. Die Befestigung der Verdrahtungsvorrichtung10 an der oberen Oberfläche des Halbleiterchips3 wird durch die Anwendung eines Klebstoffes oder eines Laminierungsverfahrens zum Laminieren der Verdrahtungsvorrichtung10 über der oberen Oberfläche des Halbleiterchips3 erreicht. Danach werden die ersten Brückenkontaktstellen12a der Verdrahtungsvor richtung10 mit den jeweiligen Chipkontaktstellen4 des Halbleiterchips3 fest verdrahtet. Gleichzeitig werden. die zweiten Brückenkontaktstellen12b der Verdrahtungsvorrichtung10 mit den jeweiligen inneren Anschlüssen5 des Anschlussrahmens1 fest verdrahtet. Nachfolgend werden ein Vergießprozess, ein Feinabgleichprozess und ein Ausformprozess ausgeführt zur Komplettierung der Herstellung der gehäusten Halbleiteranordnung. - Jetzt wird ein Beispiel einer gehäusten Halbleiteranordnung mit der oben erwähnten Verdrahtungsvorrichtung gemäß der vorliegenden Erfindung beschrieben.
-
5 ist eine Draufsicht, die die innere Struktur einer SOJ-Typ-Halbleiteranordnung zeigt, die eine Vielzahl von Primärkontaktstellen gemäß der vorliegenden Erfindung hat. In5 bezeichnen die gleichen Bezugsziffern die gleichen Elemente wie in3 . Wie in5 gezeigt, weist die Halbleiteranordnung einen Anschlussrahmen1 , der eine Trägerplatte2 hat, und einen Halbleiterchip3 auf, der eine Vielzahl von Primärkontaktstellen4a zum Anlegen elektrischen Stromes an gewissen Teilen des Halbleiterchips3 und eine Vielzahl von Massekontakt- stellen4b hat. Der Halbleiterchip3 wird auch an seinen gegenüberliegenden Seitenkanten mit einer Vielzahl von Signaleingangs-/Ausgangskontaktstellen4c versehen. Dieser Halbleiterchip3 ist an der Trägerplatte2 des Anschlussrahmens1 angebracht. An vorbestimmten Bereichen der oberen Oberfläche des Halbleiterchips3 sind zwei Verdrahtungsvorrichtungen10 und10' angebracht, von denen jede erste und zweite Brückenkontaktstellen12a und12b hat. Im Fall von5 hat jede Verdrahtungsvorrichtung zwei verlängerte erste Brückenkontaktstellen12a und eine zweite Brückenkontaktstelle12b . Bei der verlängerten Form kann jede erste Brückenkontaktstelle12a durch eine Vielzahl von separaten kleinen Brückenkontaktstellen aufgebaut sein. An jeder ersten Brückenkontaktstelle12a einer Verdrahtungsvorrichtung10 sind Primärkontaktstellen4a , die im Mittelbereich des Halbleiterchips3 gebildet sind, gewöhnlich fest verdrahtet. Andererseits ist die zweite Brückenkontaktstelle12b mit einem inneren Anschluss des Anschlussrahmens1 als ein Primärterminal fest verdrahtet. In ähnlicher Weise sind Massekontaktstellen4b , die im Mittelbe reich des Halbleiterchips3 gebildet sind, gewöhnlich mit der ersten Brückenkontaktstelle12a der anderen Verdrahtungsvorrichtung10' fest verdrahtet. Die zweite Brückenkontaktstelle12b der anderen Verdrahtungsvorrichtung10' ist mit einem inneren Anschluss des Anschlussrahmens1 als ein Masseterminal fest verdrahtet. Andererseits sind die Signaleingabe-/Ausgabekontaktstellen4c des Halbleiterchips3 mit den inneren Anschlüssen des Anschlussrahmens1 als Signaleingabe-/Ausgabeterminals fest verdrahtet. - Mit dieser Anordnung können die Primärkontaktstellen und die Massekontaktstellen des Halbleiterchips
3 in Mehrfachanordnung an gewünschten Positionen vorgesehen werden. Diese Primärkontaktstellen und Massekontaktstellen sind elektrisch mit jeweils dem inneren Anschluss des Primärterminals und dem inneren Anschluss des Masseterminals des Anschlussrahmens verbunden. Dementsprechend ist es möglich, die Länge jeder Primärverbindung durch den Entwurf innerer Schaltkreise des Halbleiterchips3 zu reduzieren und den Grad der Entwurfsfreiheit zu vergrößern. - Andererseits ist
6 eine Draufsicht, die die innere Struktur einer ZIP-Typ-Halbleiteranordnung gemäß der vorliegenden Erfindung zeigt. In6 bezeichnen die gleichen Bezugsziffern die gleichen Elemente wie in3 . Wie in6 gezeigt, weist die Halbleiteranordnung einen Anschlussrahmen1 , der eine Trägerplatte2 hat, und einen Halbleiterchip3 auf, der an der Trägerplatte2 des Anschlussrahmens1 angebracht ist. Der Halbleiterchip3 hat an seinen gegenüberliegenden Seitenkanten eine Vielzahl von Chipkontaktstellen4 . Eine Verdrahtungsvorrichtung10 , die erste und zweite Brückenkontaktstellen12a und12b hat, ist an der oberen Oberfläche des Halbleiterchips3 angebracht. Die ersten Brückenkontaktstellen12a der Verdrahtungsvorrichtung10 sind mittels Drähten6 mit den jeweiligen Chipkontaktstellen4 des Halbleiterchips3 fest verbunden. Andererseits sind die zweiten Brückenkontaktstellen12b mittels Drähten6 mit den jeweiligen inneren Anschlüssen5 des Anschlussrahmens1 verbunden. - Die ersten Brückenkontaktstellen
12a sind an gegenüberliegenden Seitenkanten der Verdrahtungsvorrichtung10 so angeordnet, dass sie mit den Chipkontaktstellen4 des Halbleiterchips3 korrespondieren, so dass sie mit den jeweiligen Chipkontaktstellen4 fest verdrahtet sind. Die zweiten Brückenkontaktstellen12b sind an Eckbereichen der Verdrahtungsvorrichtung10 so angeordnet, dass sie mit den jeweiligen inneren Anschlüssen5 des ZIP-Typs fest verdrahtet sind. Dementsprechend ist es möglich, den für den SOJ-Typ entworfenen Halbleiterchip3 mit dem für den ZIP-Typ entworfenen. Anschlussrahmen zu verbinden, ohne irgendwelche Wahlkontaktstellen zu verwenden, so dass eine Halbleiteranordnung des ZIP-Typs hergestellt wird. - Wenn eine Halbleiteranordnung des SOJ-Typs durch Anwendung des Halbleitertyps des ZIP-Typs, der an seinen Eckbereichen mit Chipkontaktstellen versehen ist, hergestellt werden soll, wird eine Verdrahtungsvorrichtung entworfen und hergestellt, um die Änderung des Gehäusetyps zu bewältigen. Das heißt die Verdrahtungsvorrichtung verbindet die Chipkontaktstellen elektrisch mit den inneren Anschlüssen
5 . Somit kann der Halbleiterchip, der ZIP-Typ-Chipkontaktstellen hat, leicht für die Herstellung der Halbleiteranordnung des SOJ-Typs verwendet werden. - Wie aus der obigen Beschreibung deutlich wird, sieht die vorliegende Erfindung eine gehäuste Halbleiteranordnung vor, die Primärkontaktstellen und Massekontaktstellen eines Halbleiterchips in Zahl und Lage frei verändern kann, und somit den Grad der Entwurfsfreiheit der Auslegung des Halbleiterchips verbessert. Insbesondere kann elektrischer Strom stabil den inneren Schaltkreisteilen des Halbleiterchips dadurch zugeführt werden, dass die Primärkontaktstellen und die Massekontaktstellen in Mehrfachanordnung vorgesehen werden können, so dass der Halbleiterchip Verbesserungen bezüglich Zuverlässigkeit und Geschwindigkeit aufweist. Es ist auch möglich, die Länge jeder inneren Primärverbindung im Halbleiterchip zu reduzieren, wodurch der Integrationsgrad verbessert wird.
- Außerdem gibt es Effekte bezüglich der Erhöhung des Grades der Entwurfsfreiheit für einen Anschlussrahmen und bezüglich der Kompaktheit eines hochintegrierten Speichers einer 16-Megabit oder größeren Klasse sowie dem freien Bewältigen verschiedener Gehäusetypen wie z.B. eines SOJ-Typs, ZIP-Typs usw., ohne den Typ eines benutzten Halbleiterchips zu ändern.
Claims (7)
- Halbleiterbauteil mit folgenden Komponenten: – eine Trägerplatte (
2 ) mit einem Halbleiterchip (3 ), der eine Vielzahl von Kontaktflächen (4 ) aufweist, – eine Vielzahl von inneren Flachleitern (5 ) eines Anschlussrahmens, wobei die inneren Flachleiter (5 ) mit den Kontaktstellen (4 ) elektrisch verbunden sind, und – eine Verpackung (7 ), in der diese Komponenten eingebettet sind, dadurch gekennzeichnet, dass der Halbleiterchip (3 ) auf seiner Oberseite eine Verdrahtungsvorrichtung (10 ) trägt, über die ein Teil der Kontaktflächen (4 ) mit den entsprechenden Flachleitern (5 ) elektrisch über zwei seriell verschaltete Drähte (6 ,6a ) unter Zwischenschaltung der Verdrahtungsvorrichtung (10 ) verbunden ist. - Halbleiterbauteil gemäß Anspruch 1, bei dem die Verdrahtungsvorrichtung (
10 ) an der oberen Oberfläche des Halbleiterchips (3 ) durch Anwendung eines Epoxidklebers oder eines Laminierungsverfahrens angebracht ist. - Halbleiterbauteil gemäß Anspruch 1, bei dem die Verdrahtungsvorrichtung (
10 ) aufweist: einen Film (11 ) als einen Körper der Verdrahtungsvorrich- tung; eine Vielzahl von Kupferfolienverdrahtungen (12 ), von denen jede ein Ende hat, das so angeordnet ist, dass es mit einer Chipkontaktstelle (4 ) des Halbleiterchips (3 ) korrespondiert, und ein anderes Ende hat, das so ange ordnet ist, dass es mit einem inneren Flachleiter (5 ) des Anschlussrahmens (1 ) korrespondiert; eine Vielzahl von ersten aus dem Film herausstehenden Brückenkontaktstellen (12a ), von denen jede erste Brückenkontaktstelle (12a ) mit einem Ende der entsprechenden Kupferfolienverdrahtung (12 ) verbunden ist und fest verdrahtet ist mit der entsprechenden Chipkontaktstelle (4 ); und eine Vielzahl von zweiten aus dem Film herausstehenden Brückenkontaktstellen (12b ), wobei jede zweite Brückenkontaktstelle (12b ) mit dem anderen Ende der entsprechenden Kupferfolienverdrahtung (12 ) verbunden ist und fest verdrahtet ist mit dem entsprechenden inneren Flachleiter (5 ). - Halbleiterbauteil gemäß Anspruch 3, bei dem die Kupferfolienverdrahtungen (
12 ) in dem Film in einer Einschicht- oder Mehrschichtart angeordnet sind und sich in der Ebene parallel zur Halbleiteroberfläche erstrecken. - Halbleiterbauteil gemäß Anspruch 3, bei dem der Film der Verdrahtungsvorrichtung (
10 ) eine Dicke von 10 μm bis 300 μm hat, und die Kupferfolienverdrahtungen (12 ) eine Dicke von 10 μm bis 100 μm und einen Raum von nicht weniger als 50 μm zwischen benachbarten Kupferfolienverdrahtungen (12 ) haben. - Halbleiterbauteil gemäß Anspruch 1, bei dem die Verbindung zwischen jeder Chipkontaktstelle (
4 ) des Halbleiterchips (3 ) und jedem entsprechenden inneren Flachleiter (5 ) des Anschlussrahmens (1 ) durch die Verbindung jeder Chipkontaktstelle (4 ) des Halbleiterchips (3 ) mit der Verdrahtungsvorrichtung (10 ) und die Verbindung der Verdrahtungsvorrichtung (10 ) mit jedem inneren Flachleiter (5 ) des Anschlussrahmens (1 ) mit Drähten (6 ) erreicht werden. - Halbleiterbauteil gemäß Anspruch 1, bei der der Halbleiterchip (
3 ) eine Vielzahl von Primärkontaktstellen (4a ), die elektrisch mit einem inneren Flachleiter (5 ) des Anschlussrahmens (1 ) als ein Primärterminal mittels der Verdrahtungsvorrichtung (10 ) verbunden sind, und eine Vielzahl von Massekontaktstellen (4b ) hat, die elektrisch mit einem anderen inneren Flachleiter (5 ) des Anschlussrahmens (1 ) als ein Masseterminal mittels der Verdrahtungsvorrichtung (10 ) verbunden sind.
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---|---|---|---|---|
JP2803642B2 (ja) * | 1996-06-27 | 1998-09-24 | 日本電気株式会社 | 半導体装置 |
DE19631046B4 (de) * | 1996-08-01 | 2004-01-29 | Diehl Stiftung & Co. | Bond-Struktur |
US6097098A (en) | 1997-02-14 | 2000-08-01 | Micron Technology, Inc. | Die interconnections using intermediate connection elements secured to the die face |
US5838072A (en) * | 1997-02-24 | 1998-11-17 | Mosel Vitalic Corporation | Intrachip power distribution package and method for semiconductors having a supply node electrically interconnected with one or more intermediate nodes |
US20050230850A1 (en) * | 2004-04-20 | 2005-10-20 | Taggart Brian C | Microelectronic assembly having a redistribution conductor over a microelectronic die |
US9871019B2 (en) | 2015-07-17 | 2018-01-16 | Invensas Corporation | Flipped die stack assemblies with leadframe interconnects |
US9490195B1 (en) | 2015-07-17 | 2016-11-08 | Invensas Corporation | Wafer-level flipped die stacks with leadframes or metal foil interconnects |
US9825002B2 (en) | 2015-07-17 | 2017-11-21 | Invensas Corporation | Flipped die stack |
US9508691B1 (en) | 2015-12-16 | 2016-11-29 | Invensas Corporation | Flipped die stacks with multiple rows of leadframe interconnects |
US10566310B2 (en) | 2016-04-11 | 2020-02-18 | Invensas Corporation | Microelectronic packages having stacked die and wire bond interconnects |
US9595511B1 (en) | 2016-05-12 | 2017-03-14 | Invensas Corporation | Microelectronic packages and assemblies with improved flyby signaling operation |
US9728524B1 (en) | 2016-06-30 | 2017-08-08 | Invensas Corporation | Enhanced density assembly having microelectronic packages mounted at substantial angle to board |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4534105A (en) * | 1983-08-10 | 1985-08-13 | Rca Corporation | Method for grounding a pellet support pad in an integrated circuit device |
EP0299252A2 (de) * | 1987-07-15 | 1989-01-18 | Advanced Micro Devices, Inc. | Leitergitter für integrierte Schaltung mit Spannungs- und Verteilungsleiter zu einem integrierten Schaltungswürfel und automatischer Bandmontage mit zwei Metallschichten |
JPH02280346A (ja) * | 1989-04-21 | 1990-11-16 | Sumitomo Electric Ind Ltd | 半導体素子の製造方法 |
JPH03132063A (ja) * | 1989-10-18 | 1991-06-05 | Dainippon Printing Co Ltd | リードフレーム |
JPH03139871A (ja) * | 1989-10-25 | 1991-06-14 | Dainippon Printing Co Ltd | リードフレーム |
JPH03191560A (ja) * | 1989-12-20 | 1991-08-21 | Nec Corp | 樹脂封止型半導体装置 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4208698A (en) * | 1977-10-26 | 1980-06-17 | Ilc Data Device Corporation | Novel hybrid packaging scheme for high density component circuits |
CA1202383A (en) * | 1983-03-25 | 1986-03-25 | Herman R. Person | Thick film delay line |
JPH088330B2 (ja) * | 1989-07-19 | 1996-01-29 | 日本電気株式会社 | Loc型リードフレームを備えた半導体集積回路装置 |
JPH03166755A (ja) * | 1989-11-27 | 1991-07-18 | Seiko Epson Corp | 半導体集積回路用リードフレーム |
JPH03166756A (ja) * | 1989-11-27 | 1991-07-18 | Seiko Epson Corp | 半導体集積回路用リードフレーム |
-
1991
- 1991-10-15 KR KR2019910017136U patent/KR940006187Y1/ko not_active IP Right Cessation
-
1992
- 1992-10-02 US US07/955,676 patent/US5304737A/en not_active Expired - Lifetime
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- 1992-10-14 JP JP1992071282U patent/JP2573492Y2/ja not_active Expired - Lifetime
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4534105A (en) * | 1983-08-10 | 1985-08-13 | Rca Corporation | Method for grounding a pellet support pad in an integrated circuit device |
EP0299252A2 (de) * | 1987-07-15 | 1989-01-18 | Advanced Micro Devices, Inc. | Leitergitter für integrierte Schaltung mit Spannungs- und Verteilungsleiter zu einem integrierten Schaltungswürfel und automatischer Bandmontage mit zwei Metallschichten |
JPH02280346A (ja) * | 1989-04-21 | 1990-11-16 | Sumitomo Electric Ind Ltd | 半導体素子の製造方法 |
JPH03132063A (ja) * | 1989-10-18 | 1991-06-05 | Dainippon Printing Co Ltd | リードフレーム |
JPH03139871A (ja) * | 1989-10-25 | 1991-06-14 | Dainippon Printing Co Ltd | リードフレーム |
JPH03191560A (ja) * | 1989-12-20 | 1991-08-21 | Nec Corp | 樹脂封止型半導体装置 |
Non-Patent Citations (8)
Title |
---|
2-280346, Feb.06,1991, Vol.15,No.50 |
3-132063 A. E-1106, Aug.30,1991,Vol.15,No.343 |
3-139871 A. E-1110, Sep.11,1991,Vol.15,No.359 |
Patents Abstracts of Japan, E-1106, Aug.30, 1991, Vol.15, No.343 & JP 03132063 A * |
Patents Abstracts of Japan, E-1110, Sep.11, 1991, Vol.15, No.359 & JP 03139871 A * |
Patents Abstracts of Japan, E-1134, Nov.18, 1991, Vol.15, No.453 & JP 03191560 A * |
Patents Abstracts of Japan, Feb.06, 1991, Vol.15, No.50 & JP 02280346 A * |
Patents Abstracts of Japan: 3-191560 A. E-1134, Nov.18,1991,Vol.15,No.453 |
Also Published As
Publication number | Publication date |
---|---|
JPH0541149U (ja) | 1993-06-01 |
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TW221524B (de) | 1994-03-01 |
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US5304737A (en) | 1994-04-19 |
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