DE102017210654B4 - Elektronische Vorrichtung, die ein einen Hohlraum umfassendes Umverdrahtungsschicht-Pad umfasst - Google Patents

Elektronische Vorrichtung, die ein einen Hohlraum umfassendes Umverdrahtungsschicht-Pad umfasst Download PDF

Info

Publication number
DE102017210654B4
DE102017210654B4 DE102017210654.9A DE102017210654A DE102017210654B4 DE 102017210654 B4 DE102017210654 B4 DE 102017210654B4 DE 102017210654 A DE102017210654 A DE 102017210654A DE 102017210654 B4 DE102017210654 B4 DE 102017210654B4
Authority
DE
Germany
Prior art keywords
pad
metal layer
rdl
cavity
dielectric layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102017210654.9A
Other languages
English (en)
Other versions
DE102017210654A1 (de
Inventor
Robert Fehler
Gerhard HAUBNER
Walter Hartner
Martin Richard Niessner
Christian Geissler
Francesca Arcioni
Maciej Wojnowski
Thorsten Meyer
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE102017210654.9A priority Critical patent/DE102017210654B4/de
Priority to US16/014,745 priority patent/US10916484B2/en
Priority to CN201810650999.2A priority patent/CN109119399B/zh
Publication of DE102017210654A1 publication Critical patent/DE102017210654A1/de
Application granted granted Critical
Publication of DE102017210654B4 publication Critical patent/DE102017210654B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568Temporary substrate used as encapsulation process aid
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157Partial encapsulation or coating
    • H01L23/3171Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0233Structure of the redistribution layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0235Shape of the redistribution layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0235Shape of the redistribution layers
    • H01L2224/02351Shape of the redistribution layers comprising interlocking features
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0237Disposition of the redistribution layers
    • H01L2224/02375Top view
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0239Material of the redistribution layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05005Structure
    • H01L2224/05008Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/0501Shape
    • H01L2224/05011Shape comprising apertures or cavities
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/0501Shape
    • H01L2224/05012Shape in top view
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/0502Disposition
    • H01L2224/05022Disposition the internal layer being at least partially embedded in the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05541Structure
    • H01L2224/05548Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05552Shape in top view
    • H01L2224/05555Shape in top view being circular or elliptic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05569Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05571Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05573Single external layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05575Plural external layers
    • H01L2224/0558Plural external layers being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624Aluminium [Al] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13005Structure
    • H01L2224/13006Bump connector larger than the underlying bonding area, e.g. than the under bump metallisation [UBM]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/1302Disposition
    • H01L2224/13024Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

Halbleitervorrichtung, die Folgendes umfasst:ein Substrat (26);eine erste dielektrische Schicht (25), die auf dem Substrat (26) angeordnet ist;ein erstes Metallschicht-Pad (23.1), das auf der ersten dielektrischen Schicht (25) angeordnet ist;eine zweite dielektrische Schicht (24), die auf dem ersten Metallschicht-Pad (23.1) und auf der ersten dielektrischen Schicht (25) angeordnet ist, wobei die zweite dielektrische Schicht (24) eine Öffnung umfasst;ein zweites Metallschicht-Pad (22), das auf dem ersten Metallschicht-Pad (23.1) in der Öffnung der zweiten dielektrischen Schicht (24) angeordnet ist;eine Lotkugel (21), die auf dem zweiten Metallschicht-Pad (22) angeordnet ist;eine Umverdrahtungsleitung (23.3), wobei das erste Metallschicht-Pad (23.1) ein Umverdrahtungs-Pad ist und ein Teil der Umverdrahtungsleitung (23.3) oder integral mit dieser ist;wobei das erste Metallschicht-Pad (23.1) wenigstens einen Hohlraum (23.11, 33.11, 43.11, 53.11) umfasst, wobei der Hohlraum (23.11, 33.11, 43.11, 53.11) wenigstens teilweise lateral außerhalb des zweiten Metallschicht-Pads (22) angeordnet ist und wobei der Hohlraum (23.11, 33.11, 43.11, 53.11) als ein Schlitz gebildet ist, wobei der Schlitz eine längliche Form umfasst, die entlang eines kreisförmigen Bogensegments angeordnet ist,wobei der wenigstens eine Hohlraum (23.11, 33.11, 43.11, 53.11) derart gebildet und angeordnet ist, dass ein innerer Teil des ersten Metallschicht-Pads (23.1) durch zwei Torsionsfedern oder durch eine Auslegerfeder aufgehängt ist, undwobei das Substrat (26) einen Halbleiter-Die umfasst, der Halbleiter-Die ein Kontakt-Pad umfasst und das Kontakt-Pad mittels der Umverdrahtungsleitung (23.3) wenigstens teilweise mit dem ersten Metallschicht-Pad (23.1) verbunden ist.

Description

  • Technisches Gebiet
  • Die vorliegende Offenbarung betrifft eine elektronische Vorrichtung und eine Halbleitervorrichtung. Die vorliegende Erfindung betrifft insbesondere eine elektronische Vorrichtung, die eine Lotkugel umfasst, und ein Umverdrahtungsschicht-Pad, das mit der Lotkugel verbunden ist, wobei das Umverdrahtungsschicht-Pad Spannungsentlastungsstrukturen zum Erhöhen einer Zwischenverbindungszuverlässigkeit von BGA-Gehäusebaugruppen (BGA: Ball Grid Array - Kugelgitteranordnung) umfasst.
  • Hintergrund
  • Eine Kugelgitteranordnung (BGA) ist ein Typ eines Halbleiterchipgehäuses, das verwendet wird, um Vorrichtungen, wie etwa Mikroprozessoren oder andere Typen integrierter Schaltkreise, permanent zu montieren. Eine BGA als Teil einer elektronischen Vorrichtung kann mehr Zwischenverbindungspins als andere Gehäusetypen bereitstellen, da im Prinzip die gesamte untere Oberfläche der elektronischen Vorrichtung verwendet werden kann, um Lotkugeln oder Lothöcker auf dieser anzuordnen.
  • BGA-Gehäusebaugruppen können jedoch aufgrund der Wärmeausdehnungsdiskrepanz der beteiligten Materialien und auch aufgrund einer mechanischen Spannungsbelastung, die von einem Zusammenbau in einem Modul stammt, eine thermisch-mechanische Spannung erfahren. Die thermisch-mechanische Spannungsbelastung kann zu einer Materialermüdung von Grenzflächen und Volumenmaterialien führen. Beispiele für die materialermüdungsverbundenen Beobachtungen in zusammengebauten BGA-Gehäusen, die unter Verwendung einer Fan-Out-Waferebene-Gehäuse(z.B. eWLB)-Technologie-Plattform (eWLB: embedded Wafer Level Ball Grid Array - eingebettete Waferebene-Kugelgitteranordnung) hergestellt sind, sind Lotkugelermüdung, UBM-Ermüdung (Under Bump Metallization - lötfähige Metallisierung) und RDL-Ermüdung (RDL: Redistribution Layer - Umverdrahtungsschicht). Die US 2014 / 0 252 610 A1 offenbart eine Halbleitervorrichtung mit einer Passivierungsschicht und einem auf der Passivierungsschicht angeordneten RDL-Pad zur Anbringung einer Lotkugel, wobei das RDL-Pad einen Hohlraum aufweist. Die JP 2002- 280 486 A und die US 2010 / 0 244 188 A1 zeigen ebenfalls RDL-Pads mit einem Hohlraum, wobei nur durch schmale Stege am Rand des Hohlraums ein Kontakt mit einem innerer Bereich des RDL-Pads bereitgestellt wird.
  • Kurzdarstellung
  • Gemäß einem Aspekt der Offenbarung umfasst eine Halbleitervorrichtung Folgendes: ein Substrat; eine erste dielektrische Schicht, die auf dem Substrat angeordnet ist; ein erstes Metallschicht-Pad, das auf der ersten dielektrischen Schicht angeordnet ist; eine zweite dielektrische Schicht, die auf dem ersten Metallschicht-Pad und auf der ersten dielektrischen Schicht angeordnet ist, wobei die zweite dielektrische Schicht eine Öffnung umfasst; ein zweites Metallschicht-Pad, das auf dem ersten Metallschicht-Pad in der Öffnung der zweiten dielektrischen Schicht angeordnet ist; eine Lotkugel, die auf dem zweiten Metallschicht-Pad angeordnet ist; eine Umverdrahtungsleitung, wobei das erste Metallschicht-Pad ein Umverdrahtungs-Pad ist und ein Teil der Umverdrahtungsleitung oder integral mit dieser ist; wobei das erste Metallschicht-Pad wenigstens einen Hohlraum umfasst, wobei der Hohlraum wenigstens teilweise lateral außerhalb des zweiten Metallschicht-Pads angeordnet ist und wobei der Hohlraum als ein Schlitz gebildet ist, wobei der Schlitz eine längliche Form umfasst, die entlang eines kreisförmigen Bogensegments angeordnet ist, wobei der wenigstens eine Hohlraum derart gebildet und angeordnet ist, dass ein innerer Teil des ersten Metallschicht-Pads durch zwei Torsionsfedern oder durch eine Auslegerfeder aufgehängt ist, und wobei das Substrat einen Halbleiter-Die umfasst, der Halbleiter-Die ein Kontakt-Pad umfasst und das Kontakt-Pad mittels der Umverdrahtungsleitung wenigstens teilweise mit dem ersten Metallschicht-Pad verbunden ist.
  • Zusätzliche Merkmale und Vorteile werden für einen Fachmann bei der Lektüre der folgenden ausführlichen Beschreibung und bei der Betrachtung der begleitenden Zeichnungen ersichtlich.
  • Figurenliste
  • Die beiliegenden Zeichnungen sind enthalten, um ein eingehenderes Verständnis von Beispielen zu vermitteln, und sind in diese Beschreibung aufgenommen. Die Zeichnungen veranschaulichen Beispiele und dienen zusammen mit der Beschreibung der Erläuterung von Prinzipien von Beispielen. Andere Beispiele und viele der beabsichtigten Vorteile von Beispielen lassen sich ohne Weiteres verstehen, wenn sie durch Bezugnahme auf die folgende ausführliche Beschreibung besser verstanden werden.
  • Die Elemente der Zeichnungen sind nicht notwendigerweise relativ zueinander maßstabsgetreu. Gleiche Bezugsziffern bezeichnen entsprechende ähnliche Teile.
    • 1 zeigt eine schematische seitliche Querschnittansichtsrepräsentation einer nicht erfindungsgemäßen elektronischen Vorrichtung gemäß einem Beispiel, bei dem die Lotkugel direkt mit dem RDL-Pad verbunden ist.
    • 2 zeigt eine schematische seitliche Querschnittansichtsrepräsentation einer nicht erfindungsgemäßen elektronischen Vorrichtung gemäß einem Beispiel, bei dem die Lotkugel über ein UBM-Pad direkt mit dem RDL-Pad verbunden ist.
    • 3 umfasst 3A und 3B und zeigt eine schematische Draufsichtrepräsentation (A) und eine seitliche Querschnittansichtsrepräsentation (B) einer elektronischen Vorrichtung gemäß einem Beispiel, bei dem die elektronische Vorrichtung zwei beinahe halbkreisförmige Schlitze aufweist.
    • 4 umfasst 4A und 4B und zeigt eine schematische Draufsichtrepräsentation (A) und eine seitliche Querschnittansichtsrepräsentation (B) einer elektronischen Vorrichtung gemäß einem Beispiel, bei dem die elektronische Vorrichtung einen beinahe vollkreisförmigen Schlitz aufweist.
    • 5 umfasst 5A und 5B und zeigt eine schematische Draufsichtrepräsentation (A) und eine seitliche Querschnittansichtsrepräsentation (B) einer elektronischen Vorrichtung gemäß einem Beispiel, bei dem die elektronische Vorrichtung einen beinahe halbkreisförmigen Schlitz aufweist.
    • 6 umfasst 6A und 6B und zeigt eine schematische Draufsichtrepräsentation (A) und eine seitliche Querschnittansichtsrepräsentation (B) einer elektronischen Vorrichtung gemäß einem Beispiel, bei dem die elektronische Vorrichtung zwei beinahe Viertelkreisschlitze aufweist.
    • 7 umfasst 7A und 7B und zeigt eine schematische Draufsichtrepräsentation (A) und eine seitliche Querschnittansichtsrepräsentation (B) einer elektronischen Vorrichtung gemäß einem Beispiel, bei dem die elektronische Vorrichtung einen halbkreisförmigen Schlitz aufweist.
  • Ausführliche Beschreibung
  • Die Aspekte und Beispiele werden jetzt mit Bezugnahme auf die Zeichnungen beschrieben, wobei allgemein durchgehend gleiche Bezugszahlen benutzt werden, um auf gleiche Elemente zu verweisen. In der folgenden Beschreibung werden zu Erläuterungszwecken zahlreiche spezielle Einzelheiten dargelegt, um ein eingehendes Verständnis eines oder mehrerer Aspekte der Beispiele zu vermitteln. Es kann jedoch für einen Fachmann ersichtlich sein, dass ein oder mehrere Aspekte der Beispiele mit einem geringeren Grad der speziellen Einzelheiten praktiziert werden können. In anderen Fällen werden bekannte Strukturen und Elemente in schematischer Form gezeigt, um die Beschreibung eines oder mehrerer Aspekte der Beispiele zu erleichtern. Es versteht sich, dass andere Beispiele genutzt und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Schutzumfang der vorliegenden Offenbarung abzuweichen. Es sollte ferner angemerkt werden, dass die Zeichnungen nicht oder nicht notwendigerweise maßstabsgetreu sind.
  • In der folgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, in denen spezielle Aspekte als Veranschaulichung gezeigt sind, in denen die Offenbarung praktiziert werden kann. In dieser Hinsicht kann Richtungsterminologie, wie etwa „Oberseite“, „Unterseite“, „Vorderseite“, „Rückseite“ usw., unter Bezugnahme auf die Orientierung der beschriebenen Figuren verwendet werden. Da Komponenten von beschriebenen Vorrichtungen in einer Reihe verschiedener Orientierungen positioniert werden können, kann die Richtungsterminologie zu Zwecken der Veranschaulichung verwendet werden und ist in keiner Weise beschränkend. Es versteht sich, dass andere Aspekte genutzt und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Schutzumfang der vorliegenden Offenbarung abzuweichen. Die folgende ausführliche Beschreibung ist deshalb nicht in einem beschränkenden Sinn zu verstehen und der Schutzumfang der vorliegenden Erfindung wird durch die beiliegenden Ansprüche definiert.
  • Während ein bestimmtes Merkmal oder ein bestimmter Aspekt eines Beispiels bezüglich nur einer von mehreren Implementierungen offenbart sein kann, kann ein solches Merkmal oder ein solcher Aspekt außerdem mit einem oder mehreren anderen Merkmalen oder Aspekten der anderen Implementierungen kombiniert werden, wie es für eine beliebige gegebene oder bestimmte Anwendung erwünscht und vorteilhaft sein kann. Weiterhin sollen in dem Ausmaß, in dem die Ausdrücke „beinhalten“, „aufweisen“, „mit“ oder andere Varianten davon entweder in der ausführlichen Beschreibung oder den Ansprüchen verwendet werden, solche Ausdrücke auf eine Weise ähnlich dem Ausdruck „umfassen“ einschließend sein. Die Ausdrücke „gekoppelt“ und „verbunden“ können zusammen mit Ableitungen davon verwendet werden. Es versteht sich, dass diese Ausdrücke verwendet werden können, um anzugeben, dass zwei Elemente unabhängig davon miteinander zusammenarbeiten oder interagieren, ob sie in direktem physischem oder elektrischem Kontakt stehen oder sie nicht in direktem physischem oder elektrischem Kontakt miteinander stehen. Außerdem ist der Ausdruck „beispielhaft“ lediglich als ein Beispiel anstatt als das Beste oder Optimale gemeint. Die folgende ausführliche Beschreibung ist deshalb nicht in einem beschränkenden Sinn zu verstehen und der Schutzumfang der vorliegenden Erfindung wird durch die beiliegenden Ansprüche definiert.
  • Die elektronische Vorrichtung kann einen Halbleiter-Die oder einen Halbleiterchip umfassen, der Kontaktelemente oder Kontakt-Pads auf einer oder mehreren seiner Außenoberflächen umfassen kann, wobei die Kontaktelemente elektrisch mit dem elektrischen Schaltkreis, z.B. dem Transistor, des jeweiligen Halbleiter-Die verbunden sind und dem elektrischen Verbinden des Halbleiter-Die mit dem Äußeren dienen. Die Kontaktelemente können eine beliebige gewünschte Form oder Gestalt aufweisen. Sie können zum Beispiel die Form von Anschlussflächen, d.h. flache Kontaktschichten auf einer äußeren Oberfläche des Halbleiter-Dies, aufweisen. Die Kontaktelemente oder Kontakt-Pads können aus einem beliebigen elektrisch leitenden Material gefertigt sein, z.B. aus einem Metall, wie zum Beispiel Aluminium, Gold oder Kupfer, oder einer Metalllegierung, z.B. aus Aluminium und Kupfer, oder einem elektrisch leitenden organischen Material oder einem elektrisch leitenden Halbleitermaterial. Die Kontaktelemente können auch als Schichtstapel aus einem oder mehreren der oben genannten oder weiteren Materialien gebildet sein, so dass zum Beispiel ein Stapel aus NiPdAu gebildet wird.
  • Die Beispiele für eine elektronische Vorrichtung können einen Verkapselungsstoff oder ein Verkapselungsmaterial mit dem darin eingebetteten Halbleiterchip umfassen. Das Verkapselungsmaterial kann ein beliebiges elektrisch isolierendes Material sein, wie zum Beispiel eine beliebige Art eines Vergussmaterials, eine beliebige Art eines Harzmaterials oder eine beliebige Art eines Epoxidmaterials, ein Bismaleimid oder ein Cyanatester. Das Verkapselungsmaterial kann auch ein Polymermaterial, ein Polyimidmaterial, ein Thermoplastmaterial, ein Keramikmaterial und ein Glasmaterial sein. Das Verkapselungsmaterial kann auch ein beliebiges der zuvor erwähnten Materialien umfassen und ferner darin eingebettete Füllstoffmaterialien beinhalten, wie zum Beispiel wärmeleitende Zusätze. Diese Füllstoffzusätze können aus SiO, Al2O3, ZnO, AlN, BN, MgO, Si3N4 oder einer Keramik oder einem metallischen Material, zum Beispiel Cu, Al, Ag oder Mo, gefertigt sein. Weiterhin können die Füllstoffzusätze die Form von Fasern aufweisen und können zum Beispiel aus Kohlenstofffasern oder -nanoröhren gefertigt sein.
  • 1 und 2 zeigen Beispiele für nicht erfindungsgemäße elektronische Vorrichtungen, wobei die in 1 und 2 gezeigten Vorrichtungen eine allgemeine Idee der vorliegenden Offenbarung repräsentieren, die darin besteht, Spannungsentlastungsstrukturen in dem Umverdrahtungsschicht-Pad zu gestalten, um eine Umverdrahtungsschichtermüdung zu reduzieren oder sogar zu verhindern. Dies wird durchgeführt, indem die mechanische Flexibilität des Umverdrahtungsschicht-Pads erhöht wird, um eine bessere Lotkugelbewegung oder -verschiebung zu ermöglichen, was wiederum zu einer geringeren Spannungsbelastung auf das Umverdrahtungsschicht-Pad führt.
  • Die elektronische Vorrichtung 10, wie in 1 gezeigt, umfasst eine Lotkugel 1, eine dielektrische Schicht 4, die eine Öffnung umfasst, und eine Umverdrahtungsschicht (RDL) 3, die ein RDL-Pad 3.1 umfasst, das mit der Lotkugel 1 verbunden ist, wobei das RDL-Pad 3.1 wenigstens einen Hohlraum 3.11 umfasst, wobei der Hohlraum 3.11 wenigstens teilweise in einem Bereich des RDL-Pads 3.1 angeordnet ist, der sich lateral außerhalb der Öffnung der dielektrischen Schicht 4 befindet. Die RDL 3 kann auf einem Substrat 5 angeordnet sein, das zum Beispiel eine weitere dielektrische Schicht oder eine Verkapselungsschicht sein kann. Speziellere Beispiele dafür werden später gezeigt und erklärt.
  • Die elektronische Vorrichtung 10 aus 1 umfasst dementsprechend eine direkte Verbindung zwischen der Lotkugel 1 und dem RDL-Pad 3.1, wobei die Lotkugel 1 innerhalb der Öffnung der dielektrischen Schicht 4 mit dem RDL-Pad 3.1 verbunden ist. Es ist jedoch auch möglich, dass die elektronische Vorrichtung eine zusätzliche UBM enthält, wie im Folgenden gezeigt wird.
  • Die elektronische Vorrichtung 15, wie in 2 gezeigt, umfasst eine Lotkugel 1, ein UBM-Schicht-Pad 2, das mit der Lotkugel 1 verbunden ist, und eine Umverdrahtungsschicht (RDL) 3, die ein RDL-Pad 3.1 umfasst, das mit dem UBM-Pad 2 verbunden ist. Die Lotkugel ist dementsprechend durch das UBM-Schicht-Pad 2 mit dem RDL-Pad 3.1 verbunden (zum Beispiel elektrisch verbunden). Das RDL-Pad 3.1 umfasst wenigstens einen Hohlraum 3.11, wobei der Hohlraum 3.11 wenigstens teilweise in einem Bereich des RDL-Pads 3.1 angeordnet ist, der sich lateral außerhalb des UBM-Schicht-Pads 2 befindet. Die RDL 3 und das UBM-Schicht-Pad 2 können zum Beispiel aus Cu oder Al gefertigt sein. Das UBM-Schicht-Pad 2 kann auch einen Schichtstapel mit wenigstens einer Schicht, die Cu oder Al oder Legierungen von diesen umfasst, umfassen.
  • Der Hohlraum 3.11 wirkt als die Spannungsentlastungsstruktur und kann vielfältig gebildet werden. Unterschiedliche Beispiele für Hohlräume werden im Folgenden präsentiert, wobei jedes eine nachgiebige Aufhängung des RDL-Pads bereitstellt und dementsprechend Neigen und Wackeln der Lotkugel ermöglicht.
  • In Bezug auf die Beispiele für eine elektronische Vorrichtung, wie in 1 und 2 gezeigt, wurde oben angegeben, dass sich der Hohlraum 3.11 lateral außerhalb der Öffnung der dielektrischen Schicht 4 (1) oder lateral außerhalb des UBM-Pads 2 befindet. Es versteht sich, dass bei beiden Beispielen der technische Begriff „lateral außerhalb...“ in dem Sinne zu verstehen ist, dass sich der Hohlraum 3.11 lateral außerhalb einer orthogonalen Projektion der Öffnung der dielektrischen Schicht 4 oder des UBM-Pads 2 auf die Ebene der RDL 3, d.h. einer orthogonalen Projektion, wie etwa durch die gestrichelten Linien in 1 und 2 angegeben, befindet.
  • Im Folgenden werden spezielle Merkmale, ihre Eigenschaften und Vorteile beschrieben werden, wobei diese Merkmale in Verbindung mit den weiteren Figuren ausführlicher beschrieben werden.
  • Gemäß Beispielen für die elektronischen Vorrichtungen 10 oder 15 des ersten Aspekts ist der Hohlraum 3.11 vollständig in einem Bereich des RDL-Pads 3.1 angeordnet, der sich lateral außerhalb der Öffnung der dielektrischen Schicht 4 oder sogar lateral vollständig außerhalb des UBM-Schicht-Pads 2 befindet. Solche Beispiele sind in 1 oder 2 gezeigt, wobei die gestrichelten Linien jeweils die laterale Ausdehnung der Öffnung der dielektrischen Schicht 4 oder des UBM-Schicht-Pads 2 angeben. Es kann klar gesehen werden, dass der Hohlraum 3.11 lateral vollständig außerhalb des UBM-Schicht-Pads 2 angeordnet ist.
  • Gemäß Beispielen für die elektronischen Vorrichtungen 10 oder 15 des ersten Aspekts ist der Hohlraum teilweise in einem Bereich des RDL-Pads, der sich lateral außerhalb der Öffnung der dielektrischen Schicht oder des UBM-Schicht-Pads befindet, und teilweise in einem Bereich des RDL-Pads, der sich lateral innerhalb der Öffnung der dielektrischen Schicht oder des UBM-Schicht-Pads befindet, angeordnet. Bei einem solchen Beispiel würde der Hohlraum auf eine solche Weise angeordnet sein, dass eine der gestrichelten Linien in 1 oder 2 durch den Hohlraum hindurchliefe.
  • Gemäß Beispielen für die elektronischen Vorrichtungen 10 oder 15 des ersten Aspekts umfasst das RDL-Pad 3.1 in einem Bereich des RDL-Pads, der sich lateral innerhalb der Öffnung der dielektrischen Schicht in 1 oder des UBM-Schicht-Pads 2 in 2 befindet, keinen Hohlraum.
  • Gemäß einem Beispiel für die elektronische Vorrichtung 15 des ersten Aspekts umfasst das UBM-Pad 2 und/oder das RDL-Pad 3.1 in einer Draufsicht darauf eine kreisförmige Form.
  • Gemäß Beispielen für die elektronischen Vorrichtungen 10 oder 15 des ersten Aspekts umfasst das RDL-Pad 3.1 zwei oder mehr Hohlräume. Gemäß einem weiteren Beispiel dafür sind die zwei oder mehr Hohlräume in entweder unterschiedlicher, ähnlicher oder identischer Form gebildet. Spezielle Beispiele dafür werden in Verbindung mit manchen der weiteren Figuren unten gezeigt und beschrieben.
  • Gemäß Beispielen für die elektronischen Vorrichtungen 10 oder 15 des ersten Aspekts umfasst das RDL-Pad zwei oder mehr Hohlräume, wobei die zwei oder mehr Hohlräume alle in einem identischen radialen Abstand von einem Mittelpunkt des RDL-Pads 3.1 positioniert sind. Insbesondere kann das RDL-Pad 3.1 eine im Grunde kreisförmige Form umfassen, so dass der Mittelpunkt des RDL-Pads 3.1 durch den Kreismittelpunkt gegeben ist und die zwei oder mehr Hohlräume in identischen Radien von dem Kreismittelpunkt positioniert sind.
  • Gemäß Beispielen für die elektronischen Vorrichtungen 10 oder 15 des ersten Aspekts umfasst der Hohlraum 3.11 die Form eines Schlitzes, wobei der Schlitz eine längliche Form mit einer Länge und einer Breite aufweist, wobei die Länge größer als die Breite ist. Genauer kann die Länge des Schlitzes wenigstens 3 Mal, insbesondere wenigstens 4 Mal, insbesondere wenigstens 5 Mal die Breite des Schlitzes sein.
  • Gemäß einem weiteren Beispiel dafür umfasst der Schlitz eine Breite in einem Bereich von 5 µm bis 100 µm. Der Schlitz kann eine räumlich konstante oder variable Breite umfassen.
  • Gemäß einem weiteren Beispiel dafür ist der Schlitz entlang eines kreisförmigen Bogensegments angeordnet. Gemäß einem weiteren Beispiel dafür erstreckt sich das kreisförmige Bogensegment über fast einen kompletten Umfang eines Kreises. Gemäß einem anderen Beispiel erstreckt sich das kreisförmige Bogensegment über fast einen kompletten Umfang eines Halbkreises. Gemäß einem anderen Beispiel erstreckt sich das kreisförmige Bogensegment über einen kompletten Umfang eines Halbkreises. Gemäß einem anderen Beispiel sind zwei Schlitze bereitgestellt, von denen sich jeder über fast einen kompletten Umfang eines Halbkreises erstreckt.
  • Gemäß einem anderen Beispiel sind zwei Schlitze bereitgestellt, wobei sich jeder über fast einen kompletten Umfang eines Viertelkreises erstreckt.
  • Gemäß Beispielen für die elektronischen Vorrichtungen 10 und 15 des ersten Aspekts sind der eine oder die mehreren Hohlräume so gebildet und angeordnet, dass ein innerer Teil des RDL-Pads durch zwei Torsionsfedern oder durch eine Auslegerfeder aufgehängt ist. Beispiele dafür werden weiter unten gezeigt. Durch das Bilden von Schlitzen, die eine räumlich variable Schlitzbreite umfassen, kann es auch möglich sein, Federn mit räumlich variabler Stärke zu erzeugen.
  • Bisher wurde hier die allgemeine Idee erklärt, Hohlräume in der Metallisierungsschicht auf der Seite des Halbleitergehäuses einzuführen, um Entlastungsstrukturen bereitzustellen. Es sollte an dieser Stelle angemerkt werden, dass diese Idee im Prinzip auch auf die PCB auf der Kundenseite angewandt werden könnte, insbesondere auf eine oder mehrere der Metallisierungsschichten, die einen direkten oder indirekten elektrischen Kontakt zu der Lotkugel auf der Gehäuseseite herstellen.
  • Eine elektronische Vorrichtung gemäß einem zweiten Aspekt der Offenbarung umfasst eine Lotkugel und ein Metallschicht-Pad, das mit der Lotkugel verbunden ist, wobei das Metallschicht-Pad wenigstens einen Hohlraum umfasst, wobei der Hohlraum als ein Schlitz gebildet ist, wobei der Schlitz eine längliche Form aufweist, die entlang eines kreisförmigen Bogensegments angeordnet ist. Gemäß einem Beispiel dafür kann die Lotkugel direkt mit dem Metallschicht-Pad verbunden sein. Gemäß einem anderen Beispiel dafür kann die Lotkugel indirekt mit dem Metallschicht-Pad verbunden sein, d.h., es kann eine beliebige Art von Zwischenschicht zwischen ihnen vorliegen, wie zum Beispiel ein UBM-Schicht-Pad.
  • Gemäß einem Beispiel für die elektronische Vorrichtung des zweiten Aspekts umfasst die elektronische Vorrichtung ferner eine Umverdrahtungsschicht (RDL) und kann das Metallschicht-Pad durch ein RDL-Pad, das mit der RDL verbunden ist, gegeben sein.
  • Gemäß einem Beispiel für die elektronische Vorrichtung des zweiten Aspekts kann die elektronische Vorrichtung ein weiteres Metallschicht-Pad umfassen, das durch ein UBM-Schicht-Pad, das direkt mit der Lotkugel verbunden ist, gegeben sein kann. Gemäß einem weiteren Beispiel dafür ist der Hohlraum wenigstens teilweise in einem Bereich des RDL-Pads angeordnet, der sich lateral außerhalb des UBM-Schicht-Pads befindet.
  • Gemäß einem Beispiel für die elektronische Vorrichtung des zweiten Aspekts umfasst die elektronische Vorrichtung ferner eine dielektrische Schicht, die eine Öffnung umfasst, wobei die Lotkugel durch die Öffnung mit dem RDL-Pad oder mit dem UBM-Pad verbunden ist. Gemäß einem weiteren Beispiel dafür ist der Hohlraum wenigstens teilweise in einem Bereich des RDL-Pads angeordnet, der sich lateral außerhalb der Öffnung der dielektrischen Schicht befindet.
  • Weitere Beispiele für die elektronische Vorrichtung des zweiten Aspekts können gebildet werden, indem weitere Beispiele für Merkmale, wie oben in Verbindung mit der elektronischen Vorrichtung des ersten Aspekts beschrieben, oder weitere weiter unten beschriebene Beispiele für Merkmale hinzugefügt werden.
  • Die weiteren 3-7 zeigen spezielle Beispiele für eine elektronische Vorrichtung gemäß einem des ersten oder des zweiten Aspekts. Diese Beispiele sind solche, bei denen die jeweiligen elektronischen Vorrichtungen ein UBM-Schicht-Pad wie bei dem Beispiel aus 2 enthalten. Jedoch ist anzumerken, dass diese Beispiele ebenso auf eine Variante anwendbar sind, bei der die elektronische Vorrichtung kein UBM-Schicht-Pad wie bei dem Beispiel aus 1 enthält.
  • 3 umfasst 3A und 3B und zeigt eine Draufsichtrepräsentation (A) und eine seitliche Querschnittansichtsrepräsentation (B) einer elektronischen Vorrichtung, die zwei Hohlräume umfasst, die sich beide über fast einen kompletten Umfang eines Halbkreises erstrecken.
  • Die elektronische Vorrichtung 20 aus 3 umfasst ein Substrat 26, eine erste dielektrische Schicht 25, die auf dem Substrat 26 angeordnet ist, ein RDL-Pad 23.1, das auf der ersten dielektrischen Schicht 25 angeordnet ist, eine zweite dielektrische Schicht 24, die auf dem RDL-Pad 23.1 angeordnet ist, ein UBM-Schicht-Pad 22, das auf dem RDL-Pad 23.1 angeordnet ist, und eine Lotkugel 21, die auf dem UBM-Schicht-Pad 22 angeordnet ist. Die zweite dielektrische Schicht 24 umfasst eine Öffnung, wobei das UBM-Schicht-Pad 22 in der Öffnung der zweiten dielektrischen Schicht 24 auf dem RDL-Pad 23.1 angeordnet ist. Das Bezugszeichen 24 in 3A bezeichnet den Innenumfang der zweiten dielektrischen Schicht 24. Das RDL-Pad 23.1 umfasst zwei Hohlräume 23.11, die die Form von zwei halbkreisförmigen Schlitzen 23.11 umfassen, wie in 3A gesehen werden kann.
  • 3B ist ein Querschnitt entlang einer Linie B-B aus 3A, so dass der Querschnitt aus 3B die zwei kreisförmigen Schlitze 23.11 auf beiden lateralen Seiten des UBM-Schicht-Pads 22 darstellt.
  • 3A zeigt, dass das RDL-Pad 23.1 aufgrund der Form der zwei fast halbkreisförmigen Schlitze 23.11 einen inneren Teil 23.12 umfasst, der mit dem äußeren Teil des RDL-Pads 23.1 nur mittels zweier verengter Bereiche 23.13 verbunden ist. Diese verengten Bereiche 23.13 fungieren effektiv als Torsionsfedern, die eine Drehbewegung des inneren Teils 23.12 um eine Achse erlauben, die Senkrecht zu der B-B-Achse ist. Auf eine solche Weise kann der innere Teil 23.12, der die Lotkugel 21 trägt, im Fall irgendeiner Bewegung der Lotkugel 21, d.h. einer Neigung oder eines Wackelns der Lotkugel 21, nachgiebig folgen. Im Übrigen fließt der Strom durch die verengten Bereiche 23.13 in das RDL-Pad 23.1 und von dem RDL-Pad 23.1 zu der Lotkugel 21, was aufgrund der Dicke der RDL 23, die im Bereich von 5 µm bis 10 µm liegt, kein Problem sein sollte.
  • Das Substrat 26 kann zum Beispiel eine Verkapselungsschicht umfassen, die aus oben erwähnten Materialien gefertigt sein kann. Die Verkapselungsschicht kann einen Halbleiter-Die oder einen Halbleiterchip verkapseln, was in den Figuren nicht gezeigt ist. Das Substrat 26 kann alternativ dazu ein dielektrisches Material oder ein Halbleitermaterial von z.B. einem Halbleiterchip umfassen oder daraus bestehen.
  • 3A zeigt ferner die RDL 23 ausführlicher. Insbesondere umfasst die RDL 23 ein RDL-Pad 23.1, ein RDL-Übergangsgebiet 23.2 und eine RDL-Leitung 23.3. Die RDL-Leitung 23.3 kann zum Beispiel zu einem Halbleiter-Die, insbesondere zu einem Kontakt-Pad eines Halbleiter-Die, führen und kann mit dem Kontakt-Pad mittels einer Verbindung durch das Substrat 26 verbunden sein. Das RDL-Übergangsgebiet 23.2 kann wie in 2A gezeigt gebildet sein, wobei die Breite der RDL-Leitung 23.3 kontinuierlich zunimmt, bis das RDL-Übergangsgebiet 23.2 die äußere Peripherie der durch das RDL-Pad 23.1 gebildeten Kreisform erreicht. Das RDL-Übergangsgebiet 23.2 kann auch eine unterschiedliche Form aufweisen. Alternativ dazu ist es auch möglich, dass kein bestimmtes RDL-Übergangsgebiet 23.2 existiert und stattdessen die RDL-Leitung 23.3 eine konstante Breite aufweist, bis sie die äußere Peripherie des RDL-Pads 23.1 erreicht.
  • Gemäß 3A ist das RDL-Pad 23.1 mittels des RDL-Übergangsgebiets 23.2 nur mit einer RDL-Leitung 23.3 verbunden. Jedoch kann es auch der Fall sein, dass das RDL-Pad 23.1 mit mehr als einer RDL-Leitung verbunden ist. Insbesondere kann das RDL-Pad 23.1 mit einer weiteren RDL-Leitung verbunden sein. Die weitere RDL-Leitung kann mit dem RDL-Pad 23.1 auf die gleiche Weise wie die RDL-Leitung 23.3 oder auf eine unterschiedliche Weise verbunden sein und sie kann mit dem RDL-Pad 23.1 direkt gegenüber der RDL-Leitung 23.3 verbunden sein (siehe den Einsatz in 3A).
  • Es sollte hinzugefügt werden, dass die Hohlraumposition und die Hohlraumanzahl unabhängig von der äußeren Verbindung der einen oder der mehreren RDL-Leitungen zu dem RDL-Pad sind. Es bedeutet, dass sowohl in der einseitigen als auch der zweiseitigen RDL-Verbindung, die in 3 gezeigt sind, die Anordnung der Hohlräume zum Beispiel mit Bezug auf die Anordnung, wie sie in 3A gezeigt ist, um 90° gedreht werden kann, wobei in diesem Fall die Achse der Drehbewegung der inneren Position natürlich anders liegen würde, da die Positionen der Torsionsfedern unterschiedlich wären. Zudem ist es im Fall der zweiseitigen Verbindung, wie in dem Einsatz aus 3A gezeigt ist, nicht notwendig, dass auf jeder Seite einer RDL-Verbindung ein Hohlraum bereitgestellt ist. Es kann zum Beispiel nur ein halbkreisförmiger Hohlraum auf einer Seite einer RDL-Verbindung und keiner auf der Seite der gegenüberliegenden RDL-Verbindung vorhanden sein.
  • Es sollte ferner hinzugefügt werden, dass das Pad 23.1 durch eine weitere Metallschicht, wie Kupfer, vollständig oder teilweise umschlossen sein kann. Es bedeutet, dass eine weitere Kupferschicht, selbst im Fall einer einseitigen RDL-Verbindung, wie etwa in 3A gezeigt, auf der rechten Seite breitgestellt sein kann, wobei eine solche weitere Kupferschicht an das Pad 23.1 auf der rechten Seite anstößt und entweder nur die rechte Hälfte des Pads 23.1 umgibt oder das Pad 23.1 sogar vollständig umgibt.
  • 4 umfasst 4A und 4B und zeigt eine Draufsichtrepräsentation (A) und eine seitliche Querschnittansichtsrepräsentation (B) eines Beispiels für eine elektronische Vorrichtung, die einen Schlitz umfasst, der sich über fast einen kompletten Umfang eines Halbkreises erstreckt. Die elektronische Vorrichtung 30 aus 4 umfasst die gleiche Schichtstruktur wie die elektronische Vorrichtung 20 aus 3, so dass Einzelheiten davon hier nicht wiederholt werden und die gleichen Bezugszeichen wie in 3 außer dem RDL-Pad 33.1 und dem Schlitz 33.11 verwendet werden. Die Querschnittsansicht aus 4B ist entlang einer Linie B-B aus 4A, die durch den Hohlraum 33.11 auf einer lateralen Seite des UBM-Schicht-Pads 22 hindurchgeht.
  • 4A zeigt, dass das RDL-Pad 33.1 aufgrund der Form des einen fast umlaufenden kreisförmigen Schlitzes 33.11 einen inneren Teil 33.12 umfasst, der mit einem äußeren Teil des RDL-Pads 33.1 nur mittels eines verengten Bereichs 33.13 verbunden ist. Dieser verengte Bereich 33.13 fungiert effektiv als eine Auslegerfeder, die eine Drehbewegung des inneren Teils 33.12 um eine Achse herum ermöglicht, die durch den verengten Bereich 33.13 parallel zu der Ebene des Papierblatts und senkrecht zu der B-B-Achse hindurchgeht. Auf eine solche Weise kann der innere Teil 33.12, der die Lotkugel 21 trägt, im Fall irgendeiner Bewegung der Lotkugel 21, d.h. einer Neigung oder eines Wackelns der Lotkugel 21, nachgiebig folgen. Im Übrigen fließt der Strom durch die verengten Bereiche 33.13 in das RDL-Pad 33.1 und von dem RDL-Pad 33.1 zu der Lotkugel 21, was aufgrund der Dicke der RDL 33, die im Bereich von 5 µm bis 10 µm liegt, kein Problem sein sollte.
  • 5 umfasst 5A und 5B und zeigt eine Draufsichtrepräsentation (A) und eine seitliche Querschnittansichtsrepräsentation (B) einer elektronischen Vorrichtung gemäß einem weiteren Beispiel, bei der ein Schlitz bereitgestellt ist, der sich über fast einen kompletten Umfang eines Halbkreises erstreckt. Die elektronische Vorrichtung 40 aus 5 umfasst die gleiche Schichtstruktur wie die elektronische Vorrichtung 20 aus 3, so dass Einzelheiten davon hier nicht wiederholt werden und die gleichen Bezugszeichen wie in 3 außer dem RDL-Pad 43.1 und dem Schlitz 43.11 verwendet werden. Die Querschnittsansicht aus 5B ist entlang einer Linie B-B aus 5A, die durch den Hohlraum 43.11 auf einer lateralen Seite des UBM-Schicht-Pads 22 hindurchgeht. Das RDL-Pad 43.1 umfasst einen inneren Teil 43.12, der durch zwei verengte Bereiche 43.13, die auf eine ähnliche Weise, wie bei dem Beispiel aus 3 erklärt wurde, als Torsionsfedern wirken, mit dem äußeren Teil verbunden ist.
  • 6 umfasst 6A und 6B und zeigt eine Draufsichtrepräsentation (A) und eine seitliche Querschnittansichtsrepräsentation (B) einer elektronischen Vorrichtung gemäß einem weiteren Beispiel, bei der zwei Schlitze bereitgestellt sind, die sich beide über fast einen Viertelkreis erstrecken. Die elektronische Vorrichtung 50 aus 6 umfasst die gleiche Schichtstruktur wie die elektronische Vorrichtung 20 aus 3, so dass Einzelheiten davon hier nicht wiederholt werden und die gleichen Bezugszeichen wie in 3 außer dem RDL-Pad 53.1 und dem Schlitz 53.11 verwendet werden. Die Querschnittsansicht aus 6B ist entlang einer Linie B-B aus 6A. In diesem Fall geht die Linie B-B nicht durch die Schlitze 53.11 hindurch, so dass sie in der Querschnittsansicht aus 6B nicht sichtbar sind. Das RDL-Pad 53.1 umfasst einen inneren Teil 53.12, der durch einen verengten Bereich 53.13, der auf eine ähnliche Weise, wie bei dem Beispiel aus 4 erklärt wurde, als Auslegerfeder wirkt, mit dem äußeren Teil verbunden ist.
  • 7 umfasst 7A und 7B und zeigt eine Draufsichtrepräsentation (A) und eine seitliche Querschnittansichtsrepräsentation (B) einer elektronischen Vorrichtung gemäß einem weiteren Beispiel, bei der ein Schlitz bereitgestellt ist, der sich über einen kompletten Umfang eines Halbkreises erstreckt. Die elektronische Vorrichtung 60 aus 7 umfasst die gleiche Schichtstruktur wie die elektronische Vorrichtung 30 aus 4, so dass Einzelheiten davon hier nicht wiederholt werden und die gleichen Bezugszeichen wie in 4 außer dem RDL-Pad 63.1 und dem Schlitz 63.11 verwendet werden. Die Querschnittsansicht aus 7B ist entlang einer Linie B-B aus 7A, die durch den Hohlraum 63.11 auf einer lateralen Seite des UBM-Schicht-Pads 22 hindurchgeht. Ein Unterschied zu dem Beispiel aus 4 besteht darin, dass das RDL-Pad 63.1 einen inneren Teil 63.12 umfasst, der durch das Bilden eines verengten Bereichs 63.13, der erheblich breiter als der verengte Bereich 33.13 bei dem Beispiel aus 4 ist, mit dem äußeren Teil 63.1 verbunden ist. Infolgedessen ist der innere Teil durch eine Feder aufgehängt, die mechanische Eigenschaften oder ein mechanisches Verhalten von sowohl einer Ausleger- als auch einer Torsionsfeder besitzt.
  • Die vorliegende Offenbarung betrifft auch eine Halbleitervorrichtung gemäß einem dritten Aspekt. Die Halbleitervorrichtung des dritten Aspekts umfasst Folgendes: ein Substrat, eine erste dielektrische Schicht, die auf dem Substrat angeordnet ist, ein erstes Metallschicht-Pad, das auf der ersten dielektrischen Schicht angeordnet ist, eine zweite dielektrische Schicht, die auf dem ersten Metallschicht-Pad und auf der ersten dielektrischen Schicht angeordnet ist, wobei die zweite dielektrische Schicht eine Öffnung umfasst, ein zweites Metallschicht-Pad, das auf dem ersten Metallschicht-Pad in der Öffnung der zweiten dielektrischen Schicht angeordnet ist, und eine Lotkugel, die auf dem zweiten Metallpad angeordnet ist, wobei das erste Metallschicht-Pad wenigstens einen Hohlraum umfasst, wobei der Hohlraum wenigstens teilweise lateral außerhalb der Öffnung der zweiten dielektrischen Schicht oder sogar außerhalb des zweiten Metallschicht-Pads angeordnet ist und wobei der Hohlraum als ein Schlitz gebildet ist, wobei der Schlitz eine längliche Form umfasst, die entlang eines kreisförmigen Bogensegments angeordnet ist.
  • Beispiele für eine Halbleitervorrichtung gemäß dem dritten Aspekt sind in 3 bis 6 gezeigt, wie sie oben ausführlich beschrieben wurden. Das erste Metallschicht-Pad kann durch das RDL-Pad gegeben sein und das zweite Metallschicht-Pad kann durch das UBM-Schicht-Pad gegeben sein.
  • Gemäß einem Beispiel für die Halbleitervorrichtung des dritten Aspekts umfasst die Halbleitervorrichtung ferner eine Umverdrahtungsschicht (RDL), wobei das erste Metallschicht-Pad Teil der RDL, wie bei den Beispielen für eine elektronische Vorrichtung in 1 und 2 gezeigt, und integral mit dieser ist und wobei das Substrat einen Halbleiter-Die umfassen oder mit diesem verbunden sein kann, wobei der Halbleiter-Die ein Kontakt-Pad umfassen kann, wobei das Kontakt-Pad mittels der RDL und eines Via, der in der dielektrischen Schicht unterhalb der RDL gebildet ist, mit dem ersten Metallschicht-Pad verbunden ist. Das Substrat kann eine Verkapselungsschicht umfassen oder daraus bestehen, welche den Halbleiter-Die einbettet, wobei der Via in diesem Fall auch in der Verkapselungsschicht gebildet werden muss.
  • Weitere Beispiele für eine Halbleitervorrichtung des dritten Aspekts können gebildet werden, indem eines oder mehrere der Beispiele oder Merkmale, wie sie oben in Verbindung mit einer elektronischen Vorrichtung des ersten Aspekts oder des zweiten Aspekts beschrieben wurden, kombiniert werden.
  • Die vorliegende Offenbarung betrifft auch ein Verfahren zum Herstellen einer elektronischen Vorrichtung gemäß einem vierten Aspekt. Das Verfahren umfasst Bereitstellen einer Umverdrahtungsschicht (RDL), Strukturieren eines RDL-Pads in der RDL, insbesondere eines, das eine kreisförmige Form aufweist, und Strukturieren von wenigstens einem Hohlraum in dem RDL-Pad.
  • Gemäß einem Beispiel für das Verfahren des vierten Aspekts umfasst das Verfahren ferner Fertigen eines UBM-Metall-Pads oberhalb des RDL-Pads auf eine solche Weise, dass wenigstens ein Hohlraum wenigstens teilweise in einem Bereich des RDL-Pads angeordnet ist, der sich lateral außerhalb der UBM befindet.
  • Weitere Beispiele für das Verfahren des vierten Aspekts können gebildet werden, indem eines oder mehrere der Beispiele oder Merkmale, wie sie oben in Verbindung mit einer elektronischen Vorrichtung des ersten Aspekts oder des zweiten Aspekts und einer Halbleitervorrichtung des dritten Aspekts beschrieben wurden, kombiniert werden.
  • Obwohl die Offenbarung mit Bezug auf eine oder mehrere Implementierungen veranschaulicht und beschrieben wurde, können Abänderungen und/oder Modifikationen an den veranschaulichten Beispielen vorgenommen werden, ohne vom Wesen und Schutzumfang der angehängten Ansprüche abzuweichen. Es ist beabsichtigt, mit besonderer Berücksichtigung der verschiedenen von den oben beschriebenen Komponenten oder Strukturen (Baugruppen, Vorrichtungen, Schaltkreisen, Systemen usw.) durchgeführten Funktionen, dass die Ausdrücke (einschließlich einem Bezug auf ein „Mittel“), die verwendet werden, um solche Komponenten zu beschreiben, soweit nicht anders angegeben, einer beliebigen Komponente oder Struktur entsprechen, die die spezifizierte Funktion der beschriebenen Komponente durchführt (die z.B. funktional äquivalent ist), selbst wenn sie der offenbarten Struktur, die die Funktion in den hier veranschaulichten beispielhaften Implementierungen der Offenbarung durchführt, strukturell nicht äquivalent ist.

Claims (4)

  1. Halbleitervorrichtung, die Folgendes umfasst: ein Substrat (26); eine erste dielektrische Schicht (25), die auf dem Substrat (26) angeordnet ist; ein erstes Metallschicht-Pad (23.1), das auf der ersten dielektrischen Schicht (25) angeordnet ist; eine zweite dielektrische Schicht (24), die auf dem ersten Metallschicht-Pad (23.1) und auf der ersten dielektrischen Schicht (25) angeordnet ist, wobei die zweite dielektrische Schicht (24) eine Öffnung umfasst; ein zweites Metallschicht-Pad (22), das auf dem ersten Metallschicht-Pad (23.1) in der Öffnung der zweiten dielektrischen Schicht (24) angeordnet ist; eine Lotkugel (21), die auf dem zweiten Metallschicht-Pad (22) angeordnet ist; eine Umverdrahtungsleitung (23.3), wobei das erste Metallschicht-Pad (23.1) ein Umverdrahtungs-Pad ist und ein Teil der Umverdrahtungsleitung (23.3) oder integral mit dieser ist; wobei das erste Metallschicht-Pad (23.1) wenigstens einen Hohlraum (23.11, 33.11, 43.11, 53.11) umfasst, wobei der Hohlraum (23.11, 33.11, 43.11, 53.11) wenigstens teilweise lateral außerhalb des zweiten Metallschicht-Pads (22) angeordnet ist und wobei der Hohlraum (23.11, 33.11, 43.11, 53.11) als ein Schlitz gebildet ist, wobei der Schlitz eine längliche Form umfasst, die entlang eines kreisförmigen Bogensegments angeordnet ist, wobei der wenigstens eine Hohlraum (23.11, 33.11, 43.11, 53.11) derart gebildet und angeordnet ist, dass ein innerer Teil des ersten Metallschicht-Pads (23.1) durch zwei Torsionsfedern oder durch eine Auslegerfeder aufgehängt ist, und wobei das Substrat (26) einen Halbleiter-Die umfasst, der Halbleiter-Die ein Kontakt-Pad umfasst und das Kontakt-Pad mittels der Umverdrahtungsleitung (23.3) wenigstens teilweise mit dem ersten Metallschicht-Pad (23.1) verbunden ist.
  2. Halbleitervorrichtung nach Anspruch 1, wobei: das Substrat (26) eine Verkapselungsschicht umfasst oder aus dieser besteht.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei: der Schlitz eine Länge und eine Breite umfasst, wobei die Länge wenigstens 3 Mal die Breite ist.
  4. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei der Schlitz eine Breite in einem Bereich von 5 µm bis 100 µm umfasst.
DE102017210654.9A 2017-06-23 2017-06-23 Elektronische Vorrichtung, die ein einen Hohlraum umfassendes Umverdrahtungsschicht-Pad umfasst Active DE102017210654B4 (de)

Priority Applications (3)

Application Number Priority Date Filing Date Title
DE102017210654.9A DE102017210654B4 (de) 2017-06-23 2017-06-23 Elektronische Vorrichtung, die ein einen Hohlraum umfassendes Umverdrahtungsschicht-Pad umfasst
US16/014,745 US10916484B2 (en) 2017-06-23 2018-06-21 Electronic device including redistribution layer pad having a void
CN201810650999.2A CN109119399B (zh) 2017-06-23 2018-06-22 包括包含空隙的再分布层焊盘的电子器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102017210654.9A DE102017210654B4 (de) 2017-06-23 2017-06-23 Elektronische Vorrichtung, die ein einen Hohlraum umfassendes Umverdrahtungsschicht-Pad umfasst

Publications (2)

Publication Number Publication Date
DE102017210654A1 DE102017210654A1 (de) 2018-12-27
DE102017210654B4 true DE102017210654B4 (de) 2022-06-09

Family

ID=64567932

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102017210654.9A Active DE102017210654B4 (de) 2017-06-23 2017-06-23 Elektronische Vorrichtung, die ein einen Hohlraum umfassendes Umverdrahtungsschicht-Pad umfasst

Country Status (3)

Country Link
US (1) US10916484B2 (de)
CN (1) CN109119399B (de)
DE (1) DE102017210654B4 (de)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102017210654B4 (de) * 2017-06-23 2022-06-09 Infineon Technologies Ag Elektronische Vorrichtung, die ein einen Hohlraum umfassendes Umverdrahtungsschicht-Pad umfasst
US12100682B2 (en) * 2018-07-15 2024-09-24 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure with conductive patterns in a redistribution layer
US11322465B2 (en) * 2019-08-26 2022-05-03 Cirrus Logic, Inc. Metal layer patterning for minimizing mechanical stress in integrated circuit packages
KR102709408B1 (ko) 2019-11-14 2024-09-24 삼성전자주식회사 반도체 패키지
KR102698828B1 (ko) 2019-12-26 2024-08-26 삼성전자주식회사 패키지 기판 및 이를 포함하는 반도체 패키지
IT202000024346A1 (it) * 2020-10-15 2022-04-15 St Microelectronics Srl Struttura di elettrodo con forma migliorata, e dispositivo elettronico comprendente la struttura di elettrodo

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57119577U (de) 1981-01-17 1982-07-24
JP2002280486A (ja) 2001-03-19 2002-09-27 Fujikura Ltd 半導体パッケージ
US20100244188A1 (en) 2009-03-25 2010-09-30 Casio Computer Co., Ltd. Semiconductor device and manufacturing method thereof
US20140252610A1 (en) 2013-03-11 2014-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging Devices and Methods of Manufacture Thereof
US20160133592A1 (en) 2014-11-10 2016-05-12 Rohm Co., Ltd. Semiconductor device and manufacturing method for the same
US20170141055A1 (en) 2015-11-16 2017-05-18 Taiwan Semiconductor Manufacturing Company, Ltd. Chip Packages and Methods of Manufacture Thereof

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3823469A (en) * 1971-04-28 1974-07-16 Rca Corp High heat dissipation solder-reflow flip chip transistor
US6239703B1 (en) * 1998-01-02 2001-05-29 Intermec Ip Corp Communication pad structure for semiconductor devices
US6551916B2 (en) * 1999-06-08 2003-04-22 Winbond Electronics Corp. Bond-pad with pad edge strengthening structure
KR100306842B1 (ko) * 1999-09-30 2001-11-02 윤종용 범프 패드에 오목 패턴이 형성된 재배치 웨이퍼 레벨 칩 사이즈 패키지 및 그 제조방법
US6762503B2 (en) * 2002-08-29 2004-07-13 Micron Technology, Inc. Innovative solder ball pad structure to ease design rule, methods of fabricating same and substrates, electronic device assemblies and systems employing same
US6825541B2 (en) * 2002-10-09 2004-11-30 Taiwan Semiconductor Manufacturing Co., Ltd Bump pad design for flip chip bumping
US7098540B1 (en) * 2003-12-04 2006-08-29 National Semiconductor Corporation Electrical interconnect with minimal parasitic capacitance
US20060091566A1 (en) * 2004-11-02 2006-05-04 Chin-Tien Yang Bond pad structure for integrated circuit chip
KR100596452B1 (ko) * 2005-03-22 2006-07-04 삼성전자주식회사 볼 랜드와 솔더 볼 사이에 에어 갭을 갖는 웨이퍼 레벨 칩스케일 패키지와 그 제조 방법
DE102005014665A1 (de) * 2005-03-29 2006-11-02 Infineon Technologies Ag Substrat zur Herstellung einer Lötverbindung mit einem zweiten Substrat
JP4247690B2 (ja) * 2006-06-15 2009-04-02 ソニー株式会社 電子部品及その製造方法
US7501708B2 (en) * 2006-07-31 2009-03-10 International Business Machines Corporation Microelectronic device connection structure
US20090001567A1 (en) * 2007-06-27 2009-01-01 Ultra Chip, Inc. IC chip with finger-like bumps
US8492263B2 (en) * 2007-11-16 2013-07-23 Taiwan Semiconductor Manufacturing Company, Ltd. Protected solder ball joints in wafer level chip-scale packaging
US20090160052A1 (en) * 2007-12-19 2009-06-25 Advanced Chip Engineering Technology Inc. Under bump metallurgy structure of semiconductor device package
KR100979497B1 (ko) * 2008-06-17 2010-09-01 삼성전기주식회사 웨이퍼 레벨 패키지 및 그 제조방법
US7812462B2 (en) * 2008-11-04 2010-10-12 National Semiconductor Corporation Conductive paths for transmitting an electrical signal through an electrical connector
US7989356B2 (en) * 2009-03-24 2011-08-02 Stats Chippac, Ltd. Semiconductor device and method of forming enhanced UBM structure for improving solder joint reliability
JP5627097B2 (ja) * 2009-10-07 2014-11-19 ルネサスエレクトロニクス株式会社 配線基板
US8227926B2 (en) * 2009-10-23 2012-07-24 Ati Technologies Ulc Routing layer for mitigating stress in a semiconductor die
US8446006B2 (en) * 2009-12-17 2013-05-21 International Business Machines Corporation Structures and methods to reduce maximum current density in a solder ball
KR20110076605A (ko) * 2009-12-29 2011-07-06 하나 마이크론(주) 반도체 패키지 및 그 제조 방법
JP2011165938A (ja) * 2010-02-10 2011-08-25 Denso Corp 半導体装置
US8368202B2 (en) * 2010-11-24 2013-02-05 Advanced Semiconductor Engineering, Inc. Semiconductor device and semiconductor package having the same
US8647974B2 (en) * 2011-03-25 2014-02-11 Ati Technologies Ulc Method of fabricating a semiconductor chip with supportive terminal pad
US8508043B2 (en) * 2011-11-16 2013-08-13 International Business Machines Corporation Metal pad structure for thickness enhancement of polymer used in electrical interconnection of semiconductor die to semiconductor chip package substrate with solder bump
US9613914B2 (en) * 2011-12-07 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Post-passivation interconnect structure
US8766441B2 (en) * 2012-03-14 2014-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for solder on slot connections in package on package structures
US8791008B2 (en) * 2012-03-21 2014-07-29 Stats Chippac, Ltd. Semiconductor device and method of forming micro-vias partially through insulating material over bump interconnect conductive layer for stress relief
US10192804B2 (en) * 2012-07-09 2019-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Bump-on-trace packaging structure and method for forming the same
US9245833B2 (en) * 2012-08-30 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Metal pads with openings in integrated circuits
US9224688B2 (en) * 2013-01-04 2015-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Metal routing architecture for integrated circuits
US9349665B2 (en) * 2013-01-18 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus of packaging of semiconductor devices
US9018757B2 (en) * 2013-07-16 2015-04-28 Taiwan Semiconductor Manufacturing Co., Ltd. Mechanisms for forming bump structures over wide metal pad
DE102014113498B4 (de) * 2014-09-18 2019-03-28 Infineon Technologies Ag Stromstärkesensor mit einem Messwiderstand in einer Umverteilungsschicht
US9793231B2 (en) * 2015-06-30 2017-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Under bump metallurgy (UBM) and methods of forming same
KR102410018B1 (ko) * 2015-09-18 2022-06-16 삼성전자주식회사 반도체 패키지
KR20170107823A (ko) * 2016-03-16 2017-09-26 삼성전자주식회사 스트레스를 분산시킬 수 있는 반도체 장치
US10256202B1 (en) * 2017-01-25 2019-04-09 The United States Of America As Represented By The Administrator Of National Aeronautics And Space Administration Durable bond pad structure for electrical connection to extreme environment microelectronic integrated circuits
DE102017210654B4 (de) * 2017-06-23 2022-06-09 Infineon Technologies Ag Elektronische Vorrichtung, die ein einen Hohlraum umfassendes Umverdrahtungsschicht-Pad umfasst
US10256206B2 (en) * 2018-03-16 2019-04-09 Intel Corporation Qubit die attachment using preforms

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57119577U (de) 1981-01-17 1982-07-24
JP2002280486A (ja) 2001-03-19 2002-09-27 Fujikura Ltd 半導体パッケージ
US20100244188A1 (en) 2009-03-25 2010-09-30 Casio Computer Co., Ltd. Semiconductor device and manufacturing method thereof
US20140252610A1 (en) 2013-03-11 2014-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging Devices and Methods of Manufacture Thereof
US20160133592A1 (en) 2014-11-10 2016-05-12 Rohm Co., Ltd. Semiconductor device and manufacturing method for the same
US20170141055A1 (en) 2015-11-16 2017-05-18 Taiwan Semiconductor Manufacturing Company, Ltd. Chip Packages and Methods of Manufacture Thereof

Also Published As

Publication number Publication date
US10916484B2 (en) 2021-02-09
CN109119399A (zh) 2019-01-01
DE102017210654A1 (de) 2018-12-27
US20180374769A1 (en) 2018-12-27
CN109119399B (zh) 2022-05-17

Similar Documents

Publication Publication Date Title
DE102017210654B4 (de) Elektronische Vorrichtung, die ein einen Hohlraum umfassendes Umverdrahtungsschicht-Pad umfasst
DE102016100279B4 (de) Öffnung im pad zum bonden einer integrierten passiven vorrichtung in ein info-package
DE69526895T2 (de) Verfahren zur Herstellung einer halbleitenden Anordnung und einer Halbleiterscheibe
DE102014100512B4 (de) Chip-gehäuse mit anschlusspads mit unterschiedlichen formfaktoren
DE102016101685B4 (de) Verfahren zur herstellung eines integrierten fan-out-packages
DE69527668T2 (de) Anschlussstelle für Halbleiterbauelement
DE102011001405B4 (de) Halbleiter-Kapselung und Stapel von Halbleiterkapselungen sowie Verfahren zur Herstellung einer Halbleiter-Kapselung
DE102011000836B4 (de) Bauelement mit einem eingekapselten Halbleiterchip und Herstellungsverfahren
DE102007019809B4 (de) Gehäuste Schaltung mit einem wärmeableitenden Leitungsrahmen und Verfahren zum Häusen einer integrierten Schaltung
DE69325749T2 (de) Gestapelte Mehrchip-Module und Verfahren zur Herstellung
DE102020108851B4 (de) Die-zu-leiter-verbindung in der verkapselung eines gegossenen halbleitergehäuses und verfahren zu dessen herstellung
DE102013103465B4 (de) Anschlussstruktur mit reduzierter Spannung für integrierte Schaltungen
DE10142119B4 (de) Elektronisches Bauteil und Verfahren zu seiner Herstellung
DE102013103138B4 (de) Gedrehte Halbleiterbauelementgehäuse auf Wafer-Ebene vom Fan-Out-Typ und Verfahren zum Herstellen gedrehter Halbleiterbauelementgehäuse auf Wafer-Ebene vom Fan-Out-Typ
DE102015102528A1 (de) Ein Verfahren zum Verbinden eines Halbleiter-Package mit einer Platine
DE102020135088A1 (de) Halbleitervorrichtung
DE4234700B4 (de) Gehäuste Halbleiteranordnung
DE19526511A1 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung und Montage
DE102014110655A1 (de) Segmentierte Bondkontaktierungsinseln und Verfahren zu ihrer Fertigung
DE102019202721A1 (de) 3d-flexfolien-package
DE102020108846B4 (de) Chip-zu-chip-verbindung in der verkapselung eines vergossenen halbleitergehäuses und verfahren zu dessen herstellung
DE4321592B4 (de) Halbleitervorrichtungen sowie ein Chipauflage-Trägerteil und ein Tape-Carrier-Gehäuse hierfür
DE10142117A1 (de) Elektronisches Bauteil mit wenigstens zwei gestapelten Halbleiterchips sowie Verfahren zu seiner Herstellung
DE102017223689B4 (de) Halbleitervorrichtungen mit Hochfrequenzleitungselementen und zugehörige Herstellungsverfahren
DE19821916A1 (de) Gehäusekonstruktion einer Halbleitereinrichtung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final
R082 Change of representative