DE102016100279B4 - Öffnung im pad zum bonden einer integrierten passiven vorrichtung in ein info-package - Google Patents

Öffnung im pad zum bonden einer integrierten passiven vorrichtung in ein info-package Download PDF

Info

Publication number
DE102016100279B4
DE102016100279B4 DE102016100279.8A DE102016100279A DE102016100279B4 DE 102016100279 B4 DE102016100279 B4 DE 102016100279B4 DE 102016100279 A DE102016100279 A DE 102016100279A DE 102016100279 B4 DE102016100279 B4 DE 102016100279B4
Authority
DE
Germany
Prior art keywords
ubm
conductive pad
pad
openings
package
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102016100279.8A
Other languages
English (en)
Other versions
DE102016100279A1 (de
Inventor
Cheng-Hsien Hsieh
Li-Han Hsu
Wei-Cheng Wu
Hsien-Wei Chen
Der-Chyang Yeh
Chi-Hsi Wu
Chen-Hua Yu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102016100279A1 publication Critical patent/DE102016100279A1/de
Application granted granted Critical
Publication of DE102016100279B4 publication Critical patent/DE102016100279B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/115—Via connections; Lands around holes or via connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/113—Via provided in pad; Pad over filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0271—Arrangements for reducing stress or warp in rigid printed circuit boards, e.g. caused by loads, vibrations or differences in thermal expansion
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0183—Dielectric layers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/06—Thermal details
    • H05K2201/068—Thermal details wherein the coefficient of thermal expansion is important
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09009—Substrate related
    • H05K2201/09136—Means for correcting warpage
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09372—Pads and lands
    • H05K2201/09381—Shape of non-curved single flat metallic pad, land or exposed part thereof; Shape of electrode of leadless component
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/0969—Apertured conductors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Connecting Device With Holders (AREA)

Abstract

Package (100), umfassend:ein erstes leitendes Pad (136) mit mehreren Öffnungen (44), die durch das erste leitende Pad (136) hindurchgehen;eine Dielektrikumschicht (114), die das erste leitende Pad (136) umgibt, wobei die Dielektrikumschicht Abschnitte umfasst, welche die mehreren Öffnungen (44) füllen;eine erste Under-Bump Metallurgie (UBM) (130), umfassend einen ersten Durchkontaktierungsabschnitt (130B), der sich in die Dielektrikumschicht in Kontakt mit dem ersten leitenden Pad erstreckt;eine Lötregion (22) über und in Kontakt mit der ersten UBM (130); undeine integrierte passive Vorrichtung (20), wobei die Lötregion die erste UBM an die integrierte passive Vorrichtung bondet, und wobei sich das erste leitende Pad (136) seitlich über Ränder der ersten UBM (130) hinaus erstreckt.

Description

  • HINTERGRUND
  • Beim Packaging integrierter Schaltungen gibt es verschiedene Arten von Packaging-Verfahren und Strukturen. Zum Beispiel wird in einem herkömmlichen Package-on-Package- (POP) Prozess ein oberes Package an ein unteres Package gebondet. In das obere Package und das untere Package können Die-Bauelemente gepackt sein. Durch Anwenden des PoP-Prozesses wird das Integrationsniveau der Packages erhöht.
  • In einem bestehenden PoP-Prozess wird zuerst das untere Package gebildet, das ein Die-Bauelement enthält, das an ein Package-Substrat gebondet ist. Eine Formmasse wird auf das Package-Substrat gegossen und das Die-Bauelement wird in der Formmasse geformt. Auf dem Package-Substrat sind ferner Lotkugeln gebildet, wobei sich die Lotkugeln und die Die-Bauelement auf derselben Seite des Package-Substrats befinden. Die Lotkugeln werden zum Verbinden des oberen Packages mit dem unteren Package verwendet.
  • US 2012 / 0 025 394 A1 offenbart eine Halbleitervorrichtung aufweisend ein leitendes Pad mit mehreren Öffnungen, die durch das leitende Pad hindurchgehen; eine Dielektrikumschicht, die das leitende Pad umgibt, wobei die Dielektrikumschicht Abschnitte umfasst, welche die mehreren Öffnungen füllen; eine Under-Bump Metallurgie (UBM), die sich in die Dielektrikumschicht in Kontakt mit dem leitenden Pad erstreckt; und eine Lötregion über und in Kontakt mit der UBM.
  • Aus US 2014 / 0 124 949 A1 , US 2010 / 0 140 736 A1 und US 2015 / 0 348 877 A1 ist jeweils ein Package mit einer integrieten passiven Vorrichtung bekannt.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden aus der folgenden ausführlichen Beschreibung am besten verständlich, wenn diese mit den beiliegenden Figuren gelesen wird. Es wird betont, dass gemäß der Standardpraxis in der Industrie verschiedene Merkmale nicht im Maßstab gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale der deutlichen Besprechung wegen beliebig vergrößert oder verkleinert sein.
    • 1 zeigt eine Querschnittsansicht eines Packages gemäß einigen Ausführungsformen.
    • 2 zeigt eine Draufsicht einer integrierten passiven Vorrichtung gemäß einigen Ausführungsformen.
    • 3 zeigt eine Querschnittsansicht eines Abschnitts eines Packages gemäß einigen Ausführungsformen.
    • 4 bis 7 zeigen die Draufsichten von Metall-Pads und UBMs zum Bonden einer integrierten passiven Vorrichtung gemäß einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele zur Implementierung verschiedener Merkmale der Offenbarung vor. Spezielle Beispiele von Komponenten und Anordnungen sind in der Folge zur Vereinfachung der vorliegenden Offenbarung beschrieben. Diese sind natürlich lediglich Beispiele und nicht als Einschränkung gedacht. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen enthalten, in welchen das erste und zweite Merkmal in direktem Kontakt gebildet sind, und kann auch Ausführungsformen enthalten, in welchen zusätzliche Merkmale zwischen den ersten und zweiten Merkmalen gebildet sein können, so dass die ersten und zweiten Merkmale nicht in direktem Kontakt sein mögen. Zusätzlich kann die vorliegende Offenbarung Bezugsnummern und/oder - buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und legt selbst kein Verhältnis zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen fest.
  • Ferner können raumbezogene Begriffe, wie „unterhalb“, „unter“, „niedriger“, „oberhalb“, „oberer“ und dergleichen hier zur einfachen Beschreibung verwendet werden, um ein Verhältnis eines Elements oder Merkmals zu einem oder mehreren anderen Element(en) oder Merkmale(en) zu beschreiben, die in den Figuren dargestellt sind. Die raumbezogenen Begriffe sollen unterschiedliche Orientierungen der Vorrichtung in Verwendung oder Betrieb zusätzlich zu der in den Figuren dargestellten Orientierung beinhalten. Die Vorrichtung kann anders orientiert (90 Grad oder in anderen Orientierungen gedreht) sein und die raumbezogenen Deskriptoren, die hier verwendet werden, können ebenso dementsprechend interpretiert werden.
  • Gemäß verschiedenen beispielhaften Ausführungsformen sind ein integriertes Fan-Out (InFO) Package, das in einer Package-on-Package- (PoP) Struktur verwendet werden kann, und das Verfahren zu dessen Herstellung vorgesehen. Die Zwischenstufen zur Bildung des InFO-Packages sind dargestellt. Es werden einige Variationen einiger Ausführungsformen besprochen. In den verschiedenen Ansichten und veranschaulichenden Ausführungsformen werden gleiche Bezugszeichen zur Bezeichnung gleicher Elemente verwendet.
  • 1 zeigt eine Querschnittsansicht eines PoP-Package 400 gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Das PoP-Package 400 enthält ein unteres Package 100 und ein oberes Package 200 über dem unteren Package 100 und an dieses gebondet. Sowohl das untere Package 100 wie auch das obere Package 200 können vorgeformt und dann aneinander gebondet werden, um eine Package-on-Package- Struktur zu bilden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung enthält das untere Package 100 ein Die-Bauelement 102, wobei die Vorderseite des Die-Bauelements 102 nach unten zeigt und an Umverdrahtungen (Redistribution Lines, RDL) 112 gebondet ist. Das untere Package 100 kann auch zwei oder mehr Die-Bauelemente enthalten. Das Die-Bauelement 102 kann ein Halbleitersubstrat 108 und integrierte Schaltungsvorrichtungen (wie aktive Vorrichtungen, die zum Beispiel Transistoren und/oder Dioden enthalten können) 104 an der Vorderfläche (der nach unten weisenden Oberfläche) des Halbleitersubstrats 108 enthalten. Das Die-Bauelement 102 kann ein logisches Die-Bauelement wie ein zentrales Verarbeitungseinheits- (Central Processing Unit, CPU) Die, ein Mikrosteuerungseinheits- (Micro Control Unit, MCU) Die, ein Grafikverarbeitungseinheits- (Graphic Processing Unit, GPU) Die, ein Mobilanwendungs-Die oder dergleichen sein.
  • Das Die-Bauelement 102 ist in Einkapselungsmaterial 120 eingekapselt (geformt), welches das Die-Bauelement 102 umgibt. Das Einkapselungsmaterial 120 kann eine Formmasse, eine gegossene Unterfüllung, ein Harz, ein Epoxid und/oder dergleichen enthalten. Die Bodenfläche 120A des Einkapselungsmaterials 120 kann mit dem unteren Ende des Die-Bauelements 102 in einer Ebene liegen. Die Deckfläche 120B des Einkapselungsmaterials 120 kann in einer Ebene mit oder höher als die Rückfläche 108A des Halbleitersubstrats 108 liegen. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die Rückfläche 108A des Halbleitersubstrats 108 von einem Die-Haftfilm 110 überlappt, der das Die-Bauelement 102 an die darüber liegende(n) Dielektrikumschicht(en) 118 klebt. Das Die-Bauelement 102 kann ferner Metallsäulen 106 (die Kupfersäulen enthalten können) in Kontakt mit, und gebondet an, RDLs 112 enthalten. Gemäß einigen beispielhaften Ausführungsformen sind die Metallsäulen 106 in einer Dielektrikumschicht 107 angeordnet, die eine Polymerschicht sein kann. Die Dielektrikumschicht 107 kann gemäß einigen beispielhaften Ausführungsformen aus Polybenzoxazol (PBO), Benzocyclobuten (BCB), Polyimid oder dergleichen gebildet sein.
  • Das untere Package 100 kann Front-Side-RDLs 112 enthalten, die unter dem Die-Bauelement 102 und Einkapselungsmaterial 120 liegen. In der gesamten Beschreibung gibt der Begriff „Front-Side-RDL“ an, dass die entsprechenden RDLs an der Vorderseite des Die-Bauelements 102 gebildet sind, und der Begriff „Back-Side-RDL“ gibt an, dass sich die entsprechenden RDLs an der Rückseite des Die-Bauelements 102 befinden. Front-Side-RDLs 112 sind in Dielektrikumschichten 114 (einschließlich 114A, 114C, und 114D) gebildet und Back-Side-RDLs 142 sind in Dielektrikumschicht(en) 118 gebildet. Die RDLs 112 und 142 können aus metallischem Material oder metallischen Materialien gebildet sein, wie Kupfer, Aluminium, Nickel, Legierungen davon oder Mehrfachschichten daraus. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung sind Dielektrikumschichten 114 und 118 aus organischen Materialien gebildet, wie Polymeren, die PBO, BCB, Polyimid oder dergleichen enthalten können. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung sind die Dielektrikumschichten 114 und 118 aus anorganischen Materialien gebildet, wie Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder dergleichen.
  • Durchkontaktierungen 122 sind in dem Einkapselungsmaterial 120 eingekapselt und durchdringen dieses daher. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung haben Durchkontaktierungen 122 Deckflächen, die in einer Ebene mit der Deckfläche des Einkapselungsmaterials 120 liegen. Die Durchkontaktierungen 122 können auch Bodenflächen in einer Ebene mit der Bodenfläche des Einkapselungsmaterials 120 haben. Die Durchkontaktierungen 122 koppeln/verbinden die Front-Side-RDLs 112 und das Die-Bauelement 102 elektrisch mit den Back-Side-RDLs 142. Die Durchkontaktierungen 122 können auch in physischem Kontakt mit einigen Front-Side-RDLs 112 und Back-Side-RDLs 142 sein.
  • Leitende Pads 124 und 136, die aus einem Nicht-Lötmittel metallischen Material (Materialien) gebildet sind, sind an der Bodenfläche des unteren Packages 100 gebildet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden leitende Pads 124 und 136 als Metall-Pads 124 und 136 bezeichnet, obwohl sie Formen (wie Säulen) aufweisen können die sich von Pads unterscheiden. Metall-Pads 124 und 136 (die Teile der entsprechenden RDLs sein können) können aus einem metallischen Material wie Kupfer, Aluminium, Nickel, Palladium, Gold oder einer Legierung davon gebildet sein.
  • Under-Bump Metallurgien (UBMs) 128 und 130 sind an der Bodenfläche des Packages 100 gebildet. UBMs 128 und 130 werden so genannt, da sie unter (bei Betrachtung des umgedrehten Packages 100) Lötregionen 126 liegen, die manchmal als Lötbumps bezeichnet werden.
  • Lötregionen 126 werden zum Bonden von Metall-Pads 124 des unteren Packages 100 an eine Package-Komponente 300 verwendet. Die Package-Komponente 300 kann eine gedruckte Leiterplatte (Printed Circuit Board, PCB), ein Package, einen Interposer oder eine andere Art von Package-Komponente enthalten. Wenn auch nicht dargestellt, kann die Package-Komponente 300 auch leitende Zwischenverbindungen wie Pads an der Bodenfläche der Package-Komponente 300 und leitende Bahnen, Durchkontaktierungen, leitende Rohre, oder dergleichen enthalten, die in die Package-Komponente 300 eingebaut sind. Die leitenden Zwischenverbindungen werden zum Anschließen der leitenden Pads 302 an der Deckfläche der Package-Komponente 300 an die leitenden Merkmale an der Bodenfläche der Package-Komponente 300 verwendet. Lötregionen 126 können mit leitenden Pads 302 in der Package-Komponente 300 verbunden sein.
  • Die Back-Side-RDLs 142 enthalten einige Metall-Pads 148. Gemäß einigen Ausführungsformen befinden sich Metall-Pads 148 in der obersten RDL-Schicht in Package-Komponente 100. Eine Dielektrikumschicht 132 ist über den Metall-Pads 148 und Dielektrikumschicht(en) 118 gebildet. Die Dielektrikumschicht 132 kann aus einem Polymer wie PBO oder anderen organischen oder anorganischen Materialien gebildet sein. In der gesamten Beschreibung wird die Dielektrikumschicht 132 als Polymerschicht 132 bezeichnet, obwohl sie auch aus einem dielektrischen Material gebildet sein kann, das kein Polymer ist. Gemäß einigen Ausführungsformen befindet sich ein Band 134 über der Dielektrikumschicht 132 und ist an ihr befestigt. Das Band 134 bietet Schutz und Verstärkung für die darunterliegende Struktur, wie die Polymerschicht 132, Dielektrikumschicht(en) 118, und RDLs 142. Das Band 134 kann vorgeformt sein und das vorgeformte Band 134 wird an die Dielektrikumschicht 132 geklebt. Gemäß alternativen Ausführungsformen wird kein Band 134 gebildet und die Polymerschicht 132 ist die obere Dielektrikumschicht der Package-Komponente 100.
  • Öffnungen 158 (belegt von Lötregionen 206) sind in der Polymerschicht 132 und dem Band 134 gebildet und Metall-Pads 148 liegen zu den Öffnungen 158 frei. Die Lötregionen 206 haben Bodenabschnitte, die die Öffnungen 158 füllen, wobei die Lötregionen 206 mit den Metall-Pads 148 in Kontakt stehen.
  • Das obere Package 200 ist durch die Lötregionen 206 an das untere Package 100. gebondet Gemäß einigen Ausführungsformen der vorliegenden Offenbarung enthält des obere Package 200 ein Package-Substrat 202 und Die-Bauelement(e) 204, die an das Package-Substrat 202 gebondet sind. Das Bonden der Die-Bauelemente 204 an das Package-Substrat 202 kann durch Drahtbonden, Flip-Chip-Bonden oder dergleichen erreicht werden. Ferner sind die Lötregionen 206 mit Metall-Pads 208 an der Bodenfläche der Package-Komponente 200 in Kontakt. Daher sind die Deckflächen der Lötregionen 206 mit Metall-Pads 208 in Kontakt und die Bodenflächen sind mit den Deckflächen der Metall-Pads 148 in Kontakt.
  • Unter dem Package 100 befindet sich eine integrierte passive Vorrichtung (IPD) 20, die eine eigenständige passive Vorrichtung ist, die nicht in demselben Die wie die aktiven Vorrichtungen, wie Transistoren und Dioden, gebildet ist. Daher kann die IPD 20 frei von darin eingebauten aktiven Vorrichtungen sein. Die IPD 20 wird manchmal auch als oberflächenmontierte Vorrichtung (Surface Mount Device, SMD) bezeichnet, da die passive Vorrichtung an der Oberfläche von anderen Package-Komponenten montiert und nicht in dasselbe Die-Bauelement eingebaut ist, in dem die aktiven Vorrichtungen gebildet sind. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung hat die IPD 20 zwei Anschlussklemmen 24, durch welche die IPD 20 elektrisch an UBMs 130 angeschlossen ist. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung, kann die IPD 20 drei oder mehr Anschlussklemmen für einen elektrischen Anschluss enthalten. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist die IPD 20 ein Kondensator, ein Induktor, ein Widerstandselement oder eine andere Art von passiver Vorrichtung. Die IPD 20 kann auf Silizium basieren, wobei die passive Vorrichtung darin beginnend mit einem Halbleitersubstrat wie einem Siliziumsubstrat gebildet wird. Die IPD 20 kann auch auf Keramik basieren. Die IPD 20 kann zum Abstimmen der Leistung der jeweiligen PoP-Struktur verwendet werden.
  • 2 zeigt eine Draufsicht der IPD 20. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung enthält die IPD 20 Anschlussklemmen 24, die streifenförmig sind, mit Längen, die größer als die entsprechenden Breiten sind. Die Anschlussklemmen 24 können leitende Pads wie Metall-Pads, Metallsäulen oder dergleichen sein. Die Anschlussklemmen 24 können parallel zueinander sein und können eine wesentliche Fläche (wie mehr als 20 Prozent) der Fläche der IPD 20 in der Draufsicht belegen.
  • 3 zeigt eine Querschnittsansicht der IPD 20, UBM 130 und Metall-Pads 136, wie in 1 dargestellt. Es ist klar, dass die in 3 dargestellten Merkmale in Bezug auf die in Region 150 in 1 dargestellten Merkmale umgedreht sind. Die Querschnittsansicht der IPD 20, wie in 3 dargestellt, geht durch eine der UBMs 130, wie in 1 dargestellt. Daher zeigt 3 eine UBM 130, obwohl zwei oder mehr UBMs 130 gemäß verschiedenen Ausführungsformen vorhanden sein können.
  • Unter erneuter Bezugnahme auf 3 können die UBMs 130 und die entsprechenden darüber liegenden Anschlussklemmen 24 durch Lötregionen 22 verbunden sein, die auf der IPD 20 vorgeformt werden können, bevor die IPD 20 an UBMs 130 gebondet wird. Nach dem Wiederaufschmelzen der Lötregionen 22 werden die Lötregionen 22 mit UBMs 130 verbunden. Die UBMs 130 können Titan, Nickel, Kupfer, Gold, Palladium, Legierungen davon und/oder Mehrfachschichten daraus enthalten. Gemäß einigen beispielhaften Ausführungsformen der vorliegenden Offenbarung enthalten UBMs 130 eine Titanschicht 140 und eine Kupferschicht 141 über der Titanschicht 140.
  • Die Dielektrikumschichten 114 enthalten Dielektrikumschicht 114A, die aus einem organischen Material wie Polymer gebildet sind. Die UBMs 130 enthalten Pad-Abschnitte 130A, die höher als die Polymerschicht 114A sind, und Durchkontaktierungsabschnitte 130B, die sich in die Dielektrikumschicht 114A erstrecken. Die Durchkontaktierungsabschnitte 130B sind auch mit den Deckflächen der Metall-Pads 136 in Kontakt. Gemäß einigen Ausführungsformen befinden sich die UBM-Durchkontaktierungsabschnitte 130B wie auch die Metall-Pads 136 in derselben Dielektrikumschicht 114A, die eine homogene Schicht ist, die aus einem homogenen dielektrischen Material wie PBO, BCB, Polyimid oder dergleichen gebildet ist. Gemäß alternativen Ausführungsformen enthält die Dielektrikumschicht 114A eine Dielektrikumschicht 114A-1 und eine Dielektrikumschicht 114A-2 über der Dielektrikumschicht 114A-1, wobei die Schichten 114A-1 und 114A-2 in unterschiedlichen Prozessschritten gebildet werden. Daher kann eine unterscheidbare Grenzfläche 137 zwischen den Dielektrikumschichten 114A-1 und 114A-2 vorhanden sein (oder nicht).
  • In der Folge wird ein kurzer Prozess zur Bildung der Struktur in 3 besprochen. Zuerst werden die Durchkontaktierungen 122 und das Die-Bauelement 102 (siehe auch 1) im Einkapselungsmaterial 120 eingekapselt, gefolgt von einem chemisch-mechanischen Polieren (CMP), um die Deckflächen der Durchkontaktierungen 122, des Die-Bauelements 102 und des Einkapselungsmaterials 120 zu ebenen. Anschließend wird die Dielektrikumschicht 114D über dem Einkapselungsmaterial 120 und den Durchkontaktierungen 122 und in Kontakt mit diesen gebildet. Öffnungen (die von den Durchkontaktierungsabschnitten 146 der RDLs 112 belegt sind) werden dann in der Dielektrikumschicht 114D durch einen Lithographieprozess gebildet. Dann werden die RDLs 112 gebildet. Die RDLs 112 enthalten Bahnabschnitte, die höher als die Dielektrikumschicht 114D und Durchkontaktierungsabschnitte 146 sind, die sich in die Dielektrikumschicht 114D erstrecken. Die Durchkontaktierungsabschnitte 146 kontaktieren die Durchkontaktierungen 122 und Metall-Pads 106 (nicht dargestellt in 3, siehe 1) im Die-Bauelement 102.
  • Anschließend wird die Dielektrikumschicht 114C gebildet. Die Deckfläche der Dielektrikumschicht 114C ist höher als die Deckflächen der RDLs 112. Dann werden Öffnungen im oberen Abschnitt des Dielektrikums 114C gebildet, um die darunterliegenden RDLs 112 freizulegen, gefolgt von der Bildung von RDLs, die Metall-Pads 136 und Durchkontaktierungen 144 enthalten. Die Metall-Pads 136 werden mit Öffnungen 44 strukturiert, wie in 4 bis 7 dargestellt ist. Die Strukturierung der Metall-Pads 136 wird durch Gestalten der Maske (nicht dargestellt) erreicht, die zum Plattieren von Metall-Pads 136 mit der Struktur aus Öffnungen 44 verwendet wird. Dann wird eine Dielektrikumschicht 114A gebildet. Die Deckfläche der Dielektrikumschicht 114A ist höher als die Deckfläche der Metall-Pads 136. Die Öffnungen 44 in den Metall-Pads 136 werden mit dem Material der Dielektrikumschicht 114A gefüllt.
  • Anschließend wird die Dielektrikumschicht 114A zum Beispiel durch Belichtung und Entwicklung strukturiert, wenn die Dielektrikumschicht 114A aus einem lichtempfindlichen Material wie PBO gebildet ist. Dann werden die UBMs 130 mit UBM-Durchkontaktierungsabschnitten 130B, die sich in die Öffnungen erstrecken, um mit den Metall-Pads 136 in Kontakt zu gelangen, und Pad-Abschnitten 130A, die höher als die Dielektrikumschicht 114A sind, gebildet. In einem anschließenden Schritt wird die IPD 20 über den UBMs 130 angeordnet, wobei die vorgeformten Lötregionen 22 mit den UBMs 130 in Kontakt gelangen. Dann findet ein Wiederaufschmelzen statt, um die IPD 20 an die UBMs 130 zu bonden.
  • Jede Dielektrikumschicht 114A, 114C, und 114D kann auch aus einem Polymer wie PBO, BCB oder Polyimid gebildet werden, wobei die Bildung ein Abgeben und Härten enthält. Ferner können einige oder alle der Dielektrikumschichten 114A, 114C, und 114D aus einem lichtempfindlichen Material gebildet sein. Daher kann die Strukturierung der Dielektrikumschichten 114A, 114C, und 114D vereinfacht werden, indem sie einen Belichtungs- (mit einer Lithographiemaske) und einen Entwicklungsschritt enthält. Die Bildung der RDLs 112, RDLs 136/144 und UBMs 130 kann ein Bilden einer Blanket-Seed-Schicht (nicht dargestellt) und Bilden einer strukturierten Opfermaske (nicht dargestellt) enthalten, wobei Abschnitte der Seed-Schicht durch die Öffnungen in der strukturieren Opfermaske freiliegen. Die entsprechenden RDLs 112, RDLs 136/144 und UBMs 130 werden durch Plattieren gebildet. Die strukturierte Opfermaske wird dann entfernt, gefolgt von einem Ätzen der Abschnitt der Seed-Schicht, die von der entfernten strukturierten Opfermaske bedeckt sind.
  • 4 bis 7 zeigen die Draufsichten der Metall-Pads 136, UBMs 130 und IPD 20 gemäß einigen beispielhaften Ausführungsformen. Beispielhafte Querschnittsansichten der 4 und 5 sind in 3 dargestellt, wobei die Querschnittsansicht aus der Ebene erhalten wird, die die Linie 3-3 in 4 und 5 beinhaltet. Obwohl in 4 bis 7 die Metall-Pads 136, UBMs 130 und IPD 20 in denselben Draufsichten dargestellt sind, befinden sich diese Merkmale tatsächlich auf verschiedenen Niveaus (wie in 1 und 3 dargestellt) und liegen daher nicht in derselben horizontalen Ebene.
  • Unter Bezugnahme auf 4 sind vier Metall-Pads 136 gebildet. Jedes der Metall-Pads 136 ist an einen entsprechenden Durchkontaktierungsabschnitt 130B eines der UBMs 130 angeschlossen, wie in 3 dargestellt. Jedes der UBMs 130 ist an zwei Metall-Pads 136 angeschlossen. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung sind die Durchkontaktierungsabschnitte 130B an die gegenüber liegenden Endabschnitte der jeweiligen UBM Pad-Abschnitte 130A angeschlossen. In der folgenden Besprechung wird eines der Metall-Pads 136 als Beispiel besprochen, während die Offenbarung bei anderen Metall-Pads angewendet werden kann.
  • Wie in 4 dargestellt, sind mehrere Öffnungen 44 (auch in 3 dargestellt) im Metall-Pad 136 gebildet. Die Öffnungen 44 werden mit einem dielektrischen Material wie dem Material der Dielektrikumschicht 114A gefüllt, wie in 3 dargestellt. Die mehreren Öffnungen 44 können zu einem Ring ausgerichtet werden, der einen Innenabschnitt 136A des Metall-Pads 136 umgibt. Zusätzlich enthält das Metall-Pad 136 auch einen Außenabschnitt 136C außerhalb des Rings der Öffnungen 44. Es sind mehrere Streifen 136B (von welchen einer markiert ist), die Teile des Metall-Pads 136 sind, zwischen benachbarten Öffnungen 44 vorhanden, wobei jeder der Metall-Pad-Streifen 136B den Innenabschnitt 136A und Außenabschnitt 136C verbindet. Gemäß einigen Ausführungsformen ist der Innenabschnitt 136A groß genug, damit der UBM-Durchkontaktierungsabschnitt 130B darauf angeordnet sein kann.
  • Die Draufsichtform der Öffnungen 44 kann aus Rechtecken, Kreisen, Sechsecken, Achtecken, Dreiecken oder jeder anderen Form bestehen. Die Draufsichtform des UBM-Durchkontaktierungsabschnitts 130B ist als Kreis dargestellt, während jede andere Form wie ein Rechteck, ein Kreis, ein Sechseck, ein Achteck oder ein Dreieck, ebenso verwendet werden kann.
  • Die Breite W1 des Metall-Pads 136 ist größer als eine Breite W2 der UBM 130. Daher kann sich das Metall-Pad 136 über die Ränder der jeweils darüber liegenden UBM 130 hinaus erstrecken. Zum Beispiel kann sich das obere linke Metall-Pad 136 nach oben, über den oberen Rand 130TE der UBM 130 hinaus, nach unten, über den unteren Rand 130BE der UBM 130 hinaus, nach links, über den linken Rand 130LE der UBM 130 hinaus, erstrecken. Das Bilden eines Metall-Pads 136, das sich über die Ränder der UBMs 130 hinaus erstreckt, kann in vorteilhafter Weise dazu beitragen, die Belastung zu absorbieren, die durch die IPD 20 und UBM 130 ausgeübt wird. Unter Erneuter Bezugnahme zum Beispiel auf 3, steht die Bodenfläche 130BS der UBM 130 mit der Deckfläche der Dielektrikumschicht 114A in Kontakt und kann eine Kraft (beispielsweise während Thermozyklen) auf die Dielektrikumschicht 114A ausüben. Wenn ein großes Metall-Pad 136 direkt unter der UBM 130 liegt und sich über die Ränder der UBM 130 hinaus erstreckt, kann die Belastung besser absorbiert werden. Insbesondere, wenn sich das Metall-Pad 136 über drei Ränder der jeweils darüber liegenden UBM 130 erstreckt, kann die Absorption der Belastung maximiert werden. Andererseits kann ein großes Metall-Pad 136 zu einer Rissbildung an der Dielektrikumschicht 114A führen, zum Beispiel an den Positionen, die mit 46 in 3 dargestellt sind, die entlang der Ränder des Metall-Pads 136 und der benachbarten Metallbahn 138 verlaufen. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung kann ein Bilden der Öffnungen 44 im Metall-Pad 136 die Belastung verringern, die durch das große Metall-Pad 136 verursacht wird, und zu einer verringerten Möglichkeit einer Rissbildung führen.
  • Unter erneuter Bezugnahme auf 4, ist die Breite W2 der UBM 130 größer als die Breite W3 des UBM-Durchkontaktierungsabschnitts 130B. Gemäß einigen beispielhaften Ausführungsformen ist ein Abstand E zwischen dem Metall-Pad 136 und der am nächsten liegenden Metallbahn 138 größer als etwa 40 µm, so dass die Möglichkeit einer Rissbildung in der Dielektrikumschicht 114A verringert ist. Gemäß einigen Ausführungsformen sind Länge und Breite F der Öffnungen 44 größer als etwa 10 µm, und die Breite G des Metall-Pad-Streifens 136B ist größer als etwa 10 µm. Die Breiten F und G können auch gleich der kleinsten Abmessung sein, die durch die Herstellungstechnologie der Metall-Pads 136 erreichbar ist. Das Verhältnis der Gesamtfläche aller Öffnungen 44 in einem Metall-Pad 136 zur Gesamtfläche des Metall-Pads 136 (einschließlich der Flächen der Öffnungen 44) kann hoch sein, um die Belastungsverringerung zu verbessern.
  • 5 zeigt die Draufsicht der Metall-Pads 136, UBMs 130, und IPD 20 gemäß einigen beispielhaften Ausführungsformen. Gemäß einigen Ausführungsformen haben die Öffnungen 44 in den Metall-Pads 136 L-Formen oder andere unregelmäßige Formen. Ferner begrenzen in einem der Metall-Pads 136 die Innenränder der Öffnungen 44 einen rechteckigen Innenabschnitt 136A des Metall-Pads 136. Die Außenränder der Öffnungen 44 begrenzen die Innengrenzen des Außenabschnitts 136C des Metall-Pads 136. Metall-Pad-Streifen 136B verbinden den Innenabschnitt 136A und Außenabschnitt 136C. Die Durchkontaktierungsabschnitte 130B der UBM 130 sind mit dem Innenabschnitt 136A der Metall-Pads 136 in Kontakt. Zusätzlich dehnen sich in der Draufsicht die Metall-Pads 136 auch über die Ränder der jeweiligen UBMs 130 hinaus aus.
  • 6 zeigt die Draufsicht der Metall-Pads 136, UBMs 130 und IPD 20 gemäß einigen beispielhaften Ausführungsformen. Gemäß einigen Ausführungsformen werden die Durchkontaktierungsabschnitte 130B gestaltet als in den Ausführungsformen, die in 4 und 5 dargestellt sind, und es gibt mehrere Durchkontaktierungsabschnitte 130B, die ein Metall-Pad 136 mit der darüber liegenden UBM 130 verbinden. Mit mehr Durchkontaktierungsabschnitten 130B, ist daher die gesamte Fläche in der Draufsicht aller Durchkontaktierungsabschnitte 130B, die mit demselben Metall-Pad 136 in Kontakt sind, ausreichend groß, um den erforderlichen Strom zu leiten. Andererseits ist das Layout der Öffnungen 44 und Durchkontaktierungsabschnitte 130B flexibel. Zum Beispiel, wie in 6 dargestellt, können die Durchkontaktierungsabschnitte 130B die Außenabschnitte (oder Innenabschnitte) des entsprechenden Metall-Pads 136 kontaktieren. Andererseits können die mehreren Öffnungen 44 als eine sich wiederholende Struktur angelegt sein, wie ein Array, um die Gesamtfläche der Öffnungen 44 zu maximieren und die Belastung, die durch große Metall-Pads 136 verursacht wird, zu minimieren.
  • 7 zeigt die Draufsicht der Metall-Pads 136, UBMs 130 und IPD 20 gemäß einigen beispielhaften Ausführungsformen, in welchen ein einzelnes Metall-Pad 136 oder mehr als zwei Metall-Pads 136 an dieselbe UBM 130 angeschlossen sind. In einigen beispielhaften Ausführungsformen können einige oder alle der dargestellten Metall-Pads 136-1, 136-2 und 136-3 in jeder Kombination gebildet werden, vorausgesetzt, es ist zumindest ein Metall-Pad 136 an jede der UBMs 130 angeschlossen. Daher sind die Metall-Pads 136 in Strichlinien dargestellt um anzugeben, dass jede von ihnen gebildet sein kann oder nicht. Gemäß einigen beispielhaften Ausführungsformen werden die Metall-Pads 136-2 gebildet, während die Metall-Pads 136-1 und 136-3 nicht gebildet sind. Gemäß alternativen Ausführungsformen werden alle der Metall-Pads 136-1, 136-2 und 136-3 gebildet.
  • Die Ausführungsformen der vorliegenden Offenbarung haben einige vorteilhafte Merkmale. Durch Vergrößern der Metall-Pads und derartiges Gestalten, dass sich die Metall-Pads über die Außenränder der jeweiligen UBMs hinaus erstrecken, wird die Belastung, die durch die IPD auf die darunterliegenden Dielektrikumschichten und RDLs ausgeübt wird, besser absorbiert. Ein Vergrößern der Metall-Pads kann jedoch während Thermozyklen zu einer Rissbildung der Dielektrikumschichten führen. In den Ausführungsformen der vorliegenden Offenbarung wird dieses Problem durch Bilden von Öffnungen (Schlitzen) in den Metall-Pads gelöst. Da die Ausdehnung der Metall-Pads, die durch die Temperaturerhöhung verursacht wird, proportional zur linearen Dimension (Länge, Breite und Dicke) der Metall-Pads ist, werden die großen Metall-Pads durch Bilden von Öffnungen teilweise durch die Öffnungen als kleiner Abschnitte getrennt und die Ausdehnung der Metall-Pads ist verringert, was zu einer verringerten Möglichkeit einer Rissbildung führt.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung enthält ein Package ein leitendes Pad mit mehreren Öffnungen, die durch das leitende Pad hindurchgehen. Eine Dielektrikumschicht umgibt das leitende Pad. Die Dielektrikumschicht hat Abschnitte, welche die mehreren Öffnungen füllen. Eine UBM enthält einen Durchkontaktierungsabschnitt, der sich in die Dielektrikumschicht erstreckt, um das leitende Pad zu kontaktieren. Eine Lötregion liegt über und in Kontakt mit der UBM. Eine integrierte passive Vorrichtung ist durch die Lötregion an die UBM gebondet.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung enthält ein Package ein Die-Bauelement, eine Durchkontaktierung, ein Einkapselungsmaterial, welches das Die-Bauelement und die Durchkontaktierung darin einkapselt, und mehrere Umverdrahtungen über dem Einkapselungsmaterial und elektrisch an das Die-Bauelement und die Durchkontaktierung gekoppelt. Die mehreren Umverdrahtungen enthalten ein erstes Metall-Pad und ein zweites Metall-Pad. Das erste Metall-Pad hat mehrere Durchgangsöffnungen. Eine integrierte passive Vorrichtung hat eine erste Anschlussklemme und eine zweite Anschlussklemme, wobei die erste Anschlussklemme einen Abschnitt des ersten Metall-Pads und des zweiten Metall-Pads überlappt und an diesen elektrisch gekoppelt ist. Eine Polymerschicht enthält Abschnitte, die sich in die mehreren Durchgangsöffnungen erstrecken.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung enthält ein Package ein leitendes Pad mit mehreren Öffnungen, die durch das leitende Pad gehen, und eine Dielektrikumschicht, die das leitende Pad umgeben. Die Dielektrikumschicht enthält Abschnitte, die die mehreren Öffnungen füllen. Eine UBM hat einen Durchkontaktierungsabschnitt, der sich in die Dielektrikumschicht in Kontakt mit dem leitenden Pad erstreckt, und einen Pad-Abschnitt, der höher als die Dielektrikumschicht ist. Der Pad-Abschnitt überlappt die mehreren Öffnungen. Das leitende Pad erstreckt sich seitlich über Ränder des Pad-Abschnitts der UBM hinaus. Das Package enthält ferner eine Lötregion über und in Kontakt mit der UBM und eine integrierte passive Vorrichtung, wobei die Lötregion die UBM an die integrierte passive Vorrichtung bondet.
  • Zuvor wurden Merkmale von mehreren Ausführungsformen angeführt, so dass Fachleute auf dem Gebiet die Aspekte der vorliegenden Offenbarung besser verstehen können. Fachleute auf dem Gebiet sollten zu schätzen wissen, dass sie die vorliegende Offenbarung leicht als Basis zur Gestaltung oder Modifizierung anderer Prozesse und Strukturen zur Ausführung derselben Zwecke und/oder zum Erreichen derselben Vorteile der hier vorgestellten Ausführungsformen verwenden können. Fachleute auf dem Gebiet sollten auch erkennen, dass solche äquivalenten Konstruktionen nicht vom Wesen und Umfang der vorliegenden Offenbarung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abänderungen vornehmen können, ohne vom Wesen und Umfang der vorliegenden Offenbarung abzuweichen.

Claims (16)

  1. Package (100), umfassend: ein erstes leitendes Pad (136) mit mehreren Öffnungen (44), die durch das erste leitende Pad (136) hindurchgehen; eine Dielektrikumschicht (114), die das erste leitende Pad (136) umgibt, wobei die Dielektrikumschicht Abschnitte umfasst, welche die mehreren Öffnungen (44) füllen; eine erste Under-Bump Metallurgie (UBM) (130), umfassend einen ersten Durchkontaktierungsabschnitt (130B), der sich in die Dielektrikumschicht in Kontakt mit dem ersten leitenden Pad erstreckt; eine Lötregion (22) über und in Kontakt mit der ersten UBM (130); und eine integrierte passive Vorrichtung (20), wobei die Lötregion die erste UBM an die integrierte passive Vorrichtung bondet, und wobei sich das erste leitende Pad (136) seitlich über Ränder der ersten UBM (130) hinaus erstreckt.
  2. Package nach Anspruch 1, des Weiteren umfassend: mehrere Umverdrahtungen (112, 144), die unter dem ersten leitenden Pad (136) liegen; ein Einkapselungsmaterial (120), das unter den mehreren Umverdrahtungen (112, 144) liegt; eine Durchkontaktierung (122), die im Einkapselungsmaterial (120) eingekapselt ist; und ein Die-Bauelement (102), das in der Einkapselungsmaterial (120) eingekapselt ist.
  3. Package nach einem der vorangehenden Ansprüche, wobei die mehreren Öffnungen (44) zu einem Ring ausgerichtet sind, wobei das erste leitende Pad (136) einen Außenabschnitt außerhalb des Rings und einen Innenabschnitt innerhalb des Rings hat, und der erste Durchkontaktierungsabschnitt (130B) eine Bodenfläche hat, die mit einer Deckfläche des Innenabschnitts des ersten leitenden Pads in Kontakt steht.
  4. Package nach einem der vorangehenden Ansprüche, wobei die erste UBM (130) mehrere Durchkontaktierungsabschnitte (130B) umfasst, die mit dem ersten leitenden Pad (136) in Kontakt stehen, wobei der erste Durchkontaktierungsabschnitt einer der mehreren Durchkontaktierungsabschnitte ist.
  5. Package nach einem der vorangehenden Ansprüche, wobei sich die mehreren Öffnungen (44) von einer Deckfläche des ersten leitenden Pads (136) zu einer Bodenfläche des ersten leitenden Pads (136) erstrecken.
  6. Package nach einem der vorangehenden Ansprüche, des Weiteren umfassend ein zweites leitendes Pad (136), mit zusätzlichen mehreren Öffnungen (44), die durch das zweite leitende Pad hindurchgehen, und wobei sich die Dielektrikumschicht (114) in die zusätzlichen mehreren Öffnungen (44) erstreckt.
  7. Package nach Anspruch 6, wobei die erste UBM (130) ferner einen zweiten Durchkontaktierungsabschnitt (130B) umfasst, wobei das zweite leitende Pad (136) mit einer Bodenfläche des zweiten Durchkontaktierungsabschnitts in Kontakt steht.
  8. Package nach einem der vorangehenden Ansprüche, wobei die integrierte passive Vorrichtung (20) eine erste Anschlussklemme (24) und eine zweite Anschlussklemme (24) umfasst, wobei die erste UBM (130) an die erste Anschlussklemme (24) angeschlossen ist und das Package ferner eine zweite UBM (130) umfasst, die an die zweite Anschlussklemme (24) angeschlossen ist.
  9. Package nach einem der vorangehenden Ansprüche, wobei die integrierte passive Vorrichtung (20) einen Kondensator umfasst.
  10. Package (100), umfassend: ein Die-Bauelement (102), eine Durchkontaktierung (122); ein Einkapselungsmaterial (120), welches das Die-Bauelement und die Durchkontaktierung (122) darin einkapselt; mehrere Umverdrahtungen (112) über dem Einkapselungsmaterial (120) und elektrisch an das Die-Bauelement (102) und die Durchkontaktierung (122) gekoppelt, wobei die mehreren Umverdrahtungen (112) ein erstes Metall-Pad (136) und ein zweites Metall-Pad (136) umfassen, wobei das erste Metall-Pad (136) mehrere Durchgangsöffnungen (44) hat; eine integrierte passive Vorrichtung (20), umfassend eine erste Anschlussklemme (24) und eine zweite Anschlussklemme (24), wobei die erste Anschlussklemme (24) einen Abschnitt des ersten Metall-Pads (136) und des zweiten Metall-Pads (136) überlappt und elektrisch an diese gekoppelt ist; eine Polymerschicht (114), umfassend Abschnitte, die sich in die mehreren Durchgangsöffnungen (44) erstrecken; und eine Under-Bump Metallurgie (UBM) (130), umfassend einen ersten Durchkontaktierungsabschnitt (130B) und einen zweiten Durchkontaktierungsabschnitt (130B), die sich an gegenüberliegenden Enden der UBM befinden, wobei sich der erste Durchkontaktierungsabschnitt (130B) in die Polymerschicht (114) in Kontakt mit dem ersten Metall-Pad (136) erstreckt und der zweite Durchkontaktierungsabschnitt (130B) sich in die Polymerschicht (114) in Kontakt mit dem zweiten Metall-Pad (136) erstreckt, und wobei sich jedes von dem ersten Metall-Pad (136) und dem zweiten Metall-Pad (136) seitlich über Ränder der UBM (130) hinaus erstreckt.
  11. Package nach Anspruch 10, wobei die mehreren Durchgangsöffnungen (44) zu einem Ring ausgerichtet sind, wobei das erste Metall-Pad (136) einen Außenabschnitt außerhalb des Rings und einen Innenabschnitt innerhalb des Rings hat, und die UBM (130) eine Bodenfläche in Kontakt mit einer Deckfläche des Innenabschnitts des Rings hat.
  12. Package nach Anspruch 10 oder 11, des Weiteren umfassend eine Lötregion (22), die das erste Metall-Pad (136) überlappt und elektrisch an dieses gekoppelt ist.
  13. Package (100), umfassend: ein erstes leitendes Pad (136) mit mehreren Öffnungen (44), die durch das erste leitende Pad gehen; eine Dielektrikumschicht (114A), die das erste leitende Pad umgibt, wobei die Dielektrikumschicht Abschnitte umfasst, welche die mehreren Öffnungen füllen; eine Under-Bump Metallurgie (UBM) (130), umfassend: einen ersten Durchkontaktierungsabschnitt (130B), der sich in die Dielektrikumschicht in Kontakt mit dem ersten leitenden Pad erstreckt; und einen Pad-Abschnitt (130A), der höher als die Dielektrikumschicht (114A) ist, wobei der Pad-Abschnitt (130A) die mehreren Öffnungen überlappt und wobei sich das erste leitende Pad seitlich über Ränder des Pad-Abschnitts (130A) der UBM (130) hinaus erstreckt; eine Lötregion (22) über und in Kontakt mit der UBM; und eine integrierte passive Vorrichtung (20), wobei die Lötregion die UBM (130) an die integrierte passive Vorrichtung (20) bondet.
  14. Package nach Anspruch 13, des Weiteren umfassend: mehrere Umverdrahtungen (112, 144), die unter dem ersten leitenden Pad (136) liegen; ein Einkapselungsmaterial (120), das unter den mehreren Umverdrahtungen (112, 144) liegt; eine Durchkontaktierung (122), die im Einkapselungsmaterial (120) eingekapselt ist; und ein Die-Bauelement (102), das im Einkapselungsmaterial (120) eingekapselt ist.
  15. Package nach Anspruch 13 oder 14, des Weiteren umfassend ein zweites leitendes Pad (136) mit zusätzlichen mehreren Öffnungen (44), die durch das zweite leitende Pad hindurchgehen, wobei sich die Dielektrikumschicht (114A) in die zusätzlichen mehreren Öffnungen (44) erstreckt.
  16. Package nach Anspruch 15, wobei die UBM (130) des Weiteren einen zweiten Durchkontaktierungsabschnitt (130B) umfasst, wobei das zweite leitende Pad (136) eine Bodenfläche des zweiten Durchkontaktierungsabschnitts kontaktiert.
DE102016100279.8A 2015-12-28 2016-01-10 Öffnung im pad zum bonden einer integrierten passiven vorrichtung in ein info-package Active DE102016100279B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/979,954 US10165682B2 (en) 2015-12-28 2015-12-28 Opening in the pad for bonding integrated passive device in InFO package
US14/979,954 2015-12-28

Publications (2)

Publication Number Publication Date
DE102016100279A1 DE102016100279A1 (de) 2017-06-29
DE102016100279B4 true DE102016100279B4 (de) 2021-08-19

Family

ID=59010602

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102016100279.8A Active DE102016100279B4 (de) 2015-12-28 2016-01-10 Öffnung im pad zum bonden einer integrierten passiven vorrichtung in ein info-package

Country Status (5)

Country Link
US (4) US10165682B2 (de)
KR (1) KR101813787B1 (de)
CN (1) CN106952885B (de)
DE (1) DE102016100279B4 (de)
TW (1) TWI630693B (de)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10199318B2 (en) 2016-05-19 2019-02-05 Mediatek Inc. Semiconductor package assembly
KR102422460B1 (ko) * 2017-08-22 2022-07-19 삼성전자주식회사 반도체 소자
US10636757B2 (en) * 2017-08-29 2020-04-28 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit component package and method of fabricating the same
US10840227B2 (en) 2017-11-02 2020-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. Under-bump-metallization structure and redistribution layer design for integrated fan-out package with integrated passive device
DE102018123859B4 (de) 2017-11-02 2022-06-15 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtungen und Verfahren zur Bildung derselben
KR102099749B1 (ko) * 2018-01-19 2020-04-10 삼성전자주식회사 팬-아웃 반도체 패키지
KR20200103773A (ko) * 2018-02-20 2020-09-02 가부시키가이샤 무라타 세이사쿠쇼 반도체 장치 및 반도체 장치의 제조 방법
US10952327B2 (en) 2018-04-27 2021-03-16 Samsung Electronics Co., Ltd. Semiconductor module
KR102551034B1 (ko) * 2018-09-07 2023-07-05 삼성전자주식회사 반도체 패키지 및 그 제조방법
US10658348B2 (en) 2018-09-27 2020-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices having a plurality of first and second conductive strips
US10861841B2 (en) 2018-09-28 2020-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with multiple polarity groups
DE102019101999B4 (de) 2018-09-28 2021-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Halbleitervorrichtung mit mehreren polaritätsgruppen
EP3891793A4 (de) * 2018-12-06 2022-10-05 Analog Devices, Inc. Integrierte vorrichtungspackungen mit passiven vorrichtungsanordnungen
JP7491923B2 (ja) 2018-12-06 2024-05-28 アナログ ディヴァイスィズ インク シールドされた一体型デバイスパッケージ
JP7159059B2 (ja) * 2019-01-09 2022-10-24 新光電気工業株式会社 積層基板及び積層基板製造方法
US11600590B2 (en) * 2019-03-22 2023-03-07 Advanced Semiconductor Engineering, Inc. Semiconductor device and semiconductor package
TWI707408B (zh) * 2019-04-10 2020-10-11 力成科技股份有限公司 天線整合式封裝結構及其製造方法
US11348854B2 (en) * 2019-05-17 2022-05-31 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and method for manufacturing the same
KR20210077820A (ko) 2019-12-17 2021-06-28 삼성전자주식회사 반도체 패키지
KR20210105255A (ko) * 2020-02-18 2021-08-26 삼성전자주식회사 반도체 패키지, 및 이를 가지는 패키지 온 패키지
US11393746B2 (en) * 2020-03-19 2022-07-19 Taiwan Semiconductor Manufacturing Company, Ltd. Reinforcing package using reinforcing patches
KR20210126228A (ko) * 2020-04-10 2021-10-20 삼성전자주식회사 반도체 패키지
US11587894B2 (en) * 2020-07-09 2023-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Package and method of fabricating the same
US11664340B2 (en) 2020-07-13 2023-05-30 Analog Devices, Inc. Negative fillet for mounting an integrated device die to a carrier
US11646255B2 (en) 2021-03-18 2023-05-09 Taiwan Semiconductor Manufacturing Company Limited Chip package structure including a silicon substrate interposer and methods for forming the same
US11728305B2 (en) * 2021-05-11 2023-08-15 Sandisk Technologies Llc Capacitor structure including bonding pads as electrodes and methods of forming the same
US11855004B2 (en) 2021-06-17 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100140736A1 (en) 2008-12-10 2010-06-10 Stats Chippac, Ltd. Semiconductor Device and Method of Embedding Integrated Passive Devices into the Package Electrically Interconnected Using Conductive Pillars
US20120025394A1 (en) 2010-08-02 2012-02-02 Hiroshige Hirano Semiconductor device
US20140124949A1 (en) 2012-11-06 2014-05-08 Jong Sik Paek Semiconductor device and method of manufacturing semiconductor device
US20150348877A1 (en) 2014-05-28 2015-12-03 Taiwan Semiconductor Manufacturing Company, Ltd. Contact Pad for Semiconductor Device

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4247690B2 (ja) * 2006-06-15 2009-04-02 ソニー株式会社 電子部品及その製造方法
US8759964B2 (en) 2007-07-17 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level package structure and fabrication methods
JP2009245957A (ja) 2008-03-28 2009-10-22 Panasonic Corp 半導体装置及びその製造方法
JP5407667B2 (ja) 2008-11-05 2014-02-05 株式会社村田製作所 半導体装置
EP2557597A4 (de) 2010-04-07 2014-11-26 Shimadzu Corp Strahlungsdetektor und verfahren zu seiner herstellung
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US8361842B2 (en) 2010-07-30 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded wafer-level bonding approaches
US8884431B2 (en) 2011-09-09 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures for semiconductor devices
US9064879B2 (en) 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
US8647974B2 (en) 2011-03-25 2014-02-11 Ati Technologies Ulc Method of fabricating a semiconductor chip with supportive terminal pad
US8829676B2 (en) 2011-06-28 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for wafer level package
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
US8680647B2 (en) 2011-12-29 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with passive devices and methods of forming the same
US8703542B2 (en) 2012-05-18 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level packaging mechanisms
US9991190B2 (en) 2012-05-18 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging with interposer frame
US8809996B2 (en) 2012-06-29 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Package with passive devices and method of forming the same
US8952530B2 (en) * 2012-09-14 2015-02-10 Taiwan Semiconductor Manufacturing Company, Ltd. Post passivation interconnect structures and methods for forming the same
US8785299B2 (en) 2012-11-30 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Package with a fan-out structure and method of forming the same
US10433421B2 (en) * 2012-12-26 2019-10-01 Intel Corporation Reduced capacitance land pad
US8803306B1 (en) 2013-01-18 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out package structure and methods for forming the same
US9349665B2 (en) * 2013-01-18 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus of packaging of semiconductor devices
US8778738B1 (en) 2013-02-19 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices and packaging devices and methods
US9263511B2 (en) 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
US9048222B2 (en) 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
US8877554B2 (en) 2013-03-15 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices, methods of packaging semiconductor devices, and PoP devices
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
US8980691B2 (en) 2013-06-28 2015-03-17 Stats Chippac, Ltd. Semiconductor device and method of forming low profile 3D fan-out package
US9224709B2 (en) 2014-02-13 2015-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including an embedded surface mount device and method of forming the same
US9123626B1 (en) * 2014-02-27 2015-09-01 Texas Instruments Incorporated Integrated passive flip chip package
US9871013B2 (en) * 2014-12-29 2018-01-16 Taiwan Semiconductor Manufacturing Company, Ltd. Contact area design for solder bonding
US9793231B2 (en) * 2015-06-30 2017-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Under bump metallurgy (UBM) and methods of forming same
DE102017127920A1 (de) * 2017-01-26 2018-07-26 Taiwan Semiconductor Manufacturing Company, Ltd. Erhöhte Durchkontaktierung für Anschlüsse auf unterschiedlichen Ebenen
US10461023B2 (en) * 2017-10-30 2019-10-29 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor packages and methods of forming the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100140736A1 (en) 2008-12-10 2010-06-10 Stats Chippac, Ltd. Semiconductor Device and Method of Embedding Integrated Passive Devices into the Package Electrically Interconnected Using Conductive Pillars
US20120025394A1 (en) 2010-08-02 2012-02-02 Hiroshige Hirano Semiconductor device
US20140124949A1 (en) 2012-11-06 2014-05-08 Jong Sik Paek Semiconductor device and method of manufacturing semiconductor device
US20150348877A1 (en) 2014-05-28 2015-12-03 Taiwan Semiconductor Manufacturing Company, Ltd. Contact Pad for Semiconductor Device

Also Published As

Publication number Publication date
US11612057B2 (en) 2023-03-21
TWI630693B (zh) 2018-07-21
US10165682B2 (en) 2018-12-25
KR20170077757A (ko) 2017-07-06
KR101813787B1 (ko) 2017-12-29
US20210185810A1 (en) 2021-06-17
US20220361332A1 (en) 2022-11-10
TW201724427A (zh) 2017-07-01
US20170188458A1 (en) 2017-06-29
CN106952885B (zh) 2019-08-09
US11470720B2 (en) 2022-10-11
DE102016100279A1 (de) 2017-06-29
CN106952885A (zh) 2017-07-14
US20190098756A1 (en) 2019-03-28
US10939551B2 (en) 2021-03-02

Similar Documents

Publication Publication Date Title
DE102016100279B4 (de) Öffnung im pad zum bonden einer integrierten passiven vorrichtung in ein info-package
DE102014112860B4 (de) Ringstrukturen in Vorrichtungs-Die und Verfahren
DE102016100378B4 (de) Verringerung einer rissbildung durch einstellen einer öffnungsgrösse in pop-packages
DE102013103015B4 (de) Gitter-Gehäuse auf Wafer-Ebene vom Fan-Out-Typ und Verfahren zum Herstellen eines Gitter-Gehäuses auf Wafer-Ebene vom Fan-Out-Typ
DE102011013225B4 (de) Weiterentwickeltes Wafer-Level-Packaging (WLP) für verbesserte Temperaturwechsel,- Fallversuchs- und Hochstromanwendung
DE102011056315B4 (de) Halbleiterbauelement und Verfahren zu dessen Herstellung
DE102013101192B4 (de) Halbleitergehäuse
DE102015104450B4 (de) Packages mit Fähigkeit zum Verhindern von Rissen in Metallleitungen
DE102018100045A1 (de) Zwischenverbindungs-chips
DE102017117815A1 (de) Halbleitergehäuse und herstellungsverfahren
DE102016101287B4 (de) Halbleitervorrichtungsstruktur und verfahren zu deren bildung
DE102014113698A1 (de) Kontaktstelle für Halbleitervorrichtung
DE102013103465B4 (de) Anschlussstruktur mit reduzierter Spannung für integrierte Schaltungen
DE102019121201A1 (de) Integrierte fan-out-packages und verfahren zum bilden derselben
DE102015104710A1 (de) Lösung zum Verringern schlechten Kontakts in Info-Gehäusen
DE102014019379A1 (de) Verpackungsverfahren für eine Halbleitervorrichtung, verpackte Halbleitervorrichtungen, und Designverfahren solcher
DE102013100645A1 (de) Halbleiterbauteile, Verfahren zur Herstellung dieser sowie gepackte Halbleiterbauteile
DE102018110866A1 (de) Ausrichtungsmarke mit Gitterstrukturen und Verfahren zum Ausbilden von dieser
DE102018111574A1 (de) Ausrichten von kontaktierhügeln in einem fan-out-häusungsprozes
DE102005020972A1 (de) Halbleiterpackung mit leitfähigen Bondhügeln und zugehöriges Herstellungsverfahren
DE102017210654B4 (de) Elektronische Vorrichtung, die ein einen Hohlraum umfassendes Umverdrahtungsschicht-Pad umfasst
DE102016100523B4 (de) Multi-Stack-Package-on-Package-Strukturen
DE102020124229A1 (de) Halbleitervorrichtung und verfahren
DE102019129840B4 (de) Halbleiter-bauelement und verfahren zu dessen herstellung
DE102017215797A1 (de) Verfahren zur Herstellung von gehäusten Halbleitervorrichtungen

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0023488000

Ipc: H01L0023500000

R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final