KR102422460B1 - 반도체 소자 - Google Patents

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    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
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    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
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    • H01L2224/13001—Core members of the bump connector
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/13147—Copper [Cu] as principal constituent
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Abstract

반도체 소자는, 기판 상에 구비되는 보호막이 구비된다. 상기 보호막 상에 구비되고 평탄한 상부면을 갖는 재배선 패턴이 구비된다. 상기 재배선 패턴 상부면과 직접 접촉하고 평탄한 상부면을 갖는 패드 패턴이 구비된다. 상기 재배선 패턴 및 보호막 상에 상기 패드 패턴의 상부면보다 낮은 높이를 갖는 폴리머 절연막이 구비된다. 상기 반도체 소자는 높은 신뢰성을 가질 수 있다.

Description

반도체 소자 {A SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자에 관한 것이다. 보다 상세하게, 본 발명은 도전성 범프와 접촉되는 패드 패턴을 포함하는 반도체 소자에 관한 것이다.
고집적 및 고기능의 반도체 소자가 요구됨에 따라 상, 하부 칩들을 조립 및 패키징 하는 기술이 제안되고 있다.
본 발명의 과제는 높은 신뢰성을 갖는 반도체 소자를 제공하는 것이다.
상기한 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 기판 상에 구비되는 보호막이 구비된다. 상기 보호막 상에 구비되고 평탄한 상부면을 갖는 재배선 패턴이 구비된다. 상기 재배선 패턴 상부면과 직접 접촉하고 평탄한 상부면을 갖는 패드 패턴이 구비된다. 상기 재배선 패턴 및 보호막 상에 상기 패드 패턴의 상부면보다 낮은 높이를 갖는 폴리머 절연막이 구비된다.
상기한 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 기판을 관통하는 관통 실리콘 비아 구조물이 구비된다. 상기 기판의 후면 상에 관통 실리콘 비아 구조물과 전기적으로 연결되는 재배선 패턴이 구비된다. 상기 재배선 패턴 상부면과 직접 접촉하고 평탄한 상부면을 갖는 패드 패턴이 구비된다. 상기 재배선 패턴의 상부면 및 상기 패드 패턴의 하부 측벽을 덮는 폴리머 절연막이 구비된다. 상기 패드 패턴 상부면과 대향하게 배치되고, 상부 칩에 형성된 상부 패드 패턴이 구비된다. 상기 패드 패턴과 상기 상부 패드 패턴 사이에 개재되어 상기 패드 패턴과 상부 칩을 전기적으로 연결하는 도전성 범프가 구비된다. 상기 폴리머 절연막 및 상기 상부 칩 사이를 채우고, 상기 폴리머 절연막과 상기 상부 칩을 서로 접합시키는 비전도성막을 포함할 수 있다.
상기한 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법으로, 기판을 관통하여 관통 실리콘 비아 구조물을 형성한다. 상기 기판의 후면 상에 관통 실리콘 비아 구조물과 전기적으로 연결되는 재배선 패턴을 형성한다. 상기 재배선 패턴 상부면과 직접 접촉하고 평탄한 상부면을 갖는 패드 패턴을 형성한다. 상기 재배선 패턴의 상부면 및 상기 패드 패턴의 하부 측벽을 덮는 폴리머 절연막을 형성한다. 상기 폴리머 절연막 및 패드 패턴 상에 비전도성막을 형성한다. 그리고, 상부 칩의 상부 패드 패턴 상의 도전성 범프를 상기 패드 패턴 상에 접촉한 후 가압하여, 상기 상부 패드 패턴과 패드 패턴을 상기 도전성 범프를 통해 전기적으로 연결할 수 있다.
예시적인 실시예들에 따르면, 상기 패드 패턴과 상기 도전성 범프의 계면 부위에 비도전막이 개재되지 않기 때문에, 상기 반도체 소자는 높은 신뢰성을 가질 수 있다.
도 1a는 예시적인 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 1b는 예시적인 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 2 내지 17은 예시적인 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1a는 예시적인 실시예에 따른 반도체 소자를 나타내는 단면도이다. 도 1b는 다른 예시적인 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 1b는 베리어 패턴 및 시드막 패턴의 형상을 제외하고는 도 1a에 도시된 반도체 소자와 실질적으로 동일하다.
도 1a를 참조하면, 반도체 소자는 기판(100) 내에 형성된 관통 실리콘 비아 구조물(114a), 상기 기판(100)의 후면(BS) 상에 상기 관통 실리콘 비아 구조물(114a)과 전기적으로 연결되는 재배선 패턴(140, re-distribution pattern), 상기 재배선 패턴(140) 상에 구비되는 패드 패턴(144), 상기 재배선 패턴(140) 및 패드 패턴(144) 하부 측벽을 덮는 폴리머 절연막(148)을 포함할 수 있다. 상기 패드 패턴(144)의 상부면과 상부 측벽과 접촉하는 도전성 범프(204)를 포함할 수 있다. 상기 도전성 범프(204)는 상부 칩(200)에 형성되는 상부 패드 패턴(202)과 상기 패드 패턴(144) 사이에 개재되어, 상기 상부 패드 패턴(202)과 상기 패드 패턴(144)을 전기적으로 연결할 수 있다.
상기 기판(100)은 실리콘을 포함할 수 있다. 예를들어, 상기 기판(100)은 단결정 실리콘 기판, SiC층 또는 SiGe 층을 포함하는 실리콘 벌크 기판 또는 절연층을 포함하는 SOI (silicon on insulator) 기판을 포함할 수 있다.
상기 기판(100)은 전면(FS) 및 후면(BS)을 포함하며, 이하의 설명에서 상기 기판(100)의 후면(BS)이 상부에 위치하는 것으로 설명한다.
상기 기판(100)의 전면(FS) 상에는 단위 소자들(102)이 구비될 수 있다. 상기 단위 소자들(102)은 예를들어, MOS 트랜지스터들을 포함할 수 있다. 상기 관통 실리콘 비아 구조물(114a)은 상기 기판(100)의 전면(FS)으로부터 후면(BS)까지 관통하여 연장될 수 있다. 또한, 상기 관통 실리콘 비아 구조물(114a)은 상기 기판(100)의 전면(FS) 및 후면(BS)으로부터 각각 돌출될 수 있다.
상기 관통 실리콘 비아 구조물(114a)은 관통 비아 라이너(108a), 관통 비아 베리어 패턴(110a) 및 관통 비아 콘택(112)을 포함할 수 있다. 상기 관통 비아 콘택(112)은 필러 형상을 가질 수 있다. 상기 관통 비아 콘택(112)의 측벽을 둘러싸도록 상기 관통 비아 베리어 패턴(110a) 및 관통 비아 라이너(108a)가 차례로 구비될 수 있다.
상기 관통 비아 라이너(108a)는 절연 물질을 포함할 수 있다. 예를들어, 상기 관통 비아 라이너(108a)는 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다. 상기 관통 비아 베리어 패턴(110a)은 티타늄(Ti), 티타늄 질화물(TiN), 티타늄 텅스텐(TiW), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐(W), 텅스텐 질화물(WN) 등을 포함할 수 있다. 상기 관통 비아 콘택(112)은 구리(Cu), 루데늄(Ru), 니켈(Ni), 금(Au), 텅스텐(W)을 포함할 수 있다.
상기 기판(100)의 전면(FS) 상에는 상기 단위 소자들(102)을 덮는 제1 하부 층간 절연막(104)이 구비될 수 있다. 상기 제1 하부 층간 절연막(104)은 실리콘 산화물을 포함할 수 있다.
상기 제1 하부 층간 절연막(104) 및 관통 실리콘 비아 구조물(114a) 상에 내부 배선들(116, 118)이 구비될 수 있다. 상기 제1 하부 층간 절연막 상(104)에 상기 내부 배선들(116, 118)을 덮는 제2 하부 층간 절연막(120)이 구비될 수 있다. 예시적인 실시예에서, 상기 내부 배선들(116, 118)은 복수의 내부 비아 콘택(116) 및 복수의 내부 비아 도전 라인(118)을 포함할 수 있다. 상기 제2 하부 층간 절연막을 덮는 하부 보호막(122)이 구비될 수 있다. 상기 하부 보호막(122)은 실리콘 질화물을 포함할 수 있다.
상기 기판(100)의 후면(BS) 상에는 제1 보호막(132)이 구비된다. 상기 제1 보호막(132)의 상부면 및 상기 관통 실리콘 비아 구조물(114a)의 상부면은 실질적으로 동일한 평면 상에 위치할 수 있다. 상기 제1 보호막(132)은 실리콘 산화물, 실리콘 질화물 또는 폴리이미드(polyimide)와 같은 절연성 폴리머를 포함할 수 있다.
상기 관통 실리콘 비아 구조물(114a) 및 제1 보호막(132) 상에는 베리어 패턴(134a) 및 시드막 패턴(136a)이 구비될 수 있다.
상기 재배선 패턴(140)은 상기 베리어 패턴(134a) 및 시드막 패턴(136a) 상에 구비될 수 있다. 예시적인 실시예에서, 상기 재배선 패턴(140)은 15㎛ 이내의 두께를 가질 수 있으며, 예를들어 1㎛ 내지 15㎛의 두께를 가질 수 있다. 상기 재배선 패턴(140)의 상부면 및 하부면은 실질적으로 평탄할 수 있다.
상기 재배선 패턴(140)은 금속을 포함할 수 있다. 예시적인 실시예에서, 상기 재배선 패턴(140)은 구리(Cu), 루데늄(Ru), 니켈(Ni), 금(Au), 텅스텐(W)을 포함할 수 있다.
예시적인 실시예에서, 도 1a에 도시된 것과 같이, 상기 시드막 패턴(136a) 및 베리어 패턴(134a) 측벽들과 상기 재배선 패턴(140)의 측벽은 수직 방향으로 나란할 수 있다.
일부 실시예에서, 도 1b에 도시된 것과 같이, 상기 시드막 패턴(136a) 및 베리어 패턴(134a) 측벽들과 상기 재배선 패턴(140)의 측벽은 수직 방향으로 나란하지 않을 수 있다. 즉, 상기 시드막 패턴(136a), 베리어 패턴(134a)은 언더컷된 부위(137)를 포함할 수 있다.
상기 패드 패턴(144)은 상기 재배선 패턴(140) 상에 구비될 수 있다. 상기 패드 패턴(144)은 실질적으로 평탄한 상부면 및 하부면을 가질 수 있다. 예시적인 실시예에서, 상기 패드 패턴(144)은 1 내지 10㎛의 두께를 갖고, 상기 패드 패턴(144) 상부면에서의 영역별 최대 두께 차이, 즉 상부면 단차는 0.1㎛보다 작을 수 있다.
상기 패드 패턴(144)의 저면 전체는 상기 재배선 패턴(140)과 직접 접촉될 수 있다. 즉, 상기 패드 패턴(144) 및 재배선 패턴(140) 사이에는 베리어막 및 시드막이 구비되지 않을 수 있다.
상기 패드 패턴(144)은 금속을 포함할 수 있다. 예시적인 실시예에서, 상기 패드 패턴(144)은 구리(Cu), 루데늄(Ru), 니켈(Ni), 금(Au) 또는 텅스텐(W) 등을 포함할 수 있다. 상기 패드 패턴(144)의 상부면은 실질적으로 평탄할 수 있다. 상기 패드 패턴(144)의 측벽은 절곡된 부위 없이 소정 경사를 가질 수 있다. 예시적인 실시예에서, 상기 패드 패턴(144)의 측벽은 수직 경사를 가질 수 있다.
상기 폴리머 절연막(148)은 상기 재배선 패턴(140)의 상부면, 패드 패턴(144) 하부 측벽 및 상기 제1 보호막(132)의 상부면을 덮을 수 있다. 한편, 상기 패드 패턴(144)의 상부 측벽 및 상부면은 상기 폴리머 절연막(148)에 의해 노출될 수 있다. 상기 폴리머 절연막(148)의 상부면은 상기 패드 패턴(144)의 상부면보다 낮게 위치할 수 있다. 상기 폴리머 절연막(148)은 상기 재배선 패턴 및 패드 패턴 하부 측벽을 보호하는 보호막(passivation layer)일 수 있다.
상기 폴리머 절연막(148)은 열경화성 감광성막을 큐어링하여 형성되는 물질일 수 있다. 상기 폴리머 절연막(148)은 예를들어, 경화된 폴리이미드, 폴리 벤조옥사졸(polybenzoxazole, PBO)등을 포함할 수 있다.
상기 기판(100)에 형성되는 관통 실리콘 비아 구조물(114a), 재배선 패턴(140), 패드 패턴(144) 및 폴리머 절연막(148)은 하부 칩을 구성할 수 있다.
상기 하부 칩과 접합되는 상부 칩(220)이 구비될 수 있다. 상기 상부 칩(220)에는 상부 패드 패턴(202)이 포함될 수 있다.
상기 도전성 범프(204)는 상부 칩(200)의 상부 패드 패턴(202)과 상기 하부 칩의 상기 패드 패턴(144) 사이에 개재될 수 있다. 따라서, 상기 상부 패드 패턴(202)의 하부면과 상기 패드 패턴(144)의 상부면은 서로 대향할 수 있다. 상기 패드 패턴(144), 도전성 범프(204) 및 상부 패드 패턴(202)은 적층된 구조를 가질 수 있다.
예시적인 실시예에서, 상기 도전성 범프(204)는 상기 패드 패턴(144)의 상부면 및 패드 패턴(144)의 상부 측벽을 덮을 수 있다. 예시적인 실시예에서, 상기 도전성 범프(204)는 상기 상부 패드 패턴(202)의 일부 측벽 및 저면을 덮을 수 있다. 상기 도전성 범프(204)는 솔더볼을 포함할 수 있다. 상기 도전성 범프(204)에 의해, 상기 상부 패드 패턴(202)과 상기 패드 패턴(144)을 전기적으로 연결될 수 있다.
상기 상부 칩(200) 및 하부 칩의 사이에는 비전도성막(150, Non-conductive film, NFC)이 채워질 수 있다. 상기 비전도성막(150)은 상기 패드 패턴(144), 도전성 범프(204) 및 상부 패드 패턴(202)의 적층 구조의 양 측에 형성될 수 있다.
예시적인 실시예에서, 상기 비전도성막(150)은 상기 폴리머 절연막(148) 상에 구비될 수 있다. 상기 비전도성막(150)은 상기 도전성 범프(204)와 패드 패턴(144)의 계면에는 구비되지 않을 수 있다. 즉, 상기 패드 패턴(144)의 상부면 상에는 상기 비전도성막(150)이 형성되거나 잔류하지 않을 수 있다.
이와같이, 상기 도전성 범프(204)와 상기 패드 패턴(144)의 계면에 잔류하는 비전도성막(150)에 의한 불량이 감소될 수 있다. 따라서, 상기 반도체 소자는 높은 신뢰성을 가질 수 있다.
도 2 내지 17은 예시적인 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 기판(100)의 전면(FS) 상에 단위 소자(102)를 형성한다. 상기 기판(100)의 전면(FS) 및 상기 단위 소자(102)를 덮는 제1 하부 층간 절연막(104)을 형성한다. 상기 제1 하부 층간 절연막(104)을 관통하여 상기 기판(100) 내부까지 연장되는 예비 관통 비아 구조물(114)을 형성한다.
예시적인 실시예에서, 상기 단위 소자(102)는 MOS 트랜지스터를 포함할 수 있다. 상기 제1 하부 층간 절연막(104)은 실리콘 산화물을 포함할 수 있다.
이하에서, 상기 예비 관통 비아 구조물(114)을 형성하는 공정을 상세히 설명한다.
상기 제1 하부 층간 절연막(104) 상부면을 덮는 마스크층(도시안됨)을 형성할 수 있다. 상기 마스크층은 실리콘 질화물을 포함할 수 있다. 상기 마스크층 상에 관통 실리콘 비아홀을 형성하기 위한 식각 마스크 패턴(도시안됨)을 형성할 수 있다. 상기 식각 마스크 패턴을 이용하여 상기 마스크층, 제1 하부 층간 절연막(104) 및 기판(100)의 일부분을 식각하여 관통 실리콘 비아홀을 형성할 수 있다.
상기 관통 실리콘 비아홀의 저면은 기판(100)의 내부에 위치할 수 있다. 이 후, 상기 식각 마스크 패턴 및 마스크층을 제거할 수 있다.
상기 제1 하부 층간 절연막(104) 및 상기 관통 실리콘 비아홀의 내부 표면을 따라 컨포멀하게 절연 라이너막을 형성한다. 상기 절연 라이너막 상에 관통 비아 베리어막 및 관통 비아 시드막을 컨포멀하게 형성한다.
상기 절연 라이너막은 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다. 상기 관통 비아 베리어막은 티타늄(Ti), 티타늄 질화물(TiN), 티타늄 텅스텐(TiW), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐(W), 텅스텐 질화물(WN) 등을 포함할 수 있다. 상기 관통 비아 시드막은 예를들어, 구리(Cu), 루데늄(Ru), 니켈(Ni), 금(Au), 텅스텐(W)을 포함할 수 있다.
상기 관통 비아 시드막 상에 상기 관통 실리콘 비아홀의 내부를 채우는 도전막을 형성할 수 있다. 상기 도전막은 구리(Cu), 루데늄(Ru), 니켈(Ni), 금(Au), 텅스텐(W)을 포함할 수 있다. 예시적인 실시예에서, 상기 도전막은 상기 관통 비아 시드막을 시드로 사용하는 전기 도금 공정을 통하여 형성할 수 있다. 예를들어, 상기 관통 비아 시드막 및 상기 도전막은 구리를 포함할 수 있다. 상기 구리는 구리 시드막을 사용하는 전기 도금 공정을 통하여 형성할 수 있다.
예시적인 실시예에서, 상기 관통 비아 시드막은 상기 도전막과 실질적으로 동일한 물질로 형성될 수 있으므로, 이 후에는 이들을 병합하여 하나의 도전막으로 설명한다.
이 후, 상기 제1 하부 층간 절연막(104)의 상부면이 노출되도록 상기 도전막, 관통 비아 베리어막 및 관통 비아 라이너막을 평탄화한다. 따라서, 예비 관통 비아 라이너(108), 예비 관통 비아 베리어 패턴(110), 관통 비아 콘택(112)을 포함하는 예비 관통 비아 구조물(114)을 형성한다. 상기 평탄화 공정은 화학 기계적 연마 공정(CMP)을 포함할 수 있다.
일부 실시예에서, 상기 도전막을 화학 기계적 연마 공정을 통해 평탄화 한 후, 상기 제1 하부 층간 절연막(104)에 형성되는 관통 비아 베리어막 및 관통 비아 라이너막은 습식 식각 공정을 통해 제거할 수도 있다.
도 3을 참조하면, 상기 제1 하부 층간 절연막(104) 및 예비 관통 비아 구조물(114) 상에 내부 배선들(116, 118)을 형성한다. 상기 제1 하부 층간 절연막(104) 상에 상기 내부 배선들(116, 118)을 덮는 제2 하부 층간 절연막(120)을 형성한다.
예시적인 실시예에서, 상기 내부 배선들(116, 118)은 복수의 내부 비아 콘택(116) 및 복수의 도전 라인(118)을 포함할 수 있다. 상기 내부 배선들(117, 118)의 적어도 일부는 상기 예비 관통 비아 구조물(114)과 전기적으로 연결될 수 있다. 상기 내부 배선들(116, 118)은 도핑된 실리콘, 금속, 금속 실리사이드, 금속 합금, 금속 화합물 같은 도전 물질을 포함할 수 있다.
상기 제2 하부 층간 절연막(120)은 실리콘 산화물을 포함할 수 있다. 상기 제2 하부 층간 절연막(120)은 한층 또는 복수의 층으로 형성할 수 있다.
상기 제2 하부 층간 절연막 상에 하부 보호막(122)을 형성할 수 있다. 상기 하부 보호막(122)은 실리콘 질화물을 포함할 수 있다.
도 4 내지 도 14는 기판(100)의 후면(BS)이 위로 가도록 기판(100)을 뒤집어 도시하였다.
도 4를 참조하면, 상기 기판(100)의 두께가 감소되도록 후면(BS)을 제거하여 상기 예비 관통 비아 구조물(114)의 표면을 노출시킬 수 있다.
예시적인 실시예에서, 상기 예비 관통 비아 구조물(114)의 일부분은 상기 기판(100) 후면(BS)으로부터 돌출될 수 있다. 즉, 상기 예비 관통 비아 구조물(114)의 상부면 및 측면의 일부가 노출될 수 있다.
예시적인 실시예에서, 상기 기판(100)의 후면(BS)을 제거하는 것은 그라인딩 공정(grinding process) 및/또는 에치-백 공정(etch-back process) 등을 포함할 수 있다.
도 5를 참조하면, 상기 기판(100)의 후면(BS) 상에 상기 예비 관통 비아 구조물(114)을 덮는 제1 보호막(132)을 형성한다. 상기 제1 보호막(132)은 단층 또는 다층으로 형성할 수 있다. 상기 제1 보호막(132)은 실리콘 산화물, 실리콘 질화물 또는 폴리이미드와 같은 절연성 폴리머를 포함할 수 있다.
상기 예비 관통 비아 구조물(114)에 포함되는 관통 비아 콘택(112)의 표면이 노출되도록 상기 제1 보호막(132) 및 예비 관통 비아 구조물(114)의 일부를 평탄화 공정을 통해 제거한다.
상기 평탄화 공정은 화학 기계적 연마 공정을 포함할 수 있다. 즉, 상기 평탄화 공정에서, 상기 예비 관통 비아 구조물(114)의 상부면에 형성된 예비 관통 비아 라이너(108) 및 예비 관통 비아 베리어 패턴(110)이 제거될 수 있다. 따라서, 상기 관통 비아 콘택(112)의 상부면이 노출되는 관통 실리콘 비아 구조물(114a)이 형성될 수 있다. 상기 관통 실리콘 비아 구조물(114a)은 제1 하부 층간 절연막(104), 기판(100) 및 제1 보호막(132)을 관통하는 관통 비아 콘택(112) 및 상기 관통 비아 콘택(112)의 측벽을 둘러싸는 관통 비아 라이너(108a) 및 관통 비아 베리어 패턴(110a)을 포함할 수 있다.
상기 관통 실리콘 비아 구조물(114a)의 상부면 및 제1 보호막(132)의 상부면은 서로 평탄하고, 실질적으로 동일한 평면에 위치할 수 있다.
도 6을 참조하면, 상기 관통 실리콘 비아 구조물(114a) 및 제1 보호막(132) 상에 베리어막(134) 및 시드막(136)을 순차적으로 형성한다. 상기 시드막(136) 상에 재배선 패턴을 형성하기 위한 제1 마스크 패턴(138)을 형성한다.
예시적인 실시예에서, 상기 베리어막(134)은 티타늄(Ti), 티타늄 질화물(TiN), 티타늄 텅스텐(TiW), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 또는 텅스텐 질화물(WN) 등을 포함할 수 있다. 상기 베리어막(134)은 단층 또는 다층으로 형성될 수 있다. 예시적인 실시예에서, 상기 시드막(136)은 구리(Cu), 루데늄(Ru), 니켈(Ni), 금(Au) 또는 텅스텐(W) 등을 포함할 수 있다.
상기 베리어막(134)은 물리기상 증착 공정(PVD, physical vapor deposition process) 또는 금속 유기 화학 증착 공정(MOCVD, metal organic chemical vapor deposition process)을 수행하여 형성할 수 있다. 상기 시드막(136)은 물리기상 증착 공정을 통해 형성할 수 있다.
상기 제1 마스크 패턴(138)은 상기 재배선 패턴 부위를 노출하는 제1 개구부(139)를 포함할 수 있다. 상기 제1 개구부(139)의 저면은 상기 관통 비아 콘택(112)의 상부면과 대향할 수 있다. 상기 제1 마스크 패턴(138)은 포토레지스트 패턴을 포함할 수 있다. 예를들어, 상기 제1 마스크 패턴(138)은 포토레지스트막을 스핀 코팅하고, 노광 및 현상 공정에 의해 상기 포토레지스트막을 패터닝하여 형성할 수 있다.
도 7을 참조하면, 상기 제1 개구부(139)의 내부에 재배선 패턴(140)을 형성한다. 상기 재배선 패턴(140)은 금속을 포함할 수 있다. 예시적인 실시예에서, 상기 재배선 패턴은 구리(Cu), 루데늄(Ru), 니켈(Ni), 금(Au) 또는 텅스텐(W) 등을 포함할 수 있다. 상기 재배선 패턴(140)은 상, 하부 칩들 간의 전기적 신호를 서로 전달하는 도전성 범프를 원하는 위치에 형성하기 위하여 제공될 수 있다.
예시적인 실시예에서, 상기 재배선 패턴(140)은 상기 시드막을 시드로 사용하는 전기 도금 공정을 통하여 형성할 수 있다. 예를들어, 상기 시드막 및 재배선 패턴(140)은 구리를 포함할 수 있다.
예시적인 실시예에서, 상기 재배선 패턴(140)은 15㎛ 이내의 두께로 형성할 수 있으며, 예를들어 1㎛ 내지 15㎛의 두께로 형성할 수 있다. 상기 재배선 패턴(140)이 저저항을 갖는 물질로 두껍게 형성됨으로써, 저항이 감소될 수 있다.
이 후, 상기 제1 마스크 패턴(138)을 제거한다. 상기 공정을 수행하고 난 후에도, 상기 관통 비아 콘택(112) 및 제1 보호막(132) 상에 베리어막(134) 및 시드막(136)이 남아있을 수 있다.
상기 제1 개구부(139)의 저면은 실질적으로 평탄할 수 있다. 그러므로, 상기 재배선 패턴(140)의 저면 및 상부면은 실질적으로 평탄할 수 있다.
도 8을 참조하면, 상기 재배선 패턴(140) 및 시드막(136) 상에 패드 패턴 형성하기 위한 제2 마스크 패턴(142)을 형성한다.
상기 제2 마스크 패턴(142)은 상기 패드 패턴 형성 부위를 노출하는 제2 개구부(143)를 포함할 수 있다. 상기 제2 개구부(143)에는 상기 재배선 패턴(140)의 상부면의 일부가 노출될 수 있다. 상기 제2 마스크 패턴(142)은 상기 재배선 패턴(140)의 상부면 나머지 일부 및 상기 시드막(136)의 상부면을 덮을 수 있다. 상기 제2 마스크 패턴(142)은 포토레지스트 패턴을 포함할 수 있다.
도 9를 참조하면, 상기 제2 개구부(143) 내부에 패드 패턴(144)을 형성한다. 상기 패드 패턴(144)은 금속을 포함할 수 있다. 예시적인 실시예에서, 상기 패드 패턴(144)은 구리(Cu), 루데늄(Ru), 니켈(Ni), 금(Au) 또는 텅스텐(W) 등을 포함할 수 있다. 예시적인 실시예에서, 상기 패드 패턴(144)은 상기 시드막을 시드로 사용하는 전기 도금 공정을 통하여 형성할 수 있다. 예를들어, 상기 시드막 및 패드 패턴(144)은 구리를 포함할 수 있다.
즉, 상기 재배선 패턴(140) 및 패드 패턴(144)을 형성하기 위한 각각의 전기 도금 공정에서 상기 시드막을 동일하게 사용할 수 있다. 그러므로, 상기 패드 패턴(144)을 형성하기 위한 별도의 추가적인 베리어막 형성 및 시드막 형성 공정이 수행되지 않는다. 따라서, 상기 패드 패턴(144)은 간단한 공정을 통해 형성될 수 있다.
상기 재배선 패턴(140)의 상부면이 평탄하므로, 상기 재배선 패턴(140) 상에 형성되는 패드 패턴(144)의 저면 및 상부면은 실질적으로 평탄할 수 있다. 예시적인 실시예에서, 상기 패드 패턴(144)은 1 내지 10㎛의 두께를 갖고, 상기 패드 패턴(144) 상부면에서의 영역별 최대 두께 차이는 0.1㎛보다 작을 수 있다.
상기 패드 패턴(144)의 저면 전체는 상기 재배선 패턴(140)과 직접 접촉될 수 있다. 상기 재배선 패턴(140) 및 패드 패턴(144) 사이 계면에는 예를들어, 베리어막 형성 및 시드막이 형성되지 않을 수 있다. 또한, 상기 패드 패턴(144)의 저면은 후속 공정에서 형성되는 폴리머 절연막과 접촉되지 않을 수 있다.
도 10 및 도 11을 참조하면, 상기 제2 마스크 패턴(142)을 제거한다. 이 후, 상기 재배선 패턴(140)의 양 측으로 노출되는 시드막(136) 및 그 하부의 베리어 금속막(134)을 차례로 제거한다. 따라서, 상기 재배선 패턴(140) 아래에 시드막 패턴(136a) 및 베리어 패턴(134a)을 형성할 수 있다.
예시적인 실시예에서, 상기 제2 마스크 패턴(142)은 에싱 공정을 통해 제거할 수 있다. 상기 시드막(136) 및 베리어막(134)은 습식 식각 공정을 통해 제거할 수 있다.
예시적인 실시예에서, 도 10에 도시된 것과 같이, 상기 재배선 패턴(140)의 양 측으로 노출되는 상기 시드막(136) 및 베리어막(134)을 선택적으로 제거할 수 있다. 따라서, 상기 시드막 패턴(136a) 및 베리어 패턴(134a)의 측벽들과 상기 재배선 패턴(140)의 측벽은 수직 방향으로 나란하게 위치할 수 있다.
예시적인 실시예에서, 도 11에 도시된 것과 같이, 상기 재배선 패턴(140)의 양 측으로 노출되는 상기 시드막(136) 및 베리어막(134)을 제거하는 공정에서, 상기 재배선 패턴(140)의 저면의 가장자리 부위와 접하는 시드막(136) 및 베리어막(134)도 일부 식각될 수 있다. 따라서, 상기 시드막 패턴(136a) 및 베리어 패턴(134a) 측벽들과 상기 재배선 패턴(140)의 측벽은 수직 방향으로 나란하지 않을 수 있다. 즉, 상기 시드막 패턴(136a), 베리어 패턴(134a)은 언더컷된 부위(137)를 포함할 수 있다. 이 경우, 이 후에 설명하는 공정들을 동일하게 수행하면, 도 1b에 도시된 반도체 소자가 제조될 수 있다.
도 12를 참조하면, 상기 재배선 패턴(140), 패드 패턴(144) 및 제1 보호막(132)을 충분하게 덮도록 열경화성 감광성막(146)을 형성한다. 상기 열경화성 감광성막(146)은 스핀 코팅 공정을 통해 형성할 수 있다.
상기 열경화성 감광성막(146)은 노광에 의해 막의 용해도가 달라지고, 열에 의해 경화될 수 있는 물질을 포함할 수 있다. 상기 열경화성 감광성막(146)은 광을 받은 부분이 현상액에 의해 제거되는 포지티브 타입일 수 있다. 예시적인 실시예에서, 상기 열경화성 감광성막(146)은 폴리이미드, 폴리 하이드록시 아미드(polyhydroxyamid,PHA)등을 포함할 수 있다.
상기 열경화성 감광성막(146)의 하부에 위치하는 상기 재배선 패턴(140), 패드 패턴(144) 및 제1 보호막(132)의 상부면은 평탄하지 않고 서로 단차를 가질 수 있다. 그러므로, 상기 스핀 코팅 공정에 의해 상기 열경화성 감광성막(146)을 형성하면, 상기 열경화성 감광성막(146)은 하부막의 단차에 따라 각 위치에서 다른 수직 방향의 두께를 가지면서 증착될 수 있다. 상기 열경화성 감광성막(146)의 상부면은 평탄하지 않을 수 있다.
구체적으로, 상기 열경화성 감광성막(146)은 가장 낮은 상부면 높이를 갖는 제1 보호막(132) 상에서 상대적으로 두껍게 형성되고, 가장 높은 상부면 높이를 갖는 패드 패턴(144) 상에서 상대적으로 얇게 형성될 수 있다. 또한, 상기 패드 패턴(144) 상에 형성되는 열경화성 감광성막(146)의 두께는 상기 재배선 패턴(140) 상에 형성되는 열경화성 감광성막(146)의 두께보다 얇을 수 있다.
도 13을 참조하면, 상기 열경화성 감광성막(146)의 표면에 대해 노광 공정을 수행한다. 상기 열경화성 감광성막(146)의 일부 두께에 대해서만 노광되어 현상액에 의해 제거될 수 있도록 상기 노광 공정 조건들을 조절할 수 있다. 도시된 것과 같이, 상기 열경화성 감광성막(146)은 노광된 부위(146b) 및 노광되지 않은 부위(146a)를 포함할 수 있다.
구체적으로, 후속의 현상 공정에서, 상기 패드 패턴(144) 상부면에 형성되어 있는 열경화성 감광성막(146)은 모두 제거되지만, 상기 재배선 패턴(140) 및 제1 보호막(132) 상에 형성되어 있는 열경화성 감광성막(146)은 일정 두께로 남아있도록 상기 노광 공정 조건을 조절할 수 있다. 즉, 상기 패드 패턴(144) 상부면 상에 형성되어 있는 열경화성 감광성막(146)의 두께보다 더 두꺼운 두께만큼 상기 열경화성 감광성막(146)을 노광할 수 있다. 또한, 상기 재배선 패턴(140) 및 제1 보호막(132) 상에 형성되어 있는 열경화성 감광성막(146)의 두께보다 더 얇은 두께만큼 상기 열경화성 감광성막(146)을 노광할 수 있다.
도 14를 참조하면, 상기 열경화성 감광성막(146)의 노광된 부위(도 13, 146b)를 현상 공정을 통해 제거한다. 이 후, 상기 열경화성 감광성막(146a) 및 패드 패턴(144) 표면을 세정하는 공정을 더 수행할 수 있다.
상기 현상 및 세정 공정을 수행하면, 상기 패드 패턴(144) 상부면 상의 열경화성 감광성막(146)이 모두 제거될 수 있다. 또한, 상기 패드 패턴(144)의 상부 측벽에 형성되는 열경화성 감광성막(146)도 함께 제거될 수 있다. 그러므로, 상기 패드 패턴(144) 상부면 및 패드 패턴(144)의 상부 측벽이 노출될 수 있다.
이 후, 상기 열경화성 감광성막(146)에 대해 열적 큐어링 공정을 수행하여, 상기 열경화성 감광성막(146)을 폴리머 절연막(148)으로 변환할 수 있다.
예시적인 실시예에서, 상기 열경화성 감광성막(146)을 상기 폴리이미드로 형성하는 경우 상기 열적 큐어링에 의해 경화 반응(imidization)이 발생되어 경화된 폴리이미드가 형성될 수 있다. 예시적인 실시예에서, 상기 열경화성 감광성막(146)을 상기 폴리 하이드록시 아미드로 형성하는 경우 상기 열적 큐어링 공정에 의해 폴리 벤조옥사졸(polybenzoxazole, PBO)이 형성될 수 있다.
상기 폴리머 절연막(148)은 상기 재배선 패턴(140), 제1 보호막(132) 및 상기 패드 패턴(144)의 하부 측벽을 덮을 수 있다. 또한, 상기 패드 패턴(144)의 상부 측벽 및 상부면은 상기 폴리머 절연막(148)에 의해 노출될 수 있다. 상기 폴리머 절연막(148)의 상부면은 상기 패드 패턴(144)의 상부면보다 낮을 수 있다.
상기 공정에 의해 하부 소자들이 형성될 수 있다. 상기 하부 소자들은 하부 패키지 또는 웨이퍼 레벨 하부 패키지일 수 있다.
도 15를 참조하면, 상기 폴리머 절연막(148) 및 패드 패턴(144)의 상부면을 덮는 비전도성막(150, non-conductive film, NCF)을 형성한다.
상기 비전도성막(150)은 상, 하부 칩들을 도전성 범프를 이용하여 접합시키기 위한 접착막일 수 있다. 또한, 상기 상, 하부 칩들 사이를 언더필하는 물질로 사용될 수 있다. 따라서, 상기 비전도성막(150)은 이 후 공정에서 상기 상, 하부 칩들 사이를 충분하게 언더필할 수 있는 두께로 형성될 수 있다.
도 16 및 도 17을 참조하면, 상기 하부 칩 상에 상부 칩(200)을 적층한다. 예시적인 실시예에서, 써멀 컴프레션 방식(Thermal Compression Non Conductive Paste: TCNCP)의 본딩 방법을 이용하여 상기 상부 칩(200)을 하부 칩 상에 적층될 수 있다.
상기 상부 칩(200) 상에는 상부 패드 패턴(202) 및 상기 상부 패드 패턴(202) 상에 형성되는 도전성 범프(204)를 포함할 수 있다.
상기 상부 칩(200)은 상기 도전성 범프(204)를 매개로하여 상기 하부 칩과 전기적으로 연결될 수 있다. 즉, 상기 상부 칩(200)의 상부 패드 패턴(202)을 상기 패드 패턴(144)과 대향하고 소정의 온도에서 가압한다. 따라서, 상기 도전성 범프(204)는 상기 하부 칩의 패드 패턴(144)에 접착될 수 있다. 또한, 상기 상부 및 하부 칩 사이에 상기 비전도성막이 채워짐으로써, 상기 상부 및 하부 칩이 서로 접착될 수 있다. 상기 도전성 범프(204)는 솔더볼일 수 있다.
도 16에 도시된 것과 같이, 상기 도전성 범프(204)는 패드 패턴(144) 상부면과 얼라인한 후, 상기 상, 하부 칩들을 서로 가압된다. 이 경우, 유동성을 갖는 상기 비전도성막(150)은 상기 도전성 범프(204)의 양 측으로 밀려날 수 있다. 이 때, 상기 패드 패턴(144)의 상부면이 평탄하기 때문에, 상기 도전성 범프(204)와 상기 패드 패턴(144)이 서로 접촉하는 부위에 상기 비전도성막(150)이 남지 않고 모두 상기 패드 패턴의 양 측으로 밀려나갈 수 있다. 즉, 상기 패드 패턴(144) 상부면에는 비도전성막(150)이 남아있지 않을 수 있다. 상기 비도전성막(150)은 상기 패드 패턴(144), 도전성 범프(204) 및 상부 패드 패턴(202)의 적층 구조의 양 측에 형성될 수 있다.
상기 접착 공정이 완료되면, 도 17에 도시된 것과 같이, 상기 도전성 범프(204)는 상기 패드 패턴(144)의 상부면 및 상부 측벽을 덮을 수 있다. 또한, 상기 도전성 범프(204)는 상기 상부 패드 패턴(202)의 하부면 및 일부 측벽을 덮을 수 있다.
따라서, 상기 도전성 범프(204)는 상기 패드 패턴(144) 및 상부 패드 패턴(202)과의 접촉면이 증가하게 되므로 저항이 감소될 수 있다. 또한, 상기 도전성 범프(204)는 상기 패드 패턴(144)과 직접 접촉하며, 상기 도전성 범프(204)와 패드 패턴(144)이 서로 대향하는 사이 부위에는 상기 폴리머 절연막(148)이 구비되지 않을 수 있다.
만약, 상기 패드 패턴의 상부면이 평탄하지 않고 중심 부위가 패여진 홈(dimple)이 형성되는 경우에는 상기 비도전성막을 이용하여 상, 하부 칩들을 접착하는 공정에서 상기 비전도성막이 상기 홈을 빠져나가지 못하고 상기 홈 내부에 트랩될 수 있다. 따라서, 상기 패드 패턴의 홈 내부에 남아있는 상기 비전도성막에 의해 반도체 소자의 신뢰성이 나빠질 수 있다.
그러나, 본 실시예의 경우, 상기 도전성 범프(204)와 상기 패드 패턴(144)이 서로 직접 접촉하고 그 계면에 비전도성막(150)이 남아있지 않으므로, 상기 반도체 소자는 높은 신뢰성을 가질 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 기판 102 : 단위 소자
104 : 제1 하부 층간 절연막
114a : 관통 실리콘 비아 구조물
108a : 관통 비아 라이너
110a : 관통 비아 베리어 패턴 112 : 관통 비아 콘택
116, 118 : 내부 배선들 120 : 제2 하부 층간 절연막
132 : 제1 보호막 134 : 베리어막
136 : 시드막 138 : 제1 마스크 패턴
139 : 제1 개구부 140 : 재배선 패턴
142 : 제2 마스크 패턴 143 : 제2 개구부
144 : 패드 패턴 146 : 열경화성 감광성막
148 : 폴리머 절연막 204 : 도전성 범프
202 : 상부 패드 패턴

Claims (10)

  1. 기판 상에 구비되는 보호막;
    상기 보호막 상에 구비되고 평탄한 상부면을 갖는 재배선 패턴;
    상기 재배선 패턴과 보호막 사이에 구비되는 시드막 패턴 및 베리어 패턴;
    상기 재배선 패턴 상부면과 직접 접촉하고 평탄한 상부면을 갖는 패드 패턴; 그리고,
    상기 재배선 패턴 및 보호막 상에 상기 패드 패턴의 상부면보다 낮은 높이를 갖는 폴리머 절연막을 포함하는 반도체 소자.
  2. 삭제
  3. 제1항에 있어서, 상기 폴리머 절연막은 폴리이미드 또는 폴리 벤조 옥사졸을 포함하는 반도체 소자.
  4. 기판을 관통하는 관통 실리콘 비아 구조물;
    상기 기판의 후면 상에 관통 실리콘 비아 구조물과 전기적으로 연결되는 재배선 패턴;
    상기 재배선 패턴 상부면과 직접 접촉하고 평탄한 상부면 및 하부면을 갖는 패드 패턴;
    상기 재배선 패턴의 상부면 및 상기 패드 패턴의 하부 측벽을 덮는 폴리머 절연막;
    상기 패드 패턴 상부면과 대향하게 배치되고, 상부 칩에 형성된 상부 패드 패턴;
    상기 패드 패턴과 상기 상부 패드 패턴 사이에 개재되어 상기 패드 패턴과 상부 칩을 전기적으로 연결하는 도전성 범프; 그리고,
    상기 폴리머 절연막 및 상기 상부 칩 사이를 채우고, 상기 폴리머 절연막과 상기 상부 칩을 서로 접합시키는 비전도성막을 포함하는 반도체 소자.
  5. 제4항에 있어서, 상기 재배선 패턴의 저면 상에, 시드막 패턴 및 베리어 패턴이 구비되는 반도체 소자.
  6. 제4항에 있어서, 상기 패드 패턴은 1 내지 10㎛ 의 두께를 갖고, 상기 패드 패턴 상부면에서의 영역별 최대 두께 차이는 0.1㎛ 보다 작은 반도체 소자.
  7. 제4항에 있어서, 상기 폴리머 절연막의 상부면은 상기 패드 패턴의 상부면보다 낮게 위치하는 반도체 소자.
  8. 제4항에 있어서, 상기 폴리머 절연막은 폴리이미드 또는 폴리 벤조 옥사졸을 포함하는 반도체 소자.
  9. 제4항에 있어서, 상기 도전성 범프는 상기 패드 패턴의 상부면 전체 및 패드 패턴의 상부 측벽과 상기 상부 패드 패턴의 저면 및 일부 측벽과 서로 접촉하는 반도체 소자.
  10. 제4항에 있어서, 상기 패드 패턴의 측벽은 절곡되는 부위 없이 경사를 갖는 반도체 소자.
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