KR20230123405A - 반도체 디바이스 및 방법 - Google Patents

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KR20230123405A
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KR
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redistribution
pad
bond
dielectric layer
over
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KR1020220085780A
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English (en)
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치-치아 후
유-시웅 왕
밍-파 첸
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

일 실시예는 제1 기판 위에 제1 상호접속 구조체를 형성하는 단계, 제1 상호접속 구조체 위에 재배선 비아를 형성하는 단계 - 재배선 비아는 제1 상호접속 구조체의 금속화 패턴 중 적어도 하나에 전기적으로 커플링됨 - , 재배선 비아 위에 재배선 패드를 형성하는 단계 - 재배선 패드는 재배선 비아에 전기적으로 커플링됨 - , 재배선 패드 위에 제1 유전체 층을 형성하는 단계, 및 제1 유전체 층 위에 제2 유전체 층을 형성하는 단계를 포함하는 방법이다. 방법은 제1 유전체 층 및 제2 유전체 층을 패터닝하는 단계, 재배선 패드 위에 그리고 제1 유전체 층 내에 본드 비아를 형성하는 단계 - 본드 비아는 재배선 패드에 전기적으로 커플링되고, 본드 비아는 재배선 비아와 중첩함 - , 및 본드 비아 위에 그리고 제2 유전체 층 내에 제1 본드 패드를 형성하는 단계 - 제1 본드 패드는 본드 비아에 전기적으로 커플링됨 - 를 더 포함한다.

Description

반도체 디바이스 및 방법{SEMICONDUCTOR DEVICE AND METHOD}
우선권 주장 및 상호 참조
본 출원은 2022년 2월 14일에 출원된 미국 가출원 번호 63/267,949의 이익을 주장하며, 이 출원은 여기에 참조로 통합된다.
발명의 배경이 되는 기술
반도체 산업은 다양한 전자 컴포넌트(예를 들어, 트랜지스터, 다이오드, 저항기, 캐패시터 등)의 집적 밀도의 지속적인 개선으로 인해 급속한 성장을 경험하였다. 대부분의 경우, 집적 밀도의 개선은 최소 피처 크기의 반복적인 감소의 결과이고, 이는 주어진 영역에 더 많은 컴포넌트를 집적할 수 있게 한다. 전자 디바이스의 소형화에 대한 요구가 증가함에 따라 반도체 다이의 더 작고 보다 창의적인 패키징 기술에 대한 요구가 대두되었다. 이러한 패키징 시스템의 예로 PoP(Package-on-Package) 기술이 있다. PoP 디바이스에서, 상단 반도체 패키지가 하단 반도체 패키지 위에 적층되어 높은 수준의 집적도 및 컴포넌트 밀도를 제공한다. PoP 기술은 일반적으로 인쇄 회로 기판(printed circuit board; PCB) 상의 향상된 기능 및 작은 풋프린트를 가진 반도체 디바이스의 생산을 가능하게 한다.
본 개시의 양상은 첨부 도면과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업상 표준 시행에 따라 다양한 피처들이 일정한 비율로 그려지지 않았음이 주목된다. 실제로, 다양한 피처들의 치수는 논의의 명료함을 위해 임의로 확대 또는 축소될 수 있다.
도 1 내지 도 20은 일 실시예에 따른 패키지의 형성에서 중간 단계의 단면도를 예시한다.
도 21은 일 실시예에 따른 패키지의 형성에서 중간 단계의 단면도를 예시한다.
도 22는 일 실시예에 따른 패키지의 형성에서 중간 단계의 단면도를 예시한다.
도 24a, 도 24b, 도 25 및 도 26은 일 실시예에 따른 재배선 구조체의 단면도 및 평면도를 예시한다.
도 27 내지 도 32는 일 실시예에 따른 패키지의 형성에서 중간 단계의 단면도를 예시한다.
도 33 내지 도 38은 일 실시예에 따른 패키지의 형성에서 중간 단계의 단면도를 예시한다.
아래의 개시는 본 발명의 상이한 피처들을 구현하는 다수의 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트 및 배열의 특정예들이 아래에서 설명된다. 물론, 이들은 단지 예시를 위한 것이며 한정을 의도하는 것은 아니다. 예를 들어, 다음의 설명에서 제 2 피처 상에 또는 그 위에 제 1 피처를 형성하는 것은 제 1 피처와 제 2 피처가 직접 접촉하여 형성된 실시예를 포함할 수 있고, 또한 제 1 피처와 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 추가의 피처가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 개시는 다양한 예시에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순함 및 명료함을 위한 것이고, 논의된 다양한 실시예 및/또는 구성들 사이의 관계를 그자체로 지시하지 않는다.
또한, 도면들에 예시된 바와 같은 하나의 요소 또는 피처에 대한 다른 요소(들) 또는 피처(들)의 관계를 설명하기 위해서 "밑", "아래", "하부", "위", "상부" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적인 용어는 도면에 도시된 배향에 더하여 이용 또는 동작에서의 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 다르게 배향(90도 회전 또는 다른 배향)될 수 있고, 여기서 사용되는 공간 상대적인 기술어는 마찬가지로 적절하게 해석될 수 있다.
본 명세서에서 논의된 실시예는 특정 맥락, 즉 디바이스(예를 들어, 칩 또는 다이) 또는 패키지(예를 들어, 칩 온 웨이퍼(chip-on-wafer; CoW) 패키지 구조체 또는 웨이퍼-온-웨이퍼(wafer-on-wafer; WoW) 패키지 구조체) 내로 집적될 수 있는 재배선 구조체에서 논의될 수 있다. 재배선 구조체는 인접한 재배선 비아와 위에 놓인 패드 사이에 더 작은 피치 및 최소 거리를 허용하도록 위에 놓인 패드를 갖는 수평(level) 또는 평평한(flat) 상부 표면을 갖는 재배선 비아를 포함한다. 일부 실시예에서, 재배선 비아는 예를 들어 단일 다마신 프로세스를 사용하여 위에 놓인 패드와 별도로 형성된다. 일부 실시예에서, 재배선 비아는 예를 들어, 이중 다마신 프로세스를 사용하여 위에 놓인 패드와 동일한 프로세스에서 형성되고, 위에 놓인 패드의 상부 표면을 수평을 맞추거나 평평하게 하기 위해 평탄화 프로세스가 후속된다. 종래의 구조체에서, 재배선 비아는 위에 놓인 본드 비아 및 본드 패드가 재배선 비아로부터 오프셋되도록 하는 평평한 표면을 갖지 않는다. 재배선 비아의 상단 표면 및/또는 위에 놓인 패드의 상단 표면이 평평한 또는 수평 표면이 되도록 함으로써, 패드 위에 놓이는 본드 비아 및 본드 패드는 재배선 비아 바로 위에 형성될 수 있고 적어도 35% 감소된 최소 피치를 가질 수 있다.
또한, 본 개시의 교시는 재배선 비아 및/또는 패드의 평평한 상단 표면이 재배선 구조체의 최소 피치를 감소시킬 수 있는 임의의 재배선 구조체에 적용가능하다. 다른 실시예는 본 개시를 읽을 때 당업자에게 쉽게 명백할 상이한 패키지 유형 또는 상이한 구성과 같은 다른 적용을 고려한다. 본 명세서에서 논의된 실시예는 구조체에 존재할 수 있는 모든 컴포넌트 또는 피처를 반드시 예시하지 않을 수 있다는 점에 주목해야 한다. 예를 들어, 컴포넌트 중 하나에 대한 논의가 실시예의 측면을 전달하기에 충분할 수 있는 경우와 같이, 컴포넌트의 다수가 도면으로부터 생략될 수 있다. 또한, 본 명세서에서 논의된 방법 실시예는 특정 순서로 수행되는 것으로 논의될 수 있지만; 다른 방법 실시예는 임의의 논리적 순서로 수행될 수 있다.
도 1 내지 도 26은 일부 실시예에 따른 패키지의 형성에서 중간 단계의 단면도를 예시한다.
도 1은 일부 실시예에 따른 집적 회로 다이(20)의 단면도를 예시한다. 집적 회로 다이(20)는 집적 회로 패키지를 형성하기 위해 후속 프로세싱에서 패키징될 것이다. 집적 회로 다이(20)는 로직 다이(예를 들어, 중앙 처리 장치(central processing unit; CPU), 그래픽 처리 장치(graphics processing unit; GPU), 시스템 온 칩(system-on-a-chip; SoC), 애플리케이션 프로세서(application processor; AP), 마이크로컨트롤러 등), 메모리 다이(예를 들어, 동적 랜덤 액세스 메모리(dynamic random access memory; DRAM) 다이, 정적 랜덤 액세스 메모리(static random access memory; SRAM) 다이 등), 전력 관리 다이(예를 들어, 전력 관리 집적 회로(power management integrated circuit; PMIC) 다이), 무선 주파수(radio frequency; RF) 다이, 센서 다이, 마이크로 전자 기계 시스템(Micro-Electro-Mechanical-System; MEMS) 다이, 신호 프로세싱 다이(예를 들어, 디지털 신호 프로세싱(digital signal processing; DSP) 다이), 프런트 엔드 다이(예를 들어, 아날로그 프런트 엔드(analog front-end AFE ) 다이) 등, 또는 이들의 조합일 수 있다.
집적 회로 다이(20)는 복수의 집적 회로 다이를 형성하기 위해 후속 단계에서 싱귤레이트되는 상이한 디바이스 영역을 포함할 수 있는 웨이퍼에 형성될 수 있다. 집적 회로 다이(20)는 집적 회로를 형성하기 위해 적용 가능한 제조 프로세스에 따라 프로세싱될 수 있다. 예를 들어, 집적 회로 다이(20)는 도핑되거나 도핑되지 않은 실리콘과 같은 기판(22), 또는 SOI(semiconductor-on-insulator) 기판의 활성층을 포함한다. 기판(22)은 게르마늄과 같은 다른 반도체 재료; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 다층 또는 구배 기판과 같은 다른 기판이 또한 사용될 수 있다. 기판(22)은 때때로 전면으로 지칭되는 활성 표면(예를 들어, 도 1에서 위쪽을 향하는 표면) 및 때때로 후면으로 지칭되는 비활성 표면(예를 들어, 도 1에서 아래쪽을 향하는 표면)을 갖는다.
디바이스(도시되지 않음)는 기판(22)의 전면에 형성될 수 있다. 디바이스는 능동 디바이스(예를 들어, 트랜지스터, 다이오드 등), 캐패시터, 저항기 등, 또는 이들의 조합일 수 있다. 층간 유전체(inter-layer dielectric; ILD)(별도로 도시되지 않음)는 기판(22)의 전면 위에 있다. ILD는 디바이스를 둘러싸고 덮을 수 있다. ILD는 포스포 실리케이트 유리(Phospho-Silicate Glass; PSG), 보로 실리케이트 유리(Boro-Silicate Glass; BSG), 붕소 도핑된 포스포 실리케이트 유리(Boron-Doped Phospho-Silicate Glass; BPSG), 도핑되지 않은 실리케이트 유리(Undoped Silicate Glass; USG) 등과 같은 재료로 형성된 하나 이상의 유전체 층을 포함할 수 있다.
도전성 플러그(별도로 도시되지 않음)는 ILD를 관통하여 연장되어 디바이스를 전기적으로 및 물리적으로 커플링한다. 예를 들어, 디바이스가 트랜지스터인 경우, 도전성 플러그는 트랜지스터의 게이트 및 소스/드레인 영역을 커플링할 수 있다. 도전성 플러그는 텅스텐, 코발트, 니켈, 구리, 은, 금, 알루미늄 등, 또는 이들의 조합으로 형성될 수 있다. 상호접속 구조체(24)는 ILD 및 도전성 플러그 위에 있다. 상호접속 구조체(24)는 디바이스를 상호접속하여 집적 회로를 형성한다. 상호접속 구조체(24)는 예를 들어, ILD 상의 유전체 층의 금속화 패턴에 의해 형성될 수 있다. 금속화 패턴은 하나 이상의 로우-k 유전체 층에 형성된 금속 라인 및 비아를 포함한다. 상호접속 구조체(24)의 금속화 패턴은 도전성 플러그에 의해 디바이스에 전기적으로 커플링된다. 금속화 패턴은 단일 다마신 프로세스, 이중 다마신 프로세스, 도금 프로세스, 이들의 조합 등과 같은 임의의 적절한 프로세스를 사용하여 형성될 수 있다.
상호접속 구조체(24)를 형성한 후에, 도 2에 도시된 바와 같이, 마스크(30)가 형성되고 상호접속 구조체(23) 상에 패터닝된다. 일부 실시예에서, 마스크(30)는 포토레지스트이고 스핀 코팅 등에 의해 형성될 수 있고 패터닝을 위해 광에 노출될 수 있다. 포토레지스트의 패턴은 후속하여 형성된 기판 관통 비아(through substrate via; TSV)(44)의 상부 부분에 대응한다(예를 들어, 도 6 참조). 패터닝은 포토레지스트(30)를 통해 적어도 하나의 개구부를 형성하여 상호접속 구조체(24)를 노출시킨다. 일부 실시예에서, 화학 기계적 연마(Chemical Mechanical Polishing; CMP) 정지 층과 같은 정지 층(도시되지 않음)이 마스크(30) 이전에 상호접속 구조체(24)의 상단 표면 위에 성막된다. CMP 정지 층은, 후속 CMP 프로세스에 대한 내성을 갖는 것 및/또는 후속 CMP 프로세스를 위한 검출가능한 정지 지점을 제공하는 것에 의해 후속 CMP 프로세스가 너무 많은 재료를 제거하는 것을 방지하기 위해 사용될 수 있다. 일부 실시예에서, CMP 정지 층은 유전체 재료의 하나 이상의 층을 포함할 수 있다. 적절한 유전체 재료는 산화물(예를 들어, 실리콘 산화물, 알루미늄 산화물 등), 질화물(예를 들어, SiN 등), 산질화물(예를 들어, SiON 등), 산탄화물(예를 들어, SiOC 등), 탄질화물(예를 들어, SiCN 등), 탄화물(예를 들어, SiC 등), 이들의 조합 등을 포함할 수 있고, 스핀-온 코팅, 화학적 기상 증착(chemical vapor deposition; CVD), 플라즈마 강화 CVD(plasma-enhanced CVD; PECVD), 원자층 증착(atomic layer deposition; ALD) 등, 또는 이들의 조합을 사용하여 형성될 수 있다.
도 3에서, 나머지 마스크(30)는 상호접속 구조체(24) 및 기판(22)의 유전체 층(들)의 노출된 및 아래 놓인 부분을 제거하기 위해 에칭 프로세스 동안 마스크로서 사용된다. 단일 에칭 프로세스가 상호접속 구조체(24) 및 기판(22) 내의 개구부(34)를 에칭하기 위해 사용될 수 있거나 제1 에칭 프로세스가 상호접속 구조체(24)를 에칭하기 위해 사용될 수 있고 제2 에칭 프로세스가 기판(22)을 에칭하기 위해 사용될 수 있다. 일부 실시예에서, 개구부(34)는 플라즈마 건식 에칭 프로세스, 반응성 이온 에칭(reactive ion etch; RIE) 프로세스, 예를 들어 딥 RIE(deep RIE; DRIE) 프로세스로 형성된다. 일부 실시예에서, DRIE 프로세스는, 예를 들어 SF6을 사용한 에칭 사이클(들) 및 예를 들어, C4F8을 사용한 패시베이션 사이클(들)을 갖는 에칭 사이클(들) 및 패시베이션 사이클(들)을 포함한다. 패시베이션 사이클(들) 및 에칭 사이클(들)을 갖는 DRIE 프로세스의 활용은 고도의 이방성 에칭 프로세스를 가능하게 한다. 일부 실시예에서, 에칭 프로세스(들)는 예를 들어 습식 또는 건식 에칭에 의한 임의의 허용 가능한 에칭 프로세스일 수 있다.
도 4에 도시된 바와 같이, 개구부(34)를 형성한 후, 포토레지스트(30)는 제거된다. 포토레지스트(30)는 산소 플라즈마 등을 사용하는 것과 같은 허용가능한 애싱 또는 박리 프로세스에 의해 제거될 수 있다.
또한, 도 4에서, 라이너 층(38)은 상호접속 구조체(24) 상에 그리고 개구부(34)의 하단 표면 및 측벽 상에 컨포멀하게 성막된다. 일부 실시예에서, 라이너 층(38)은 하나 이상의 유전체 재료 층을 포함하고, 기판(22)으로부터 후속 형성된 관통 비아를 물리적으로 및 전기적으로 격리하기 위해 사용될 수 있다. 적절한 유전체 재료는 산화물(예를 들어, 실리콘 산화물, 알루미늄 산화물 등), 질화물(예를 들어, SiN 등), 산질화물(예를 들어, SiON 등)을 포함할 수 있다.과 같은), 이들의 조합 등을 포함할 수 있다. 라이너 층(38)은 CVD, PECVD, ALD 등 또는 이들의 조합을 사용하여 형성될 수 있다.
후속 단계에서, 도 4에 도시된 바와 같이, 시드 층(seed layer)(40)이 라이너 층(38) 위에 형성된다. 일부 실시예에서, 시드 층(40)은 금속 층이며, 이는 단일 층 또는 상이한 재료로 형성된 복수의 서브층을 포함하는 복합 층일 수 있다. 일부 실시예에서, 시드 층(40)은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 시드 층은, 예를 들면 물리적 기상 증착(physical vapor deposition; PVD) 등을 이용하여 형성할 수 있다. 일부 실시예에서, 시드 층(40)을 형성하기 전에 배리어 층(도시되지 않음)이 라이너 층(38) 상에 형성될 수 있다. 배리어 층은 Ti, TiN 등, 또는 이들의 조합을 포함할 수 있다.
도 5에서, 도전성 재료(42)가 시드 층(40) 상에 형성되고 개구부(34)를 채운다. 도전성 재료(42)는 전기 화학적 도금을 포함하는 전기도금, 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 도전성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다.
도전성 재료(42)가 형성된 후, 어닐링 프로세스가 수행된다. 어닐링 프로세스가 TSV(44)의 도전성 재료의 후속적인 압출(때때로 TSV 펌핑으로 지칭됨)을 방지하기 위해 수행될 수 있다. TSV 펌핑은 도전성 재료(42)와 기판(22) 사이의 열 팽창 계수(coefficient of thermal expansion; CTE) 불일치에 의해 야기되고 TSV 위의 구조체(예를 들어, 금속화 패턴)에 손상을 일으킬 수 있다.
어닐링 프로세스에 이어서, 도 6에 예시된 바와 같이 TSV(44)를 형성하기 위해 개구부(34) 외측에 있는 도전성 재료(42), 시드 층(40) 및 라이너 층(38)의 부분을 제거하기 위해 평탄화 프로세스가 수행된다. 상호접속 구조체(24)의 최상단 유전체 층 및 TSV(44)의 상단 표면은 평탄화 프로세스 후에 프로세스 변동 내에서 동일 평면 상에 있다. 평탄화 프로세스는 예를 들어 화학 기계적 연마(Chemical-Mechanical Polishing; CMP), 연삭 프로세스 등일 수 있다. TSV(44)의 상부 부분(상호접속 구조체(24)에 형성됨)은 TSV(44)의 하부 부분(기판(22)에 형성됨)보다 더 큰 폭을 갖는다.
도 7을 참조하면, 상호접속 구조체(50)가 도 6의 구조체 위에 형성된다. 상호접속 구조체(50)는 유전체 층(52), 금속화 패턴 및 비아(54), 및 상단 금속(56)을 포함한다. 도 14에 도시된 것보다 더 많거나 더 적은 유전체 층 및 금속화 패턴 및 비아가 형성될 수 있다. 상호접속 구조체(50)는 유전체 층(들)(52)에 형성된 금속화 패턴 및 비아에 의해 상호접속 구조체(24) 및 TSV(44)에 접속된다. 금속화 패턴 및 비아는 상호접속 구조체(24)와 유사한 프로세스 및 재료로 형성될 수 있고, 그 설명은 여기에서 반복되지 않는다. 일부 실시예에서, 2개의 상단 금속 층과 같은 상단 금속(56)의 하나 이상의 층이 존재한다.
일부 실시예에서, 유전체 층(52)은 상호접속 구조체(24)의 유전체 층과 동일한 재료, 예를 들어 로우-k 유전체이다. 다른 실시예에서, 유전체 층(52)은 실리콘 함유 산화물(산소를 포함하거나 포함하지 않을 수 있음)으로 형성된다. 예를 들어, 유전체 층(52)은 실리콘 산화물과 같은 산화물, 실리콘 질화물과 같은 질화물 등을 포함할 수 있다.
금속화 패턴 및 비아(54) 및 상단 금속(56)은 단일 다마신 프로세스, 이중 다마신 프로세스, 도금 프로세스, 이들의 조합 등과 같은 임의의 적절한 프로세스를 사용하여 형성될 수 있다. 다마신 프로세스에 의해 금속화 패턴 및 비아(54) 및 상단 금속(56)을 형성하는 단계의 예는 유전체 층(52)을 에칭하여 개구부를 형성하는 단계, 도전성 배리어 층을 개구부 내로 성막하는 단계, 구리 또는 구리 합금과 같은 금속 재료를 도금하는 단계, 및 금속 재료의 과잉 부분을 제거하기 위해 평탄화를 수행하는 단계를 포함한다. 다른 실시예에서, 유전체 층(52), 금속화 패턴 및 비아(54), 및 상단 금속(56)의 형성은 유전체 층(52)을 형성하는 단계, 유전체 층(52)을 패터닝하여 개구부를 형성하는 단계, 금속 시드 층(도시되지 않음)을 형성하는 단계, 다룬 부분이 노출된 상태로 두면서 금속 시드 층의 일부 부분을 덮도록 패터닝된 도금 마스크(예를 들어, 포토레지스트)를 형성하는 단계, 금속화 패턴 및 비아(54) 및 상단 금속(56)을 도금하는 단계, 도금 마스크를 제거하는 단계, 및 금속 시드 층의 원하지 않는 부분을 에칭하는 단계를 포함할 수 있다. 금속화 패턴 및 비아(54) 및 상단 금속(56)은 텅스텐, 코발트, 니켈, 구리, 은, 금, 알루미늄 등, 또는 이들의 조합으로 제조될 수 있다. 일부 실시예에서, 상단 금속(56)은 금속화 패턴(54)보다 예를 들어, 3배 더 두껍거나, 5배 더 두껍거나, 금속화 층 사이의 임의의 적절한 두께 비율로 더 두껍다.
도 7은 유전체 층(52) 위의 패시베이션 층(58) 및 패시베이션 층(58) 내의 재배선 비아(60)의 형성을 더 예시한다. 일부 실시예에서, 패시베이션 층(58)은 유전체 층(52)과 동일한 재료로 형성된다. 일부 실시예에서, 패시베이션 층(58)은 폴리벤족사졸(polybenzoxazole; PBO), 폴리이미드, 벤조사이클로부텐(benzocyclobutene; BCB) 등과 같은 폴리머; 실리콘 질화물 등의 질화물; 실리콘 산화물, 포스포실리케이트 유리(phosphosilicate glass; PSG), 보로실리케이트 유리(borosilicate glass; BSG), 붕소 도핑된 포스포실리케이트 유리(boron-doped phosphosilicate glass; BPSG) 등과 같은 산화물; 또는 이들의 조합일 수 있다. 패시베이션 층(58)은 예를 들어, 스핀 코팅, 라미네이션, 화학적 기상 증착(Chemical Vapor Deposition; CVD) 등에 의해 형성될 수 있다. 패시베이션 층(58)은 프로세스 변동 내에서 실질적으로 수평 상부 표면을 가질 수 있다.
재배선 비아(60)는 단일 다마신 프로세스, 이중 다마신 프로세스, 도금 프로세스, 이들의 조합 등과 같은 임의의 적절한 프로세스를 사용하여 형성될 수 있다. 재배선 비아(60)는 금속화 패턴 및 비아(54)와 유사한 재료 및 프로세스로 형성될 수 있고 그 설명은 여기에서 반복되지 않는다. 재배선 비아의 상단 표면 및/또는 위에 놓인 패드의 상단 표면이 평평한 또는 수평 표면이 되도록 함으로써, 패드 위에 놓인 본드 비아 및 본드 패드는 재배선 비아 바로 위에 형성될 수 있고 적어도 30% 감소된 최소 피치를 가질 수 있다.
도 8은 재배선 비아(60) 및 패시베이션 층(58) 위의 재배선 패드 층(62)의 형성을 예시한다. 재배선 비아(60) 및 패시베이션 층(58)의 상단 표면은 평평하거나 동일 평면 상에 있기 때문에, 재배선 패드 층(62)의 상단 표면은 평평하거나 수평이다. 이전 및 아래에서 논의된 바와 같이, 이러한 평평한 상단 표면은 감소된 최소 피치를 허용한다. 재배선 패드 층(62)은 재배선 비아(60)와 물리적으로 접촉하고 있다. 일부 실시예에서, 재배선 패드 층(62)은 도금 프로세스를 통해 형성된다. 일 실시예에서, 시드 층(도시되지 않음)이 형성되고 금속 재료가 시드 층 위에 도금된다. 시드 층은 예를 들어 PVD 등을 이용하여 형성할 수 있다. 도금 프로세스는 전기화학적 도금, 무전해 도금 등을 포함하는 전기도금일 수 있다. 재배선 패드 층(62)은 재배선 비아(60)와 유사한 재료 및 프로세스로 형성될 수 있고 그 설명은 여기에서 반복되지 않는다. 일부 실시예에서, 재배선 비아(60) 및 재배선 패드 층(62)은 동일한 재료로 형성되고, 다른 실시예에서는 상이한 재료로 형성된다.
도 9에서, 재배선 패드 층(62) 상에 포토레지스트(64)이 형성되고 패터닝된다. 포토레지스트(64)는 스핀 코팅 등에 의해 형성될 수 있고 패터닝을 위해 광에 노출될 수 있다. 포토레지스트의 패턴은 재배선 패드(62)에 대응한다(도 10 참조).
도 10은 재배선 패드(62)를 형성하기 위해 마스크로서 패터닝된 포토레지스트(64)를 사용한 재배선 패드 층(62)의 패터닝을 예시한다. 예를 들어 습식 및/또는 건식 에칭과 같은 허용가능한 에칭 프로세스를 사용하여 제거될 수 있다. 시드 층 및 도전성 재료의 나머지 부분은 재배선 패드(62)를 형성한다. 패터닝 후, 재배선 패드(62)의 측벽은 패시베이션 층(58)의 상단 표면에 수직일 수 있다. 일부 실시예에서, 재배선 패드(62)의 측벽은 패시베이션 층(58)의 상단 표면에 정확히 수직하지 않을 수 있고 비스듬하거나 대각선일 수 있다. 도 10에 도시된 바와 같이, 재배선 패드(62)는 패시베이션 층(58)의 표면에서 먼 곳보다 패시베이션 층(58)의 표면에 근접하여 더 넓을 수 있다. 일부 실시예에서, 재배선 패드(62)는 재배선 패드(62)의 하단 표면(즉, 패시베이션 층(58)의 상단 표면에 근접함)에서 폭(W1)을 갖는다. 일부 실시예에서, 폭(W1)은 1.8㎛만큼 작다. 일부 실시예에서, 폭(W1)은 1.8 ㎛ 내지 3.6 ㎛의 범위 내에 있다.
도 11은 포토 레지스트(64)의 제거 및 패시베이션 층(58) 및 재배선 패드(62) 상의 유전체 층의 형성을 예시한다. 포토레지스트(64)는 산소 플라즈마 등을 사용하는 것과 같은 허용가능한 애싱 또는 박리 프로세스에 의해 제거될 수 있다.
또한, 도 11에서, 유전체 층(70, 72 및 74)이 패시베이션 층(58) 및 재배선 패드(62) 위에 형성된다. 도 11은 3개의 유전체 층(70, 72 및 74)을 예시하지만, 3개보다 많거나 적은 유전체 층이 형성될 수 있다. 유전체 층(70)은 평면 상단 표면을 제공하여 유전체 층(72 및 74)을 그 위에 형성하고, 평탄화 유전체 층(70)으로 간주될 수 있다. 유전체 층(72)은 본드 패드 및 본드 비아의 후속 형성 동안 에칭 정지 기능을 제공할 수 있고 에칭 정지 층(72)으로 간주될 수 있다. 유전체 층(72)은 유전체 본딩 기능을 제공할 수 있고 본딩 유전체 층(74)으로 간주될 수 있다.
일부 실시예에서, 유전체 층(70, 72 및 74)은 실리콘 함유 산화물로 형성된다. 예를 들어, 유전체 층(52)은 실리콘 산화물과 같은 산화물, 실리콘 질화물과 같은 질화물, 실리콘 산질화물과 같은 산질화물 등, 또는 이들의 조합을 포함할 수 있다.
도 12 내지 도 14는 유전체 층(70, 72 및 74) 내의 본드 패드 비아(92) 및 본드 패드(94)의 형성을 예시한다. 본드 패드 비아(92) 및 본드 패드(94)는 단일 다마신 프로세스, 이중 다마신 프로세스, 이들의 조합 등과 같은 임의의 적절한 프로세스을 사용하여 형성될 수 있다. 도 12 내지 도 14는 이중 다마신 프로세스를 예시한다.
도 12에서, 포토레지스트(76)는 유전체 층(74) 상에 형성되고 패터닝된다. 포토레지스트(76)는 스핀 코팅 등에 의해 형성될 수 있고 패터닝을 위해 광에 노출될 수 있다. 포토레지스트의 패턴은 본드 패드(94)를 위한 개구부(78)에 대응한다(도 14 참조). 또한, 도 12에서, 유전체 층(74)은 패터닝된 포토레지스트(76)를 마스크로서 유전체 층(72) 상에서는 패터닝 프로세스가 중지한 채로 개구부(78)를 형성하도록 패터닝된다. 유전체 층(74)의 노출된 부분은 예를 들어 습식 및/또는 건식 에칭과 같은 허용 가능한 에칭 프로세스를 사용하여 제거될 수 있다. 개구부(78)는 폭(W2)을 갖는다. 일부 실시예에서, 폭(W2)은 1.4㎛만큼 작다. 일부 실시예에서, 폭(W2)은 1.4 ㎛ 내지 2.5 ㎛의 범위 내에 있다.
도 13은 포토레지스트(76)의 제거, 포토레지스트(80)의 형성 및 패터닝, 및 유전체 층(72 및 70)의 패터닝을 예시한다. 포토레지스트(76)는 산소 플라즈마 등을 사용하는 것과 같은 허용가능한 애싱 또는 박리 프로세스에 의해 제거될 수 있다. 또한 도 13에서, 포토레지스트(80)는 패터닝된 유전체 층(74) 상에 형성되고 패터닝된다. 포토레지스트(80)는 스핀 코팅 등에 의해 형성될 수 있고 패터닝을 위해 광에 노출될 수 있다. 포토레지스트의 패턴은 본드 패드 비아(92)를 위한 개구부(82)에 대응한다(도 14 참조). 또한 도 13에서, 패터닝 프로세스가 재배선 패드(62)의 부분을 노출시킨 채로 패터닝된 포토레지스트(80)를 마스크로서 사용하여 유전체 층(72 및 70)이 패터닝되어 개구부(82)를 형성한다. 유전체 층(72 및 70)의 노출된 부분은 습식 및/또는 건식 에칭과 같은 허용 가능한 에칭 프로세스를 사용하여 제거될 수 있다. 개구부(82)는 폭(W3)을 갖는다. 일부 실시예에서, 폭(W3)은 0.6㎛만큼 작다. 일부 실시예에서, 폭(W3)은 0.6 ㎛ 내지 1.8 ㎛의 범위 내에 있다.
도 14는 포토레지스트(80)의 제거 및 개구부(78 및 82) 내의 배리어 층(91), 본드 패드 비아(92) 및 본드 패드(94)의 형성을 예시한다. 배리어 층(91)은 본드 패드 비아(92) 및 본드 패드(94)를 형성하기 전에 개구부 내에 형성될 수 있다. 일부 실시예에서, 배리어 층(91)은 Ti, TiN 등, 또는 이들의 조합을 포함할 수 있다. 본드 패드 비아(92) 및 본드 패드(94)는 금속화 패턴 및 비아(54), 재배선 비아(60), 및/또는 재배선 패드(62)와 유사한 프로세스 및 재료에 의해 형성될 수 있고, 그 설명은 여기에서 반복되지 않는다. 본드 패드(94)는 예를 들어 구리로 형성되거나 구리를 포함할 수 있다. 인접한 본드 패드(94)는 피치(P1)를 갖는다. 일부 실시예에서, 피치(P1)는 3.0 ㎛만큼 작다. 일부 실시예에서, 피치(P3)는 3.0 ㎛ 내지 5.4 ㎛의 범위 내에 있다. 본드 비아 및 본드 패드가 재배선 비아 바로 위에 형성(예를 들어, 중첩)되는 실시예에 따르면, 인접한 재배선 및 본드 구조체는 적어도 35% 감소된 최소 피치를 가질 수 있다.
본드 패드(94)의 상단 표면은 최상부 유전체 층(74)의 상단 표면과 동일 평면 상에 있다. 평탄화는 화학 기계적 연마(CMP) 프로세스 또는 기계적 연삭 프로세스를 통해 달성된다.
도 15에 도시된 바와 같이, 집적 회로 다이(20)는 후속 싱귤레이션 프로세스 전에 기판(22)을 박형화함으로써 박형화된다. 박형화는 기계적 연삭 프로세스 또는 CMP 프로세스와 같은 평탄화 프로세스를 통해 수행될 수 있다. 박형화 프로세스는 TSV(44) 및 라이너(38)를 노출시킨다. 박형화 후에, 관통 비아(44)는 기판(22)의 후면으로부터 기판(22)의 전면(예를 들어, 상호접속부(24 및 50) 및 본드 패드(94))으로의 전기적 접속을 제공한다.
도 16은 패키지 구조체(100)를 예시한다. 패키지 구조체(100)는 집적 회로 다이(20)의 기판(22)과 유사한 기판(102), 및 본드 패드(106)를 포함하는 상호접속 구조체(104)를 포함한다. 상호접속 구조체(104) 및 본드 패드(106)는 각각 상술된 상호접속 구조체(24 및 50) 및 본드 패드(94)와 유사할 수 있고, 그 설명은 여기에서 반복되지 않는다.
도 17에서, 집적 회로 다이(20)는 패키지 구조체(100)에 본딩된다. 패키지 구조체(100)에 집적 회로 다이(20)를 본딩하는 것은 하이브리드 본딩을 통해 달성될 수 있으며, 여기서 금속 대 금속 직접 본딩(본드 패드(94)와 본드 패드(106) 사이) 및 유전체 대 유전체 본딩(예를 들어, 패키지 구조체(100)와 집적 회로 다이(20)의 표면 유전체 층 사이의 Si-O-Si 본딩)이 형성된다. 또한, 동일한 패키지 구조체(100)에 본딩된 단일 집적 회로 다이(20) 또는 복수의 다이(20)가 있을 수 있다. 동일한 패키지 구조체(100)에 본딩된 복수의 다이(20)는 동종 또는 이종 구조체를 형성하도록 서로 동일하거나 상이할 수 있다.
다이(20)는 다이(20)의 전면이 패키지 구조체(100)를 향하고 다이(20)의 후면이 패키지 구조체(100)로부터 멀어지는 쪽을 향하도록 페이스 다운(face down) 배치된다. 다이(20)는 계면(108)에서 패키지 구조체(100)에 본딩된다. 도 16에 도시된 바와 같이, 하이브리드 본딩 프로세스는 융합 본딩을 통해 계면(108)에서 패키지 구조체(100)의 상호접속부(104)의 최상단 유전체 층을 다이(20)의 최상단 유전체 층(90)에 직접 본딩한다. 일 실시예에서, 상호접속부(104)의 최상단 유전체 층과 다이(20)의 최상단 유전체 층(90) 사이의 본드는 산화물 대 산화물 본드일 수 있다. 하이브리드 본딩 프로세스는 직접 금속 대 금속 본딩을 통해 계면(108)에서 다이(20)의 본드 패드(94)를 패키지 구조체(100)의 본드 패드(106)로 추가로 직접 본딩한다. 따라서, 다이(20)와 패키지 구조체(100) 사이의 전기적 접속은 본드 패드(106)에 대한 본드 패드(94)의 물리적 접속에 의해 제공된다.
일 예로서, 하이브리드 본딩 프로세스는 예를 들어 본드 패드(94)를 본드 패드(106)에 정렬함으로써 다이(20)를 패키지 구조체(100)와 정렬하는 것으로 시작한다. 다이(20)와 패키지 구조체(100)가 정렬될 때, 본드 패드(94)는 대응하는 본드 패드(106)와 중첩될 수 있다. 다음으로, 하이브리드 본딩은 프리-본딩(pre-bonding) 단계를 포함하며, 그 동안 다이(20)는 패키지 구조체(100)와 접촉된다. 하이브리드 본딩 프로세스는 예를 들어, 약 0.5시간 내지 약 3시간 동안 약 150℃ 내지 약 400℃의 온도에서 어닐링을 수행하는 것으로 계속되어, 본드 패드(94) 및 본드 패드(106) 내의 구리가 서로 상호 확산되고, 따라서 직접적인 금속 대 금속 본딩이 형성되게 한다.
다음으로, 도 18에 도시된 바와 같이, 봉지재(encapsulant)(110)에서 집적 회로 다이(20)를 봉지하기 위해 갭-충전 프로세스가 수행된다. 형성 후에, 봉지재(110)는 집적 회로 다이(20)를 봉지한다. 봉지재(110)는 산화물을 포함할 수 있다. 대안적으로, 봉지재는 몰딩 화합물, 몰딩 언더필, 수지, 에폭시 등일 수 있다. 봉지재(110)는 압축 몰딩, 트랜스퍼 몰딩 등으로 도포될 수 있으며, 액체 또는 반액체 형태로 도포된 후 경화될 수 있다. 봉지재(110)가 증착된 후, 집적 회로 다이(20)의 후면 표면을 봉지재(110)의 상단 표면과 수평을 이루고 TSV(44)를 노출시키기 위해 평탄화 프로세스가 수행된다. TSV(44), 기판(22), 봉지재(110)의 표면은 평탄화 프로세스 후에 프로세스 변동 내에서 실질적으로 동일 평면 상에 있다. 평탄화 프로세스는 예를 들어 CMP, 연삭 프로세스 등일 수 있다. 일부 실시예에서, 예를 들어 TSV(44)가 이미 노출된 경우 평탄화가 생략될 수 있다.
도 19에서, 재배선 구조체(112)는 봉지재(110), TSV(44), 및 집적 회로 다이(20) 상에 성막된다. 재배선 구조체(112)는 금속 트레이스(또는 금속 라인)와 같은 재배선 라인(redistribution line; RDL), 및 금속 트레이스 아래에 놓이고 금속 트레이스에 연결된 비아를 포함할 수 있다. 재배선 구조체(112)의 재배선 라인은 다이(20)의 TSV(44)에 물리적 및 전기적으로 접속된다.
본 개시내용의 일부 실시예에 따르면, RDL은 도금 프로세스를 통해 형성되고, 여기서 RDL 각각은 시드 층(도시되지 않음) 및 시드 층 위의 도금된 금속 재료를 포함한다. 시드 층은 예를 들어 PVD 등을 이용하여 형성할 수 있다. 그 후, 시드 층 상에 포토레지스트가 형성되고 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노출될 수 있다. 포토레지스트의 패턴은 RDL에 대응한다. 패터닝은 포토레지스트를 통해 개구부를 형성하여 시드 층을 노출시킨다. 포토레지스트의 개구부 내에 그리고 시드 층의 노출된 부분 상에 도전성 재료가 형성된다. 도전성 재료는 전기도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 시드 층 및 도금된 금속 재료는 동일한 재료 또는 상이한 재료로 형성될 수 있다. 도전성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속일 수 있다. 그 다음, 포토레지스트 및 도전성 재료가 형성되지 않은 시드 층의 부분은 제거된다. 포토레지스트는 산소 플라즈마 등을 사용하는 것과 같은 허용가능한 애싱 또는 박리 프로세스에 의해 제거될 수 있다. 포토레지스트가 제거되면, 예를 들어 습식 및/또는 건식 에칭과 같은 허용 가능한 에칭 프로세스를 사용하여 시드 층의 노출된 부분이 제거된다. 시드 층의 나머지 부분 및 도전성 재료는 RDL을 형성한다.
유전체 또는 패시베이션 층이 금속 트레이스의 각 층 위에 형성될 수 있다. 일부 실시예에서, 유전체 또는 패시베이션 층은 리소그래피 마스크를 사용하여 패터닝될 수 있는 PBO, 폴리이미드, BCB 등과 같은 감광성 재료일 수 있는 폴리머로 형성된다. 다른 실시예에서, 유전체 또는 패시베이션 층은, 실리콘 질화물과 같은 질화물; 실리콘 산화물, PSG, BSG, BPSG와 같은 산화물; 등으로 형성될 수 있다. 유전체 또는 패시베이션 층은 스핀 코팅, 라미네이션, CVD 등, 또는 이들의 조합에 의해 형성될 수 있다.
개구부는 패터닝 프로세스로 상단 유전체 또는 패시베이션 층에 형성되어 재배선 구조체(112)의 상단 금속 층의 일부 또는 전부를 노출시킬 수 있다. 패터닝 프로세스는 유전체 층이 감광성 재료인 경우 유전체 또는 패시베이션 층을 광에 노출시키는 것 또는 예를 들어 이방성 에칭을 사용하여 에칭하는 것과 같은 허용가능한 프로세스일 수 있다.
도 20에 도시된 바와 같이, 범프(114)는 재배선 구조체(112)의 금속화 패턴과 접촉하도록 재배선 구조체(112)의 유전체 층의 개구부를 관통하여 형성된다. 범프(114)는 금속 기둥, C4(controlled collapse chip connectio) 범프, 마이크로 범프, 무전해 니켈-전해 팔라듐-침지 금 기술(electroless nickel-electroless palladium-immersion gold technique; ENEPIG) 형성 범프, 볼 그리드 어레이(ball grid array; BGA) 범프 등일 수 있다. 실시예에서, 범프(114)는 C4 범프이다. 범프(114)는 스퍼터링, 인쇄, 전기 도금, 무전해 도금, CVD 등에 의해 형성될 수 있다. 범프(114)는 무연 솔더일 수 있고 실질적으로 수직 측벽을 가질 수 있다. 일부 실시예에서, 금속 캡 층(도시되지 않음)은 범프(114)의 상단에 형성된다. 금속 캡 층은 니켈, 주석, 주석-납, 금, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금 등, 또는 이들의 조합을 포함할 수 있고 도금 프로세스에 의해 형성될 수 있다.
또한 도 20에 도시된 바와 같이, 도전성 접속부(116)가 범프(114) 상에 형성된다. 도전성 접속부(116)는 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등 또는 이들의 조합과 같은 도전성 재료로 형성될 수 있다. 일부 실시예에서, 도전성 접속부(116)는 증발, 전기도금, 인쇄, 솔더 트랜스퍼, 볼 배치 등과 같은 방법을 통해 솔더 층을 초기에 형성함으로써 형성된다. 구조체 상에 솔더 층이 형성되면, 도전성 접속부(116)를 원하는 범프 형상으로 성형하기 위해 리플로우가 수행될 수 있다.
도 20에 도시된 실시예는 전면 대 전면(face-to-face) 구성으로 본딩된 칩-온-웨이퍼(chip-on-wafer) 구조체이다. 대안적으로, 집적 회로 다이(20) 및 패키지 구조체(100)는 도 21에 도시된 바와 같이 전면 대 후면(face-to-back) 구성으로 본딩될 수 있다. 예를 들어, 도 21에서, 다이(20)의 후면(예를 들어, TSV(44) 및 기판(22)의 노출된 단부)은 패키지 구조체(100)의 전면에 본딩된다. 이전에 설명된 실시예에 대한 것과 유사한 이 실시예에 관한 세부사항은 여기에서 반복되지 않는다.
도 22는 일부 실시예에 따른 웨이퍼-온-웨이퍼 구조체의 단면도를 예시한다. 이 실시예는, 이 실시예가 칩-온-웨이퍼 구조체 대신 웨이퍼-온-웨이퍼 구조체인 것을 제외하고 도 1 내지 도 19에 예시된 실시예와 유사하다. 이전에 설명된 실시예에 대한 것과 유사한 이 실시예에 관한 세부사항은 여기에서 반복되지 않을 것이다.
도 22에서, 구조체는 상부 구조체가 웨이퍼(20)인 전면 대 전면 구성으로 접본딩된 웨이퍼-온-웨이퍼 구조체이다. 웨이퍼(20)는 상술된 다이(20)와 유사하게 형성되고, 그 설명은 여기에서 반복되지 않는다. 이 실시예에서, 이전 실시예의 다이(20)를 싱귤레이팅하는 단계 및 봉지재(110)를 형성하는 단계는 더 이상 필요하지 않으며 이러한 단계는 이 실시예에서 생략될 수 있다. 이 실시예에서, 웨이퍼(20) 및 패키지 구조체(100)는 모두 웨이퍼이고 동일한 크기이다.
다른 실시예에서, 웨이퍼(20)는 전면 대 전면 구성으로 패키지 구조체(100)에 본딩될 수 있다. 예를 들어, 웨이퍼(20)의 후면(예를 들어, TSV(44) 및 기판(22)의 노출된 단부)은 패키지 구조체(100)의 전면에 본딩될 수 있다.
도 23, 도 24a, 도 24b, 도 25 및 도 26은 다양한 실시예에 따른 재배선 및 본드 패드 구조체의 단면도 및 평면도를 예시한다. 도 23에서 패시베이션 및 유전체 층이 없는 인접 재배선 및 본드 패드 구조체의 상세 도면이 예시된다. 도 23은 상단 금속(56), 재배선 비아(60), 재배선 패드(62), 본드 패드 비아(92), 및 본드 패드(94)를 포함한다. 재배선 비아(60)는 폭(W4)을 갖는다. 일부 실시예에서, 폭(W4)은 0.7 ㎛만큼 작다. 일부 실시예에서, 폭(W4)은 0.7㎛ 내지 2.7㎛의 범위 내에 있다.
인접 재배선 및 본드 구조체는 최소 이격 거리(D1)를 갖는다. 일부 실시예에서, 거리(D1)는 1.2㎛만큼 작다. 일부 실시예에서, 거리(D1)는 1.2 ㎛ 내지 1.8 ㎛의 범위 내에 있다. 재배선 패드(62)와 위에 놓인 본드 패드 비아(92)의 측벽은 거리(D2)만큼 오프셋된다. 일부 실시예에서, 거리(D2)는 0.1㎛만큼 작다. 일부 실시예에서, 거리(D2)는 0.1 ㎛ 내지 0.7 ㎛의 범위 내에 있다. 재배선 비아(60)과 위에 놓인 재배선 패드(62)의 측벽은 거리(D3)만큼 오프셋된다. 일부 실시예에서, 거리(D3)는 0.1㎛만큼 작다. 일부 실시예에서, 거리(D3)는 0.1 ㎛ 내지 0.5 ㎛의 범위 내에 있다.
도 24a 및 도 24b는 도 23과 유사한 단면도를 예시하고, 그 설명은 여기에서 반복되지 않는다. 도 24a에서, 본드 패드 비아(92) 및 본드 패드(94)는, 도 23에 도시된 바와 같이 그들 각각이 완전히 중첩되는 대신 재배선 비아(60)와 부분적으로 중첩된다. 도 24b에서, 재배선 패드, 본드 패드 비아(92) 및 본드 패드(94)는 도 23에 도시된 바와 같이 그들 각각이 완전히 중첩하는 대신에 재배선 비아(60)와 부분적으로 중첩하고 있다.
도 25는 도 23과 유사한 단면도를 예시하고, 그 설명은 여기에서 반복되지 않는다. 도 25에서 재배선 패드(62)는 다마신 프로세스에 의해 형성된다. 도 26은 재배선 비아(60), 재배선 패드(62), 본드 패드 비아(92), 및 본드 패드(94)의 평면도를 예시한다. 예시된 바와 같이, 일부 실시예에서, 본드 패드 비아(92) 및 본드 패드(94)는 재배선 비아(60) 및 재배선 패드(62)와 완전히 중첩된다.
도 27 내지 도 32는 일부 실시예에 따른 집적 회로 다이(20)의 형성에서 중간 단계의 단면도를 도시한다. 이 실시예는 도 1 내지 도 26의 실시예와 유사하다. 이 실시예에서, 재배선 패드 및 재배선 비아는 동일한 프로세스에 의해 동시에 형성되고 평탄화 단계를 포함한다. 이전에 설명된 실시예에 대한 것과 유사한 이 실시예에 관한 세부사항은 여기에서 반복되지 않을 것이다.
도 27은 도 7과 유사한 프로세스의 중간 단계에 있고, 그 설명은 여기에서 반복되지 않는다. 도 27과 도 7의 차이점은 재배선 비아가 개구부(130)에 아직 형성되지 않았다는 것이다.
도 28에서, 재배선 패드 층(132)은 패시베이션 층(58) 위에, 개구부(130) 내에, 그리고 개구부(130) 내의 상단 금속(56)의 노출된 부분 상에 형성된다. 재배선 패드 층(132)은 상단 표면(132A)을 갖는다. 일부 실시예에서, 재배선 패드 층(132)은 컨포멀 프로세스에 의해 형성되어 상부 표면(132A)이 그 층의 하단 표면을 따르게 한다. 일부 실시예에서, 재배선 패드 층(132)의 상단 표면(132A)은 평평하지 않고 개구부(130) 위에 디봇(divot) 또는 낮은 지점을 가질 수 있다. 재배선 패드 층(132)의 재료 및 형성 프로세스는 상술된 재배선 패드 층(62)과 유사하고, 그 설명은 여기에서 반복되지 않는다.
도 29에서, 재배선 패드 층(132) 위에 포토레지스트(134)가 형성되고 패터닝된다. 또한, 도 29에서, 패터닝된 포토레지스트(134)는 재배선 패드 층(136)을 형성하기 위해 재배선 패드 층(132)을 패터닝하기 위한 마스크로서 사용된다. 이러한 단계들은 상기 도 9 및 도 10에 도시되고 설명된 단계와 유사하며, 그 설명은 여기에서 반복되지 않는다.
도 30에 도시된 바와 같이, 재배선 패드(136)는 평평하지 않고 개구부(130) 위에 디봇 또는 낮은 지점을 가질 수 있는 상단 표면(136A)을 갖는다. 도 31에서, 재배선 패드(136)를 위한 평평한 상부 표면(136A)을 제공하기 위한 재배선 패드(136)의 상단 표면(136A) 상에 평탄화 프로세스가 수행된다. 평탄화 프로세스는 예를 들어 화학 기계적 연마(CMP), 연삭 프로세스 등일 수 있고, 재배선 패드 층(136)의 두께를 감소시킬 수 있다. 재배선 패드의 상단 표면(136A)이 평평한 또는 수평 표면이 되도록 함으로써, 패드 위에 놓인 본드 비아 및 본드 패드는 재배선 비아 바로 위에 형성될 수 있고 적어도 35% 감소된 최소 피치를 가질 수 있다.
도 32는 도 31의 구조체에 대한 후속 프로세싱을 예시하고, 이 프로세싱은 도 11 내지 도 14에서 상기 설명되고 예시된 것과 유사하며, 그 설명은 여기에서 반복되지 않는다. 도 32의 구조체는 후속 프로세싱을 거쳐 도 17 내지 도 22에서 상기 설명되고 예시된 바와 같이 패키지 구조체 내에 포함될 수 있으며, 그 설명은 여기에서 반복되지 않는다.
도 33 내지 도 38은 일부 실시예에 따른 집적 회로 다이(20)의 형성에서 중간 단계의 단면도를 도시한다. 이 실시예는 도 1 내지 도 26의 실시예와 유사하다. 이 실시예에서, 재배선 패드와 재배선 비아는 동일한 프로세스에 의해 동시에 형성된다. 또한 이 실시예에서, 재배선 패드 및 재배선 비아는 이중 다마신 프로세스에 의해 형성된다. 이전에 설명된 실시예에 대한 것과 유사한 이 실시예에 관한 세부사항은 여기에서 반복되지 않을 것이다.
도 33은 도 7과 유사한 프로세스의 중간 단계에 있고, 그 설명은 여기에서 반복되지 않는다. 도 33과 도 7의 차이점은 재배선 비아가 개구부(130) 내에 아직 형성되지 않았다는 것이다.
도 34에서, 시드 층(140)은 패시베이션 층(58) 위에, 개구부(130) 내에, 그리고 개구부(130) 내의 상단 금속(56)의 노출된 부분 상에 형성된다. 시드 층(140)의 재료 및 형성 프로세스는 상술된 시드 층(40)과 유사하고, 그 설명은 여기에서 반복되지 않는다.
도 35에서, 시드 층(140) 위에 포토레지스트(142)가 형성되고 패터닝된다. 이러한 단계는 상기 예시되고 설명된 단계와 유사하고, 그 설명은 여기에서 반복되지 않는다.
도 36에서, 도전성 재료(144)가 포토레지스트(142)의 개구부에서 노출된 시드 층(140) 상에 형성된다. 도전성 재료(144)의 재료 및 형성 프로세스는 상술된 도전성 재료(42)와 유사하고, 그 설명은 여기에서 반복되지 않는다.
도 37에서, 포토레지스트(142) 및 시드 층(140)의 아래 놓인 부분이 제거되어 재배선 패드(146)를 형성한다. 포토레지스트(142)는 산소 플라즈마 등을 사용하는 것과 같은 허용가능한 애싱 또는 박리 프로세스에 의해 제거될 수 있다. 시드 층(140)의 부분은 허용가능한 에칭 프로세스에 의해 제거될 수 있다. 재배선 패드(146)의 상부 표면이 평평한 또는 수평 표면을 가짐으로써, 패드 위에 놓인 본드 비아 및 본드 패드는 재배선 비아 바로 위에 형성될 수 있고, 적어도 35% 감소된 최소 피치를 가질 수 있다.
도 38은 도 37의 구조체에 대한 후속 프로세싱을 예시하고 이 프로세싱은 도 11 내지 도 14에서 상기 설명되고 예시된 것과 유사하고, 그 설명은 여기에서 반복되지 않는다. 도 38의 구조체는 후속 프로세싱을 거쳐 도 17 내지 도 22에서 상기 설명되고 예시된 바와 같이 패키지 구조체 내에 포함될 수 있으며, 그 설명은 여기에서 반복되지 않는다.
다른 피처 및 프로세스가 또한 포함될 수 있다. 예를 들어, 3D 패키징 또는 3DIC 디바이스의 검증 테스트를 돕기 위해 테스트 구조체가 포함될 수 있다. 테스트 구조체는, 예를 들어, 3D 패키징 또는 3DIC의 테스트, 프로브 및/또는 프로브 카드의 사용 등을 허용하는 재배선 층 내에 또는 기판 상에 형성된 테스트 패드를 포함할 수 있다. 검증 테스트는 최종 구조체뿐만 아니라 중간 구조체에 대해서도 수행될 수 있다. 추가적으로, 여기에 개시된 구조체 및 방법은 수율을 증가시키고 비용을 감소시키기 위해 공지된 양호한 다이의 중간 검증을 포함하는 테스트 방법론과 함께 사용될 수 있다.
실시예는 이점을 달성할 수 있다. 본 명세서에서 논의된 실시예는 특정 맥락, 즉 디바이스(예를 들어, 칩 또는 다이) 또는 패키지(예를 들어, 칩 온 웨이퍼(CoW) 패키지 구조체 또는 웨이퍼-온-웨이퍼(WoW) 패키지 구조체) 내로 집적될 수 있는 재배선 구조체에서 논의될 수 있다. 재배선 구조체는 인접한 재배선 비아와 위에 놓인 패드 사이에 더 작은 피치 및 최소 거리를 허용하도록 위에 놓인 패드를 갖는 수평 또는 평평한 상부 표면을 갖는 재배선 비아를 포함한다. 일부 실시예에서, 재배선 비아는 예를 들어 단일 다마신 프로세스를 사용하여 위에 놓인 패드와 별도로 형성된다. 일부 실시예에서, 재배선 비아는 예를 들어, 이중 다마신 프로세스를 사용하여 위에 놓인 패드와 동일한 프로세스에서 형성되고, 위에 놓인 패드의 상부 표면을 수평을 맞추거나 평평하게 하기 위해 평탄화 프로세스가 후속된다. 재배선 비아의 상단 표면 및/또는 위에 놓인 패드의 상단 표면이 평평한 또는 수평 표면이 되도록 함으로써, 패드 위에 놓이는 본드 비아 및 본드 패드는 재배선 비아 바로 위에 형성될 수 있고 적어도 35% 감소된 최소 피치를 가질 수 있다.
일 실시예는 제1 기판 위에 제1 상호접속 구조체를 형성하는 단계를 포함하는 방법을 포함하고, 제1 상호접속 구조체는 유전체 층 및 금속화 패턴을 내부에 포함한다. 방법은 또한, 제1 상호접속 구조체 위에 재배선 비아를 형성하는 단계를 포함하고, 재배선 비아는 제1 상호접속 구조체의 금속화 패턴 중 적어도 하나에 전기적으로 커플링된다. 방법은 또한, 재배선 비아 위에 재배선 패드를 형성하는 단계를 포함하고, 재배선 패드는 재배선 비아에 전기적으로 커플링된다. 방법은 또한, 재배선 패드 위에 제1 유전체 층을 형성하는 단계를 포함한다. 방법은 또한, 제1 유전체 층 위에 제2 유전체 층을 형성하는 단계를 포함한다. 방법은 또한, 제1 유전체 층 및 제2 유전체 층을 패터닝하는 단계를 포함한다. 방법은 또한, 재배선 패드 위에 그리고 제1 유전체 층 내에 본드 비아를 형성하는 단계를 포함하고, 본드 비아는 재배선 패드에 전기적으로 커플링되고, 본드 비아는 재배선 비아와 중첩한다. 방법은 또한, 본드 비아 위에 그리고 제2 유전체 층 내에 제1 본드 패드를 형성하는 단계를 포함하고, 제1 본드 패드는 본드 비아에 전기적으로 커플링된다.
실시예는 다음의 특징 중 하나 이상을 포함할 수 있다. 재배선 비아 및 재배선 패드는 다마신 프로세스로 각각 형성된다. 재배선 비아 및 재배선 패드는 단일 성막 프로세스에 의해 형성된다. 재배선 패드의 상단 표면은 상단 표면의 전체에 걸쳐 평평하다. 재배선 비아 위에 재배선 패드를 형성하는 단계는, 도전성 재료를 성막하는 단계, 및 도전성 재료의 상단 표면 상에 평탄화 프로세스를 수행하여 평평한 상단 표면을 갖는 재배선 패드를 형성하는 단계를 포함한다. 재배선 패드는 재배선 비아와는 상이한 재료 조성을 갖는다. 제1 본드 패드는 재배선 비아와 중첩한다. 방법은, 제1 기판의 일부분을 노출시키는 제1 개구부를 형성하기 위해 제1 상호접속 구조체를 패터닝하는 단계; 제1 개구부 내에 라이너를 성막하는 단계; 제1 개구부를 도전성 재료로 채우는 단계; 및 제1 기판을 박형화하여 제1 개구부 내의 도전성 재료의 일부분을 노출시키는 단계를 더 포함하고, 도전성 재료는 제1 상호접속 구조체를 관통하여 연장되고 제1 기판은 기판 관통 비아를 형성한다. 방법은, 패키지 구조체의 제3 유전체 층 및 제2 본드 패드에 제2 유전체 층 및 제1 본드 패드를 하이브리드 본딩하는 단계를 더 포함하고, 패키지 구조체는 제2 기판 및 제2 기판 위의 제2 상호접속 구조체를 포함하고, 제3 유전체 층 및 제2 본드 패드는 제2 상호접속 구조체의 일부이다. 방법은, 패키지 구조체의 제3 유전체 층 및 제2 본드 패드에 제2 유전체 층 및 제1 본드 패드를 하이브리드 본딩한 후에, 제1 기판 위에 제1 재배선 구조체를 형성하는 단계 - 제1 재배선 구조체는 유전체 층 및 금속화 패턴을 내부에 포함하고, 제1 재배선 구조체의 금속화 패턴은 기판 관통 비아에 전기적으로 커플링됨 - , 및 제1 재배선 구조체 위에 있고 제1 재배선 구조체에 전기적으로 커플링된 제1 도전성 범프 세트를 형성하는 단계를 더 포함한다. 방법은, 제1 재배선 구조체를 형성하기 전에, 제1 기판, 제1 상호접속 구조체, 제1 유전체 층, 및 제2 유전체 층을 봉지재로 봉지하는 단계를 더 포함하고, 제1 재배선 구조체는 봉지재 위에 형성된다.
일 실시예는 제1 기판 위에 제1 유전체 층을 형성하는 단계를 포함하는 방법을 포함하고, 제1 유전체 층은 제1 금속화 패턴을 내부에 갖는다. 방법은 또한, 제1 유전체 층 위의 제2 유전체 층 내에 제1 비아를 형성하는 단계를 포함하고, 제1 비아는 제1 금속화 패턴에 전기적으로 커플링된다. 방법은 또한, 제1 비아 및 제2 유전체 층 위에 도전성 패드를 형성하는 단계를 포함하고, 도전성 패드는 제1 비아에 전기적으로 커플링된다. 방법은 또한, 도전성 패드 및 제2 유전체 층 위의 제3 유전체 층 내에 본드 비아를 형성하는 단계를 포함하고, 본드 비아는 도전성 패드에 전기적으로 커플링되고, 본드 비아는 제1 비아와 중첩한다. 방법은 또한, 본드 비아 및 제3 유전체 층 위의 제4 유전체 층 내에 제1 본드 패드를 형성하는 단계를 포함하고, 제1 본드 패드는 본드 비아에 전기적으로 커플링되고, 제1 본드 패드는 제1 비아와 중첩한다.
실시예는 다음의 특징 중 하나 이상을 포함할 수 있다. 방법은, 다마신 프로세스를 수행하여 제2 유전체 층 내에 제1 비아를 형성하는 단계, 제1 비아 및 제2 유전체 층 위에 제1 도전성 재료를 성막하는 단계, 제1 도전성 재료 위에 마스크를 형성하는 단계, 및 마스크를 사용하여 제1 도전성 재료를 패터닝하여 제1 비아 위에 도전성 패드를 형성하는 단계를 더 포함한다. 제1 비아 및 도전성 패드는 단일 성막 프로세스에 의해 형성된다. 평탄화 프로세스 전에, 도전성 패드는 비평면 상단 표면을 갖는다. 방법은, 제1 유전체 층 위에 제1 패터닝된 마스크를 형성하는 단계, 제1 패터닝된 마스크를 마스크로서 사용하여 에칭 프로세스를 수행하는 단계 - 에칭 프로세스는 제1 유전체 층을 관통하고 제1 기판을 부분적으로 관통하는 제1 개구부를 형성함 - , 제1 개구부 내에 라이너를 형성하는 단계, 제1 개구부를 도전성 재료로 채우는 단계, 및 제1 기판을 박형화하여 제1 개구부 내의 도전성 재료의 일부분을 노출시키는 단계를 더 포함하고, 도전성 재료는 제1 유전체 층을 관통하여 연장되고 제1 기판은 기판 관통 비아를 형성한다. 방법은, 제4 유전체 층 및 제1 본드 패드를 패키기 구조체의 제5 유전체 층 및 제2 본드 패드에 하이브리드 본딩하는 단계를 더 포함하고, 패키지 구조체는 제2 기판을 포함한다.
일 실시예는 제1 기판 위의 제1 상호접속 구조체를 포함하는 구조체를 포함하고, 제1 상호접속 구조체는 유전체 층 및 금속화 패턴을 내부에 포함한다. 구조체는 또한, 제1 상호접속 구조체 및 제1 기판을 관통하여 연장되는 기판 관통 비아를 포함한다. 구조체는 또한, 제1 상호접속 구조체 위의 재배선 비아를 포함하고, 재배선 비아는 제1 상호접속 구조체의 금속화 패턴 중 적어도 하나에 전기적으로 커플링된다. 구조체는 또한, 재배선 비아 위의 재배선 패드를 포함하고, 재배선 패드는 재배선 비아에 전기적으로 커플링된다. 구조체는 또한, 재배선 패드 위의 본드 비아를 포함하고, 본드 비아는 재배선 패드에 전기적으로 커플링되고, 본드 비아는 재배선 비아와 중첩한다. 구조체는 또한, 본드 비아 위의 제1 본드 패드를 포함하고, 제1 본드 패드는 본드 비아에 전기적으로 커플링되고, 제1 본드 패드는 재배선 비아와 중첩한다.
실시예는 다음의 특징 중 하나 이상을 포함할 수 있다. 구조체는 재배선 패드의 상단 표면은 상단 표면의 전체에 걸쳐 평평하다. 재배선 비아 및 재배선 패드는 연속하는 도전성 구조체이다.
전술된 설명은, 당업자가 본 개시의 양상을 더 잘 이해할 수 있도록 여러 실시예의 피처를 서술한다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 프로세스와 구조물을 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 한다. 또한, 당업자는 이러한 등가의 구성이 본 개시의 취지 및 범위를 벗어나지 않으며, 본 개시의 취지 및 범위를 벗어나지 않으면서 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
실시예
1. 방법에 있어서,
제1 기판 위에 제1 상호접속 구조체를 형성하는 단계 - 상기 제1 상호접속 구조체는 유전체 층 및 금속화(metallization) 패턴을 내부에 포함함 - ;
상기 제1 상호접속 구조체 위에 재배선 비아를 형성하는 단계 - 상기 재배선 비아는 상기 제1 상호접속 구조체의 상기 금속화 패턴 중 적어도 하나에 전기적으로 커플링됨 - ;
상기 재배선 비아 위에 재배선 패드를 형성하는 단계 - 상기 재배선 패드는 상기 재배선 비아에 전기적으로 커플링됨 - ;
상기 재배선 패드 위에 제1 유전체 층을 형성하는 단계;
상기 제1 유전체 층 위에 제2 유전체 층을 형성하는 단계;
상기 제1 유전체 층 및 상기 제2 유전체 층을 패터닝하는 단계;
상기 재배선 패드 위에 그리고 상기 제1 유전체 층 내에 본드 비아를 형성하는 단계 - 상기 본드 비아는 상기 재배선 패드에 전기적으로 커플링되고, 상기 본드 비아는 상기 재배선 비아와 중첩함 - ; 및
상기 본드 비아 위에 그리고 상기 제2 유전체 층 내에 제1 본드 패드를 형성하는 단계 - 상기 제1 본드 패드는 상기 본드 비아에 전기적으로 커플링됨 -
를 포함하는 것인, 방법.
2. 제1항에 있어서,
상기 재배선 비아 및 상기 재배선 패드는 다마신 프로세스로 각각 형성되는 것인, 방법.
3. 제1항에 있어서,
상기 재배선 비아 및 상기 재배선 패드는 단일 성막 프로세스에 의해 형성되는 것인, 방법.
4. 제1항에 있어서,
상기 재배선 패드의 상단 표면은 상기 상단 표면의 전체에 걸쳐 평평한 것인 방법.
5. 제1항에 있어서,
상기 재배선 비아 위에 상기 재배선 패드를 형성하는 단계는,
도전성 재료를 성막하는 단계; 및
상기 도전성 재료의 상단 표면 상에 평탄화 프로세스를 수행하여 평평한 상단 표면을 갖는 상기 재배선 패드를 형성하는 단계를 포함하는 것인, 방법.
6. 제1항에 있어서,
상기 재배선 패드는 상기 재배선 비아와는 상이한 재료 조성을 가지는 것인, 방법.
7. 제1항에 있어서,
상기 제1 본드 패드는 상기 재배선 비아와 중첩하는 것인, 방법.
8. 제1항에 있어서,
상기 제1 기판의 일부분을 노출시키는 제1 개구부를 형성하기 위해 상기 제1 상호접속 구조체를 패터닝하는 단계;
상기 제1 개구부 내에 라이너를 성막하는 단계;
상기 제1 개구부를 도전성 재료로 채우는 단계; 및
상기 제1 기판을 박형화하여 상기 제1 개구부 내의 도전성 재료의 일부분을 노출시키는 단계 - 상기 도전성 재료는 제1 상호접속 구조체를 관통하여 연장되고 상기 제1 기판은 기판 관통 비아(through substrate via)를 형성함 -
를 더 포함하는 것인, 방법.
9. 제8항에 있어서,
패키지 구조체의 제3 유전체 층 및 제2 본드 패드에 상기 제2 유전체 층 및 상기 제1 본드 패드를 하이브리드 본딩하는(hybrid bonding) 단계 - 상기 패키지 구조체는 제2 기판 및 상기 제2 기판 위의 제2 상호접속 구조체를 포함하고, 상기 제3 유전체 층 및 상기 제2 본드 패드는 상기 제2 상호접속 구조체의 일부임 -
를 더 포함하는 것인, 방법.
10. 제9항에 있어서,
상기 패키지 구조체의 제3 유전체 층 및 상기 제2 본드 패드에 상기 제2 유전체 층 및 상기 제1 본드 패드를 하이브리드 본딩한 후에, 상기 제1 기판 위에 제1 재배선 구조체를 형성하는 단계 - 상기 제1 재배선 구조체는 유전체 층 및 금속화 패턴을 내부에 포함하고, 상기 제1 재배선 구조체의 상기 금속화 패턴은 상기 기판 관통 비아에 전기적으로 커플링됨 - ; 및
상기 제1 재배선 구조체 위에 있고 상기 제1 재배선 구조체에 전기적으로 커플링된 제1 도전성 범프 세트를 형성하는 단계
를 더 포함하는 것인, 방법.
11. 제10항에 있어서,
상기 제1 재배선 구조체를 형성하기 전에, 상기 제1 기판, 상기 제1 상호접속 구조체, 상기 제1 유전체 층, 및 상기 제2 유전체 층을 봉지재(encapsulant)로 봉지하는(encapsulating) 단계 - 상기 제1 재배선 구조체는 상기 봉지재 위에 형성됨 -
를 더 포함하는 것인, 방법.
12. 방법에 있어서,
제1 기판 위에 제1 유전체 층을 형성하는 단계 - 상기 제1 유전체 층은 제1 금속화 패턴을 내부에 가짐 - ;
상기 제1 유전체 층 위의 제2 유전체 층 내에 제1 비아를 형성하는 단계 - 상기 제1 비아는 상기 제1 금속화 패턴에 전기적으로 커플링됨 - ;
상기 제1 비아 및 상기 제2 유전체 층 위에 도전성 패드를 형성하는 단계 - 상기 도전성 패드는 상기 제1 비아에 전기적으로 커플링됨 - ;
상기 도전성 패드 및 상기 제2 유전체 층 위의 제3 유전체 층 내에 본드 비아를 형성하는 단계 - 상기 본드 비아는 상기 도전성 패드에 전기적으로 커플링되고, 상기 본드 비아는 상기 제1 비아와 중첩함 - ; 및
상기 본드 비아 및 상기 제3 유전체 층 위의 제4 유전체 층 내에 제1 본드 패드를 형성하는 단계 - 상기 제1 본드 패드는 상기 본드 비아에 전기적으로 커플링되고, 상기 제1 본드 패드는 상기 제1 비아와 중첩함 -
를 포함하는 것인, 방법.
13. 제12항에 있어서,
다마신 프로세스를 수행하여 상기 제2 유전체 층 내에 제1 비아를 형성하는 단계;
상기 제1 비아 및 상기 제2 유전체 층 위에 제1 도전성 재료를 성막하는 단계;
상기 제1 도전성 재료 위에 마스크를 형성하는 단계; 및
상기 마스크를 사용하여 상기 제1 도전성 재료를 패터닝하여 상기 제1 비아 위에 상기 도전성 패드를 형성하는 단계
를 더 포함하는, 방법.
14. 제12항에 있어서,
상기 제1 비아 및 상기 도전성 패드는 단일 성막 프로세스에 의해 형성되는 것인, 방법.
15. 제14항에 있어서,
상기 단일 증착 프로세스 후에, 상기 도전성 패드 상에 평탄화 프로세스를 수행하여 평면 상단 표면을 갖는 도전성 패드를 형성하는 단계 - 상기 평탄화 프로세스 전에, 상기 도전성 패드는 비평면 상단 표면을 가짐 -
를 더 포함하는, 방법.
16. 제12항에 있어서,
상기 제1 유전체 층 위에 제1 패터닝된 마스크를 형성하는 단계;
상기 제1 패터닝된 마스크를 마스크로서 사용하여 에칭 프로세스를 수행하는 단계 - 상기 에칭 프로세스는 상기 제1 유전체 층을 관통하고 상기 제1 기판을 부분적으로 관통하는 제1 개구부를 형성함 - ;
상기 제1 개구부 내에 라이너를 형성하는 단계;
상기 제1 개구부를 도전성 재료로 채우는 단계; 및
상기 제1 기판을 박형화하여 상기 제1 개구부 내의 상기 도전성 재료의 일부분을 노출시키는 단계 - 상기 도전성 재료는 상기 제1 유전체 층을 관통하여 연장되고 상기 제1 기판은 기판 관통 비아를 형성함 -
를 더 포함하는, 방법.
17. 제12항에 있어서,
상기 제4 유전체 층 및 상기 제1 본드 패드를 패키기 구조체의 제5 유전체 층 및 제2 본드 패드에 하이브리드 본딩하는 단계 - 상기 패키지 구조체는 제2 기판을 포함함 -
를 더 포함하는, 방법.
18. 구조체에 있어서,
제1 기판 위의 제1 상호접속 구조체 - 상기 제1 상호접속 구조체는 유전체 층 및 금속화 패턴을 내부에 포함함 - ;
상기 제1 상호접속 구조체 및 상기 제1 기판을 관통하여 연장되는 기판 관통 비아;
상기 제1 상호접속 구조체 위의 재배선 비아 - 상기 재배선 비아는 상기 제1 상호접속 구조체의 상기 금속화 패턴 중 적어도 하나에 전기적으로 커플링됨 - ;
상기 재배선 비아 위의 재배선 패드 - 상기 재배선 패드는 상기 재배선 비아에 전기적으로 커플링됨 - ;
상기 재배선 패드 위의 본드 비아 - 상기 본드 비아는 상기 재배선 패드에 전기적으로 커플링되고, 상기 본드 비아는 상기 재배선 비아와 중첩함 - ; 및
상기 본드 비아 위의 제1 본드 패드 - 상기 제1 본드 패드는 상기 본드 비아에 전기적으로 커플링되고, 상기 제1 본드 패드는 상기 재배선 비아와 중첩함 -
를 포함하는 것인, 구조체.
19. 제18항에 있어서,
상기 재배선 패드의 상단 표면은 상기 상단 표면의 전체에 걸쳐 평평한 것인, 구조체.
20. 제18항에 있어서,
상기 재배선 비아 및 상기 재배선 패드는 연속하는 도전성 구조체인 것인, 구조체.

Claims (10)

  1. 방법에 있어서,
    제1 기판 위에 제1 상호접속 구조체를 형성하는 단계 - 상기 제1 상호접속 구조체는 유전체 층 및 금속화(metallization) 패턴을 내부에 포함함 - ;
    상기 제1 상호접속 구조체 위에 재배선 비아를 형성하는 단계 - 상기 재배선 비아는 상기 제1 상호접속 구조체의 상기 금속화 패턴 중 적어도 하나에 전기적으로 커플링됨 - ;
    상기 재배선 비아 위에 재배선 패드를 형성하는 단계 - 상기 재배선 패드는 상기 재배선 비아에 전기적으로 커플링됨 - ;
    상기 재배선 패드 위에 제1 유전체 층을 형성하는 단계;
    상기 제1 유전체 층 위에 제2 유전체 층을 형성하는 단계;
    상기 제1 유전체 층 및 상기 제2 유전체 층을 패터닝하는 단계;
    상기 재배선 패드 위에 그리고 상기 제1 유전체 층 내에 본드 비아를 형성하는 단계 - 상기 본드 비아는 상기 재배선 패드에 전기적으로 커플링되고, 상기 본드 비아는 상기 재배선 비아와 중첩함 - ; 및
    상기 본드 비아 위에 그리고 상기 제2 유전체 층 내에 제1 본드 패드를 형성하는 단계 - 상기 제1 본드 패드는 상기 본드 비아에 전기적으로 커플링됨 -
    를 포함하는 것인, 방법.
  2. 제1항에 있어서,
    상기 재배선 비아 및 상기 재배선 패드는 다마신 프로세스로 각각 형성되는 것인, 방법.
  3. 제1항에 있어서,
    상기 재배선 비아 및 상기 재배선 패드는 단일 성막 프로세스에 의해 형성되는 것인, 방법.
  4. 제1항에 있어서,
    상기 재배선 패드의 상단 표면은 상기 상단 표면의 전체에 걸쳐 평평한 것인 방법.
  5. 제1항에 있어서,
    상기 재배선 비아 위에 상기 재배선 패드를 형성하는 단계는,
    도전성 재료를 성막하는 단계; 및
    상기 도전성 재료의 상단 표면 상에 평탄화 프로세스를 수행하여 평평한 상단 표면을 갖는 상기 재배선 패드를 형성하는 단계를 포함하는 것인, 방법.
  6. 제1항에 있어서,
    상기 재배선 패드는 상기 재배선 비아와는 상이한 재료 조성을 가지는 것인, 방법.
  7. 제1항에 있어서,
    상기 제1 본드 패드는 상기 재배선 비아와 중첩하는 것인, 방법.
  8. 제1항에 있어서,
    상기 제1 기판의 일부분을 노출시키는 제1 개구부를 형성하기 위해 상기 제1 상호접속 구조체를 패터닝하는 단계;
    상기 제1 개구부 내에 라이너를 성막하는 단계;
    상기 제1 개구부를 도전성 재료로 채우는 단계; 및
    상기 제1 기판을 박형화하여 상기 제1 개구부 내의 도전성 재료의 일부분을 노출시키는 단계 - 상기 도전성 재료는 제1 상호접속 구조체를 관통하여 연장되고 상기 제1 기판은 기판 관통 비아(through substrate via)를 형성함 -
    를 더 포함하는 것인, 방법.
  9. 방법에 있어서,
    제1 기판 위에 제1 유전체 층을 형성하는 단계 - 상기 제1 유전체 층은 제1 금속화 패턴을 내부에 가짐 - ;
    상기 제1 유전체 층 위의 제2 유전체 층 내에 제1 비아를 형성하는 단계 - 상기 제1 비아는 상기 제1 금속화 패턴에 전기적으로 커플링됨 - ;
    상기 제1 비아 및 상기 제2 유전체 층 위에 도전성 패드를 형성하는 단계 - 상기 도전성 패드는 상기 제1 비아에 전기적으로 커플링됨 - ;
    상기 도전성 패드 및 상기 제2 유전체 층 위의 제3 유전체 층 내에 본드 비아를 형성하는 단계 - 상기 본드 비아는 상기 도전성 패드에 전기적으로 커플링되고, 상기 본드 비아는 상기 제1 비아와 중첩함 - ; 및
    상기 본드 비아 및 상기 제3 유전체 층 위의 제4 유전체 층 내에 제1 본드 패드를 형성하는 단계 - 상기 제1 본드 패드는 상기 본드 비아에 전기적으로 커플링되고, 상기 제1 본드 패드는 상기 제1 비아와 중첩함 -
    를 포함하는 것인, 방법.
  10. 구조체에 있어서,
    제1 기판 위의 제1 상호접속 구조체 - 상기 제1 상호접속 구조체는 유전체 층 및 금속화 패턴을 내부에 포함함 - ;
    상기 제1 상호접속 구조체 및 상기 제1 기판을 관통하여 연장되는 기판 관통 비아;
    상기 제1 상호접속 구조체 위의 재배선 비아 - 상기 재배선 비아는 상기 제1 상호접속 구조체의 상기 금속화 패턴 중 적어도 하나에 전기적으로 커플링됨 - ;
    상기 재배선 비아 위의 재배선 패드 - 상기 재배선 패드는 상기 재배선 비아에 전기적으로 커플링됨 - ;
    상기 재배선 패드 위의 본드 비아 - 상기 본드 비아는 상기 재배선 패드에 전기적으로 커플링되고, 상기 본드 비아는 상기 재배선 비아와 중첩함 - ; 및
    상기 본드 비아 위의 제1 본드 패드 - 상기 제1 본드 패드는 상기 본드 비아에 전기적으로 커플링되고, 상기 제1 본드 패드는 상기 재배선 비아와 중첩함 -
    를 포함하는 것인, 구조체.
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