TWI727423B - 積體電路封裝及其形成方法 - Google Patents

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TWI727423B
TWI727423B TW108133657A TW108133657A TWI727423B TW I727423 B TWI727423 B TW I727423B TW 108133657 A TW108133657 A TW 108133657A TW 108133657 A TW108133657 A TW 108133657A TW I727423 B TWI727423 B TW I727423B
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黃子松
蔡及銘
劉重希
林志偉
蔡豪益
何明哲
曾明鴻
林彥良
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台灣積體電路製造股份有限公司
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Abstract

在一實施例中，一種元件包含：積體電路晶粒；包封體， 至少部分地包圍積體電路晶粒，包封體包含具有平均直徑的填料；穿孔，延伸穿過包封體，穿孔具有寬度恆定的下部部分及寬度持續減小的上部部分，上部部分的厚度大於填料的平均直徑；以及重佈線結構，包含：在穿孔、包封體以及積體電路晶粒上的介電層；以及金屬化圖案，具有延伸穿過介電層的通孔部分及沿介電層延伸的線部分，金屬化圖案電耦接至穿孔及積體電路晶粒。

Description

積體電路封裝及其形成方法
本揭露的實施例是有關於一種積體電路封裝及其形成方法。
半導體產業已歸因於多種電子組件(例如，電晶體、二極體、電阻器、電容器等)的積集密度(integration density)的持續改良而經歷快速發展。主要地，積集密度的改良源自於最小特徵大小(minimum feature size)的一再減小，其允許更多組件整合至給定區域中。隨著對縮小的電子元件的需求增長，對於更小且更具創造性的半導體晶粒的封裝技術的需要已出現。此等封裝系統之實例為層疊式封裝(Package-on-Package；PoP)技術。在PoP元件中，頂部半導體封裝堆疊於底部半導體封裝的頂部上，以提供高積集度以及組件密度。PoP技術大體上使得能夠生產具有增強的功能性以及於印刷電路板(printed circuit board；PCB)上佔用面積(footprint)小的半導體元件。
在一實施例中，積體電路封裝包含：積體電路晶粒；包 封體，至少部分地包圍積體電路晶粒，包封體包含具有平均直徑的填料；穿孔，延伸穿過包封體，穿孔具有寬度恆定的下部部分及寬度持續減小的上部部分，上部部分的厚度大於填料的平均直徑；以及重佈線結構，包含：在穿孔、包封體以及積體電路晶粒上的介電層；以及金屬化圖案，具有延伸穿過介電層的通孔部分及沿介電層延伸的線部分，金屬化圖案電耦接至穿孔及積體電路晶粒。
在一實施例中，積體電路封裝的形成方法包含：在第一介電層中形成第一開口，所述第一開口暴露出第一金屬化圖案；以及形成穿孔，包含：將晶種層沈積在第一開口中及由第一開口暴露出的第一金屬化圖案的部分上；藉由第一鍍覆製程將第一導電材料層鍍覆於晶種層上，第一鍍覆製程以第一鍍覆電流密度執行；藉由第二鍍覆製程將第二導電材料層鍍覆於第一導電材料層上，第二鍍覆製程以第二鍍覆電流密度執行，第二鍍覆電流密度大於第一鍍覆電流密度；以及藉由第三鍍覆製程將第三導電材料層鍍覆於第二導電材料層上，第三鍍覆製程以第三鍍覆電流密度執行，第三鍍覆電流密度大於第二鍍覆電流密度。
在一實施例中，積體電路封裝的形成方法包含：形成自介電層延伸的穿孔，所述穿孔具有凸出的最頂部表面，所述穿孔由多個鍍覆製程形成，多個鍍覆製程中的每一連續者以高於多個鍍覆製程中的先前一者的鍍覆電流密度執行；鄰接穿孔將積體電路晶粒置放於介電層上；用包封體包覆積體電路晶粒及穿孔，所述包封體包含具有平均直徑的填料；平坦化包封體以使得包封體、積體電路晶粒以及穿孔的最頂部表面齊平，其中在平坦化之 後，穿孔的凸出的最頂部表面的剩餘部分具有第一厚度，所述第一厚度大於填料的平均直徑；以及在穿孔、包封體以及積體電路晶粒上形成重佈線結構，所述重佈線結構電耦接穿孔及積體電路晶粒。
5、8:區
50、50A、50B:積體電路晶粒
52:半導體基底
54:元件
56:層間介電質
58:導電插塞
60:內連線結構
62:襯墊
64:鈍化膜
66:晶粒連接件
68、108、112、142、146、150、154:介電層
100:第一封裝組件
100A、100B:封裝區
102:載體基底
104:釋放層
106:背側重佈線結構
110、144、148、152:金屬化圖案
114、120:開口
116:穿孔
116A:晶種層
116B、116C、116D:導電材料層
116L:下部部分
116U:錐形上部部分/上部部分
116R1、116R2:拐角區
118:光阻
122、124、126:鍍覆製程
128:黏著劑
130:包封體
132:促進劑
134:填料
136:拋光墊
138:導電材料
140:前側重佈線結構
156:凸塊下金屬
158、160:導電連接件
200:第二封裝組件
202:基底
204A、204B:堆疊式晶粒
206:導電通孔
208、210、304:接合墊
212:鍵合線
214:模製材料
300:封裝基底
302:基底芯體
306:阻焊劑
308:底部填充體
D1、D2:直徑
T1、T2、T3、T4、T5:厚度
W1、W2:寬度
當結合附圖閱讀時，自以下詳細描述最佳地理解本揭露內容的態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。事實上，出於論述清楚起見，可任意地增加或減小各種特徵之尺寸。
圖1示出根據一些實施例的積體電路晶粒的橫截面圖。
圖2、圖3、圖4、圖5A、圖5B、圖5C、圖5D、圖5E、圖6、圖7、圖8A、圖8B、圖9、圖10、圖11、圖12、圖13、圖14、圖15以及圖16示出根據一些實施例的用於形成封裝組件的製程期間的中間步驟的橫截面圖。
圖17及圖18示出根據一些實施例的元件堆疊的形成及實施。
以下揭露內容提供用於實施本揭露的不同特徵的多個不同實施例或實例。下文描述組件及配置的特定實例以簡化本揭露內容。當然，此等組件及配置僅為實例且不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或上之形成可包含第一特徵及第二特徵直接接觸地形成或安置的實施例，且亦可包含額外特徵可在第一特徵與第二特徵之間形成或安置，使得 第一特徵及第二特徵可不直接接觸的實施例。另外，本揭露內容可在各種實例中重複參考標號及/或字母。此重複是出於簡化及清晰的目的且本身並不指示所論述的各種實施例及/或組態之間的關係。
此外，為易於描述，諸如「在......下方」、「低於」、「在......下部」、「高於」、「在......上部」及其類似者的空間相對術語在本文中可用於描述如圖式中所示出的一個元件或特徵與另一元件或特徵的關係。除圖式中所描繪的定向以外，空間相對術語意欲涵蓋裝置在使用或操作中的不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)且本文中所使用的空間相對描述詞可同樣相應地進行解譯。
根據一些實施例，封裝組件經形成具有延伸穿過包封體的穿孔。穿孔由增加鍍覆電流密度的多個鍍覆製程形成。作為增加鍍覆電流密度的結果，穿孔具有錐形上部部分，所述錐形上部部分具有凸出的最頂部表面及持續減小的寬度。錐形為非線性的錐形。穿孔的錐形形狀(tapered shape)使得在包封體及穿孔的後續平坦化製程期間避免缺陷。
圖1示出根據一些實施例的積體電路晶粒50的橫截面圖。積體電路晶粒50將在後續處理中經封裝以形成積體電路封裝。積體電路晶粒50可為邏輯晶粒(例如，中央處理單元(central processing unit；CPU)、圖形處理單元(graphics processing unit；GPU)、系統晶片(system-on-chip；SoC)、應用程式處理器(application processor；AP)、微控制器等)、記憶體晶粒(例如，動態隨機存取記憶體(dynamic random access memory；DRAM) 晶粒、靜態隨機存取存儲器(static random access memory；SRAM)晶粒等)、電力管理晶粒(例如，電力管理積體電路(power management integrated circuit；PMIC)晶粒)、射頻(radio frequency；RF)晶粒、感測器晶粒、微機電系統(micro-electro-mechanical-system；MEMS)晶粒、訊號處理晶粒(例如，數位訊號處理(digital signal processing；DSP)晶粒)、前端(front-end)晶粒(例如，類比前端(analog front-end；AFE)晶粒)、類似者，或其組合。
積體電路晶粒50可形成於晶圓中，所述晶圓可包含在後續步驟中經單體化以形成多個積體電路晶粒的不同元件區。積體電路晶粒50可根據適用的製造製程經處理以形成積體電路。舉例而言，積體電路晶粒50包含半導體基底52，諸如經摻雜的或未經摻雜的矽，或者絕緣層上半導體(semiconductor-on-insulator；SOI)基底的主動層。半導體基底52可包含其他半導體材料，諸如鍺；化合物半導體，包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其組合。亦可使用其他基底，諸如多層式基底或梯度基底。半導體基底52具有有時稱作前側的主動表面(例如，圖1中面向上的表面)及有時稱作背側的非主動表面(例如，圖1中面向下的表面)。
元件54可形成於半導體基底52的前表面處。元件54可為主動元件(例如，電晶體、二極體等)、電容器、電阻器等。層間介電質(inter-layer dielectric；ILD)56在半導體基底52的前表面上方。ILD56包圍且可覆蓋元件54。ILD56可包含一或多個 介電層，其由諸如磷矽酸鹽玻璃(Phospho-Silicate Glass；PSG)、硼矽酸鹽玻璃(Boro-SilicateGlass；BSG)、硼摻雜磷矽酸鹽玻璃(Boron-Doped Phospho-Silicate Glass；BPSG)、未摻雜矽酸鹽玻璃(undoped Silicate Glass；USG)或其類似者的材料形成。
導電插塞58延伸穿過ILD 56以電耦接及實體地耦接元件54。舉例而言，當元件54為電晶體時，導電插塞58可耦接電晶體的閘極及源極/汲極區。導電插塞58可由鎢、鈷、鎳、銅、銀、金、鋁、類似者或其組合形成。內連線結構60在ILD 56及導電插塞58上方。內連線結構60使多個元件54互連以形成積體電路。內連線結構60可藉由例如ILD 56上的介電層中的金屬化圖案形成。金屬化圖案包含形成於一或多個低k介電層中的金屬線及通孔。內連線結構60的金屬化圖案藉由導電插塞58電耦接至元件54。
積體電路晶粒50更包含進行外部連接的襯墊62，諸如鋁襯墊。襯墊62在積體電路晶粒50的主動側上，例如在內連線結構60之中及/或之上。一或多個鈍化膜(passivation film)64在積體電路晶粒50上，例如在內連線結構60及襯墊62的部分上。開口延伸穿過鈍化膜64至襯墊62。晶粒連接件66，諸如導電柱(例如，由諸如銅的金屬形成)延伸穿過鈍化膜64中的開口，且實體耦接且電耦接至相對應的襯墊62。晶粒連接件66可藉由例如鍍覆或其類似方法形成。晶粒連接件66電耦接積體電路晶粒50的相應積體電路。
視情況，焊料區(例如，焊料球或焊料凸塊)可安置在襯墊62上。焊料球可用來對積體電路晶粒50執行晶片探針(chip probe；CP)測試。可對積體電路晶粒50執行CP測試以確認積體電路晶粒50是否為已知良好晶粒(known good die；KGD)。因此，僅封裝經受後續處理之屬於KGD的積體電路晶粒50，且並不封裝CP測試失敗的積體電路晶粒50。在測試後，可在後續處理步驟中移除焊料區。
介電層68可(或可不)在積體電路晶粒50的主動側上，例如在鈍化膜64及晶粒連接件66上。介電層68側向(laterally)包覆晶粒連接件66，且介電層68與積體電路晶粒50側向相連。最初，介電層68可掩埋晶粒連接件66，使得介電層68的最頂部表面在晶粒連接件66的最頂部表面上方。在焊料區安置在晶粒連接件66上的一些實施例中，介電層68亦可掩埋焊料區。替代地，可在形成介電層68之前移除焊料區。
介電層68可為聚合物，諸如聚苯並噁唑(polybenzoxazole；PBO)、聚醯亞胺(polyimide)、苯並環丁烯(benzocyclobutene；BCB)或類似者；氮化物，諸如氮化矽或類似者；氧化物，諸如氧化矽、PSG、BSG、BPSG或類似者；類似者，或其組合。介電層68可例如藉由旋轉塗佈(spin coating)、積層(lamination)、化學氣相沈積(chemical vapor deposition；CVD)或類似者形成。在一些實施例中，晶粒連接件66在積體電路晶粒50的形成期間經由介電層68而暴露出來。在一些實施例中，晶粒連接件66保持掩埋並在用於封裝積體電路晶粒50的後續製程期間被暴露出來。藉由暴露出晶粒連接件66可移除可存在於晶粒連接件66上的任何焊料區。
在一些實施例中，積體電路晶粒80為包含多個半導體基 底52的堆疊元件。舉例而言，積體電路晶粒50可為記憶體元件，諸如混合記憶體立方體(hybrid memory cube；HMC)模組、高頻寬記憶體(high bandwidth memory；HBM)模組，或包含多個記憶體晶粒的類似者。在此類實施例中，積體電路晶粒50包含由基底穿孔(through-substrate vias；TSV)互連的多個半導體基底52。半導體基底52中的每一者可(或可不)具有內連線結構60。
圖2至圖16示出根據一些實施例的用於形成第一封裝組件100的製程期間的中間步驟的橫截面圖。第一封裝組件100具有多個封裝區，且積體電路晶粒50中的一或多者經封裝以在封裝區中的每一者中形成積體電路封裝。示出第一封裝區100A及第二封裝區100B，但應瞭解，第一封裝組件100可具有任何數目個封裝區。形成之後，封裝區中的每一者中的積體電路封裝經單體化。所得積體電路封裝亦可稱為積體扇出型(integrated fan-out；InFO)封裝。
在圖2中，提供載體基底102，且釋放層104形成於載體基底102上。載體基底102可為玻璃載體基底、陶瓷載體基底或類似者。載體基底102可為晶圓，以使得多個封裝可同時形成於載體基底102上。釋放層104可由聚合物系材料形成，可將其連同載體基底102一起自將在後續步驟中形成的上覆結構移除。在一些實施例中，釋放層104為在受熱時損失其黏著性質的環氧類熱釋放材料(epoxy-based thermal-release material)，諸如光-熱轉換(light-to-heat-conversion；LTHC)釋放塗層。在其他實施例中，釋放層104可為紫外線(ultra-violet；UV)黏膠，當其暴露於UV光時損失其黏著性質。釋放層104可經配製為液體且經固化，可 為被積層至載體基底102上的積層體膜(laminate film)，或可為類似者。釋放層104的頂部表面可水平化，且可具有高度平面性。
在圖3中，背側重佈線結構106可形成於釋放層104上。在所展示實施例中，背側重佈線結構106包含介電層108、金屬化圖案110(有時稱為重佈線層或重佈線)以及介電層112。視情況選用背側重佈線結構106。在一些實施例中，不含金屬化圖案的介電層代替背側重佈線結構106形成於釋放層104上。
介電層108可形成於釋放層104上。介電層108的底部表面可與釋放層104的頂部表面接觸。在一些實施例中，介電層108由諸如PBO、聚醯亞胺、BCB或類似者的聚合物形成。在其他實施例中，介電層108由下述者形成：氮化物，諸如氮化矽；氧化物，諸如氧化矽、PSG、BSG、BPSG或其類似者；或其類似者。介電層108可藉由任何可接受的沈積製程形成，諸如：旋轉塗佈、CVD、積層(laminating)、類似者或其組合。
金屬化圖案110可形成於介電層108上。作為形成金屬化圖案110的實例，晶種層形成於介電層108之上方。在一些實施例中，晶種層為金屬層，金屬層可為包括單一層或包括由不同材料形成的多個子層的複合層。在一些實施例中，晶種層包括鈦層及在鈦層上方的銅層。可使用例如物理氣相沈積(physical vapor deposition；PVD)或其類似者形成晶種層。隨後形成光阻(photo resist)並將所述光阻圖案化於晶種層上。光阻可藉由旋轉塗佈或類似製程形成，且可曝光於光以進行圖案化。光阻的圖案對應於金屬化圖案110。圖案化形成穿過光阻以暴露出晶種層的開口。導電材料形成於光阻的開口中及晶種層的經暴露部分上。導電材料 可藉由鍍覆，諸如電鍍(electroplating)或無電鍍覆(electroless plating)，或類似者形成。導電材料可包括金屬，如銅、鈦、鎢、鋁，或其類似者。隨後，移除光阻以及晶種層上未形成導電材料的部分。可藉由可接受的灰化或剝離製程移除光阻，諸如使用氧電漿或其類似者。一旦移除了光阻，則諸如藉由使用可接受的蝕刻製程(諸如，藉由濕式或乾式蝕刻)移除晶種層的經暴露部分。晶種層的剩餘部分及導電材料形成金屬化圖案110。
介電層112可形成於金屬化圖案110及介電層108上。在一些實施例中，介電層112由聚合物形成，聚合物可為可使用微影罩幕(lithography mask)進行圖案化的感光性材料，諸如，PBO、聚醯亞胺、BCB，或類似者。在其他實施例中，介電層112由下述者形成：氮化物，諸如氮化矽；氧化物，諸如氧化矽、PSG、BSG、BPSG；或其類似者。介電層112可藉由旋轉塗佈、積層、CVD、類似者或其組合形成。接著，介電層112經圖案化以形成暴露出部分的金屬化圖案110的開口114。圖案化可藉由可接受的製程形成，諸如當介電層112為感光性材料時藉由將介電層112曝光於光，或藉由使用例如非等向性蝕刻(anisotropic etch)來進行蝕刻。若介電層112為感光性材料，則介電層112可在曝光之後顯影。
應瞭解，背側重佈線結構106可包含任何數目的介電層及金屬化圖案。若較多介電層及金屬化圖案待形成，則可重複上文所論述之步驟及製程。金屬化圖案可包含導電線及導電通孔。可在形成金屬化圖案期間藉由在下伏介電層的開口中形成金屬化圖案的晶種層及導電材料來形成導電通孔。導電通孔可因此互連 且電耦接不同導電線。
在圖4中，穿孔116形成於開口114中且延伸遠離背側重佈線結構106的最頂部介電層(例如，介電層112)。穿孔116實體耦接且電耦接背側重佈線結構106的導電特徵，諸如金屬化圖案110。如下文進一步論述，穿孔116具有逐漸減小的上部寬度以形成凸出的(例如，非平坦或半球形(domed)的)最頂部表面，其有助於在後續平坦化製程期間避免缺陷。穿孔116各自包括晶種層以及導電材料的多個層。圖5A至圖5E示出根據一些實施例的用於形成穿孔116的製程期間的中間步驟的橫截面圖。具體來說，更詳細地示出在圖4中的區5。儘管示出單個穿孔116的形成，但應瞭解，多個穿孔116同時形成。
在圖5A中，晶種層116A形成於背側重佈線結構106上方，例如，在介電層112及金屬化圖案110藉由開口114而暴露出的部分上。在一些實施例中，晶種層116A為金屬層，金屬層可為單一層或包括由不同材料形成的多個子層的複合層。在特定實施例中，晶種層116A包括鈦層及在鈦層上方的銅層。可使用例如PVD或其類似者形成晶種層116A。晶種層116A形成為厚度T1，其可在約0.5微米至約0.8微米範圍內。隨後形成光阻118並將所述光阻118圖案化於晶種層116A上。光阻118可藉由旋轉塗佈或類似製程形成，且可曝光於光以進行圖案化。光阻118的圖案對應於穿孔116。圖案化形成穿過光阻118以暴露出晶種層116A的開口120。
在圖5B中，執行第一鍍覆製程122以在光阻118的開口120中及晶種層116A的經暴露部分上形成第一導電材料層116B。 第一導電材料層116B可包括金屬，如銅、鈦、鎢、鋁或類似者。第一鍍覆製程122為藉由第一組鍍覆製程參數執行的電鍍製程。
使用足夠小以使得各別第一導電材料層116B保形地(conformally)鍍覆於開口114中的鍍覆電流密度來執行第一鍍覆製程122。舉例而言，第一鍍覆製程122的鍍覆電流密度可能在約5A/dm2至約10A/dm2範圍內。增強第一鍍覆製程122的保形性有助於第一導電材料層116B恰當地黏附至晶種層116A，因此降低剝落的可能性。舉例而言，當銅經鍍覆時，低初始鍍覆電流密度能夠實現更穩定銅離子沈積速率，其能夠實現更緻密第一導電材料層116B。鍍覆電流密度影響鍍覆速度，且因此，第一鍍覆製程122具有低鍍覆速率。執行第一鍍覆製程122直至開口114外部的第一導電材料層116B的部分達所需厚度T2為止。舉例而言，厚度T2可能在約5微米至約10微米範圍內，其可藉由執行第一鍍覆製程122達約30秒至約90秒範圍內的持續時間而獲得。第一導電材料層116B的厚度T2大於晶種層116A的厚度T1。
在圖5C中，執行第二鍍覆製程124以在光阻118的開口120中及第一導電材料層116B上形成第二導電材料層116C。第二導電材料層116C可包括金屬，如銅、鈦、鎢、鋁或類似者。在一些實施例中，第二導電材料層116C為與第一導電材料層116B相同的導電材料。第二鍍覆製程124為藉由第二組鍍覆製程參數執行的電鍍製程。
使用足夠大以使得各別第二導電材料層116C以可接受的速率經鍍覆的鍍覆電流密度來執行第二鍍覆製程124。舉例而言，第二鍍覆製程124的鍍覆電流密度可能在約15A/dm2至約22 A/dm2範圍內。增大第二鍍覆製程124的鍍覆電流密度有助於第二導電材料層116C以低時間量形成，從而降低第一封裝組件100的製造成本。鍍覆電流密度影響鍍覆速度，且因此，第二鍍覆製程124具有高鍍覆速率。值得注意地，第二鍍覆製程124的鍍覆電流密度大於第一鍍覆製程122的鍍覆電流密度。執行第二鍍覆製程124直至第二導電材料層116C達所需厚度T3為止。舉例而言，厚度T3可能在約150微米至約200微米範圍內，其可藉由執行第二鍍覆製程124達約1200秒至約2400秒範圍內的持續時間而獲得。第二導電材料層116C的厚度T3大於第一導電材料層116B的厚度T2及晶種層116A的厚度T1。
在圖5D中，執行第三鍍覆製程126以在光阻118的開口120中及第二導電材料層116C上形成第三導電材料層116D。第三導電材料層116D可包括金屬，如銅、鈦、鎢、鋁或類似者。在一些實施例中，第三導電材料層116D為與第一導電材料層116B及第二導電材料層116C相同的導電材料。
第三鍍覆製程126為藉由第三組鍍覆製程參數執行的電鍍製程。使用足夠大以使得各別經鍍覆的第三導電材料層116D具有凸出的最頂部表面的鍍覆電流密度來執行第三鍍覆製程126。舉例而言，第三鍍覆製程126的鍍覆電流密度可能在約20A/dm2至約30A/dm2範圍內。增大第三鍍覆製程126的鍍覆電流密度會降低第三鍍覆製程126的鍍覆保形性。舉例而言，當鍍覆銅時，高鍍覆電流密度能夠實現較大銅離子沈積速率，其能夠實現更多孔的第三導電材料層116D。因此，第三導電材料層116D具有比第一導電材料層116B小的密度。鍍覆電流密度影響鍍覆速度，且因 此，第三鍍覆製程126具有高鍍覆速率。值得注意地，第三鍍覆製程126的鍍覆電流密度大於第二鍍覆製程124的鍍覆電流密度。執行第三鍍覆製程126直至第三導電材料層116D達所需厚度T4為止。舉例而言，厚度T4可能在約30微米至約50微米範圍內，其可藉由執行第三鍍覆製程126達約900秒至約1200秒範圍內的持續時間而獲得。第三導電材料層116D的厚度T4小於第二導電材料層116C的厚度T3，大於第一導電材料層116B的厚度T2，且大於晶種層116A的厚度T1。
作為非保形(non-conformal)第三鍍覆製程126的結果，第三導電材料層116D的側壁逐漸變窄以與第三導電材料層116D的最頂部表面相接。穿孔116的寬度在自第三導電材料層116D的底部延伸至第三導電材料層116D的最頂部表面的方向上持續且非線性地減小，因此形成凸出的最頂部表面。在一些實施例中，所有第三導電材料層116D的側壁皆呈錐形。在一些實施例中，僅一些部分的第三導電材料層116D的側壁為錐形，而剩餘部分的第三導電材料層116D的側壁為直線形。如下文所論述，形成具有凸出的最頂部表面的第三導電材料層116D有助於在後續平坦化製程期間避免缺陷。
在一些實施例中，第一封裝組件100在第三鍍覆製程126期間並非平坦的。舉例而言，在第三鍍覆製程126期間，第一封裝組件100可自一側浸沒於鍍覆溶液中，例如，載體基底102呈豎直地定向。歸因於重力，第三導電材料層116D可經不對稱鍍覆，例如，可以不同速率鍍覆。具體來說，在浸沒之後，一些拐角區(corner region)116R1面向地面(例如，在重力方向上)，且 相對的拐角區116R2背對地面(例如，遠離重力的方向)。相較於背對地面的拐角區116R2，更多導電材料可鍍覆於面向地面的拐角區116R1中。在鍍覆期間，銅離子集中在重力方向上，例如，在面向地面的拐角區116R1中。當額外銅離子在鍍覆期間形成時，所述額外銅離子被吸引至拐角區116R1中的現有銅離子。因此，相較於背對地面的拐角區116R2，面向地面的拐角區116R1可因此具有比較不圓的輪廓。
在圖5E中，移除光阻118以及晶種層116A上未形成導電材料的部分。可藉由可接受的灰化或剝離製程移除光阻118，諸如使用氧電漿或其類似者。一旦移除了光阻118，則諸如藉由使用可接受的蝕刻製程(諸如，藉由濕式或乾式蝕刻)移除晶種層116A的經暴露部分。晶種層116A的剩餘部分及導電材料層116B、導電材料層116C以及導電材料層116D(參見圖5D)形成穿孔116。所得穿孔116具有下部部分116L及錐形上部部分116U，所述下部部分具有帶恆定寬度W1的直線形側壁，所述錐形上部部分116U具有持續且非線性地減小的寬度W2。換言之，上部部分116U具有非線性錐形。寬度W1可能在約150微米至約240微米範圍內。同樣地，寬度W2可以非線性方式自寬度W1減小至在穿孔116的頂點處實質上零的寬度。錐形上部部分116U由第三導電材料層116D中的一些或全部(參見圖5D)形成。
在圖6中，積體電路晶粒50藉由黏著劑128黏附至介電層112。所需類型及數量的積體電路晶粒50黏附於封裝區100A及封裝區100B中的每一者中。在所示實施例中，多個積體電路晶粒50鄰接於彼此黏著，包含第一積體電路晶粒50A及第二積體電 路晶粒50B。第一積體電路晶粒50A可為邏輯元件，諸如中央處理單元(CPU)、圖形處理單元(GPU)、系統晶片(SoC)、微控制器或類似者。第二積體電路晶粒50B可為記憶體元件，諸如動態隨機存取記憶體(DRAM)晶粒、靜態隨機存取記憶體(SRAM)晶粒、混合記憶體立方(HMC)模組、高頻寬記憶體(HBM)模組或類似者。在一些實施例中，積體電路晶粒50A及積體電路晶粒50B可為相同類型的晶粒，諸如SoC晶粒。第一積體電路晶粒50A及第二積體電路晶粒50B可形成於相同技術節點的製程中，或可形成於不同技術節點的製程中。舉例而言，第一積體電路晶粒50A可屬於比第二積體電路晶粒50B更高級的製程節點。積體電路晶粒50A及積體電路晶粒50B可具有不同大小(例如，不同高度及/或表面積)，或可具有相同大小(例如，相同高度及/或表面積)。尤其當積體電路晶粒50A及積體電路晶粒50B包含具有大佔用面積的元件，諸如SoC時，封裝區100A及封裝區100B中可用於穿孔116的空間可能受限。當封裝區100A及封裝區100B中可用於穿孔116的空間有限時，使用背側重佈線結構106能夠實現改良的內連線配置。
黏著劑128在積體電路晶粒50A及積體電路晶粒50B的背側上且將積體電路晶粒50A及積體電路晶粒50B黏附至背側重佈線結構106，例如至介電層112。黏著劑128可為任何合適的黏著劑、環氧樹脂、晶粒貼合膜(die attach film；DAF)，或類似者。黏著劑128可塗覆於積體電路晶粒50A及積體電路晶粒50B的背側或可塗覆於載體基底102的表面上。舉例而言，黏著劑128可在單體化分離的積體電路晶粒50A及積體電路晶粒50B之前塗覆 於積體電路晶粒50A及積體電路晶粒50B的背側。
【0039】在圖7中，包封體130形成於各種組件上且圍繞各種組件。在形成之後，包封體130包覆穿孔116及積體電路晶粒50。圖8A至圖8B示出根據一些實施例的用於形成包封體130的製程期間的中間步驟的橫截面圖。具體來說，更詳細地示出在圖7中的區8。
在圖8A中，塗覆包封體130。包封體130可為模製化合物(molding compound)、環氧樹脂或類似者。包封體130可藉由壓縮模製、轉移模製或其類似者塗覆，且可形成於載體基底102上方，以使得掩埋或覆蓋穿孔116及/或積體電路晶粒50。若存在，則包封體130進一步形成於積體電路晶粒50之間的間隔區中。包封體130可以液體或半液體形式而塗覆且隨後經固化。
包封體130具有分散於其中的促進劑(accelerator)132及填料134。促進劑132包括用以加速包封體130的固化的催化劑，諸如有機膦(organophosphine)的粒子。亦可使用其他促進劑，諸如咪唑(imidazole)、胺、脲衍生物或路易斯鹼及其有機鹽的粒子。填料134包括為包封體130提供機械強度及熱分散的材料，諸如矽石(SiO2)的粒子。填料134的直徑為D1，其可能在約5微米至約25微米範圍內。填料134可能不會均具有相同直徑，但可具有平均直徑D1。舉例而言，平均直徑D1可為約8微米。同樣地，促進劑132的直徑為D2，其可能在約5微米至約30微米範圍內。促進劑132可能不會均具有相同直徑，但可具有平均直徑D2。舉例而言，平均直徑D2可為約10微米。促進劑132的平均直徑D2可大於填料134的平均直徑D1。
在圖8B中，對包封體130執行平坦化製程以暴露出穿孔116及晶粒連接件66。平坦化製程亦移除穿孔116、介電層68及/或晶粒連接件66的材料直至暴露出晶粒連接件66及穿孔116為止。穿孔116、晶粒連接件66、介電層68以及包封體130的最頂部表面在平坦化製程之後共面(coplanar)。平坦化製程可為例如化學機械拋光(chemical-mechanical polish；CMP)。
在CMP期間，晶粒連接件66、介電層68、穿孔116、包封體130、促進劑132，以及填料134藉由被施加向下力的拋光墊136研磨。由於包封體130及穿孔116由不同材料形成，拋光墊136的向下力在經研磨表面上可能不均勻地分佈。舉例而言，凹陷(dishing)可能發生，使得包封體130的表面比穿孔116的表面被研磨地更多。歸因於凹陷，相較於包封體130遠離穿孔116的部分，包封體130鄰近穿孔116的部分可被以較大的向下力研磨。此類不均勻力分佈可導致鄰近穿孔116的經研磨的填料134自包封體130被掘出。舉例而言，在距穿孔116約2微米至約25微米內的經研磨的填料134可在執行存在不均勻力分佈的CMP時被掘出。當填料134被掘出時，空隙(void)形成於包封體130中，從而降低第一封裝組件100的機械穩定性。穿孔116的上部部分116U的凸出的最頂部表面及逐漸變窄的寬度減少了在CMP期間導電材料被研磨的量，因此減少凹陷且有助於在CMP期間重佈施加至包封體130的經研磨表面上的力，從而使得該拋光墊136的向下力在CMP期間在經研磨表面上更均勻地分佈。如此一來，空隙在包封體130中的形成可減少或避免。在CMP期間，穿孔116的上部部分116U被研磨，使得其減小至厚度T5。剩餘厚度T5大於0微 米且小於原始厚度T4。舉例而言，剩餘厚度T5可能在約8微米至約10微米範圍內。值得注意地，剩餘厚度T5大於填料134的平均直徑D1。因此，大多數填料134可在CMP期間仍保持掩埋，從而減小填料134的經暴露表面積，其可有助於減少因CMP而被掘出的填料134的量。穿孔116的下部部分116L在CMP期間並未被研磨。舉例而言，CMP的研磨深度可基於穿孔116的鍍覆製程參數經選擇，以使得避免過度研磨。
當穿孔116藉由拋光墊136研磨時，形成殘餘導電材料138。由於鄰近穿孔116的經研磨的填料134存留且並未經掘出，殘餘導電材料138可藉由拋光墊移除，而非收集於空隙中。如下文進一步論述，可因此避免穿孔116的短路。
在圖9至圖12中，前側重佈線結構140(參見圖12)形成於包封體130、穿孔116以及積體電路晶粒50上方。前側重佈線結構140包含介電層142、介電層146、介電層150以及介電層154；以及金屬化圖案144、金屬化圖案148以及金屬化圖案152。金屬化圖案亦可被稱為重佈線層或重佈線。前側重佈線結構140經繪示為具有三個金屬化圖案層的實例。更多或更少介電層以及金屬化圖案可形成於前側重佈線結構140中。若更少介電層及金屬化圖案待形成，則可省略下文所論述的步驟及製程。若更多介電層及金屬化圖案待形成，則可重複下文所論述的步驟及製程。
在圖9中，介電層142沈積於包封體130、穿孔116以及晶粒連接件66上。在一些實施例中，介電層142由諸如PBO、聚醯亞胺、BCB或其類似者的感光性材料形成，所述感光性材料可使用微影罩幕圖案化。介電層142可藉由旋轉塗佈、積層、CVD、 類似者或其組合形成。介電層142隨後經圖案化。圖案化形成開口以暴露出穿孔116及晶粒連接件66的部分。可藉由可接受的製程，諸如當介電層142為感光性材料時藉由將介電層142曝光於光，或藉由使用例如非等向性蝕刻來進行蝕刻，以進行圖案化。若介電層142為感光性材料，則介電層142可在曝光之後顯影。
隨後形成金屬化圖案144。金屬化圖案144包含在介電層142的主表面上且沿所述主表面延伸的線部分(亦被稱作導電線)。金屬化圖案144更包含延伸穿過介電層142以實體耦接且電耦接穿孔116及積體電路晶粒50的通孔部分(亦被稱作導電通孔)。作為形成金屬化圖案144的實例，晶種層形成於介電層142上方及延伸穿過介電層142的開口中。在一些實施例中，晶種層為金屬層，金屬層可單一層或包括由不同材料形成的多個子層的複合層。在一些實施例中，晶種層包括鈦層及在鈦層上方的銅層。可使用例如PVD或其類似者形成晶種層。隨後形成光阻並將所述光阻圖案化於晶種層上。光阻可藉由旋轉塗佈或類似製程形成，且可曝光於光以進行圖案化。光阻的圖案對應於金屬化圖案144。圖案化形成穿過光阻以暴露出晶種層的開口。導電材料接著形成於光阻的開口中及晶種層的經暴露部分上。導電材料可藉由鍍覆，諸如電鍍或無電鍍覆，或類似者形成。導電材料可包括金屬，如銅、鈦、鎢、鋁，或其類似者。導電材料及晶種層的下伏部分的組合形成金屬化圖案144。移除光阻以及晶種層上未形成導電材料的部分。可藉由可接受的灰化或剝離製程移除光阻，諸如使用氧電漿或其類似者。一旦移除了光阻，則諸如藉由使用可接受的蝕刻製程(諸如，藉由濕式或乾式蝕刻)移除晶種層的經暴露部 分。
如上文所提及，來自經研磨的穿孔116的殘餘導電材料138(參見圖8B)可收集於在平坦化期間形成於包封體130中的空隙中。殘餘導電材料138足夠大以穿透介電層142，例如，殘餘導電材料138的長度可能超過介電層142的厚度。穿透介電層142的殘餘導電材料138可將穿孔116電橋接至金屬化圖案144的非所需特徵。避免空隙在包封體130中的形成會減少介電層142下方餘留的殘餘導電材料138的量，且因此可降低穿孔116短路的可能性，從而改良第一封裝組件100的製造產率。
在圖10中，介電層146沈積於金屬化圖案144及介電層142上。介電層146可以類似於介電層142的方式形成，且可由與介電層142類似的材料形成。
隨後形成金屬化圖案148。金屬化圖案148包含在介電層146的主表面上且沿所述主表面延伸的線部分。金屬化圖案148更包含延伸穿過介電層146以實體耦接且電耦接金屬化圖案144的通孔部分。金屬化圖案148可以與金屬化圖案144類似的方式且由與所述金屬化圖案144類似的材料形成。在一些實施例中，金屬化圖案148具有與金屬化圖案144不同的大小。舉例而言，金屬化圖案148的導電線及/或通孔可比金屬化圖案144的導電線及/或通孔更寬或更厚。此外，金屬化圖案148可形成為比金屬化圖案144更大的間距。
在圖11中，介電層150沈積於金屬化圖案148及介電層146上。介電層150可以類似於介電層142的方式形成，且可由與介電層142類似的材料形成。
隨後形成金屬化圖案152。金屬化圖案152包含在介電層150的主表面上且沿所述主表面延伸的線部分。金屬化圖案152更包含延伸穿過介電層150以實體耦接且電耦接金屬化圖案148的通孔部分。金屬化圖案152可以與金屬化圖案144類似的方式且由與所述金屬化圖案144類似的材料形成。金屬化圖案152為前側重佈線結構140的最頂部金屬化圖案。因此，前側重佈線結構140的所有中間金屬化圖案(例如，金屬化圖案144及金屬化圖案148)安置於金屬化圖案152與積體電路晶粒50之間。在一些實施例中，金屬化圖案152具有與金屬化圖案144及金屬化圖案148不同的大小。舉例而言，金屬化圖案152的導電線及/或通孔可比金屬化圖案144及金屬化圖案148的導電線及/或通孔更寬或更厚。此外，金屬化圖案152可形成為比金屬化圖案148更大的間距。
在圖12中，介電層154沈積於金屬化圖案152及介電層150上。介電層154可以類似於介電層142的方式形成，且可由與介電層142類似的材料形成。介電層154為前側重佈線結構140的最頂部介電層。因此，前側重佈線結構140的所有金屬化圖案(例如，金屬化圖案144、金屬化圖案148以及金屬化圖案152)安置於介電層154與積體電路晶粒50之間。此外，前側重佈線結構140的所有中間介電層(例如，介電層142、介電層146、介電層150)安置於介電層154與積體電路晶粒50之間。
在圖13中，凸塊下金屬(under-bump metallurgy；UBM)156經形成用於外部連接至前側重佈線結構140。UBM 156具有在介電層154的主表面上且沿所述主表面延伸的凸塊部分，且具有 延伸穿過介電層154以實體耦接且電耦接金屬化圖案152的通孔部分。因此，UBM 156電耦接至穿孔116及積體電路晶粒50。UBM 156可由與金屬化圖案144相同的材料形成。在一些實施例中，UBM 156具有與金屬化圖案144、金屬化圖案148以及金屬化圖案152不同的大小。
在圖14中，導電連接件158形成於UBM 156上。導電連接件158可為球柵陣列(ball grid array；BGA)連接件、焊料球、金屬柱、受控塌陷晶片連接(controlled collapse chip connection；C4)凸塊、微凸塊、無電鍍鎳鈀浸金技術(electroless nickel-electroless palladium-immersion gold technique；ENEPIG)形成的凸塊，或類似者。導電連接件158可包含導電材料，諸如焊料、銅、鋁、金、鎳、銀、鈀、錫、其類似導電材料或其組合。在一些實施例中，導電連接件158藉由首先經由蒸鍍(evaporation)、電鍍、印刷、焊料轉移(solder transfer)、植球(ball placement)或類似者形成焊料層而形成。一旦焊料層已形成於結構上，則可執行回焊(reflow)以便將材料塑形成所要凸塊形狀。在另一實施例中，導電連接件158包括藉由濺鍍(sputtering)、印刷、電鍍、無電鍍覆、CVD，或其類似者形成的金屬柱(諸如銅柱)。金屬柱可不含有焊料且具有實質上豎直的側壁。在一些實施例中，金屬頂蓋層(metal cap layer)形成於金屬柱的頂部上。金屬頂蓋層可包含鎳、錫、錫-鉛、金、銀、鈀、銦、鎳-鈀-金、鎳-金、其類似者、或其組合，且可由鍍覆製程形成。
在圖15中，執行載體基底剝離(carrier substrate de-bonding)以自背側重佈線結構106(例如介電層108)脫離(或 「剝離」)載體基底102。根據一些實施例，剝離包含使諸如雷射光或UV光的光投射於釋放層104上，以使得釋放層104在光的熱量下分解且可移除載體基底102。接著翻轉結構且將其置放於膠帶上。
在圖16中，導電連接件160形成為延伸穿過介電層108以接觸金屬化圖案110。形成穿過介電層108的開口以暴露金屬化圖案110的部分。舉例而言，可使用雷射鑽孔、蝕刻、或類似者形成開口。導電連接件160形成於開口中。在一些實施例中，導電連接件160包括焊劑且形成於焊劑浸漬製程中。在一些實施例中，導電連接件160包括諸如焊料膏(solder paste)、銀膏或類似者的導電膏，且配製於印刷製程中。在一些實施例中，導電連接件160以類似於導電連接件158的方式形成，且可由與導電連接件158類似的材料形成。
圖17及圖18示出根據一些實施例的元件堆疊的形成及實施。元件堆疊由形成於第一封裝組件100中的積體電路封裝形成。元件堆疊亦可被稱為層疊式封裝(package-on-package；PoP)結構。
在圖17中，第二封裝組件200耦接至第一封裝組件100。第二封裝組件200中的一者耦接在封裝區100A及封裝區100B中的每一者中以在第一封裝組件100的每一區中形成積體電路元件堆疊。
第二封裝組件200包含基底202及耦接至基底202的一或多個晶粒。在所示出的實施例中，晶粒包含堆疊式晶粒204A及堆疊式晶粒204B。在一些實施例中，晶粒(或晶粒堆疊)可經安 置並排耦接至基底202的相同表面。基底202可由半導體材料製成，諸如，矽、鍺、金剛石、或類似者。在一些實施例中，亦可使用化合物材料，諸如，矽鍺、碳化矽、砷化鎵、砷化銦、磷化銦、碳化矽鍺(silicon germanium carbide)、磷化砷鎵(gallium arsenic phosphide)、磷化鎵銦、其組合及其類似者。另外，基底202可為絕緣層上半導體(SOI)基底。通常，SOI基底包含諸如磊晶矽、鍺、矽鍺、SOI、絕緣層上矽鍺(silicon germanium on insulator；SGOI)或其組合的半導體材料層。在一個替代實施例中，基底202基於諸如玻璃纖維強化樹脂芯體(fiberglass reinforced resin core)的絕緣芯體。一個示例性芯體材料為玻璃纖維樹脂，諸如，FR4。芯體材料的替代方案包含雙馬來醯亞胺三嗪(bismaleimide-triazine；BT)樹脂，或替代地，包含其他印刷電路板(PCB)材料或膜。諸如味之素增層膜(Ajinomoto build-up film；ABF)的增層膜或其他積層體可用於基底202。
基底202可包含主動元件及被動元件(未示出)。可使用諸如電晶體、電容器、電阻器、其組合或類似者的各種各樣元件來產生用於第二封裝組件200的設計中的結構性及功能性要求。可使用任何適合的方法形成所述元件。
基底202亦可包含金屬化層(未示出)及導電通孔206。金屬化層可形成於主動以及被動元件上方，且經設計以連接各種元件以形成功能性電路系統。金屬化層可由交替的介電(例如低k介電材料)層與導電材料(例如，銅)層以及具有對各導電材料層進行內連的通孔所形成，且可經由任何適合的製程(諸如，沈積、鑲嵌、雙鑲嵌(dual damascene)、或類似者)形成。在一些 實施例中，基底202實質上不含主動元件及被動元件。
基底202可在基底202的第一側上具有接合墊208以耦接至堆疊式晶粒204A及堆疊式晶粒204B，且在基底202的第二側上具有接合墊210以耦接至導電連接件160，基底202的第二側與第一側相對。在一些實施例中，接合墊208及接合墊210藉由在基底202的第一側及第二側上的介電層中形成凹陷部而形成。可形成凹陷部以使得將接合墊208及接合墊210嵌入於介電層中。在其他實施例中，省略凹陷部，這是因為接合墊208及接合墊210可形成於介電層上。在一些實施例中，接合墊208及接合墊210包含由銅、鈦、鎳、金、鈀、類似者或其組合製成的薄晶種層。接合墊208及接合墊210的導電材料可沈積於薄晶種層上方。導電材料可藉由電化學鍍覆製程(electro-chemical plating process)、無電鍍覆製程、CVD、原子層沈積(atomic layer deposition；ALD)、PVD、類似者或其組合形成。在一實施例中，接合墊208及接合墊210的導電材料為銅、鎢、鋁、銀、金、其類似者、或其組合。
在一實施例中，接合墊208及接合墊210為包含三個導電材料層(諸如，鈦層、銅層以及鎳層)的UBM。可採用材料及層的其他排列方式，諸如鉻/鉻-銅合金/銅/金的排列方式、鈦/鈦鎢/銅的排列方式，或銅/鎳/金的排列方式，來形成接合墊208及接合墊210。可用於接合墊208及接合墊210的任何合適的材料或材料層完全意欲包含於當前申請案的範疇內。在一些實施例中，導電通孔206延伸穿過基底202且將接合墊208中的至少一者耦接至接合墊210中的至少一者。
在所示出的實施例中，儘管堆疊式晶粒204A及堆疊式晶粒204B藉由鍵合線(wire bonds)212耦接至基底202，但可使用其他連接件，諸如，導電凸塊。在一實施例中，堆疊式晶粒204A及堆疊式晶粒204B為堆疊式記憶體晶粒。舉例而言，堆疊式晶粒204A及堆疊式晶粒204B可為諸如低功率(low-power；LP)雙倍數據速率(double data rate；DDR)記憶體模組的記憶體晶粒，諸如LPDDR1、LPDDR2、LPDDR3、LPDDR4或類似記憶體模組。
可藉由模製材料214來包覆堆疊式晶粒204A及堆疊式晶粒204B以及鍵合線212。可例如使用壓縮模製將模製材料214模製於堆疊式晶粒204A及堆疊式晶粒204B以及鍵合線212上。在一些實施例中，模製材料214為模製化合物、聚合物、環氧樹脂、氧化矽填充物材料、其類似者或其組合。可執行固化製程以固化模製材料214；固化製程可為熱固化、UV固化、類似者，或其組合。
在一些實施例中，堆疊式晶粒204A及堆疊式晶粒204B以及鍵合線212掩埋於模製材料214中，且在固化模製材料214之後，執行諸如研磨的平坦化步驟以移除模製材料214的過量部分且為第二封裝組件200提供實質上平面的表面。
在第二封裝組件200形成之後，第二封裝組件200藉助於導電連接件160、接合墊208及接合墊210以及背側重佈線結構106的金屬化圖案機械性地且電性地接合至第一封裝組件100。在一些實施例中，堆疊式晶粒204A及堆疊式晶粒204B可經由鍵合線212、接合墊208及接合墊210、導電通孔206、導電連接件160、背側重佈線結構106、穿孔116以及前側重佈線結構140耦接至積 體電路晶粒50。
在一些實施例中，阻焊劑(solder resist)形成於與堆疊式晶粒204A及堆疊式晶粒204B相對的基底202的側面上。導電連接件160可安置於阻焊劑中的開口中以電性地且機械性地耦接至基底202中的導電特徵(例如，接合墊210)。阻焊劑可用於保護基底202的區域不受外部損害。
在一些實施例中，在導電連接件160被回焊之前，導電連接件160上形成有環氧樹脂焊劑(epoxy flux)，所述環氧樹脂焊劑的至少某些環氧樹脂部分會在將第二封裝組件200附接至第一封裝組件100之後餘留。
在一些實施例中，底部填充體(underfill)形成於第一封裝組件100與第二封裝組件200之間，包圍導電連接件160。底部填充體可減小應力且保護對導電連接件160進行回焊而產生的連接點(joints)。底部填充體可在第二封裝組件200附接後藉由毛細流動製程來形成，或可在第二封裝組件200附接前藉由合適的沈積方法來形成。在形成環氧樹脂焊劑之實施例中，環氧樹脂焊劑可充當底部填充體。
在圖18中，藉由沿例如第一封裝區100A與第二封裝區100B之間的切割道區鋸切(sawing)來執行單體化製程。鋸切將第一封裝區100A自第二封裝區區100B單體化。產生的單體化元件堆疊來自第一封裝區100A或第二封裝區100B中的一者。在所示出的實施例中，在第二封裝組件200耦接至第一封裝組件100之後進行單體化製程。在其他實施例中，在第二封裝組件200耦接至第一封裝組件100之前進行單體化製程，諸如在剝離載體基 底102且形成導電連接件160之後。
隨後使用導電連接件158將自第一封裝組件100單體化的每一積體電路封裝安裝至封裝基底300。封裝基底300包含基底芯體302及在基底芯體302上方的接合墊304。基底芯體302可由半導體材料製成，諸如，矽、鍺、金剛石或其類似者。可替代地，亦可使用化合物材料，諸如矽鍺、碳化矽、砷化鎵、砷化銦、磷化銦、碳化矽鍺、磷化砷鎵、磷化鎵銦、其組合及其類似者。另外，基底芯體302可為SOI基底。一般而言，SOI基底包含半導體材料層，諸如磊晶矽、鍺、矽鍺、SOI、SGOI或其組合。在一個替代實施例中，基底芯體302基於諸如玻璃纖維強化樹脂芯體的絕緣芯體。一個示例性芯體材料為玻璃纖維樹脂，諸如，FR4。芯體材料的替代方案包含雙馬來醯亞胺三嗪(BT)樹脂，或替代地，包含其他PCB材料或膜。諸如ABF的增層膜或其他積層體可用於基底芯體302。
基底芯體302可包含主動元件及被動元件(未示出)。如所屬領域中的普通技術人員應知到，可使用諸如電晶體、電容器、電阻器、其組合或類似者的各種各樣元件來產生用於元件堆疊之設計中的結構性及功能性要求。可使用任何適合的方法形成所述元件。
基底芯體302亦可包含金屬化層及通孔(未示出)，其中接合墊304實體地及/或電性地耦接至金屬化層及通孔。金屬化層可形成於主動以及被動元件上方，且經設計以連接各種元件以形成功能性電路系統。金屬化層可由交替的介電(例如低k介電材料)層與導電材料(例如，銅)層形成，其中通孔互連導電材料 層，且可經由任何適合的製程(諸如，沈積、鑲嵌、雙鑲嵌、或類似者)來形成所述金屬化層。在一些實施例中，基底芯體302實質上不含主動元件及被動元件。
在一些實施例中，回焊導電連接件158以將第一封裝組件100附接至接合墊304。導電連接件158將封裝基底300(包含基底芯體302中的金屬化層)電性地及/或實體地耦接至第一封裝組件100。在一些實施例中，阻焊劑306形成於基底芯體302上。導電連接件158可安置於阻焊劑306中的開口中以電性地且機械地耦接至接合墊304。阻焊劑306可用於保護基底芯體302的區域不受外部損害。
在導電連接件158被回焊之前，導電連接件158可形成有環氧樹脂焊劑，所述環氧樹脂焊劑的至少某些環氧樹脂部分會在將第一封裝組件100附接至封裝基底300之後餘留。此餘留的環氧樹脂部分可充當底部填充體以減小應力且保護對導電連接件158進行回焊而產生的連接點。在一些實施例中，底部填充體308可形成於第一封裝組件100與封裝基底300之間，且包圍導電連接件158。底部填充體308可在附接第一封裝組件100之後藉由毛細流動製程形成，或可在附接第一封裝組件100之前藉由適合的沈積方法形成。
在一些實施例中，亦可將被動元件(例如，表面安裝元件(surface mount devices；SMD)，未示出)附接至第一封裝組件100(例如，附接至UBM 156)或附接至封裝基底300(例如，附接至接合襯墊304)。舉例而言，被動元件可接合至與導電連接件158相同的第一封裝組件100或封裝基底300的表面。被動元件可 在第一封裝組件100安裝於封裝基底300上之前附接至第一封裝組件100，或可在第一封裝組件100安裝於封裝基底300上之前或之後附接至封裝基底300。
應瞭解，第一封裝組件100可實施於其他元件堆疊中。舉例而言，PoP結構經示出，但第一封裝組件100亦可實施於覆晶球柵陣列(Flip Chip Ball Grid Array，FCBGA)封裝中。在此類實施例中，第一封裝組件100安裝至諸如封裝基底300的基底，但省略第二封裝組件200。替代地，蓋或散熱器(heat spreader)可附接至第一封裝組件100。當省略第二封裝組件200時，亦可省略背側重佈線結構106及穿孔116。
亦可包含其他特徵及製程。舉例而言，可包含測試結構以幫助對3D封裝或3DIC元件的校驗測試。測試結構可包含例如形成於重佈線層中或基底上的測試墊，從而允許測試3D封裝或3DIC、使用探針及/或探針卡(probe card)及其類似者。可對中間結構以及最終結構執行驗證測試。另外，本文中所揭露的結構及方法可結合併有對已知良好晶粒的中間驗證的測試方法使用，以提高產率及降低成本。
實施例可達成優點。使用連續更高的鍍覆電流密度的三個鍍覆製程122、鍍覆製程124以及鍍覆製程126形成穿孔116實現鍍覆製程122、鍍覆製程124以及鍍覆製程126的保形性，且所得穿孔116的寬度W1及寬度W2(參見圖5B至圖5E)受控制。藉由保形鍍覆製程鍍覆穿孔116的初始層(例如，第一導電材料層116B，參見圖5B)有助於第一導電材料層116B恰當地黏附至晶種層116A，因此降低剝落的可能性。藉由非保形鍍覆製程鍍覆 穿孔116的最終層(例如，第三導電材料層116D，參見圖5D)有助於第三導電材料層116D形成具有凸出的最頂部表面及持續且非線性減小的寬度的錐形上部部分116U(參見圖5E)。穿孔116的錐形上部部分116U有助於減少或避免在包封體130的平坦化製程期間在包封體130中形成空隙(參見圖8B)。第一封裝組件100的機械穩定性因此可增加。此外，穿孔116短路的可能性可降低，從而改良第一封裝組件100的製造產率。
在一實施例中，元件包含：積體電路晶粒；包封體，至少部分地包圍積體電路晶粒，包封體包含具有平均直徑的填料；穿孔，延伸穿過包封體，穿孔具有寬度恆定的下部部分及寬度持續減小的上部部分，上部部分的厚度大於填料的平均直徑；以及重佈線結構，包含：在穿孔、包封體以及積體電路晶粒上的介電層；以及金屬化圖案，具有延伸穿過介電層的通孔部分及沿介電層延伸的線部分，金屬化圖案電耦接至穿孔及積體電路晶粒。
在元件的一些實施例中，穿孔的上部部分在自穿孔的下部部分朝向穿孔的上部部分延伸的方向上具有非線性錐形。在元件的一些實施例中，穿孔的上部部分的厚度在8微米至10微米範圍內。在元件的一些實施例中，穿孔的上部部分具有帶第一圓形輪廓的第一拐角區，以及帶第二圓形輪廓的第二拐角區，所述第二圓形輪廓與所述第一圓形輪廓不同。在元件的一些實施例中，填料的一部分安置在穿孔的第一距離內，所述第一距離在2微米至25微米範圍內。在元件的一些實施例中，包封體更包含具有平均直徑的促進劑，所述促進劑的平均直徑小於填料的平均直徑。在元件的一些實施例中，填料為矽石，且促進劑為有機膦。
在一實施例中，方法包含：在第一介電層中形成第一開口，所述第一開口暴露出第一金屬化圖案；以及形成穿孔，包含：將晶種層沈積在第一開口中及由第一開口暴露出的第一金屬化圖案的部分上；藉由第一鍍覆製程將第一導電材料層鍍覆於晶種層上，第一鍍覆製程以第一鍍覆電流密度執行；藉由第二鍍覆製程將第二導電材料層鍍覆於第一導電材料層上，第二鍍覆製程以第二鍍覆電流密度執行，第二鍍覆電流密度大於第一鍍覆電流密度；以及藉由第三鍍覆製程將第三導電材料層鍍覆於第二導電材料層上，第三鍍覆製程以第三鍍覆電流密度執行，第三鍍覆電流密度大於第二鍍覆電流密度。
在一些實施例中，所述方法更包含：鄰接穿孔將積體電路晶粒置放於第一介電層上；用包封體包覆積體電路晶粒及穿孔；以及平坦化包封體以使得包封體、積體電路晶粒以及穿孔的最頂部表面齊平。在方法的一些實施例中，包封體包含具有平均直徑的填料，其中穿孔具有寬度恆定的下部部分及寬度持續減小的上部部分，且其中在平坦化穿孔之後上部部分的厚度大於填料的平均直徑。在方法的一些實施例中，穿孔的上部部分的厚度在8微米至10微米範圍內。在方法的一些實施例中，包封體更包含具有平均直徑的促進劑，所述促進劑的平均直徑小於填料的平均直徑。在方法的一些實施例中，填料為矽石，且促進劑為有機膦。在方法的一些實施例中，第一鍍覆電流密度在5A/dm2至10A/dm2範圍內，第二鍍覆電流密度在15A/dm2至22A/dm2範圍內，且第三鍍覆電流密度在20A/dm2至30A/dm2範圍內。在方法的一些實施例中，第二導電材料層的厚度大於第一導電材料層的厚度，且 第三導電材料層的厚度小於第二導電材料層的厚度。在方法的一些實施例中，晶種層包含鈦層，且其中第一導電材料層、第二導電材料層以及第三導電材料層包含銅層。在方法的一些實施例中，鍍覆所述第三導電材料層包含以與第三導電材料層的第二拐角區不同的速率鍍覆第三導電材料層的第一拐角區。
在一實施例中，方法包含：形成自介電層延伸的穿孔，所述穿孔具有凸出的最頂部表面，所述穿孔由多個鍍覆製程形成，多個鍍覆製程中的每一連續者以高於多個鍍覆製程中的先前一者的鍍覆電流密度執行；鄰接穿孔將積體電路晶粒置放於介電層上；用包封體包覆積體電路晶粒及穿孔，所述包封體包含具有平均直徑的填料；平坦化包封體以使得包封體、積體電路晶粒以及穿孔的最頂部表面齊平，其中在平坦化之後，穿孔的凸出的最頂部表面的剩餘部分具有第一厚度，所述第一厚度大於填料的平均直徑；以及在穿孔、包封體以及積體電路晶粒上形成重佈線結構，所述重佈線結構電耦接穿孔及積體電路晶粒。
在方法的一些實施例中，多個鍍覆製程中的初始者為保形鍍覆製程，且多個鍍覆製程中的最終者為非保形鍍覆製程。在方法的一些實施例中，凸出的最頂部表面的剩餘部分的第一厚度在8微米至10微米範圍內。
以上概述了若干實施例的特徵，以使所屬領域中的技術人員可更好地理解本發明實施例的各個方面。所屬領域中的技術人員應知，其可容易地使用本發明實施例作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人 員還應認識到，這些等效構造並不背離本發明實施例的精神及範圍，而且他們可在不背離本發明實施例的精神及範圍的條件下對其作出各種改變、代替、及變更。
8:區
50:積體電路晶粒
66:晶粒連接件
68:介電層
108、112:介電層
110:金屬化圖案
116L:下部部分
116U:錐形上部部分/上部部分
128:黏著劑
130:包封體
132:促進劑
134:填料
136:拋光墊
138:導電材料
D1、D2:直徑
T5:厚度

Claims (10)

  1. 一種積體電路封裝，包括：積體電路晶粒；包封體，至少部分地包圍所述積體電路晶粒，所述包封體包括具有平均直徑的填料；穿孔，延伸穿過所述包封體，所述穿孔具有寬度恆定的下部部分及寬度持續減小的上部部分，所述上部部分的厚度大於所述填料的所述平均直徑；以及重佈線結構，包括：介電層，位在所述穿孔、所述包封體以及所述積體電路晶粒上；以及金屬化圖案，具有延伸穿過所述介電層的通孔部分以及沿所述介電層延伸的線部分，所述金屬化圖案電耦接至所述穿孔以及所述積體電路晶粒。
  2. 如申請專利範圍第1項所述的積體電路封裝，其中所述穿孔的所述上部部分在自所述穿孔的所述下部部分朝向所述穿孔的所述上部部分延伸的方向上具有非線性錐形。
  3. 如申請專利範圍第1項所述的積體電路封裝，其中所述穿孔的所述上部部分具有帶第一圓形輪廓的第一拐角區，以及帶第二圓形輪廓的第二拐角區，所述第二圓形輪廓與所述第一圓形輪廓不同。
  4. 一種積體電路封裝的形成方法，包括：在第一介電層中形成第一開口，所述第一開口暴露出第一金屬化圖案；以及形成穿孔，包括： 將晶種層沈積在所述第一開口中及由所述第一開口暴露出的所述第一金屬化圖案的部分上；藉由第一鍍覆製程將第一導電材料層鍍覆於所述晶種層上，所述第一鍍覆製程以第一鍍覆電流密度執行；藉由第二鍍覆製程將第二導電材料層鍍覆於所述第一導電材料層上，所述第二鍍覆製程以第二鍍覆電流密度執行，所述第二鍍覆電流密度大於所述第一鍍覆電流密度；以及藉由第三鍍覆製程將第三導電材料層鍍覆於所述第二導電材料層上，所述第三鍍覆製程以第三鍍覆電流密度執行，所述第三鍍覆電流密度大於所述第二鍍覆電流密度，其中所述穿孔具有凸出的最頂部表面以及寬度持續減小的上部部分。
  5. 如申請專利範圍第4項所述的積體電路封裝的形成方法，更包括：鄰接所述穿孔將積體電路晶粒置放於所述第一介電層上；用包封體包覆所述積體電路晶粒及所述穿孔；以及平坦化所述包封體以使得所述包封體、所述積體電路晶粒以及所述穿孔的最頂部表面齊平。
  6. 如申請專利範圍第5項所述的積體電路封裝的形成方法，其中所述包封體包括具有平均直徑的填料，其中所述穿孔具有寬度恆定的下部部分，且其中在平坦化所述穿孔之後所述上部部分的厚度大於所述填料的所述平均直徑。
  7. 如申請專利範圍第4項所述的積體電路封裝的形成方法，其中所述第一鍍覆電流密度在5A/dm2至10A/dm2範圍內，所述第二鍍覆電流密度在15A/dm2至22A/dm2範圍內，且所述第 三鍍覆電流密度在20A/dm2至30A/dm2範圍內。
  8. 如申請專利範圍第4項所述的積體電路封裝的形成方法，其中鍍覆所述第三導電材料層包括以與所述第三導電材料層的第二拐角區不同的速率鍍覆所述第三導電材料層的第一拐角區。
  9. 一種積體電路封裝的形成方法，包括：形成自介電層延伸的穿孔，所述穿孔具有凸出的最頂部表面，所述穿孔由多個鍍覆製程形成，所述多個鍍覆製程中的每一連續者以高於所述多個鍍覆製程中的先前一者的鍍覆電流密度執行；鄰接所述穿孔將積體電路晶粒置放於所述介電層上；用包封體包覆所述積體電路晶粒及所述穿孔，所述包封體包括具有平均直徑的填料；平坦化所述包封體以使得所述包封體、所述積體電路晶粒以及所述穿孔的最頂部表面齊平，其中在所述平坦化之後，所述穿孔的所述凸出的最頂部表面的剩餘部分具有第一厚度，所述第一厚度大於所述填料的所述平均直徑；以及在所述穿孔、所述包封體及所述以積體電路晶粒上形成重佈線結構，所述重佈線結構電耦接所述穿孔及所述積體電路晶粒。
  10. 如申請專利範圍第9項所述的積體電路封裝的形成方法，其中所述多個鍍覆製程中的初始者為保形鍍覆製程，且所述多個鍍覆製程中的最終者為非保形鍍覆製程。
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