TW202134713A - 積體電路封裝及其形成方法 - Google Patents

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謝政傑
余振華
劉重希
郭鴻毅
蔡豪益
翁崇銘
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Abstract

本發明實施例提供一種積體電路封裝及其形成方法。積體電路封裝包括光子積體電路晶粒。光子積體電路晶粒包括光學耦合器。積體電路封裝更包括包封光子積體電路晶粒的包封體、在光子積體電路晶粒及包封體上方的第一重佈線結構以及延伸穿過第一重佈線結構且暴露光學耦合器的開口。

Description

封裝及其形成方法
由於多種電子構件（例如，電晶體、二極體、電阻器、電容器等）的整合密度的持續提高，半導體行業已經歷快速成長。整合密度的提高主要源自於最小特徵大小的持續減小，以允許在給定的區域中整合更多的構件。隨著對於縮小電子元件需求的增長，需要更小的半導體晶粒以及更具創造性的封裝技術。此類封裝系統的實例為疊層封裝（Package-on-Package；PoP）技術。在PoP元件中，頂部半導體封裝堆疊於底部半導體封裝的頂部上，以提供高水準的整合及構件密度。PoP技術一般能夠在印刷電路板（PCB）上生產功能性增強且佔據面積小的半導體元件。
以下揭露內容提供用於實施本發明的不同特徵的許多不同實施例或實例。下文描述構件及配置的特定實例以簡化本揭露。當然，此等特定實例僅為實例且不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或上的形成可包括第一特徵與第二特徵直接接觸地形成的實施例，且亦可包括可在第一特徵與第二特徵之間形成額外特徵以使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複圖式元件符號及/或字母。此重複是出於簡單及清楚的目的，且本身並不規定所論述的各種實施例及/或配置之間的關係。
此外，為易於描述，可在本文中使用諸如「在...之下」、「在...下方」、「下部」、「在...上方」、「上部」以及類似者的空間相對術語，以描述如諸圖中所說明的一個元件或特徵與另一（一些）元件或特徵的關係。除圖中所描繪的定向之外，空間相對術語亦意欲涵蓋元件在使用或操作中的不同定向。裝置可以其他方式定向（旋轉90度或處於其他定向），且本文中所使用的空間相對描述詞可同樣相應地進行解譯。
將針對特定內容背景（亦即封裝及其形成方法）中的實施例來描述實施例。本文中呈現的各種實施例描述用於光子應用中的積體扇出型（integrated fan-out；InFO）封裝的形成。本文中呈現的各種實施例可用於具頻寬可擴展性、對光纖組件準確度要求放寬，且具成本競爭力的光子InFO封裝。
圖1說明根據一些實施例的積體電路晶粒50A的剖面圖。積體電路晶粒50A將在後續處理中被封裝，以形成積體電路封裝。積體電路晶粒50A可為邏輯晶粒（例如，中央處理單元（CPU）、圖形處理單元（GPU）、系統晶片（SoC）、應用程式處理器（AP）、微控制器等）、記憶體晶粒（例如，動態隨機存取記憶體（DRAM）晶粒、靜態隨機存取記憶體（SRAM）晶粒等）、功率管理晶粒（例如，功率管理積體電路（PMIC）晶粒）、射頻（radio frequency；RF）晶粒、感測器晶粒、微機電系統（MEMS）晶粒、訊號處理晶粒（例如，數位訊號處理（DSP）晶粒）、前端晶粒（例如，類比前端（AFE）晶粒）、類似者或其組合。
積體電路晶粒50A可在晶圓中形成，所述晶圓可包括在後續步驟中經單體化以形成多個積體電路晶粒的不同元件區。積體電路晶粒50A可根據可適用的製造製程來處理以形成積體電路。舉例而言，積體電路晶粒50A包括諸如摻雜或未摻雜矽的半導體基底52，或絕緣層上半導體（SOI）基底的主動層。半導體基底52可包括其他半導體材料，諸如：鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其組合。亦可使用其他基底，諸如多層基底或梯度基底。半導體基底52具有有時稱為前側的主動表面（例如，圖1中面朝上的表面）及有時稱為後側的非主動表面（例如，圖1中面朝下的表面）。
元件（由電晶體表示）54可在半導體基底52的前表面處形成。元件54可為主動元件（例如，電晶體、二極體等）、電容器、電阻器、電感器、類似者或其組合。層間介電質（inter-layer dielectric；ILD）56在半導體基底52的前表面上方。ILD 56包圍且可覆蓋元件54。ILD 56可包括由諸如磷矽酸鹽玻璃（PSG）、硼矽酸鹽玻璃（BSG）、硼摻雜磷矽酸鹽玻璃（BPSG）、未經摻雜的矽酸鹽玻璃（USG）或類似者的材料形成的一或多個介電層，且可使用旋塗、疊層、原子層沈積（ALD）、化學氣相沈積（CVD）或類似操作來形成。
導電插塞58延伸穿過ILD 56以電性且實體地耦合元件54。舉例而言，當元件54為電晶體時，導電插塞58可耦合電晶體的閘極及源極/汲極區。導電插塞58可由鎢、鈷、鎳、銅、銀、金、鋁、類似者或其組合形成。內連線結構60在ILD 56及導電插塞58上方。內連線結構60與元件54互連以形成積體電路。內連線結構60可由例如ILD 56上的介電層中的金屬化圖案形成。金屬化圖案包括形成於一或多個低k介電層中的金屬線及通孔。在一些實施例中，內連線結構60可由介電質（例如，低k介電材料）與導電材料（例如，銅）的具有使導電材料層互連的通孔的交替層形成，且可經由任何合適的製程（諸如沈積、鑲嵌、雙鑲嵌或類似製程）形成。內連線結構60的金屬化圖案藉由導電插塞58電性耦合至元件54。
積體電路晶粒50A更包括進行外部連接的接墊62，諸如鋁接墊。接墊62在積體電路晶粒50A的主動側上，諸如在內連線結構60中及/或上。一或多個鈍化層64在積體電路晶粒50A上，諸如在內連線結構60及接墊62的部分上。開口穿過鈍化層64延伸至接墊62。諸如導電柱（例如，由諸如銅的金屬形成）的晶粒連接件66延伸穿過鈍化層64中的開口，且實體並電性地耦合至接墊62中的相應者。晶粒連接件66可藉由例如電鍍或類似操作而形成。晶粒連接件66電性耦合積體電路晶粒50A的相應積體電路。
視情況，焊料區（例如，焊球或焊料凸塊）可安置於晶粒連接件66上。焊球可用以對積體電路晶粒50A執行晶片探針（chip probe；CP）測試。可對積體電路晶粒50A執行CP測試以確認積體電路晶粒50A是否為已知良好晶粒（known good die；KGD）。因此，僅做為KGD的積體電路晶粒50A經歷後續處理且經封裝，且未通過CP測試的晶粒未經封裝。在CP測試之後，可在後續處理步驟中移除焊料區。
絕緣層68可（或可不）在積體電路晶粒50A的主動側上，諸如在鈍化層64及晶粒連接件66上。絕緣層68橫向包封晶粒連接件66，且絕緣層68與積體電路晶粒50A橫向相連。最初，絕緣層68可掩埋晶粒連接件66，以使得絕緣層68的最頂部表面在晶粒連接件66的最頂部表面上方。在焊料區安置於晶粒連接件66上的一些實施例中，絕緣層68亦可掩埋焊料區。可替代地，可在形成絕緣層68之前移除焊料區。
絕緣層68可為聚合物，諸如聚苯并噁唑（polybenzoxazole；PBO）、聚醯亞胺、苯并環丁烯（benzocyclobutene；BCB）或類似者；氮化物，諸如氮化矽或類似者；氧化物，諸如氧化矽、PSG、BSG、BPSG或類似者；類似者，或其組合。可例如藉由旋塗、疊層、ALD、CVD或類似操作來形成絕緣層68。在一些實施例中，在形成積體電路晶粒50A期間，經由絕緣層68暴露晶粒連接件66。在一些實施例中，晶粒連接件66保持掩埋，且在封裝積體電路晶粒50A的後續製程期間暴露。暴露晶粒連接件66可移除可能存在於晶粒連接件66上的任何焊料區。
在一些實施例中，積體電路晶粒50A為包括多個半導體基底52的堆疊元件。舉例而言，積體電路晶粒50A可為記憶體元件，諸如混合記憶體立方體（hybrid memory cube；HMC）模組、高頻寬記憶體（high bandwidth memory；HBM）模組或包括多個記憶體晶粒的類似者。在此類實施例中，積體電路晶粒50A包括由基底穿孔（through-substrate via；TSV）互連的多個半導體基底52。半導體基底52中的每一者可（或可不）具有內連線結構60。
圖2說明根據一些實施例的積體電路晶粒50B的剖面圖。積體電路晶粒50B將在後續處理中被封裝，以形成積體電路封裝。積體電路晶粒50B可為光子積體電路（photonic integrated circuit；PIC）晶粒。在一些實施例中，積體電路晶粒50B類似於積體電路晶粒50A（見圖1），其中類似特徵以類似圖式元件符號來標記，且本文中不重複類似特徵的描述。在一些實施例中，可參考圖1使用上文所描述的製程步驟來形成積體電路晶粒50B，於本文中不再重述。
在一些實施例中，積體電路晶粒50B包括被配置為耦合至光纖的光學耦合器結構。在一些實施例中，光學耦合器結構包括耦合至內連線結構60的矽波導70。在一些實施例中，矽波導70包括在氧化矽層上方形成的矽層。在一些實施例中，在形成矽波導70之前，鈍化層64及絕緣層68經圖案化，以暴露內連線結構60。在其他實施例中，在形成矽波導70之後，形成且圖案化鈍化層64及絕緣層68。圖案化製程可包括合適的微影及蝕刻方法。在形成矽波導70之後，在矽波導70及內連線結構60所暴露的部分的上方形成絕緣層72。在一些實施例中，絕緣層72包括介電材料，諸如氧化矽或類似者。隨後，在絕緣層68及絕緣層72上方形成犧牲層74。在一些實施例中，犧牲層74包括聚醯亞胺、聚烯烴、其組合或類似者，且可使用旋塗或類似操作來形成。
圖3說明根據一些實施例的積體電路晶粒50C的剖面圖。積體電路晶粒50C將在後續處理中被封裝，以形成積體電路封裝。積體電路晶粒50C可為光子積體電路（PIC）晶粒。在一些實施例中，積體電路晶粒50C類似於積體電路晶粒50A（見圖1），其中類似特徵以類似圖式元件符號來標記，且本文中不重複類似特徵的描述。在一些實施例中，可參考圖1使用上文所描述的製程步驟來形成積體電路晶粒50C，於本文中不再重述。
在一些實施例中，積體電路晶粒50C包括被配置為耦合至光纖的光學耦合器結構。在一些實施例中，光學耦合器結構包括耦合至內連線結構60的邊緣耦合器76。邊緣耦合器76允許將光纖橫向或串聯耦合至積體電路晶粒50C。在一些實施例中，在形成至邊緣耦合器76之前，鈍化層64及絕緣層68被圖案化，以暴露內連線結構60。圖案化製程可包括合適的微影及蝕刻方法。隨後，在絕緣層68及內連線結構60上方形成犧牲層74。在一些實施例中，參考圖2如上文所描述來形成犧牲層74，於本文中不再重述。
圖4說明根據一些實施例的積體電路晶粒50D的剖面圖。積體電路晶粒50D將在後續處理中被封裝，以形成積體電路封裝。積體電路晶粒50D可為光子積體電路（PIC）晶粒。在一些實施例中，積體電路晶粒50D類似於積體電路晶粒50A（見圖1），其中類似特徵以類似圖式元件符號來標記，且本文中不重複類似特徵的描述。在一些實施例中，可參考圖1使用上文所描述的製程步驟來形成積體電路晶粒50D，於本文中不再重述。
在一些實施例中，積體電路晶粒50D包括被配置為耦合至光纖的光學耦合器結構。在一些實施例中，光學耦合器結構包括耦合至內連線結構60的光柵耦合器78。光柵耦合器78允許將光纖豎直耦合至積體電路晶粒50D。在一些實施例中，在形成至光柵耦合器78之前，鈍化層64及絕緣層68被圖案化，以形成開口且暴露內連線結構60。圖案化製程可包括合適的微影及蝕刻方法。隨後，在絕緣層68上方及在延伸穿過鈍化層64及絕緣層68的開口中形成犧牲層74。在一些實施例中，參考圖2如上文所描述來形成犧牲層74，於本文中不再重述。
圖5至圖14說明在用於形成根據一些實施例的封裝的製程期間的中間步驟的剖面圖。說明封裝構件100的封裝區101。在一些實施例中，封裝構件100包括多個封裝區，且積體電路晶粒中的一或多者被封裝，以在封裝區中的每一者中形成積體電路封裝。積體電路封裝亦可稱為積體扇出型（InFO）封裝。
在圖5中，設置載體基底102，且在載體基底102上形成釋放層104。載體基底102可為玻璃載體基底、陶瓷載體基底或類似載體基底。載體基底102可為晶圓，以使得可同時在載體基底102上形成多個封裝。
釋放層104可由聚合物類材料形成，所述聚合物類材料可連同載體基底102一起從將在後續步驟中形成的上覆結構移除。在一些實施例中，釋放層104為在加熱時損失其黏著特性的環氧類熱釋放材料，諸如光熱轉換（light-to-heat-conversion；LTHC）釋放塗層。在其他實施例中，釋放層104可為在暴露於UV光時損失其黏著特性的紫外線（ultra-violet；UV）膠。釋放層104可經配製為液體且經固化，可為疊層至載體基底102上的疊層膜，或可為類似者。釋放層104的頂部表面可經齊平，且可具有高度平面性。
積體電路晶粒50A（見圖1）及積體電路晶粒50B（見圖2）藉由形成於釋放層104上方的黏著層118黏附至載體基底102。黏著層118可包括任何合適的黏著劑、環氧樹脂、晶粒附接膜（die attach film；DAF）或類似者。
在圖6中，在積體電路晶粒50A及積體電路晶粒50B上及周圍形成包封體120。包封體120可為模塑化合物、環氧樹脂或類似者。包封體120可藉由壓縮模塑、轉移模塑或類似操作來塗覆，且可形成在載體基底102上方，以掩埋或覆蓋積體電路晶粒50A及積體電路晶粒50B。包封體120還形成在積體電路晶粒50A與積體電路晶粒50B之間的間隙區中。包封體120可以液體或半液體形式塗覆且隨後經固化。
在圖7中，對包封體120執行平坦化製程，以暴露晶粒連接件66。平坦化製程亦可移除部分的絕緣層68、犧牲層74及/或晶粒連接件66，直至暴露晶粒連接件66。在平坦化製程之後，在製程變異內，晶粒連接件66、絕緣層68、犧牲層74以及包封體120的頂部表面實質上共平面。平坦化製程可為例如化學機械研磨（CMP）、碾磨製程（grinding process）或類似製程。在一些實施例中，例如，若已暴露晶粒連接件66，則可省略平坦化。
在圖8中，移除犧牲層74（見圖7）的剩餘部分，以暴露矽波導70及絕緣層72。在一些實施例中，可藉由合適的選擇性蝕刻製程來移除犧牲層74的剩餘部分。選擇性蝕刻製程可包括一或多個合適的濕式蝕刻製程、一或多個合適的乾式蝕刻製程、其組合或類似者。在一些實施例中，可使用合適的剝除劑執行濕式蝕刻製程。在一些實施例中，可使用諸如O2 、Ar、其組合或類似者的氣體執行乾式蝕刻製程。
在圖9中，包封體120的鄰近於絕緣層72的部分凹陷至低於絕緣層72的頂部表面下方。在一些實施例中，包封體120的部分凹陷至低於矽波導70的頂部表面下方。凹陷製程可包括合適的微影及蝕刻製程。合適的蝕刻製程可包括乾式蝕刻製程或濕式蝕刻製程。包封體120在絕緣層72的頂部表面下方凹陷至深度D1 。深度D1 可在約0.1微米與約100微米之間。
在圖10中，在矽波導70上方形成聚合物波導（polymer waveguide；PWG）154，並在包封體120、積體電路晶粒50A及積體電路晶粒50B以及PWG 154上方形成重佈線結構122。在一些實施例中，PWG 154包括有機聚合物，諸如聚醯亞胺、聚烯烴、PBO、其組合或類似者。
重佈線結構122包括絕緣層124、絕緣層128、絕緣層132、絕緣層136、金屬化圖案126、金屬化圖案130以及金屬化圖案134。金屬化圖案亦可稱為重佈線層或重佈線。做為重佈線結構122的示例為具有三個金屬化圖案層。在重佈線結構122中可形成更多或更少絕緣層及金屬化圖案。若形成較少的絕緣層及金屬化圖案，則可省略下文所論述的步驟及製程。若將形成更多的介電層及金屬化圖案，則可重複下文所論述的步驟及製程。
此外，在圖10中，將絕緣層124沈積於包封體120、晶粒連接件66以及絕緣層68及絕緣層72上。在一些實施例中，絕緣層124由可使用微影罩幕圖案化的感光性材料形成，所述感光性材料諸如PBO、聚醯亞胺、BCB或類似者。絕緣層124可藉由旋塗、疊層、CVD、類似操作或其組合形成。絕緣層124隨後被圖案化。所述圖案化在絕緣層124中形成開口，從而暴露部分的晶粒連接件66及位於矽波導70上方的部分的絕緣層72。圖案化可採用可接受製程來進行，諸如當絕緣層124為感光性材料時可藉由對絕緣層124曝光與顯影，或當絕緣層124為非感光性材料時可藉由使用例如非等向性蝕刻進行蝕刻。
隨後，在絕緣層124所暴露的絕緣層72的開口中形成PWG 154。在一些實施例中，PWG 154的第一部分沿絕緣層124的頂部表面延伸，而PWG 154的第二部分沿積體電路晶粒50B的絕緣層68的頂部表面延伸。在一些實施例中，使用旋塗或類似操作將PWG 154的有機聚合物材料沈積於絕緣層124所暴露的絕緣層72的開口中。隨後，使用合適的微影製程來圖案化有機聚合物材料。
隨後形成金屬化圖案126。金屬化圖案126包括導電元件，所述導電元件沿絕緣層124的主表面延伸，且延伸穿過絕緣層124，以實體且電性地耦合至積體電路晶粒50A及積體電路晶粒50B。做為用以形成金屬化圖案126的示例，在絕緣層124上方及在延伸穿過絕緣層124的開口中形成晶種層。在一些實施例中，晶種層為金屬層，其可為包括由不同材料形成的多個子層的單層或複合層。在一些實施例中，晶種層包括鈦層及鈦層上方的銅層。晶種層可以例如PVD或類似操作形成。隨後在晶種層上形成光阻並將光阻圖案化。光阻可藉由旋塗或類似方式形成，且可經由曝光而圖案化。光阻的圖案對應於金屬化圖案126。所述圖案化形成穿過光阻的開口，以暴露晶種層。隨後在光阻的開口中以及晶種層的暴露部分上形成導電材料。導電材料可藉由鍍覆形成，所述鍍覆諸如電鍍、無電極鍍覆或類似操作。導電材料可包括金屬，諸如銅、鈦、鎢、鋁或類似者。導電材料的組合及晶種層的底層部分形成金屬化圖案126。移除光阻及晶種層上未形成導電材料的部分。光阻可藉由可接受灰化或剝除製程（諸如使用氧電漿或類似操作）來移除。一旦移除光阻，則諸如藉由使用可接受蝕刻製程（諸如藉由濕式或乾式蝕刻）來移除晶種層被暴露的部分。
在形成金屬化圖案126之後，將絕緣層128沈積於金屬化圖案126、絕緣層124以及PWG 154上。絕緣層128可以類似於絕緣層124的方式形成，且可以類似於絕緣層124的材料形成。
隨後形成金屬化圖案130。金屬化圖案130包括在絕緣層128的主表面上且沿所述主表面延伸的部分。金屬化圖案130更包括延伸穿過絕緣層128以實體且電性地耦合金屬化圖案126的部分。金屬化圖案130可以與金屬化圖案126類似的方式以及類似的材料形成。在一些實施例中，金屬化圖案130與金屬化圖案126的大小不同。舉例而言，金屬化圖案130的導電線及/或通孔可比金屬化圖案126的導電線及/或通孔更寬或更厚。此外，金屬化圖案130可形成為比金屬化圖案126具有更大的間距。
在形成金屬化圖案130之後，將絕緣層132沈積於金屬化圖案130及絕緣層128上。絕緣層132可以類似於絕緣層124的方式形成，且可以類似於絕緣層124的材料形成。
隨後形成金屬化圖案134。金屬化圖案134包括在絕緣層132的主表面上且沿所述主表面延伸的部分。金屬化圖案134更包括延伸穿過絕緣層132以實體且電性地耦合金屬化圖案130的部分。金屬化圖案134可以與金屬化圖案126類似的方式以及類似的材料形成。金屬化圖案134為重佈線結構122的最頂部金屬化圖案。如此，重佈線結構122的所有中間金屬化圖案（例如，金屬化圖案126及金屬化圖案130）置於金屬化圖案134與積體電路晶粒50A及積體電路晶粒50B之間。在一些實施例中，金屬化圖案134具有與金屬化圖案126及金屬化圖案130不同的大小。舉例而言，金屬化圖案134的導電線及/或通孔可比金屬化圖案126及金屬化圖案130的導電線及/或通孔更寬或更厚。此外，金屬化圖案134可形成為具有比金屬化圖案130更大的間距。
在形成金屬化圖案134之後，將絕緣層136沈積於金屬化圖案134及絕緣層132上。絕緣層136可以類似於絕緣層124的方式形成，且可由與絕緣層124相同的材料形成。絕緣層136為重佈線結構122的最頂部絕緣層。如此，重佈線結構122的所有金屬化圖案（例如，金屬化圖案126、金屬化圖案130以及金屬化圖案134）置於絕緣層136與積體電路晶粒50A及積體電路晶粒50B之間。此外，重佈線結構122的所有中間絕緣層（例如，絕緣層124、絕緣層128、絕緣層132）置於絕緣層136與積體電路晶粒50A及積體電路晶粒50B之間。重佈線結構122亦可稱為前側重佈線結構。
此外，在圖10中，在形成重佈線結構122之後，形成凸塊下金屬化物（under-bump metallization；UBM）138以用於重佈線結構122的外部連接。UBM 138具有在絕緣層136的主表面上且沿所述主表面延伸的凸塊部分，且具有延伸穿過絕緣層136以實體且電性地耦合金屬化圖案134的通孔部分。因此，UBM 138經由重佈線結構122電性耦合至積體電路晶粒50A及積體電路晶粒50B。UBM 138可由與金屬化圖案126相同的材料形成。在一些實施例中，UBM 138的大小與金屬化圖案126、金屬化圖案130以及金屬化圖案134不同。
在形成UBM 138之後，在UBM 138上形成導電連接件150。導電連接件150可為球柵陣列（ball grid array；BGA）連接件、焊球、金屬柱、受控塌陷晶片連接（controlled collapse chip connection；C4）凸塊、微凸塊、無電鎳無電鈀浸金技術（electroless nickel-electroless palladium-immersion gold technique；ENEPIG）形成的凸塊或類似者。導電連接件150可包括導電材料，諸如焊料、銅、鋁、金、鎳、銀、鈀、錫、類似者或其組合。在一些實施例中，導電連接件150藉由經由蒸鍍、電鍍、印刷、焊料轉移、植球或類似操作初始地形成焊料層來形成。一旦已在結構上形成焊料層，則可執行回焊以便將材料塑形為所要凸塊形狀。在另一實施例中，導電連接件150包括藉由濺鍍、印刷、電鍍、無電極鍍覆、CVD或類似操作形成的金屬柱（諸如銅柱）。金屬柱可並無焊料，且具有實質上豎直的側壁。在一些實施例中，金屬頂蓋層形成於金屬柱的頂部上。金屬頂蓋層可包括鎳、錫、錫鉛、金、銀、鈀、銦、鎳鈀金、鎳金、類似者或其組合，且可由鍍覆製程形成。
在圖11中，執行載體基底剝離，以使載體基底102自封裝構件100脫離（或「剝離」）。在一些實施例中，剝離包括將諸如雷射光或UV光的光投射於釋放層104上，以使得釋放層104在光的熱量下分解且可移除載體基底102。
在圖12中，在剝離載體基底102之後，將封裝構件100翻轉且置放於切割帶158上。隨後，藉由沿切割道區（例如，在封裝構件100的相鄰封裝區之間）鋸割來執行單體化製程160。鋸割將封裝區101自剩餘封裝構件100單體化並形成封裝101。
在圖13中，示出圖12中所說明的封裝區101的區156的剖面圖及平面視圖。在一些實施例中，PWG 154與絕緣層124橫向間隔開，以使得絕緣層128橫向插入於PWG 154與絕緣層124之間。在一些實施例中，矽波導70的寬度小於PWG 154的寬度。在一些實施例中，PWG 154的寬度W1 在約1.3微米與約9微米之間。在一些實施例中，矽波導70的寬度W2 在約0.1微米與約0.3微米之間。在一些實施例中，W1 /W2 的比率在約4.3與約90之間。
在圖14中，使用導電連接件150將封裝101安裝至封裝基底162。在一些實施例中，封裝基底162包括基底芯162A及在基底芯162A上方的接合接墊162B。基底芯162A可由諸如矽、鍺、金剛石或類似者的半導體材料製成。可替代地，亦可使用化合物材料，諸如矽鍺、碳化矽、砷化鎵、砷化銦、磷化銦、碳化矽鍺、磷化鎵砷、磷化鎵銦、此等材料的組合以及類似者。另外，基底芯162A可為SOI基底。一般而言，SOI基底包括半導體材料層，諸如磊晶矽、鍺、矽鍺、SOI、SGOI或其組合。在一個替代實施例中，基底芯162A基於諸如玻璃纖維增強樹脂芯的絕緣芯。一種實例芯材料為玻璃纖維樹脂，諸如FR4。芯材料的替代方案包括雙馬來醯亞胺三嗪（bismaleimide-triazine；BT）樹脂，或替代地，其他印刷電路板（PCB）材料或膜。諸如ABF的堆積膜或其他疊層可用於基底芯162A。
基底芯162A可包括主動元件及被動元件（未示出）。可使用諸如電晶體、電容器、電阻器、此等的組合以及類似者的廣泛多種元件來產生針對所得元件的設計的結構及功能性要求。可使用任何合適的方法來形成所述元件。
基底芯162A亦可包括金屬化層及通孔（未示出），其中接合接墊162B實體且/或電性地耦合至金屬化層及通孔。金屬化層可在主動元件及被動元件上方形成，且經設計以連接各種元件以形成功能性電路。金屬化層可由介電質（例如，低k介電材料）與導電材料（例如，銅）的具有使導電材料層互連的通孔的交替層形成，且可經由任何合適的製程（諸如沈積、鑲嵌、雙鑲嵌或類似製程）來形成。在一些實施例中，基底芯162A實質上不含主動元件及被動元件。
在一些實施例中，回焊導電連接件150以將封裝101附接至接合接墊162B。導電連接件150將封裝基底162（其包括在基底芯162A中的金屬化層）電性且/或實體地耦合至封裝101。在一些實施例中，在基底芯162A上形成阻焊劑162C。導電連接件150可安置於阻焊劑162C中的開口中，以電性且機械地耦合至接合接墊162B。阻焊劑162C可用以保護基底芯162A的區域免受外部損害。
在一些實施例中，在封裝101與封裝基底162之間且包圍導電連接件150可形成底部填充物164。底部填充物164可在封裝101附接至封裝基底162之後藉由毛細流動製程形成，或可在封裝101附接至封裝基底162之前藉由合適的沈積方法形成。
在一些實施例中，被動元件（例如，表面安裝元件（surface mount device；SMD），未示出）亦可附接至封裝101（例如，附接至UBM 138）或附接至封裝基底162（例如，附接至接合接墊162B）。舉例而言，被動元件可接合至封裝101或封裝基底162的與導電連接件150相同的表面。被動元件可在將封裝101安裝於封裝基底162上之前附接至封裝101，或可在將封裝101安裝於封裝基底162上之前或之後附接至封裝基底162。
在一些實施例中，光纖168使用黏著層166附接至封裝基底162，且耦合至封裝101的PWG 154。黏著層166可使用與上文參考圖5所描述的黏著層118類似的材料及方法來形成，於本文中不再重述。在一些實施例中，PWG 154將光纖168耦合至矽波導70。
圖15至圖22說明在用於形成根據一些實施例的封裝的製程期間的中間步驟的剖面圖。參考圖15至圖22描述的一些特徵及製程步驟類似於上文參考圖5至圖14所描述的特徵及製程步驟，其中類似特徵以類似圖式元件符號來標記，且本文中不重複類似特徵及類似製程步驟的描述。
在圖15至圖22中，說明封裝構件200的封裝區201。在一些實施例中，封裝構件200包括多個封裝區，且積體電路晶粒中的一或多者被封裝，以在封裝區中的每一者中形成積體電路封裝。積體電路封裝亦可稱為InFO封裝。
在圖15中，設置載體基底102，並在載體基底102上形成釋放層104。載體基底102可為晶圓，以使得可同時在載體基底102上形成多個封裝。積體電路晶粒50A（見圖1）及積體電路晶粒50C（見圖3）藉由形成於釋放層104上方的黏著層118黏附至載體基底102。
在圖16中，在積體電路晶粒50A及積體電路晶粒50C上及周圍形成包封體120。包封體120可形成於載體基底102上方以掩埋或覆蓋積體電路晶粒50A及積體電路晶粒50C。包封體120還形成在積體電路晶粒50A與積體電路晶粒50C之間的間隙區中。在一些實施例中，可如上文參考圖6所描述來形成包封體120，於本文中不再重述。
在圖17中，對包封體120執行平坦化製程，以暴露晶粒連接件66。平坦化製程亦可移除絕緣層68、犧牲層74及/或晶粒連接件66的部分，直至暴露晶粒連接件66。在平坦化製程之後，在製程變異內，晶粒連接件66、絕緣層68、犧牲層74以及包封體120的頂部表面實質上共平面。平坦化製程可為例如CMP、碾磨製程或類似製程。在一些實施例中，例如，若已暴露晶粒連接件66，則可省略平坦化。
在圖18中，在包封體120以及積體電路晶粒50A及積體電路晶粒50C上方形成重佈線結構122。隨後，形成凸塊下金屬化物（UBM）138以用於重佈線結構122的外部連接。在形成UBM 138之後，在UBM 138上形成導電連接件150。在一些實施例中，可如上文參考圖10所描述來形成重佈線結構122、UBM 138以及導電連接件150，於本文中不再重述。
在圖19中，重佈線結構122以及積體電路晶粒50C的鈍化層64及絕緣層68被圖案化，以形成開口202及開口204。圖案化製程可包括合適的微影及蝕刻方法。合適的蝕刻方法可包括一或多個乾式蝕刻製程、一或多個濕式蝕刻製程、其組合或類似方法。開口202延伸穿過絕緣層124、絕緣層128、絕緣層132以及絕緣層136，且暴露犧牲層74。開口204延伸穿過絕緣層124、絕緣層128、絕緣層132以及絕緣層136，且穿過積體電路晶粒50C的鈍化層64及絕緣層68。在一些實施例中，開口204用於外部雷射源的輸入。
在圖20中，經由開口202移除犧牲層74，以暴露積體電路晶粒50C的邊緣耦合器76。在一些實施例中，如上文參考圖8所描述來移除犧牲層74，於本文中不再重述。
在圖21中，執行載體基底剝離，以使載體基底102自封裝構件200脫離（或「剝離」）。在一些實施例中，可如上文參考圖11所描述來執行剝離，於本文中不再重述。在剝離載體基底102之後，將封裝構件200翻轉，並置放於切割帶158上。隨後，藉由沿切割道區（例如，在封裝構件200的相鄰封裝區之間）鋸割來執行單體化製程160。鋸割將封裝區201自剩餘封裝構件200單體化並形成封裝201。在一些實施例中，在單體化製程160之後，封裝201的最接近於邊緣耦合器76的側壁不含包封體120。
在圖22中，使用導電連接件150將封裝201安裝至封裝基底162。在一些實施例中，如上文參考圖14所描述將封裝201安裝至封裝基底162，於本文中不再重述。在一些實施例中，被動元件（例如，表面安裝元件（SMD），未示出）亦可附接至封裝201（例如，附接至UBM 138）或附接至封裝基底162（例如，附接至接合接墊162B）。舉例而言，被動元件可接合至封裝201或封裝基底162的與導電連接件150相同的表面。被動元件可在將封裝201安裝於封裝基底162上之前附接至封裝201，或可在將封裝201安裝於封裝基底162上之前或之後附接至封裝基底162。
在一些實施例中，可在封裝201與封裝基底162之間形成包圍導電連接件150的底部填充物164。在一些實施例中，可如上文參考圖14所描述來形成底部填充物164，於本文中不再重述。在其他實施例中，可省略底部填充物164。
此外，在圖22中，光纖168耦合至積體電路晶粒50C的邊緣耦合器76。藉由執行單體化製程，以使得封裝201的最接近於邊緣耦合器76的側壁不含包封體120，從而不防止光纖168耦合至積體電路晶粒50C的邊緣耦合器76。
圖23至圖32說明在用於形成根據一些實施例的封裝的製程期間的中間步驟的剖面圖。參考圖23至圖32描述的一些特徵及製程步驟類似於上文參考圖5至圖14所描述的特徵及製程步驟，其中類似特徵以類似圖式元件符號來標記，且本文中不重複類似特徵及類似製程步驟的描述。
在圖23至圖32中，說明封裝構件300的封裝區301。在一些實施例中，封裝構件300包括多個封裝區，且積體電路晶粒中的一或多者被封裝，以在封裝區中的每一者中形成積體電路封裝。積體電路封裝亦可稱為InFO封裝。
在圖23中，設置載體基底102，並在載體基底102上形成釋放層104。載體基底102可為晶圓，以使得可同時在載體基底102上形成多個封裝。在一些實施例中，在釋放層104上形成重佈線結構106。在所示出的實施例中，重佈線結構106包括絕緣層108、金屬化圖案110（有時稱為重佈線層或重佈線）以及絕緣層112。在其他實施例中，可省略重佈線結構106。在一些實施例中，在釋放層104上形成不具有金屬化圖案的絕緣層來代替重佈線結構106。重佈線結構106亦可稱為背側重佈線結構。
絕緣層108可形成在釋放層104上。絕緣層108的底部表面可與釋放層104的頂部表面接觸。在一些實施例中，絕緣層108由聚合物形成，所述聚合物諸如PBO、聚醯亞胺、BCB或類似者。在其他實施例中，絕緣層108由以下形成：氮化物，諸如氮化矽；氧化物，諸如氧化矽、PSG、BSG、BPSG或類似者；或類似者。絕緣層108可藉由諸如旋塗、CVD、疊層、類似製程或其組合的任何可接受沈積製程形成。
金屬化圖案110可形成在絕緣層108上。做為用以形成金屬化圖案110的示例，在絕緣層108上方形成晶種層。在一些實施例中，晶種層為金屬層，其可為包括由不同材料形成的多個子層的單層或複合層。在一些實施例中，晶種層包括鈦層及鈦層上方的銅層。可使用例如PVD或類似操作形成晶種層。隨後在晶種層上形成光阻，並將光阻圖案化。光阻可藉由旋塗或類似操作形成，且可經曝光以圖案化。光阻的圖案對應於金屬化圖案110。所述圖案化形成穿過光阻的開口，以暴露晶種層。於光阻的開口中及晶種層的暴露部分上形成導電材料。導電材料可藉由鍍覆形成，所述鍍覆諸如電鍍或無電極鍍覆或類似操作。導電材料可包括金屬，諸如銅、鈦、鎢、鋁或類似者。隨後，移除光阻及晶種層上未形成導電材料的部分。光阻可藉由可接受灰化或剝除製程（諸如使用氧電漿或類似操作）來移除。一旦移除光阻，則諸如藉由使用可接受蝕刻製程（諸如藉由濕式或乾式蝕刻）來移除晶種層的暴露部分。晶種層及導電材料的剩餘部分形成金屬化圖案110。
絕緣層112形成在金屬化圖案110及絕緣層108上。在一些實施例中，可使用與絕緣層108類似的材料及方法來形成絕緣層112，於本文中不再重述。絕緣層112隨後被圖案化，以形成暴露金屬化圖案110的部分的開口114。圖案化可藉由可接受製程來進行，諸如當絕緣層112為感光性材料時藉由將絕緣層112曝光，或當絕緣層112為非感光性材料時藉由使用例如非等向性蝕刻進行蝕刻。若絕緣層112為感光性材料，則可在曝光之後將絕緣層112顯影。
圖23出於說明性目的說明具有單個金屬化物圖案110的重佈線結構106。在一些實施例中，重佈線結構106可包括任何數目的絕緣層及金屬化圖案。若將形成更多絕緣層及金屬化圖案，則可重複下文所述的步驟及製程。
在圖24中，在開口114（見圖23）中形成穿孔116，穿孔116延伸遠離重佈線結構106的最頂部絕緣層（例如，絕緣層112）。做為用以形成穿孔116的示例，在重佈線結構106上方，例如在絕緣層112及由開口114暴露的金屬化圖案110的部分上形成晶種層（未示出）。在一些實施例中，晶種層為金屬層，其可為包括由不同材料形成的多個子層的單層或複合層。在一特定實施例中，晶種層包括鈦層及在鈦層上方的銅層。晶種層可使用例如PVD或類似操作形成。在晶種層上形成且圖案化光阻。光阻可藉由旋塗或類似操作形成，且可經曝光而圖案化。光阻的圖案對應於導電通孔。所述圖案化形成穿過光阻的開口，以暴露晶種層。於光阻的開口中及晶種層的暴露部分上形成導電材料。導電材料可藉由鍍覆形成，所述鍍覆諸如電鍍或無電極鍍覆或類似操作。導電材料可包括金屬，諸如銅、鈦、鎢、鋁或類似者。移除光阻及晶種層上未形成導電材料的部分。光阻可藉由可接受灰化或剝除製程（諸如使用氧電漿或類似操作）來移除。一旦移除光阻，則諸如藉由使用可接受蝕刻製程（諸如藉由濕式或乾式蝕刻）來移除晶種層的暴露部分。晶種層及導電材料的剩餘部分形成穿孔116。
在圖25中，積體電路晶粒50A（見圖1）及積體電路晶粒50D（見圖4）藉由黏著層118黏附至絕緣層112。黏著層118形成在積體電路晶粒50A及積體電路晶粒50D的背側上，並將積體電路晶粒50A及積體電路晶粒50D黏附至重佈線結構106，諸如黏附至絕緣層112。黏著層118可塗覆至積體電路晶粒50A及積體電路晶粒50D的背側，可在不使用重佈線結構106的情況下經塗覆於載體基底102的表面上，或可在適用時經塗覆至重佈線結構106的上部表面。舉例而言，可在單體化以將積體電路晶粒50A與積體電路晶粒50D分離之前，將黏著層118塗覆至積體電路晶粒50A及積體電路晶粒50D的背側。
在圖26中，在積體電路晶粒50A及積體電路晶粒50D以及穿孔116上及周圍形成包封體120。包封體120可形成在載體基底102上方，以掩埋或覆蓋積體電路晶粒50A及積體電路晶粒50D以及穿孔116。包封體120還形成於積體電路晶粒50A與積體電路晶粒50D之間的間隙區中及穿孔116中的每一者與積體電路晶粒50A及積體電路晶粒50D中的相應者之間的間隙區中。在一些實施例中，可如上文參考圖6所描述來形成包封體120，於本文中不再重述。
在圖27中，對包封體120執行平坦化製程，以暴露晶粒連接件66及穿孔116。平坦化製程亦可移除絕緣層68、犧牲層74、穿孔116及/或晶粒連接件66的部分，直至暴露晶粒連接件66及穿孔116。在平坦化製程之後，在製程變異內，晶粒連接件66、穿孔116、絕緣層68、犧牲層74以及包封體120的頂部表面實質上共平面。平坦化製程可為例如CMP、碾磨製程或類似製程。在一些實施例中，例如，若已暴露晶粒連接件66及/或穿孔116，則可省略平坦化。
在圖28中，移除犧牲層74以形成開口302。開口302延伸穿過鈍化層64及絕緣層68，並暴露積體電路晶粒50D的光柵耦合器78。在一些實施例中，如上文參考圖8所描述來移除犧牲層74，於本文中不再重述。
在圖29中，於包封體120以及積體電路晶粒50A及積體電路晶粒50D上方形成重佈線結構122。在一些實施例中，可如上文參考圖10所描述來形成重佈線結構122，於本文中不再重述。在所說明的實施例中，重佈線結構122的絕緣層124填充開口302（見圖28）。
在圖30中，圖案化重佈線結構122，以形成開口304。圖案化製程可包括合適的微影及蝕刻方法。合適的蝕刻方法可包括一或多個乾式蝕刻製程、一或多個濕式蝕刻製程、其組合或類似方法。開口304延伸穿過重佈線結構122的絕緣層124、絕緣層128、絕緣層132以及絕緣層136，且穿過積體電路晶粒50D的鈍化層64及絕緣層68。開口304暴露積體電路晶粒50D的光柵耦合器78。
此外，在圖30中，在所說明的實施例中，犧牲層74在形成重佈線結構122之前移除（見圖27）。在其他實施例中，犧牲層74可在形成並圖案化重佈線結構122之後移除。
在圖31中，執行載體基底剝離，以使載體基底102（見圖30）自封裝構件300脫離（或「剝離」）。在一些實施例中，可如上文參考圖11所描述來執行剝離，於本文中不再重述。在剝離載體基底102之後，將封裝構件300翻轉，並置放於切割帶158上。隨後，形成凸塊下金屬化物（UBM）170及導電連接件172，以用於重佈線結構106的外部連接。
在一些實施例中，穿過絕緣層108形成開口，以暴露金屬化圖案110的部分。開口可使用例如雷射鑽孔、蝕刻或類似操作來形成。在開口中形成UBM 170。在一些實施例中，可使用與上文參考圖10所描述的UBM 138類似的材料及方法形成UBM 170，於本文中不再重述。在形成UBM 170之後，在UBM 170上形成導電連接件172。在一些實施例中，導電連接件172可使用與上文參考圖10所描述的導電連接件150類似的材料及方法形成，於本文中不再重述。
隨後，藉由沿切割道區（例如，在封裝構件300的相鄰封裝區之間）鋸割來對封裝構件300執行單體化製程160。鋸割將封裝區301自剩餘封裝構件300單體化且形成封裝301。
在圖32中，使用導電連接件172將封裝301安裝至封裝基底162。在一些實施例中，如上文參考圖14所描述將封裝301安裝至封裝基底162，於本文中不再重述。在一些實施例中，可在封裝301與封裝基底162之間形成包圍導電連接件172的底部填充物164。底部填充物164可如上文參考圖14所描述來形成，於本文中不再重述。在一些實施例中，光纖168可插入於開口304中，且耦合至積體電路晶粒50D的光柵耦合器78。
在一些實施例中，被動元件（例如，表面安裝元件（SMD），未示出）亦可附接至封裝301（例如，附接至UBM 170）或附接至封裝基底162（例如，附接至接合接墊162B）。舉例而言，被動元件可接合至封裝301或封裝基底162的與導電連接件172相同的表面。被動元件可在將封裝301安裝於封裝基底162上之前附接至封裝301，或可在將封裝301安裝於封裝基底162上之前或之後附接至封裝基底162。
圖33說明根據一些實施例的封裝401的剖面圖。封裝401類似於圖32中所說明的封裝301，其中類似特徵以類似圖式元件符號來標記，且本文中不重複類似特徵的描述。在一些實施例中，可使用上文參考圖23至圖32所描述的製程步驟來形成封裝401，於本文中不再重述。在所說明的實施例中，形成UBM 138及導電連接件150以用於重佈線結構122的外部連接。UBM 138及導電連接件150可如上文參考圖10所描述來形成，於本文中不再重述。在一些實施例中，導電連接件150用以將封裝401耦合至外部構件。外部構件可為積體電路晶粒、封裝、SMD、封裝基底、PCB、插入件或類似者。在一些實施例中，外部構件附接至導電連接件150，以使得開口304不受阻擋。在此類實施例中，光纖168可不由外部構件阻擋，而插入至開口304中，且可耦合至積體電路晶粒50D的光柵耦合器78。
圖34至圖43說明在用於形成根據一些實施例的封裝的製程期間的中間步驟的剖面圖。參考圖34至圖43描述的一些特徵及製程步驟類似於上文參考圖5至圖14以及圖23至圖32所描述的特徵及製程步驟，其中類似特徵以類似圖式元件符號來標記，且本文中不重複類似特徵及類似製程步驟的描述。
在圖34至圖43中，說明封裝構件500的封裝區501。在一些實施例中，封裝構件500包括多個封裝區，且積體電路晶粒中的一或多者被封裝，以在封裝區中的每一者中形成積體電路封裝。積體電路封裝亦可稱為InFO封裝。
在圖34中，設置載體基底102，並在載體基底102上形成釋放層104。載體基底102可為晶圓，以使得可同時在載體基底102上形成多個封裝。在一些實施例中，重佈線結構106形成在釋放層104上。可如上文參考圖23所描述來形成重佈線結構106，於本文中不再重述。絕緣層112隨後被圖案化，以形成暴露金屬化圖案110的部分的開口114。可如上文參考圖23所描述來形成開口114，於本文中不再重述。
在圖35中，穿孔116形成在開口114（見圖34）中，且延伸遠離重佈線結構106的最頂部絕緣層（例如絕緣層112）。可如參考圖24所描述來形成穿孔116，於本文中不再重述。在所說明的實施例中，形成穿孔116以使得穿孔116中的每一者在相應封裝區（例如，封裝區501）的邊緣附近形成。
在圖36中，積體電路晶粒50A（見圖1）及積體電路晶粒50C（見圖3）藉由黏著層118黏附至絕緣層112。黏著層118形成在積體電路晶粒50A及積體電路晶粒50C的背側上，並將積體電路晶粒50A及積體電路晶粒50C黏附至重佈線結構106，諸如黏附至絕緣層112。黏著層118可經塗覆至積體電路晶粒50A及積體電路晶粒50C的背側，可在不使用重佈線結構106的情況下經塗覆於載體基底102的表面上，或可在適用時經塗覆至重佈線結構106的上部表面。舉例而言，可在單體化以將積體電路晶粒50A與積體電路晶粒50C分離之前將黏著層118塗覆至積體電路晶粒50A及積體電路晶粒50C的背側。
在圖37中，在積體電路晶粒50A及積體電路晶粒50C以及穿孔116上及周圍形成包封體120。包封體120可形成在載體基底102上方，以掩埋或覆蓋積體電路晶粒50A及積體電路晶粒50C以及穿孔116。包封體120還形成於積體電路晶粒50A與積體電路晶粒50C之間的間隙區中及穿孔116中的每一者以及積體電路晶粒50A與積體電路晶粒50C中的相應者之間的間隙區中。在一些實施例中，可如上文參考圖6所描述來形成包封體120，於本文中不再重述。
在圖38中，對包封體120執行平坦化製程，以暴露晶粒連接件66及穿孔116。平坦化製程亦可移除絕緣層68、犧牲層74、穿孔116及/或晶粒連接件66的部分，直至暴露晶粒連接件66及穿孔116。在平坦化製程之後，在製程變異內，晶粒連接件66、穿孔116、絕緣層68、犧牲層74以及包封體120的頂部表面實質上共平面。平坦化製程可為例如CMP、碾磨製程或類似製程。在一些實施例中，例如，若已暴露晶粒連接件66及/或穿孔116，則可省略平坦化。
在圖39中，移除犧牲層74以形成開口502。開口502延伸穿過鈍化層64及絕緣層68，並暴露積體電路晶粒50C的邊緣耦合器76。在一些實施例中，如上文參考圖8所描述來移除犧牲層74，於本文中不再重述。
在圖40中，重佈線結構122形成在包封體120以及積體電路晶粒50A及積體電路晶粒50C上方。在一些實施例中，可如上文參考圖10所描述來形成重佈線結構122，於本文中不再重述。在所說明的實施例中，重佈線結構122的絕緣層124填充開口502（見圖39）。
在圖41中，圖案化重佈線結構122，以形成開口504。圖案化製程可包括合適的微影及蝕刻方法。合適的蝕刻方法可包括一或多個乾式蝕刻製程、一或多個濕式蝕刻製程、其組合或類似方法。開口504延伸穿過重佈線結構122的絕緣層124、絕緣層128、絕緣層132以及絕緣層136，且穿過積體電路晶粒50C的鈍化層64及絕緣層68。開口504暴露積體電路晶粒50C的邊緣耦合器76。在所說明的實施例中，犧牲層74在形成重佈線結構122之前移除（見圖38）。在其他實施例中，犧牲層74可在形成且圖案化重佈線結構122之後移除。
在圖42中，執行載體基底剝離以使載體基底102（見圖41）自封裝構件500脫離（或「剝離」）。在一些實施例中，可如上文參考圖11所描述來執行剝離，於本文中不再重述。在剝離載體基底102之後，將封裝構件500翻轉且置放於切割帶158上。隨後，形成UBM 170及導電連接件172，以用於重佈線結構106的外部連接。可如上文參考圖31所描述來形成UBM 170及導電連接件172，於本文中不再重述。
隨後，藉由沿切割道區（例如，在封裝構件500的相鄰封裝區之間）鋸割來對封裝構件500執行單體化製程160。鋸割將封裝區501自剩餘封裝構件500單體化且形成封裝501。在一些實施例中，在單體化製程160之後，封裝501的最接近於邊緣耦合器76的側壁不含包封體120。
在圖43中，使用導電連接件172將封裝501安裝至封裝基底162。在一些實施例中，如上文參考圖32所描述將封裝501安裝至封裝基底162，於本文中不再重述。在一些實施例中，可在封裝501與封裝基底162之間形成包圍導電連接件172的底部填充物164。底部填充物164可如上文在圖14中所描述來形成，於本文中不再重述。
在一些實施例中，光纖168耦合至積體電路晶粒50C的邊緣耦合器76。藉由執行單體化製程，以使得封裝501的最接近於邊緣耦合器76的側壁不含包封體120，從而不防止光纖168耦合至積體電路晶粒50C的邊緣耦合器76。
在一些實施例中，被動元件（例如，表面安裝元件（SMD），未示出）亦可附接至封裝501（例如，附接至UBM 170）或附接至封裝基底162（例如，附接至接合接墊162B）。舉例而言，被動元件可接合至封裝501或封裝基底162的與導電連接件172相同的表面。被動元件可在將封裝501安裝於封裝基底162上之前附接至封裝501，或可在將封裝501安裝於封裝基底162上之前或之後附接至封裝基底162。
圖44說明根據一些實施例的封裝601的剖面圖。封裝601類似於圖43中所說明的封裝501，其中類似特徵以類似圖式元件符號來標記，且本文中不重複類似特徵的描述。在一些實施例中，使用上文參考圖34至圖43所描述的製程步驟來形成封裝601，於本文中不再重述。在所說明的實施例中，形成UBM 138及導電連接件150以用於對重佈線結構122的外部連接。UBM 138及導電連接件150可如上文參考圖10所描述來形成，於本文中不再重述。在一些實施例中，導電連接件150用以將封裝601耦合至外部構件。外部構件可為積體電路晶粒、封裝、SMD、封裝基底、PCB、插入件或類似者。
亦可包括其他特徵及製程。舉例而言，可包括測試結構以輔助3D封裝或3DIC元件的校驗測試。測試結構可包括例如形成於重佈線層中或形成於基底上的測試接墊，所述測試接墊允許測試3D封裝或3DIC、使用探針及/或探針卡以及類似操作。可對中間結構以及最終結構執行校驗測試。另外，本文中所揭露的結構及方法可結合併入有對已知良好晶粒的中間校驗的測試方法來使用，以提高良率且減少成本。
根據一實施例，一種積體電路封裝包括：光子積體電路晶粒，所述光子積體電路晶粒包括光學耦合器；包封體，包封光子積體電路晶粒；第一重佈線結構，在光子積體電路晶粒及包封體上方；以及開口，暴露光學耦合器及第一重佈線結構的側壁。在一實施例中，光學耦合器為邊緣耦合器。在一實施例中，開口延伸穿過第一重佈線結構，且光學耦合器為光柵耦合器。在一實施例中，積體電路封裝更包括耦合至光學耦合器的光纖。在一實施例中，積體電路封裝更包括在光子積體電路晶粒及包封體下方的第二重佈線結構。在一實施例中，積體電路封裝更包括穿孔，所述穿孔在包封體內且將第一重佈線結構電性耦合至第二重佈線結構。在一實施例中，積體電路封裝更包括附接至第一重佈線結構的封裝基底。
根據另一實施例，一種積體電路封裝包括：包封體，具有第一表面及與第一表面相對的第二表面；光子積體電路晶粒，嵌入包封體中，所述光子積體電路晶粒包括光學耦合器，光子積體電路晶粒的第一表面與包封體的第一表面齊平；第一重佈線結構，在包封體的第一表面上；第二重佈線結構，在包封體的第二表面上；以及開口，暴露光學耦合器，開口的側壁延伸穿過第一重佈線結構。在一實施例中，光學耦合器為邊緣耦合器或光柵耦合器。在一實施例中，部分的開口一自光子積體電路晶粒的第一表面朝向光子積體電路晶粒的第二表面延伸，且光子積體電路晶粒的第二表面與光子積體電路晶粒的第一表面相對。在一實施例中，接近於光學耦合器的光子積體電路晶粒的第一側壁不含包封體。在一實施例中，光子積體電路晶粒的第二側壁與包封體實體接觸，且光子積體電路晶粒的第二側壁與光子積體電路晶粒的第一側壁相對。在一實施例中，積體電路封裝更包括包封體內的穿孔，所述穿孔自包封體的第一表面延伸至包封體的第二表面。在一實施例中，積體電路封裝更包括延伸至開口中且耦合至光學耦合器的光纖。
根據又另一實施例，一種方法包括：將光子積體電路晶粒附接至載體基底，所述光子積體電路晶粒包括光學耦合器；在載體基底及光子積體電路晶粒上方形成包封體，所述包封體沿光子積體電路晶粒的側壁延伸；在光子積體電路晶粒及包封體上方形成第一重佈線結構；以及將第一重佈線結構圖案化以在第一重佈線結構中形成開口，所述開口暴露光學耦合器。在一實施例中，方法更包括：在將光子積體電路晶粒附接至載體基底之前，在載體基底上方形成第二重佈線結構。在一實施例中，方法更包括：在將光子積體電路晶粒附接至載體基底之前，在第二重佈線結構上方形成穿孔。在一實施例中，方法更包括將光纖耦合至光學耦合器。在一實施例中，光學耦合器為邊緣耦合器。在一實施例中，光學耦合器為光柵耦合器。
前文概述若干實施例的特徵，以使得本領域的技術人員可更佳地理解本揭露的態樣。本領域的技術人員應瞭解，其可易於使用本揭露做為設計或修改用於實施本文中所引入實施例的相同目的及/或實現相同優點的其他製程及結構的基礎。本領域的技術人員亦應認識到，此類等效構造不脫離本揭露的精神及範疇，且本領域的技術人員可在不脫離本揭露的精神及範疇的情況下在本文中作出各種改變、替代以及更改。
50A、50B、50C、50D:積體電路晶粒 52:半導體基底 54:元件 56:層間介電質 58:導電插塞 60:內連線結構 62:接墊 64:鈍化層 66:晶粒連接件 68、72、108、112、124、128、132、136:絕緣層 70:矽波導 74:犧牲層 76:邊緣耦合器 78:光柵耦合器 100、200、300、500:封裝構件 101、201、301、501:封裝區 102:載體基底 104:釋放層 106、122:重佈線結構 110、126、130、134:金屬化圖案 114、202、204、302、304、502、504:開口 116:穿孔 118、166:黏著層 120:包封體 138、170:凸塊下金屬化物 150、172:導電連接件 154:聚合物波導 156:區 158:切割帶 160:單體化製程 162:封裝基底 162A:基底芯 162B:接合接墊 162C:阻焊劑 164:底部填充物 168:光纖 401、601:封裝 D1 :深度 W1 、W2 :寬度
當結合附圖閱讀時，自以下詳細描述最佳地理解本揭露的態樣。應注意，根據行業中的標準慣例，各種特徵未按比例繪製。實際上，出於論述清楚起見，可任意增大或減小各種特徵的尺寸。 圖1說明根據一些實施例的積體電路晶粒的剖面圖。 圖2說明根據一些實施例的積體電路晶粒的剖面圖。 圖3說明根據一些實施例的積體電路晶粒的剖面圖。 圖4說明根據一些實施例的積體電路晶粒的剖面圖。 圖5至圖14說明在用於形成根據一些實施例的封裝的製程期間的中間步驟的剖面圖。 圖15至圖22說明在用於形成根據一些實施例的封裝的製程期間的中間步驟的剖面圖。 圖23至圖32說明在用於形成根據一些實施例的封裝的製程期間的中間步驟的剖面圖。 圖33說明根據一些實施例的封裝的剖面圖。 圖34至圖43說明在用於形成根據一些實施例的封裝的製程期間的中間步驟的剖面圖。 圖44說明根據一些實施例的封裝的剖面圖。
50A:積體電路晶粒
50B:積體電路晶粒
70:矽波導
72、124、128、132、136:絕緣層
100:封裝構件
101:封裝區
102:載體基底
104:釋放層
118:黏著層
120:包封體
122:重佈線結構
126、130、134:金屬化圖案
138:凸塊下金屬化物
150:導電連接件
154:聚合物波導

Claims (20)

  1. 一種積體電路封裝，包括： 光子積體電路晶粒，所述光子積體電路晶粒包括光學耦合器； 包封體，包封所述光子積體電路晶粒； 第一重佈線結構，在所述光子積體電路晶粒及所述包封體上方；以及 開口，暴露所述光學耦合器及所述第一重佈線結構的側壁。
  2. 如請求項1之積體電路封裝，其中所述光學耦合器為邊緣耦合器。
  3. 如請求項1之積體電路封裝，其中所述開口延伸穿過所述第一重佈線結構，且其中所述光學耦合器為光柵耦合器。
  4. 如請求項1之積體電路封裝，更包括耦合至所述光學耦合器的光纖。
  5. 如請求項1之積體電路封裝，更包括在所述光子積體電路晶粒及所述包封體下方的第二重佈線結構。
  6. 如請求項5之積體電路封裝，更包括穿孔，所述穿孔在所述包封體內且將所述第一重佈線結構電性耦合至所述第二重佈線結構。
  7. 如請求項1之積體電路封裝，更包括附接至所述第一重佈線結構的封裝基底。
  8. 一種積體電路封裝，包括： 包封體，具有第一表面及與所述第一表面相對的第二表面； 光子積體電路晶粒，嵌入所述包封體中，所述光子積體電路晶粒包括光學耦合器，所述光子積體電路晶粒的第一表面與所述包封體的所述第一表面齊平； 第一重佈線結構，在所述包封體的所述第一表面上； 第二重佈線結構，在所述包封體的所述第二表面上；以及 開口，暴露所述光學耦合器，所述開口的側壁延伸穿過所述第一重佈線結構。
  9. 如請求項8之積體電路封裝，其中所述光學耦合器為邊緣耦合器或光柵耦合器。
  10. 如請求項8之積體電路封裝，其中部分的所述開口自所述光子積體電路晶粒的所述第一表面朝向所述光子積體電路晶粒的第二表面延伸，且其中所述光子積體電路晶粒的所述第二表面與所述光子積體電路晶粒的所述第一表面相對。
  11. 如請求項8之積體電路封裝，其中接近於所述光學耦合器的所述光子積體電路晶粒的第一側壁不含所述包封體。
  12. 如請求項11之積體電路封裝，其中所述光子積體電路晶粒的第二側壁與所述包封體實體接觸，且其中所述光子積體電路晶粒的所述第二側壁與所述光子積體電路晶粒的所述第一側壁相對。
  13. 如請求項8之積體電路封裝，更包括在所述包封體內的穿孔，所述穿孔自所述包封體的所述第一表面延伸至所述包封體的所述第二表面。
  14. 如請求項8之積體電路封裝，更包括光纖，所述光纖延伸至所述開口中且耦合至所述光學耦合器。
  15. 一種方法，包括： 將光子積體電路晶粒附接至載體基底，所述光子積體電路晶粒包括光學耦合器； 在所述載體基底及所述光子積體電路晶粒上方形成包封體，所述包封體沿所述光子積體電路晶粒的側壁延伸； 在所述光子積體電路晶粒及所述包封體上方形成第一重佈線結構；以及 將所述第一重佈線結構圖案化，以在所述第一重佈線結構中形成開口，所述開口暴露所述光學耦合器。
  16. 如請求項15之方法，更包括在將所述光子積體電路晶粒附接至所述載體基底之前，在所述載體基底上方形成第二重佈線結構。
  17. 如請求項16之方法，更包括在將所述光子積體電路晶粒附接至所述載體基底之前，在所述第二重佈線結構上方形成穿孔。
  18. 如請求項15之方法，更包括將光纖耦合至所述光學耦合器。
  19. 如請求項15之方法，其中所述光學耦合器為邊緣耦合器。
  20. 如請求項15之方法，其中所述光學耦合器為光柵耦合器。
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