CN112864119A - 集成电路封装件及其形成方法 - Google Patents

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CN112864119A
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integrated circuit
package
circuit die
encapsulant
redistribution structure
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戴志轩
翁崇铭
郭鸿毅
谢政杰
蔡豪益
刘重希
余振华
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

提供了集成电路封装件及其形成方法。集成电路封装件包括光子集成电路管芯。光子集成电路管芯包括光耦合器。集成电路封装件还包括密封光子集成电路管芯的密封剂、位于光子集成电路管芯和密封剂上方的第一再分布结构以及延伸穿过第一再分布结构并且暴露光耦合器的开口。

Description

集成电路封装件及其形成方法
技术领域
本申请的实施例涉及集成电路封装件及其形成方法。
背景技术
由于各个电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的不断提高，半导体工业经历了快速的增长。在大多数情况下，迭代减小最小部件尺寸可以提高集成密度，从而可以将更多组件集成至给定区域中。随着对缩小电子器件的需求的增长，已经出现了对更小且更具创造性的半导体管芯封装技术的需求。这种封装系统的实例是叠层(PoP)技术。在PoP器件中，顶部半导体封装件堆叠在底部半导体封装件的顶部，以提供高水平的集成度和组件密度。PoP技术通常能够在印刷电路板(PCB)上生产增强功能且小的覆盖区的半导体器件。
发明内容
本申请的一些实施例提供了一种集成电路封装件，包括：光子集成电路管芯，所述光子集成电路管芯包括光耦合器；密封剂，密封所述光子集成电路管芯；第一再分布结构，位于所述光子集成电路管芯和所述密封剂上方；以及开口，暴露所述光耦合器和所述第一再分布结构的侧壁。
本申请的另一些实施例提供了一种集成电路封装件，包括：密封剂，具有第一表面和与所述第一表面相对的第二表面；光子集成电路管芯，嵌入在所述密封剂中，所述光子集成电路管芯包括光耦合器，所述光子集成电路管芯的第一表面与所述密封剂的第一表面齐平；第一再分布结构，位于所述密封剂的第一表面上；第二再分布结构，位于所述密封剂的第二表面上；以及开口，暴露所述光耦合器，所述开口的侧壁延伸穿过所述第一再分布结构。
本申请的又一些实施例提供了一种形成集成电路封装件的方法，包括：将光子集成电路管芯附接至载体衬底，所述光子集成电路管芯包括光耦合器；在所述载体衬底和所述光子集成电路管芯上方形成密封剂，所述密封剂沿着所述光子集成电路管芯的侧壁延伸；在所述光子集成电路管芯和所述密封剂上方形成第一再分布结构；以及图案化所述第一再分布结构以在所述第一再分布结构中形成开口，所述开口暴露所述光耦合器。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据一些实施例的集成电路管芯的截面图。
图2示出了根据一些实施例的集成电路管芯的截面图。
图3示出了根据一些实施例的集成电路管芯的截面图。
图4示出了根据一些实施例的集成电路管芯的截面图。
图5至图14示出了根据一些实施例在形成封装件的工艺期间的中间步骤的截面图。
图15至图22示出了根据一些实施例在形成封装件的工艺期间的中间步骤的截面图。
图23至图32示出了根据一些实施例在形成封装件的工艺期间的中间步骤的截面图。
图33示出了根据一些实施例的封装件的截面图。
图34至图43示出了根据一些实施例在形成封装件的工艺期间的中间步骤的截面图。
图44示出了根据一些实施例的封装件的截面图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参照标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
将针对具体上下文中的实施例描述实施例，即封装件及其形成方法。本文呈现的各个实施例描述了在光子学应用中使用的集成扇出(InFO)封装件的形成。本文提出的各个实施例考虑到具有成本竞争力的光子InFO封装件，具有带宽可扩展性和对光纤组件的宽松的精度要求。
图1示出了根据一些实施例的集成电路管芯50A的截面图。将在随后的处理中封装集成电路管芯50A以形成集成电路封装件。集成电路管芯50A可以是逻辑管芯(例如，中央处理单元(CPU)、图形处理单元(GPU)、片上系统(SoC)、应用处理器(AP)、微控制器等)、存储管芯(例如，动态随机存取存储(DRAM)管芯、静态随机存取存储(SRAM)管芯等)、电源管理管芯(例如，电源管理集成电路(PMIC)管芯)、射频(RF)管芯、传感器管芯、微机电系统(MEMS)管芯、信号处理管芯(例如，数字信号处理(DSP)管芯)、前端管芯(例如，模拟前端(AFE)管芯)等或它们的组合。
可以在晶圆中形成集成电路管芯50A，该晶圆可以包括在随后的步骤中分割以形成多个集成电路管芯的不同的器件区域。集成电路管芯50A可以根据适用的制造工艺处理以形成集成电路。例如，集成电路管芯50A包括半导体衬底52，诸如掺杂或未掺杂的硅或绝缘体上半导体(SOI)衬底的有源层。半导体衬底52可以包括其他半导体材料，诸如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。也可以使用其他衬底，诸如多层或梯度衬底。半导体衬底52具有有源表面(例如，在图1中面向上的表面)，有时称为前侧；以及非有源表面(例如，在图1中面向下的表面)，有时称为背侧。
器件(由晶体管表示)54可以形成在半导体衬底52的正面处。器件54可以是有源器件(例如，晶体管、二极管等)、电容器、电阻器、电感器等或它们的组合。层间电介质(ILD)56位于半导体衬底52的正面上方。ILD 56围绕并且可以覆盖器件54。ILD 56可以包括由材料(诸如磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等)形成的一个或多个介电层，并且可以使用旋涂、层压、原子层沉积(ALD)、化学汽相沉积(CVD)等形成。
导电插塞58延伸穿过ILD 56，以电和物理耦接器件54。例如，当器件54是晶体管时，导电插塞58可以耦接晶体管的栅极和源极/漏极区域。导电插塞58可以由钨、钴、镍、铜、银、金、铝等或它们的组合形成。互连结构60位于ILD 56和导电插塞58上方。互连结构60互连器件54以形成集成电路。互连结构60可以由例如位于ILD 56上的介电层中的金属化图案形成。金属化图案包括形成在一个或多个低k介电层中的金属线和通孔。在一些实施例中，互连结构60可以由介电(例如，低k介电材料)和导电材料(例如，铜)(其中，通孔互连导电材料层)的交替层形成，并且可以通过任何合适的工艺(诸如沉积、镶嵌、双重镶嵌等)形成。互连结构60的金属化图案通过导电插塞58电耦接至器件54。
集成电路管芯50A还包括制成至外部连接的焊盘62，诸如铝焊盘。焊盘62位于集成电路管芯50A的有源侧上，诸如位于互连结构60中和/或上。一个或多个钝化层64位于集成电路管芯50A上，诸如位于互连结构60和焊盘62的部分上。开口穿过钝化层64延伸至焊盘62。诸如导电柱(例如，由诸如铜的金属形成)的管芯连接件66延伸穿过钝化层64中的开口，并且物理和电耦接至焊盘62的相应的一个。管芯连接件66可以通过例如镀等形成。管芯连接件66电耦接集成电路管芯50A的相应的集成电路。
可选地，焊料区域(例如，焊球或焊料凸块)可以设置在管芯连接件66上。焊球可以用于在集成电路管芯50A上实施芯片探针(CP)测试。可以在集成电路管芯50A上实施CP测试，以确定集成电路管芯50A是否是已知良好管芯(KGD)。因此，仅为KGD的集成电路管芯50A经过随后的处理并且封装，而未通过CP测试的管芯不封装。在进行CP测试之后，可以在随后的处理步骤中去除焊料区域。
绝缘层68可以(或可以不)位于集成电路管芯50A的有源侧上，诸如位于钝化层64和管芯连接件66上。绝缘层68横向密封管芯连接件66，并且绝缘层68与集成电路管芯50A横向共末端。最初，绝缘层68可以掩埋管芯连接件66，从而使得绝缘层68的最顶面位于管芯连接件66的最顶面之上。在焊料区域设置在管芯连接件66上的一些实施例中，绝缘层68也可以掩埋焊料区域。可选地，可以在形成绝缘层68之前去除焊料区域。
绝缘层68可以是聚合物，诸如聚苯并恶唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)等；氮化物，诸如氮化硅等；氧化物，诸如氧化硅、PSG、BSG、BPSG等；等或它们的组合。绝缘层68可以例如通过旋涂、层压、ALD、CVD等形成。在一些实施例中，在集成电路管芯50A的形成期间，管芯连接件66穿过绝缘层68暴露。在一些实施例中，管芯连接件66保持掩埋并且在随后的用于封装集成电路管芯50A的工艺期间暴露。暴露管芯连接件66可以去除管芯连接件66上可能存在的任何焊料区域。
在一些实施例中，集成电路管芯50A是包括多个半导体衬底52的堆叠器件。例如，集成电路管芯50A可以是包括多个存储管芯的存储器件，诸如混合存储立方体(HMC)模块、高带宽存储器(HBM)模块等。在这样的实施例中，集成电路管芯50A包括通过衬底通孔(TSV)互连的多个半导体衬底52。半导体衬底52中的每个可以(或者可以不)具有互连结构60。
图2示出了根据一些实施例的集成电路管芯50B的截面图。将在随后的处理中封装集成电路管芯50B以形成集成电路封装件。集成电路管芯50B可以是光子集成电路(PIC)管芯。在一些实施例中，集成电路管芯50B类似于集成电路管芯50A(见图1)，其中类似的部件用类似的数字标号标记，并且在此不再重复类似的部件的描述。在一些实施例中，集成电路管芯50B可以使用以上参照图1描述的工艺步骤形成，并且在此不再重复描述。
在一些实施例中，集成电路管芯50B包括配置为耦合至光纤的光耦合器结构。在一些实施例中，光耦合器结构包括耦合至互连结构60的硅波导70。在一些实施例中，硅波导70包括形成在氧化硅层上方的硅层。在一些实施例中，图案化钝化层64和绝缘层68以在形成至硅波导70之前暴露互连结构60。在其他实施例中，在形成硅波导70之后，形成并图案化钝化层64和绝缘层68。图案化工艺可以包括合适的光刻和蚀刻方法。在形成硅波导70之后，在硅波导70和互连结构60的暴露部分上方形成绝缘层72。在一些实施例中，绝缘层72包括介电材料，诸如氧化硅等。随后，在绝缘层68和72上方形成牺牲层74。在一些实施例中，牺牲层74包括聚酰亚胺、聚烯烃、它们的组合等，并且可以使用旋涂等形成。
图3示出了根据一些实施例的集成电路管芯50C的截面图。将在随后的处理中封装集成电路管芯50C以形成集成电路封装件。集成电路管芯50C可以是光子集成电路(PIC)管芯。在一些实施例中，集成电路管芯50C类似于集成电路管芯50A(见图1)，其中类似的部件用类似的数字标号标记，并且在此不再重复类似的部件的描述。在一些实施例中，集成电路管芯50C可以使用以上参照图1描述的工艺步骤形成，并且在此不再重复描述。
在一些实施例中，集成电路管芯50C包括配置为耦合至光纤的光耦合器结构。在一些实施例中，光耦合器结构包括耦合至互连结构60的边缘耦合器76。边缘耦合器76允许将光纤横向或串联耦合至集成电路管芯50C。在一些实施例中，图案化钝化层64和绝缘层68以在形成至边缘耦合器76之前暴露互连结构60。图案化工艺可以包括合适的光刻和蚀刻方法。随后，在绝缘层68和互连结构60上方形成牺牲层74。在一些实施例中，如以上参照图2所描述形成牺牲层74，并且在此不再重复描述。
图4示出了根据一些实施例的集成电路管芯50D的截面图。将在随后的处理中封装集成电路管芯50D以形成集成电路封装件。集成电路管芯50D可以是光子集成电路(PIC)管芯。在一些实施例中，集成电路管芯50D类似于集成电路管芯50A(见图1)，其中类似的部件用类似的数字标号标记，并且在此不再重复类似的部件的描述。在一些实施例中，集成电路管芯50D可以使用以上参照图1描述的工艺步骤形成，并且在此不再重复描述。
在一些实施例中，集成电路管芯50D包括配置为耦合至光纤的光耦合器结构。在一些实施例中，光耦合器结构包括耦合至互连结构60的光栅耦合器78。光栅耦合器78允许将光纤垂直耦合至集成电路管芯50D。在一些实施例中，图案化钝化层64和绝缘层68以形成开口并且在形成至光栅耦合器78之前暴露互连结构60。图案化工艺可以包括合适的光刻和蚀刻方法。随后，在绝缘层68上方和延伸穿过钝化层64和绝缘层68的开口中形成牺牲层74。在一些实施例中，如以上参照图2所描述形成牺牲层74，并且在此不再重复描述。
图5至图14示出了根据一些实施例在用于形成封装件的工艺期间的中间步骤的截面图。示出了封装组件100的封装区域101。在一些实施例中，封装组件100包括多个封装区域，并且封装一个或多个集成电路管芯以在封装区域中的每个中形成集成电路封装件。集成电路封装件也可以称为集成扇出(InFO)封装件。
在图5中，提供了载体衬底102，并且在载体衬底102上形成释放层104。载体衬底102可以是玻璃载体衬底、陶瓷载体衬底等。载体衬底102可以是晶圆，从而使得可以在载体衬底102上同时形成多个封装件。
释放层104可以由基于聚合物的材料形成，其可以与载体衬底102一起从将在随后的步骤中形成的上面的结构中去除。在一些实施例中，隔离层104是基于环氧树脂的热释放材料，当加热时会失去其粘合性，诸如光热转换(LTHC)释放涂层。在其他实施例中，释放层104可以是紫外(UV)胶，当暴露于UV光时失去其粘合性。释放层104可以以液体的形式分配并固化，可以是层压在载体衬底102上的层压膜或可以是类似物。释放层104的顶面可以是水平的并且可以具有高度的平面度。
集成电路管芯50A(见图1)和集成电路管芯50B(见图2)通过在释放层104上方形成的粘合层118粘合至载体衬底102。粘合层118可以包括任何合适的粘合剂、环氧树脂、管芯附接膜(DAF)等。
在图6中，在集成电路管芯50A和50B上和周围形成密封剂120。密封剂120可以是模塑料、环氧树脂等。密封剂120可以通过压缩模制、传递模制等应用，并且可以形成在载体衬底102上方，从而使得集成电路管芯50A和50B被掩埋或覆盖。密封剂120还形成在集成电路管芯50A和50B之间的间隙区域中。密封剂120可以以液体或半液体形式施加，并且然后随后固化。
在图7中，对密封剂120实施平坦化工艺以暴露管芯连接件66。平坦化工艺还可去除绝缘层68、牺牲层74和/或管芯连接件66的部分，直至暴露管芯连接件66。管芯连接件66、绝缘层68、牺牲层74和密封剂120的顶面在平坦化工艺之后在工艺变化内基本共面。平坦化工艺可以是例如化学机械抛光(CMP)、研磨工艺等。在一些实施例中，例如，如果已经暴露管芯连接件66，则可以省略平坦化。
在图8中，去除牺牲层74(见图7)的剩余部分，以暴露硅波导70和绝缘层72。在一些实施例中，牺牲层74的剩余部分可以通过合适的选择性蚀刻工艺去除。选择性蚀刻工艺可以包括一个或多个合适的湿蚀刻工艺、一个或多个合适的干蚀刻工艺、它们的组合等。在一些实施例中，湿蚀刻工艺可以使用合适的剥离器实施。在一些实施例中，干蚀刻工艺可以使用气体(诸如O2、Ar、它们的组合等)实施。
在图9中，使密封剂120的与绝缘层72相邻的部分凹进至绝缘层72的顶面下方。在一些实施例中，使密封剂120的部分凹进至硅波导70的顶面下方。凹进工艺可以包括合适的光刻和蚀刻工艺。合适的蚀刻工艺可以包括干蚀刻工艺或湿蚀刻工艺。使密封剂120凹进至绝缘层72的顶面下方至深度D1。深度D1可以在约0.1μm和约100μm之间。
在图10中，在硅波导70上方形成聚合物波导(PWG)154，并且在密封剂120、集成电路管芯50A和50B以及PWG 154上方形成再分布结构122。在一些实施例中，PWG 154包括有机聚合物，诸如聚酰亚胺、聚烯烃、PBO、它们的组合等。
再分布结构122包括绝缘层124、128、132和136；以及金属化图案126、130和134。金属化图案也可以称为再分布层或再分布线。再分布结构122示出为具有三层金属化图案的实例。可以在再分布结构122中形成更多或更少的绝缘层和金属化图案。如果要形成更少的绝缘层和金属化图案，则可以省略以下讨论的步骤和工艺。如果要形成更多的绝缘层和金属化图案，则可以重复以下讨论的步骤和工艺。
进一步在图10中，绝缘层124沉积在密封剂120、管芯连接件66以及绝缘层68和72上。在一些实施例中，绝缘层124由光敏材料(诸如PBO、聚酰亚胺、BCB等)形成，其可以使用光刻掩模图案化。绝缘层124可以通过旋涂、层压、CVD等或它们的组合形成。然后图案化绝缘层124。图案化在暴露管芯连接件66的部分和设置在硅波导70上方的绝缘层72的部分的绝缘层124中形成开口。图案化可以通过可接受的工艺，诸如当绝缘层124是光敏材料时通过将绝缘层124暴露并显影于光，或当绝缘层124是非感光材料时通过使用例如各向异性蚀刻的蚀刻。
随后，在暴露绝缘层72的绝缘层124的开口中形成PWG 154。在一些实施例中，PWG154的第一部分沿着绝缘层124的顶面延伸，并且PWG 154的第二部分沿着集成电路管芯50B的绝缘层68的顶面延伸。在一些实施例中，使用旋涂等将PWG 154的有机聚合物材料沉积在暴露绝缘层72的绝缘层124的开口中。随后，使用合适的光刻工艺图案化有机聚合物材料。
然后形成金属化图案126。金属化图案126包括沿着绝缘层124的主表面延伸并且延伸穿过绝缘层124以物理和电耦接至集成电路管芯50A和50B的导电元件。作为形成金属化图案126的实例，在绝缘层124上方和延伸穿过绝缘层124的开口中形成晶种层。在一些实施例中，晶种层是金属层，其可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和位于钛层上方的铜层。晶种层可以使用例如PVD等形成。然后，在晶种层上形成并图案化光刻胶。光刻胶可以通过旋涂等形成，并且可以暴露于光以用于图案化。光刻胶的图案对应于金属化图案126。图案化形成穿过光刻胶的开口以暴露晶种层。然后在光刻胶的开口中和晶种层的暴露部分上形成导电材料。导电材料可以通过镀(诸如电镀、化学镀等)形成。导电材料可以包括金属，诸如铜、钛、钨、铝等。导电材料和晶种层的下面部分的组合形成金属化图案126。去除光刻胶和晶种层的其上未形成导电材料的部分。光刻胶可以通过可接受的灰化或剥离工艺去除，诸如使用氧等离子体等。一旦去除光刻胶，去除晶种层的暴露部分，诸如通过使用可接受的蚀刻工艺，诸如通过湿蚀刻或干蚀刻。
在形成金属化图案126之后，在金属化图案126、绝缘层124和PWG 154上沉积绝缘层128。绝缘层128可以以类似于绝缘层124的方式形成，并且可以由与绝缘层124类似的材料形成。
然后形成金属化图案130。金属化图案130包括位于绝缘层128的主表面上并且沿着绝缘层128的主表面延伸的部分。金属化图案130还包括延伸穿过绝缘层128的部分，以物理和电耦接金属化图案126。金属化图案130可以以与金属化图案126类似的方式和由类似的材料形成。在一些实施例中，金属化图案130具有与金属化图案126不同的尺寸。例如，金属化图案130的导线和/或通孔可以比金属化图案126的导线和/或通孔更宽或更厚。此外，金属化图案130可以形成为比金属化图案126更大的间距。
在形成金属化图案130之后，在金属化图案130和绝缘层128上沉积绝缘层132。绝缘层132可以以类似于绝缘层124的方式形成，并且可以由与绝缘层124类似的材料形成。
然后形成金属化图案134。金属化图案134包括位于绝缘层132的主表面上并且沿着绝缘层132的主表面延伸的部分。金属化图案134还包括延伸穿过绝缘层132的部分，以物理和电耦接金属化图案130。金属化图案134可以以与金属化图案126类似的方式和由类似的材料形成。金属化图案134是再分布结构122的最顶部的金属化图案。这样，再分布结构122的所有中间金属化图案(例如，金属化图案126和130)设置在金属化图案134和集成电路管芯50A和50B之间。在一些实施例中，金属化图案134具有与金属化图案126和130不同的尺寸。例如，金属化图案134的导线和/或通孔可以比金属化图案126和130的导线和/或通孔更宽或更厚。此外，金属化图案134可以形成为比金属化图案130更大的间距。
在形成金属化图案134之后，在金属化图案134和绝缘层132上沉积绝缘层136。绝缘层136可以以类似于绝缘层124的方式形成，并且可以由与绝缘层124相同的材料形成。绝缘层136是再分布结构122的最顶部绝缘层。这样，再分布结构122的所有金属化图案(例如，金属化图案126、130和134)设置在绝缘层136和集成电路管芯50A和50B之间。此外，再分布结构122的所有中间绝缘层(例如，绝缘层124、128、132)设置在绝缘层136和集成电路管芯50A和50B之间。再分布结构122也可以称为前侧再分布结构。
进一步在图10中，在形成再分布结构122之后，形成凸块下金属(UBM)138用于外部连接至再分布结构122。UBM 138具有位于绝缘层136的主表面上并且沿着绝缘层136的主表面延伸的凸块部分，并且具有延伸穿过绝缘层136的通孔部分，以物理和电耦接金属化图案134。由此，UBM 138穿过再分布结构122电耦接至集成电路管芯50A和50B。UBM 138可以由与金属化图案126相同的材料形成。在一些实施例中，UBM 138具有与金属化图案126、130和134不同的尺寸。
在形成UBM 138之后，在UBM 138上形成导电连接件150。导电连接件150可以是球栅阵列(BGA)连接件、焊球、金属柱、可控塌陷芯片连接(C4)凸块、微凸块、化学镀镍-化学镀钯浸金技术(ENEPIG)形成的凸块等。导电连接件150可以包括导电材料，诸如焊料、铜、铝、金、镍、银、钯、锡等或它们的组合。在一些实施例中，导电连接件150通过最初通过蒸发、电镀、印刷、焊料转移、球放置等形成焊料层来形成。一旦在结构上形成焊料层，则可以实施回流以将材料成形为所期望的凸块形状。在另一实施例中，导电连接件150包括通过溅射、印刷、电镀、化学镀、CVD等形成的金属柱(诸如铜柱)。金属柱可以是没有焊料并且具有基本垂直的侧壁。在一些实施例中，在金属柱的顶部上形成金属盖层。金属盖层可以包括镍、锡、锡铅、金、银、钯、铟、镍-钯-金、镍-金等或它们的组合，并且可以通过镀工艺形成。
在图11中，实施载体衬底剥离以将载体衬底102从封装组件100分离(或“剥离”)。在一些实施例中，剥离包括在释放层104上投射光，诸如激光或UV光，使得释放层104在光的热量下分解并且可以去除载体衬底102。
在图12中，在剥离载体衬底102之后，翻转封装组件100并且放置在切割带158上。随后，通过沿着划线区域(例如在封装组件100的相邻封装区域之间)锯切来实施分割工艺160。锯切将封装区域101与封装组件100的其余部分分割，并且形成封装件101。
在图13中，示出了图12所示的封装区域101的区域156的截面图和平面图。在一些实施例中，PWG 154与绝缘层124横向间隔开，从而使得绝缘层128横向介于PWG 154和绝缘层124之间。在一些实施例中，硅波导70的宽度小于PWG 154的宽度。在一些实施例中，PWG154的宽度W1在约1.3μm和约9μm之间。在一些实施例中，硅波导70的宽度W2在约0.1μm和约0.3μm之间。在一些实施例中，W1/W2的比率在约4.3和约90之间。
在图14中，使用导电连接件150将封装件101安装至封装衬底162。在一些实施例中，封装衬底162包括衬底芯162A和位于衬底芯162A上方的接合焊盘162B。衬底芯162A可以由半导体材料(诸如硅、锗、金刚石等)制成。可选地，也可以使用复合材料，诸如硅锗、碳化硅、砷化镓、砷化铟、磷化铟、碳化硅锗、磷化砷化镓、磷化铟镓、它们的组合等，另外，衬底芯162A可以是SOI衬底。通常，SOI衬底包括半导体材料层，诸如外延硅、锗、硅锗、SOI、SGOI或它们的组合。在一个可选实施例中，衬底芯162A基于绝缘芯，诸如玻璃纤维增强树脂芯。一种示例性芯材料是玻璃纤维树脂，诸如FR4。芯材料的可选材料包括双马来酰亚胺三嗪(BT)树脂，或可选地，其他印刷电路板(PCB)材料或膜。积聚膜(诸如ABF)或其他层压板可以用于衬底芯162A。
衬底芯162A可以包括有源和无源器件(未示出)。可以使用各种各样的器件(诸如晶体管、电容器、电阻器、它们的组合等)生成由此器件设计的结构和功能要求。器件可以使用任何合适的方法形成。
衬底芯162A还可包括金属化层和通孔(未示出)，其中接合焊盘162B物理和/或电耦接至金属化层和通孔。金属化层可以形成在有源和无源器件上方，并且设计为连接各个器件以形成功能电路。金属化层可以由电介质(例如，低k介电材料)和导电材料(例如，铜)(其中，通孔互连导电材料层)的交替层形成，并且可以通过任何合适的工艺(诸如沉积、镶嵌、双重镶嵌等)形成。在一些实施例中，衬底芯162A基本没有有源和无源器件。
在一些实施例中，回流导电连接件150以将封装件101附接至接合焊盘162B。导电连接件150将包括衬底芯162A中的金属化层的封装衬底162电和/或物理耦接至封装件101。在一些实施例中，在衬底芯162A上形成阻焊剂162C。导电连接件150可以设置在阻焊剂162C中的开口中，以电和机械耦接至接合焊盘162B。阻焊剂162C可以用于保护衬底芯162A的区域免受外部损坏。
在一些实施例中，底部填充物164可以形成在封装件101和封装衬底162之间并且围绕导电连接件150。底部填充物164可以在将封装件101附接至封装衬底162之后通过毛细流动工艺形成，或者可以在将封装件101附接至封装衬底162之前通过合适的沉积方法形成。
在一些实施例中，无源器件(例如，表面安装器件(SMD)，未示出)也可以附接至封装件101(例如，至UBM 138)或至封装衬底162(例如，至接合焊盘162B)。例如，无源器件可以与导电连接件150接合至封装件101或封装衬底162的相同表面。无源器件可以在将封装件101安装至封装衬底162上之前附接至封装件101，或者可以在将封装件101安装在封装衬底162上之前或之后附接至封装衬底162。
在一些实施例中，光纤168使用粘合层166附接至封装衬底162，并且耦合至封装件101的PWG 154。粘合层166可以使用与以上参照图5描述的粘合层118类似的材料和方法形成，并且在此不再重复描述。在一些实施例中，PWG 154将光纤168耦合至硅波导70。
图15至图22示出了根据一些实施例在形成用于封装件的工艺期间的中间步骤的截面图。参照图15至图22所描述的一些部件和工艺步骤类似于以上参照图5至图14所描述的部件和工艺步骤，其中类似的部件用类似的数字标号标记，并且在此不再重复类似的部件和类似的工艺步骤的描述。
在图15至图22中，示出了封装组件200的封装区域201。在一些实施例中，封装组件200包括多个封装区域，并且封装一个或多个集成电路管芯以在封装区域中的每个中形成集成电路封装件。集成电路封装件也可以称为InFO封装件。
在图15中，提供了载体衬底102，并且在载体衬底102上形成释放层104。载体衬底102可以是晶圆，从而使得可以在载体衬底102上同时形成多个封装件。集成电路管芯50A(见图1)和集成电路管芯50C(见图3)通过形成在释放层104上方的粘合层118粘合至载体衬底102。
在图16中，在集成电路管芯50A和50C上和周围形成密封剂120。密封剂120可以形成在载体衬底102上方，从而使得集成电路管芯50A和50C被掩埋或覆盖。密封剂120还形成在集成电路管芯50A和50C之间的间隙区域中。在一些实施例中，密封剂120可以如以上参照图6所描述形成，并且在此不再重复描述。
在图17中，对密封剂120实施平坦化工艺以暴露管芯连接件66。平坦化工艺还可去除绝缘层68、牺牲层74和/或管芯连接件66的部分，直至暴露管芯连接件66。管芯连接件66、绝缘层68、牺牲层74和密封剂120的顶面在平坦化工艺之后在工艺变化内基本共面。平坦化工艺可以是例如CMP、研磨工艺等。在一些实施例中，例如，如果管芯连接件66已经暴露，则可以省略平坦化。
在图18中，在密封剂120和集成电路管芯50A和50C上方形成再分布结构122。随后，形成凸块下金属(UBM)138用于外部连接至再分布结构122。在形成UBM 138之后，在UBM 138上形成导电连接件150。在一些实施例中，再分布结构122、UBM 138和导电连接件150可以如以上参照图10所描述形成，并且在此不再重复描述。
在图19中，图案化集成电路管芯50C的再分布结构122、钝化层64和绝缘层68以形成开口202和204。图案化工艺可以包括合适的光刻和蚀刻方法。合适的蚀刻方法可以包括一个或多个干蚀刻工艺、一个或多个湿蚀刻工艺、它们的组合等。开口202延伸穿过绝缘层124、128、132和136，并且暴露牺牲层74。开口204延伸穿过绝缘层124、128、132和136，并且穿过集成电路管芯50C的钝化层64和绝缘层68。在一些实施例中，开口204用于外部激光源输入。
在图20中，穿过开口202去除牺牲层74以暴露集成电路管芯50C的边缘耦合器76。在一些实施例中，如以上参照图8所述去除牺牲层74，并且在此不再重复描述。
在图21中，实施载体衬底剥离以将载体衬底102从封装组件200分离(或“剥离”)。在一些实施例中，可以如以上参照图11所描述实施剥离，并且在此不再重复描述。在剥离载体衬底102之后，翻转封装组件200并且放置在切割带158上。随后，通过沿着划线区域(例如在封装组件200的相邻封装区域之间)锯切来实施分割工艺160。锯切将封装区域201与封装组件200的其余部分分割，并且形成封装件201。在一些实施例中，在分割工艺160之后，封装件201的最靠近边缘耦合器76的侧壁没有密封剂120。
在图22中，使用导电连接件150将封装件201安装至封装衬底162。在一些实施例中，封装件201如以上参照图14所描述安装至封装衬底162，并且在此不再重复描述。在一些实施例中，无源器件(例如，表面安装器件(SMD)，未示出)也可以附接至封装件201(例如，至UBM 138)或至封装衬底162(例如，至接合焊盘162B)。例如，无源器件可以与导电连接件150接合至封装件201或封装衬底162的相同表面。无源器件可以在将封装件201安装在封装衬底162上之前附接至封装件201，或者可以在将封装件201安装在封装衬底162上之前或之后附接至封装衬底162。
在一些实施例中，底部填充物164可以形成在封装件201和封装衬底162之间并且围绕导电连接件150。在一些实施例中，底部填充物164可以如以上参照图14所描述形成，并且在此不再重复描述。在其他实施例中，可以省略底部填充物164。
进一步在图22中，光纤168耦合至集成电路管芯50C的边缘耦合器76。通过实施分割工艺，从而使得封装件201的最靠近边缘耦合器76的侧壁没有密封剂120，不能防止光纤168耦合至集成电路管芯50C的边缘耦合器76。
图23至图32示出了根据一些实施例在形成封装件的工艺期间的中间步骤的截面图。参照图23至图32描述的一些部件和工艺步骤类似于以上参照图5至图14描述的部件和工艺步骤，类似的部件用类似的数字标号标记，并且在此不再重复类似的部件和类似的工艺步骤的描述。
在图23至图32中，示出了封装组件300的封装区域301。在一些实施例中，封装组件300包括多个封装区域，并且封装一个或多个集成电路管芯以在封装区域中的每个中形成集成电路封装件。集成电路封装件也可以称为InFO封装件。
在图23中，提供了载体衬底102，并且在载体衬底102上形成释放层104。载体衬底102可以是晶圆，从而使得可以在载体衬底102上同时形成多个封装件。在一些实施例中，在释放层104上形成再分布结构106。在所示的实施例中，再分布结构106包括绝缘层108、金属化图案110(有时称为再分布层或再分布线)和绝缘层112。在其他实施例中，可以省略再分布结构106。在一些实施例中，代替再分布结构106，在释放层104上形成没有金属化图案的绝缘层。再分布结构106也可以称为背侧再分布结构。
绝缘层108可以形成在释放层104上。绝缘层108的底面可以与释放层104的顶面接触。在一些实施例中，绝缘层108由聚合物(诸如PBO、聚酰亚胺、BCB等)形成。在其他实施例中，绝缘层108由氮化物，诸如氮化硅；氧化物，诸如氧化硅、PSG、BSG、BPSG等；等形成。绝缘层108可以通过任何可接受的沉积工艺(诸如旋涂、CVD、层压等或它们的组合)形成。
金属化图案110可以形成在绝缘层108上。作为形成金属化图案110的实例，在绝缘层108上方形成晶种层。在一些实施例中，晶种层是金属层，其可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和位于钛层上方的铜层。晶种层可以使用例如PVD等形成。然后，在晶种层上形成并图案化光刻胶。光刻胶可以通过旋涂等形成，并且可以暴露于光以用于图案化。光刻胶的图案对应于金属化图案110。图案化形成穿过光刻胶的开口以暴露晶种层。然后在光刻胶的开口中和晶种层的暴露部分上形成导电材料。导电材料可以通过镀(诸如电镀、化学镀等)形成。导电材料可以包括金属，诸如铜、钛、钨、铝等。然后，去除光刻胶和晶种层的其上未形成导电材料的部分。光刻胶可以通过可接受的灰化或剥离工艺去除，诸如使用氧等离子体等。一旦去除光刻胶，去除晶种层的暴露部分，诸如通过使用可接受的蚀刻工艺，诸如通过湿蚀刻或干蚀刻。晶种层和导电材料的剩余部分形成金属化图案110。
在金属化图案110和绝缘层108上形成绝缘层112。在一些实施例中，绝缘层112可以使用与绝缘层108类似的材料和方法形成，并且在此不再重复描述。然后，图案化绝缘层112以形成暴露金属化图案110的部分的开口114。图案化可以通过可接受的工艺形成，诸如当绝缘层112是光敏材料时通过将绝缘层112暴露于光，或者当绝缘层112是非感光材料时通过使用例如各向异性蚀刻的蚀刻。如果绝缘层112是感光材料，则可以在曝光之后显影绝缘层112。
为了说明的目的，图23示出了具有单个金属化图案110的再分布结构106。在一些实施例中，再分布结构106可以包括任何数量的绝缘层和金属化图案。如果要形成更多的绝缘层和金属化图案，则可以重复以上讨论的步骤和工艺。
在图24中，在开口114(见图23)中形成通孔116，并且通孔116远离再分布结构106的最顶部绝缘层(例如，绝缘层112)延伸。作为形成通孔116的实例，在再分布结构106上方例如在绝缘层112和金属化图案110的由开口114暴露的部分上形成晶种层(未示出)。在一些实施例中，晶种层是金属层，其可以是单层或包括由不同材料形成的多个子层的复合层。在具体实施例中，晶种层包括钛层和位于钛层上方的铜层。晶种层可以使用例如PVD等形成。在晶种层上形成并图案化光刻胶。光刻胶可以通过旋涂等形成，并且可以暴露于光以用于图案化。光刻胶的图案对应于导电通孔。图案化形成穿过光刻胶的开口以暴露晶种层。在光刻胶的开口中和晶种层的暴露部分上形成导电材料。导电材料可以通过镀(诸如电镀、化学镀等)形成。导电材料可以包括金属，诸如铜、钛、钨、铝等。去除光刻胶和晶种层的其上未形成导电材料的部分。光刻胶可以通过可接受的灰化或剥离工艺去除，诸如使用氧等离子体等。一旦去除光刻胶，去除晶种层的暴露部分，诸如通过使用可接受的蚀刻工艺，诸如通过湿蚀刻或干蚀刻。晶种层的剩余部分和导电材料形成通孔116。
在图25中，集成电路管芯50A(见图1)和集成电路管芯50D(见图4)通过粘合层118粘合至绝缘层112。粘合层118形成在集成电路管芯50A和50D的背侧上，并且将集成电路管芯50A和50D粘合至再分布结构106，诸如至绝缘层112。粘合层118可以施加至集成电路管芯50A和50D的背侧，如果不使用再分布结构106，则可以施加在载体衬底102的表面上方，或如果适用，可以施加至再分布结构106的上表面。例如，可以在分割以分离集成电路管芯50A和50D之前将粘合层118施加至集成电路管芯50A和50D的背侧。
在图26中，在集成电路管芯50A和50D以及通孔116上和周围形成密封剂120。密封剂120可以形成在载体衬底102上方，从而使得集成电路管芯50A和50D以及通孔116被掩埋或覆盖。密封剂120还形成在集成电路管芯50A和50D之间的间隙区域中以及在通孔116中的每个和集成电路管芯50A和50D中的相应一个之间的间隙区域中。在一些实施例中，密封剂120可以如以上参照图6所描述形成，并且在此不再重复描述。
在图27中，对密封剂120实施平坦化工艺以暴露管芯连接件66和通孔116。平坦化工艺还可去除绝缘层68、牺牲层74、通孔116和/或管芯连接件66的部分，直至暴露管芯连接件66和通孔116。管芯连接件66、通孔116、绝缘层68、牺牲层74和密封剂120的顶面在平面化工艺之后在工艺变化内基本共面。平坦化工艺可以是例如CMP、研磨工艺等。在一些实施例中，例如，如果已经暴露管芯连接件66和/或通孔116，则可以省略平坦化。
在图28中，去除牺牲层74以形成开口302。开口302延伸穿过钝化层64和绝缘层68并且暴露集成电路管芯50D的光栅耦合器78。在一些实施例中，如以上参照图8所描述去除牺牲层74，并且在此不再重复描述。
在图29中，在密封剂120和集成电路管芯50A和50D上方形成再分布结构122。在一些实施例中，再分布结构122可以如以上参照图10所描述形成，并且在此不再重复描述。在所示的实施例中，再分布结构122的绝缘层124填充开口302(见图28)。
在图30中，图案化再分布结构122以形成开口304。图案化工艺可以包括合适的光刻和蚀刻方法。合适的蚀刻方法可以包括一个或多个干蚀刻工艺、一个或多个湿蚀刻工艺、它们的组合等。开口304延伸穿过再分布结构122的绝缘层124、128、132和136，并且穿过钝化层64和集成电路管芯50D的绝缘层68。开口304暴露集成电路管芯50D的光栅耦合器78。
进一步在图30中，在所示的实施例中，在形成再分布结构122之前去除牺牲层74(见图27)。在其他实施例中，可以在形成和图案化再分布结构122之后去除牺牲层74。
在图31中，实施载体衬底剥离以将载体衬底102(见图30)从封装组件300分离(或“剥离”)。在一些实施例中，可以如以上参照图11所描述实施剥离，并且在此不再重复描述。在剥离载体衬底102之后，翻转封装组件300并且放置在切割带158上。随后，形成凸块下金属(UBM)170和导电连接件172用于外部连接至再分布结构106。
在一些实施例中，形成穿过绝缘层108的开口以暴露金属化图案110的部分。开口可以例如使用激光钻孔、蚀刻等形成。在开口中形成UBM 170。在一些实施例中，UBM 170可以使用与以上参照图10描述的UBM 138类似的材料和方法形成，并且在此不再重复描述。在形成UBM 170之后，在UBM 170上形成导电连接件172。在一些实施例中，导电连接件172可以使用与以上参照图10描述的导电连接件150类似的材料和方法形成，并且在此不再重复描述。
随后，通过沿着划线区域(例如在封装组件300的相邻封装区域之间)锯切来对封装组件300实施分割工艺160。锯切将封装区域301与封装组件300的剩余部分分割，并且形成封装件301。
在图32中，使用导电连接件172将封装件301安装至封装衬底162。在一些实施例中，如以上参照图14所描述，将封装件301安装至封装衬底162，并且在此不再重复描述。在一些实施例中，底部填充物164可以形成在封装件301和封装衬底162之间并且围绕导电连接件172。底部填充物164可以如以上参照图14所描述形成，并且在此不再重复描述。在一些实施例中，将光纤168插入开口304中并且耦合至集成电路管芯50D的光栅耦合器78。
在一些实施例中，无源器件(例如，表面安装器件(SMD)，未示出)也可以附接至封装件301(例如，至UBM 170)或至封装衬底162(例如，至接合焊盘162B)。例如，无源器件可以与导电连接件172接合至封装件301或封装衬底162的相同表面。无源器件可以在将封装件301安装在封装衬底162上之前附接至封装件301，或可以在将封装件301安装在封装衬底162上之前或之后附接至封装衬底162。
图33示出了根据一些实施例的封装件401的截面图。封装件401类似于图32所示的封装件301，其中，类似的部件用类似的数字标号标记，并且在此不再重复类似的部件的描述。在一些实施例中，封装件401可以使用以上参照图23至图32所描述的工艺步骤形成，并且在此不再重复描述。在所示的实施例中，形成UBM 138和导电连接件150用于外部连接至再分布结构122。UBM 138和导电连接件150可以如以上参照图10所描述形成，并且在此不再重复描述。在一些实施例中，导电连接件150用于将封装件401耦接至外部组件。外部组件可以是集成电路管芯、封装件、SMD、封装衬底、PCB、中介层等。在一些实施例中，外部组件附接至导电连接件150，从而使得不阻挡开口304。在这样的实施例中，光纤168可以不被外部组件阻挡，可以插入开口304中并且可以耦合至集成电路管芯50D的光栅耦合器78。
图34至图43示出了根据一些实施例在用于形成封装件的工艺期间的中间步骤的截面图。参照图34至图43所描述的一些部件和工艺步骤类似于以上参照图5至图14和图23至图32所描述的部件和工艺步骤，其中，类似的部件用类似的数字标号标记，并且在此不再重复类似的部件和类似的工艺步骤的描述。
在图34至图43中，示出了封装组件500的封装区域501。在一些实施例中，封装组件500包括多个封装区域，并且封装一个或多个集成电路管芯以在封装区域中的每个中形成集成电路封装件。集成电路封装件也可以称为InFO封装件。
在图34中，提供了载体衬底102，并且在载体衬底102上形成释放层104。载体衬底102可以是晶圆，从而使得可以在载体衬底102上同时形成多个封装件。在一些实施例中，在释放层104上形成再分布结构106。可以如以上参照图23所描述形成再分布结构106，并且在此不再重复描述。然后，图案化绝缘层112以形成暴露金属化图案110的部分的开口114。开口114可以如以上参照图23所描述形成，并且在此不再重复描述。
在图35中，通孔116形成在开口114(见图34)中，并且远离再分布结构106的最顶部绝缘层(例如，绝缘层112)延伸。可以如参照图24所描述形成通孔116，并且在此不再重复描述。在所示的实施例中，形成通孔116，从而使得通孔116中的每个形成在相应的封装区域(例如，封装区域501)的边缘附近。
在图36中，集成电路管芯50A(见图1)和集成电路管芯50C(见图3)通过粘合层118粘附至绝缘层112。粘合层118形成在集成电路管芯50A和50C的背侧上，并且将集成电路管芯50A和50C粘附至再分布结构106，诸如至绝缘层112。粘合层118可以施加至集成电路管芯50A和50C的背侧，如果不使用再分布结构106，可以施加在载体衬底102的表面上方，或如果适用，可以施加至再分布结构106的上表面。例如，可以在分割以分离集成电路管芯50A和50C之前，将粘合层118施加至集成电路管芯50A和50C的背侧。
在图37中，在集成电路管芯50A和50C以及通孔116上和周围形成密封剂120。可以在载体衬底102上方形成密封剂120，从而使得集成电路管芯50A和50C以及通孔116被掩埋或覆盖。密封剂120还形成在集成电路管芯50A和50C之间的间隙区域中以及在通孔116中的每个与集成电路管芯50A和50C中的相应一个之间的间隙区域中。在一些实施例中，密封剂120可以如以上参照图6所描述形成，并且在此不再重复描述。
在图38中，对密封剂120实施平坦化工艺以暴露管芯连接件66和通孔116。平坦化工艺还可去除绝缘层68、牺牲层74、通孔116和/或管芯连接件66的部分，直至暴露管芯连接件66和通孔116。管芯连接件66、通孔116、绝缘层68、牺牲层74和密封剂120的顶面在平面化工艺之后在工艺变化内基本共面。平坦化工艺可以是例如CMP、研磨工艺等。在一些实施例中，例如，如果已经暴露管芯连接件66和/或通孔116，则可以省略平坦化。
在图39中，去除牺牲层74以形成开口502。开口502延伸穿过钝化层64和绝缘层68，并且暴露集成电路管芯50C的边缘耦合器76。在一些实施例中，如以上参照图8所描述去除牺牲层74，并且在此不再重复描述。
在图40中，在密封剂120和集成电路管芯50A和50C上方形成再分布结构122。在一些实施例中，再分布结构122可以如以上参照图10所描述形成，并且在此不再重复描述。在所示的实施例中，再分布结构122的绝缘层124填充开口502(见图39)。
在图41中，图案化再分布结构122以形成开口504。图案化工艺可以包括合适的光刻和蚀刻方法。合适的蚀刻方法可以包括一个或多个干蚀刻工艺、一个或多个湿蚀刻工艺、它们的组合等。开口504延伸穿过再分布结构122的绝缘层124、128、132和136，并且穿过钝化层64和集成电路管芯50C的绝缘层68。开口504暴露集成电路管芯50C的边缘耦合器76。在所示的实施例中，在形成再分布结构122之前，去除牺牲层74(见图38)。在其他实施例中，可以在形成和图案化再分布结构122之后去除牺牲层74。
在图42中，实施载体衬底剥离以将载体衬底102(见图41)从封装组件500分离(或“剥离”)。在一些实施例中，可以如以上参照图11所描述实施剥离，并且在此不再重复描述。在剥离载体衬底102之后，翻转封装组件500并且放置在切割带158上。随后，形成UBM 170和导电连接件172以用于至再分布结构106的外部连接。UBM 170和导电连接件172可以如以上参照图31所描述形成，并且在此不再重复描述。
随后，通过沿着划线区域(例如，在封装组件500的相邻封装区域之间)锯切来对封装组件500实施分割工艺160。锯切将封装区域501与封装组件500的其余部分分割，并且形成封装件501。在一些实施例中，在分割工艺160之后，封装件501的最靠近边缘耦合器76的侧壁没有密封剂120。
在图43中，使用导电连接件172将封装件501安装至封装衬底162上。在一些实施例中，封装件501如以上参照图32所描述安装至封装衬底162，并且在此不再重复描述。在一些实施例中，底部填充物164可以形成在封装件501和封装衬底162之间并且围绕导电连接件172。底部填充物164可以如以上在图14中描述形成，并且在此不再重复描述。
在一些实施例中，光纤168耦合至集成电路管芯50C的边缘耦合器76。通过实施分割工艺，从而使得封装件501的最靠近边缘耦合器76的侧壁没有密封剂120，不能阻止光纤168耦合至集成电路管芯50C的边缘耦合器76。
在一些实施例中，无源器件(例如，表面安装器件(SMD)，未示出)也可以附接至封装件501(例如，至UBM 170)或封装衬底162(例如，至接合焊盘162B)。例如，无源器件可以与导电连接件172接合至封装件501或封装衬底162的相同表面。无源器件可以在将封装件501安装在封装衬底162上之前附接至封装件501，或可以在将封装件501安装在封装衬底162上之前或之后附接至封装衬底162。
图44示出了根据一些实施例的封装件601的截面图。封装件601类似于图43所示的封装件501，类似的部件用类似的数字标号标记，并且在此不再重复类似的部件的描述。在一些实施例中，封装件601使用以上参照图34至图43描述的工艺步骤形成，并且在此不再重复描述。在所示的实施例中，形成UBM 138和导电连接件150用于外部连接至再分布结构122。UBM 138和导电连接件150可以如以上参照图10所描述形成，并且在此不再重复描述。在一些实施例中，导电连接件150用于将封装件601耦接至外部组件。外部组件可以是集成电路管芯、封装件、SMD、封装衬底、PCB、中介层等。
也可以包括其他部件和工艺。例如，可以包括测试结构以辅助3D封装件或3DIC器件的验证测试。测试结构可以包括例如形成在再分布层中或衬底上的测试焊盘，其允许使用探针和/或探针卡等对3D封装件或3DIC测试。验证测试可以对中间结构以及最终结构实施。另外，本文公开的结构和方法可以与结合已知良好管芯的中间验证的测试方法结合使用，以增加良率并且降低成本。
根据实施例，集成电路封装件包括：光子集成电路管芯，该光子集成电路管芯包括光耦合器；密封光子集成电路管芯的密封剂；位于光子集成电路管芯和密封剂上方的第一再分布结构；以及暴露光耦合器和第一再分布结构的侧壁的开口。在实施例中，光耦合器是边缘耦合器。在实施例中，开口延伸穿过第一再分布结构，并且光耦合器是光栅耦合器。在实施例中，集成电路封装件还包括耦合至光耦合器的光纤。在实施例中，集成电路封装件还包括位于光子集成电路管芯和密封剂下方的第二再分布结构。在实施例中，集成电路封装件还包括位于密封剂内并且将第一再分布结构电耦接至第二再分布结构的通孔。在实施例中，集成电路封装件还包括附接至第一再分布结构的封装衬底。
根据另一实施例，集成电路封装件包括：密封剂，具有第一表面和与第一表面相对的第二表面；光子集成电路管芯，嵌入在密封剂中，光子集成电路管芯包括光耦合器，光子集成电路管芯的第一表面与密封剂的第一表面齐平；第一再分布结构，位于密封剂的第一表面上；第二再分布结构，位于密封剂的第二表面上；和开口，暴露光耦合器，开口的侧壁延伸穿过第一再分布结构。在实施例中，光耦合器是边缘耦合器或光栅耦合器。在实施例中，开口的部分从光子集成电路管芯的第一表面朝向光子集成电路管芯的第二表面延伸，并且光子集成电路管芯的第二表面与光子集成电路管芯的第一表面相对。在实施例中，光子集成电路管芯的靠近光耦合器的第一侧壁没有密封剂。在实施例中，光子集成电路管芯的第二侧壁与密封剂物理接触，并且光子集成电路管芯的第二侧壁与光子集成电路管芯的第一侧壁相对。在实施例中，集成电路封装件还包括位于密封剂内的通孔，通孔从密封剂的第一表面延伸至密封剂的第二表面。在实施例中，集成电路封装件还包括延伸至开口中并且耦合至光耦合器的光纤。
根据又一实施例，方法包括：将光子集成电路管芯附接至载体衬底，光子集成电路管芯包括光耦合器；在载体衬底和光子集成电路管芯上方形成密封剂，密封剂沿着光子集成电路管芯的侧壁延伸；在光子集成电路管芯和密封剂上方形成第一再分布结构；以及图案化第一再分布结构以在第一再分布结构中形成开口，开口暴露光耦合器。在实施例中，方法还包括：在将光子集成电路管芯附接至载体衬底之前，在载体衬底上方形成第二再分布结构。在实施例中，方法还包括：在将光子集成电路管芯附接至载体衬底之前，在第二再分布结构上方形成通孔。在实施例中，方法还包括：将光纤耦合至光耦合器。在实施例中，光耦合器是边缘耦合器。在实施例中，光耦合器是光栅耦合器。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种集成电路封装件，包括：
光子集成电路管芯，所述光子集成电路管芯包括光耦合器；
密封剂，密封所述光子集成电路管芯；
第一再分布结构，位于所述光子集成电路管芯和所述密封剂上方；以及
开口，暴露所述光耦合器和所述第一再分布结构的侧壁。
2.根据权利要求1所述的集成电路封装件，其中，所述光耦合器是边缘耦合器。
3.根据权利要求1所述的集成电路封装件，其中，所述开口延伸穿过所述第一再分布结构，并且其中，所述光耦合器是光栅耦合器。
4.根据权利要求1所述的集成电路封装件，还包括：光纤，耦合至所述光耦合器。
5.根据权利要求1所述的集成电路封装件，还包括：第二再分布结构，位于所述光子集成电路管芯和所述密封剂下方。
6.根据权利要求5所述的集成电路封装件，还包括：通孔，位于所述密封剂内并且将所述第一再分布结构电耦接至所述第二再分布结构。
7.根据权利要求1所述的集成电路封装件，还包括：封装衬底，附接至所述第一再分布结构。
8.一种集成电路封装件，包括：
密封剂，具有第一表面和与所述第一表面相对的第二表面；
光子集成电路管芯，嵌入在所述密封剂中，所述光子集成电路管芯包括光耦合器，所述光子集成电路管芯的第一表面与所述密封剂的第一表面齐平；
第一再分布结构，位于所述密封剂的第一表面上；
第二再分布结构，位于所述密封剂的第二表面上；以及
开口，暴露所述光耦合器，所述开口的侧壁延伸穿过所述第一再分布结构。
9.根据权利要求8所述的集成电路封装件，其中，所述光耦合器是边缘耦合器或光栅耦合器。
10.一种形成集成电路封装件的方法，包括：
将光子集成电路管芯附接至载体衬底，所述光子集成电路管芯包括光耦合器；
在所述载体衬底和所述光子集成电路管芯上方形成密封剂，所述密封剂沿着所述光子集成电路管芯的侧壁延伸；
在所述光子集成电路管芯和所述密封剂上方形成第一再分布结构；以及
图案化所述第一再分布结构以在所述第一再分布结构中形成开口，所述开口暴露所述光耦合器。
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