KR20230165146A - 반도체 패키지 및 그 형성 방법 - Google Patents

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KR20230165146A
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substrate
package component
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숭위에 우
젠춘 리아오
마오옌 창
유치아 라이
치엔링 황
칭후아 시에
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures

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Abstract

반도체 패키지는, 제1 패키지 컴포넌트를 포함하고, 제1 패키지 컴포넌트는, 집적 회로 다이; 집적 회로 다이를 둘러싸는 인캡슐런트; 및 집적 회로 다이에 전기적으로 연결된 팬아웃(fan-out) 구조물을 포함하고, 단면도에서 보았을 때, 제1 개구부가 팬아웃 구조물을 완전히 관통하고 인캡슐런트를 적어도 부분적으로 관통하여 연장되며, 평면도에서 보았을 때, 인캡슐런트는 제1 개구부를 적어도 완전히 둘러싼다. 반도체 패키지는 제1 패키지 컴포넌트에 본딩된 패키지 기판을 더 포함한다.

Description

반도체 패키지 및 그 형성 방법{SEMICONDCUTOR PACKAGES AND METHODS OF FORMING THEREOF}
본 출원은 2022년 5월 26일에 출원된 미국 가특허 출원 제63/365,353호의 우선권을 청구하며, 이 가특허 출원의 전문은 참조로서 본 명세서 내에 병합된다.
반도체 산업은 다양한 전자 컴포넌트들(예컨대, 트랜지스터, 다이오드, 저항기, 캐패시터 등)의 계속 진행중인 집적 밀도 향상으로 인해 급격한 성장을 경험해 왔다. 대부분의 경우, 집적 밀도 향상은 최소 피처 크기의 반복적인 감축으로부터 유발되었으며, 이는 주어진 면적 내에 보다 많은 컴포넌트들이 집적되도록 해준다. 전자 디바이스의 축소화에 대한 요구가 커짐에 따라, 반도체 다이의 더 작고 더 창의적인 패키징 기술에 대한 필요성이 대두되고 있다. 이러한 패키징 시스템의 예시는 패키지 온 패키지(Package-on-Package; PoP) 기술이다. PoP 디바이스에서, 최상부 반도체 패키지는 바닥부 반도체 패키지의 최상단 상에 적층되어 고도의 집적과 컴포넌트 밀도를 제공한다. PoP 기술은 일반적으로 향상된 기능과 인쇄 회로 기판(printed circuit board; PCB) 상에서의 작은 풋프린트를 갖는 반도체 디바이스들의 생산을 가능하게 한다.
일부 실시예들에 따르면, 하나 이상의 집적 회로 다이는 팬아웃 구조물(예컨대, 재배선 구조물, 인터포저, 로컬 실리콘 상호연결(local silicon interconnect; LSI) 등)에 의해 전기적으로 연결되고, 집적 회로 다이는 다른 패키지 컴포넌트들(예컨대, 패키지 기판 등)과의 추가적인 패키징을 위해 캡슐화될 수 있다. 몰딩 화합물 및/또는 팬아웃 구조물 내에 하나 이상의 개구부가 형성될 수 있다. 개구부의 포함은 반도체 다이로부터의 열을 개구부를 통해 멀리 방산시키는 것을 용이하게 할 수 있다. 다른 예시로서, 개구부는 방열 피처, 전자기 간섭(electromagnetic interference; EMI) 차폐, 구조적 지지(예컨대, 기계적 브레이스) 등과 같은 하나 이상의 유리한 컴포넌트의 삽입을 용이하게 할 수 있다. 결과적으로, 향상된 패키지 성능 및/또는 제조 용이성이 달성될 수 있다.
일부 실시예에서, 반도체 패키지는, 제1 패키지 컴포넌트를 포함하고, 제1 패키지 컴포넌트는, 집적 회로 다이; 집적 회로 다이를 둘러싸는 인캡슐런트; 및 집적 회로 다이에 전기적으로 연결된 팬아웃(fan-out) 구조물을 포함하고, 단면도에서 보았을 때, 제1 개구부가 팬아웃 구조물을 완전히 관통하고 인캡슐런트를 적어도 부분적으로 관통하여 연장되며, 평면도에서 보았을 때, 인캡슐런트는 제1 개구부를 적어도 완전히 둘러싼다. 반도체 패키지는 제1 패키지 컴포넌트에 본딩된 패키지 기판을 더 포함한다. 선택적으로, 일부 실시예에서, 상기 제1 개구부는 상기 제1 패키지 컴포넌트를 완전히 관통하여 연장된다. 선택적으로, 일부 실시예에서, 상기 제1 개구부는 상기 패키지 기판을 완전히 관통하여 연장된다. 선택적으로, 일부 실시예에서, 단면도에서 보았을 때, 제2 개구부가 상기 팬아웃 구조물을 완전히 관통하고 상기 인캡슐런트를 적어도 부분적으로 관통하여 연장되며, 상기 평면도에서 보았을 때, 상기 인캡슐런트는 상기 제2 개구부를 적어도 부분적으로만 둘러싼다. 선택적으로, 일부 실시예에서, 반도체 패키지는 제1 개구부 내의 기계적 브레이스를 더 포함하며, 기계적 브레이스는 패키지 기판 내로 적어도 부분적으로 연장된다. 선택적으로, 일부 실시예에서, 기계적 브레이스는 패키지 기판을 완전히 관통하여 연장된다. 선택적으로, 일부 실시예에서, 팬아웃 구조물은 재배선 구조물을 포함한다. 선택적으로, 일부 실시예에서, 팬아웃 구조물은 인터포저를 포함한다. 선택적으로, 일부 실시예에서, 팬아웃 구조물은 로컬 실리콘 상호연결(local silicon interconnect; LSI) 다이를 포함한다. 선택적으로, 일부 실시예에서, 반도체 패키지는 인캡슐런트를 관통하여 연장되는 관통 비아를 더 포함한다.
일부 실시예에서, 반도체 패키지는, 제1 패키지 컴포넌트를 포함하고, 제1 패키지 컴포넌트는, 제1 집적 회로 다이; 제2 집적 회로 다이; 상기 제1 집적 회로 다이와 상기 제2 집적 회로 다이를 둘러싸는 인캡슐런트; 상기 제1 집적 회로 다이를 상기 제2 집적 회로 다이에 전기적으로 연결시키는 팬아웃 구조물; 및 상기 팬아웃 구조물을 관통하여 상기 인캡슐런트 내로 연장되는 도전성 패키지 컴포넌트를 포함하고, 상기 도전성 패키지 컴포넌트는 높은 열전도도 컴포넌트, EMI 차폐 컴포넌트, 또는 이들의 조합이다. 반도체 패키지는 제1 패키지 컴포넌트에 본딩된 패키지 기판을 더 포함한다. 선택적으로, 일부 실시예에서, 도전성 패키지 컴포넌트는 구리 또는 알루미늄을 포함한다. 선택적으로, 일부 실시예에서, 도전성 패키지 컴포넌트는 인캡슐런트를 부분적으로만 관통하여 연장된다. 선택적으로, 일부 실시예에서, 도전성 패키지 컴포넌트는 인캡슐런트를 완전히 관통하여서만 연장된다.
일부 실시예에서, 반도체 패키지를 제조하는 방법은, 상기 제1 패키지 컴포넌트를 형성하는 단계를 포함하고, 상기 제1 패키지 컴포넌트를 형성하는 단계는, 몰딩 화합물 내에 집적 회로 다이를 캡슐화하는 단계; 상기 몰딩 화합물과 상기 집적 회로 다이 위에 재배선 구조물을 형성하는 단계 - 상기 재배선 구조물은 상기 집적 회로 다이에 전기적으로 연결됨 -; 상기 재배선 구조물을 형성한 후, 상기 재배선 구조물을 관통하여 상기 몰딩 화합물 내로 연장되는 개구부를 패터닝하는 단계를 포함한다. 방법은 패키지 기판을 제1 패키지 컴포넌트에 본딩하는 단계를 더 포함한다. 선택적으로, 일부 실시예에서, 개구부를 패터닝하는 단계는 레이저 머시닝, 기계적 드릴링/라우팅, 플라즈마 에칭/충격, 또는 화학적 에칭을 포함한다. 선택적으로, 일부 실시예에서, 방법은 개구부 내에 기계적 브레이스를 배치시키는 단계를 더 포함하며, 기계적 브레이스는 상기 제1 패키지 컴포넌트를 상기 패키지 기판에 고정시킨다. 선택적으로, 일부 실시예에서, 방법은 개구부 내에 패키지 컴포넌트를 배치시키는 단계를 더 포함하며, 패키지 컴포넌트는 높은 열전도도 컴포넌트, EMI 차폐 컴포넌트, 또는 이들의 조합이다. 선택적으로, 일부 실시예에서, 개구부를 패터닝한 후, 몰딩 화합물의 일부가 개구부 바로 아래에 배치되어 남아있다. 선택적으로, 일부 실시예에서, 개구부를 패터닝하는 단계는 몰딩 화합물을 관통하도록 개구부를 패터닝하는 단계를 포함한다.
본 개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1 내지 도 14, 도 15a, 도 15b, 도 15c, 도 15d, 도 15e, 도 15f, 도 15g, 도 15h, 도 15i, 도 15j, 도 15k, 도 15l, 도 15m, 도 15n, 도 15o, 도 15p, 도 15q, 도 15r, 도 15s, 도 15t, 도 16a, 도 16b, 도 17a, 도 17b, 도 17c, 도 18a, 및 도 18b는 일부 실시예들에 따른 디바이스 패키지들을 제조하는 단면도 및 평면도를 나타낸다.
도 19, 도 20a, 도 20b, 도 20c, 도 20d, 도 20e, 및 도 20f는 일부 실시예들에 따른 디바이스 패키지들을 제조하는 단면도들을 나타낸다.
도 21, 도 22, 도 23a, 도 23b, 도 23c, 도 23d, 도 23e, 및 도 23f는 일부 실시예들에 따른 디바이스 패키지들을 제조하는 단면도들을 나타낸다.
도 24, 도 25a, 도 25b, 도 25c, 도 25d, 도 25e, 및 도 25f는 일부 실시예들에 따른 디바이스 패키지들을 제조하는 단면도들을 나타낸다.
아래의 개시는 본 발명의 여러 특징들을 구현하는 많은 여러 실시예들 또는 예시들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트 및 장치의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 이것들로 한정시키고자 의도한 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상에서의 또는 그 위에서의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 숫자들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 목적으로 한 것이며, 그러한 반복 자체는 개시된 다양한 실시예들 및/또는 구성들 간의 관계에 영향을 주는 것은 아니다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90° 회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
일부 실시예들에 따르면, 하나 이상의 집적 회로 다이는 팬아웃 구조물(예컨대, 재배선 구조물, 인터포저, 로컬 실리콘 상호연결(local silicon interconnect; LSI) 등)에 의해 전기적으로 연결되고, 집적 회로 다이는 다른 패키지 컴포넌트들(예컨대, 패키지 기판 등)과의 추가적인 패키징을 위해 캡슐화될 수 있다. 몰딩 화합물 및/또는 팬아웃 구조물 내에 하나 이상의 개구부가 형성될 수 있다. 개구부의 포함은 다음과 같은 비제한적 장점들을 제공할 수 있다. 예를 들어, 개구부는 반도체 다이로부터의 열을 개구부를 통해 멀리 방산시키는 것을 용이하게 할 수 있다. 다른 예시로서, 개구부는 방열 피처, 전자기 간섭(electromagnetic interference; EMI) 차폐 등과 같은 하나 이상의 유리한 컴포넌트의 삽입을 용이하게 할 수 있다. 또한, 개구부는 패키지 내로의 구조적 지지 요소(예컨대, 브레이스(brace) 등)의 삽입을 용이하게 할 수 있다. 결과적으로, 향상된 패키지 성능 및/또는 제조 용이성이 달성될 수 있다.
도 1은 일부 실시예들에 따른 집적 회로 다이(50)의 단면도를 나타낸다. 집적 회로 다이(50)는 집적 회로 패키지를 형성하기 위해 후속 처리에서 패키징될 것이다. 집적 회로 다이(50)는 로직 다이(예를 들어, CPU(central processing unit), GPU(graphics processing unit), SoC(system-on-a-chip), AP(application processor), 마이크로제어기 등), 메모리 다이(예를 들어, DRAM(dynamic random access memory) 다이, SRAM(static random access memory) 다이 등), 전력 관리 다이(예를 들어, PMIC(power management integrated circuit) 다이), RF(radio frequency) 다이, 센서 다이, MEMS(micro-electro-mechanical-system) 다이, 신호 처리 다이(예를 들어, DSP(digital signal processing) 다이), 프론트 엔드 다이(예를 들어, AFE(analog front-end) 다이들), 등, 또는 이들의 조합일 수 있다.
집적 회로 다이(50)는 웨이퍼 내에 형성될 수 있으며, 웨이퍼에는 복수의 집적 회로 다이들을 형성하기 위해 후속 단계들에서 단품화되는 상이한 디바이스 영역들이 포함될 수 있다. 집적 회로 다이(50)는 적용가능한 제조 공정들에 따라 처리되어 집적 회로를 형성할 수 있다. 예를 들어, 집적 회로 다이(50)는 도핑되거나 도핑되지 않은 실리콘과 같은 반도체 기판(52), 또는 SOI(semiconductor-on-insulator) 기판의 활성층을 포함한다. 반도체 기판(52)은 게르마늄과 같은 다른 반도체 물질들; 실리콘 탄화물, 갈륨 비소, 갈륨 인, 인듐 인, 인듐 비화물, 및/또는 인듐 안티몬을 비롯한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 비롯한 합금 반도체; 또는 이들의 조합들을 포함할 수 있다. 다층 또는 구배 기판들과 같은, 다른 기판들이 또한 이용될 수 있다. 반도체 기판(52)은 때때로 전측이라고 칭해지는 활성면(예를 들어, 도 1에서 위를 바라보고 있는 표면) 및 때때로 후측이라고 칭해지는 비활성면(예를 들어, 도 1에서 아래를 바라보고 있는 표면)을 갖는다.
디바이스(트랜지스터로 표현됨)(54)는 반도체 기판(52)의 전측에 형성될 수 있다. 디바이스(54)는 능동 디바이스(예를 들어, 트랜지스터, 다이오드 등), 커패시터, 저항기 등일 수 있다. 층간 유전체(inter-layer dielectric; ILD)(56)는 반도체 기판(52)의 전면 위에 있다. ILD(56)는 디바이스(54)를 둘러싸고 이를 덮을 수 있다. ILD(56)는 PSG(Phospho-Silicate Glass), BSG(Boro-Silicate Glass), BPSG(Boron-Doped Phospho-Silicate Glass), USG(undoped Silicate Glass)와 같은 물질들로 형성된 하나 이상의 유전체층 등을 포함할 수 있다.
도전성 플러그(58)는 디바이스(54)와 전기적으로 그리고 물리적으로 결합되도록 ILD(56)를 통해 연장된다. 예를 들어, 디바이스(54)가 트랜지스터인 경우, 도전성 플러그(58)는 트랜지스터의 게이트 및 소스/드레인 영역들에 결합될 수 있다. 소스/드레인 영역(들)은 상황에 따라 소스 또는 드레인을 개별적으로 또는 총칭하여 가리킬 수 있다. 도전성 플러그(58)는 텅스텐, 코발트, 니켈, 구리, 은, 금, 알루미늄 등, 또는 이들의 조합으로 형성될 수 있다. 상호연결 구조물(60)이 ILD(56) 및 도전성 플러그(58) 위에 있다. 상호연결 구조물(60)은 디바이스(54)를 상호연결하여 집적 회로를 형성한다. 상호연결 구조물(60)은 예를 들어, ILD(56) 상의 유전체층 내의 금속화 패턴들에 의해 형성될 수 있다. 금속화 패턴들은 하나 이상의 로우 k 유전체층 내에 형성된 금속 라인들과 비아들을 포함한다. 상호연결 구조물(60)의 금속화 패턴들은 도전성 플러그(58)에 의해 디바이스(54)에 전기적으로 결합된다.
집적 회로 다이(50)는 알루미늄 패드와 같은 패드(62)를 더 포함하며, 이 패드에 대해 외부 연결이 이루어진다. 패드(62)는 집적 회로 다이(50)의 활성측 상에, 예컨대 상호연결 구조물(60) 내에 및/또는 상에 있다. 하나 이상의 패시베이션막(64)이 상호연결 구조물(60) 및 패드(62)의 일부분들과 같은 집적 회로 다이(50) 상에 있다. 개구부가 패시베이션막(64)을 관통하여 패드(62)까지 연장된다. 도전성 필라(pillar)(예를 들어, 구리와 같은 금속으로 형성됨)와 같은 다이 커넥터(66)가 패시베이션막(64) 내의 개구부를 관통하여 연장되고, 패드(62) 각각에 물리적으로 그리고 전기적으로 결합된다. 다이 커넥터(66)는, 예를 들어, 도금 등에 의해 형성될 수 있다. 다이 커넥터(66)는 집적 회로 다이(50)의 각각의 집적 회로들에 전기적으로 결합된다.
선택적으로, 솔더 영역(예를 들어, 솔더 볼 또는 솔더 범프)이 패드(62) 상에 배치될 수 있다. 솔더 볼은 집적 회로 다이(50)에 대한 칩 프로브(chip probe; CP) 테스트를 수행하는데 사용될 수 있다. 집적 회로 다이(50)가 알려진 양품 다이(known good die; KGD)인지 여부를 확인하기 위해 집적 회로 다이(50)에 대해 CP 테스트가 수행될 수 있다. 따라서, KGD인 집적 회로 다이(50)만이 후속 처리되고 패키징되며, CP 테스트에 실패한 다이들은 패키징되지 않는다. 테스트 후, 솔더 영역은 후속 처리 단계들에서 제거될 수 있다.
유전체층(68)이 패시베이션막(64) 및 다이 커넥터(66) 상에서와 같이, 집적 회로 다이(50)의 활성측 상에 있을 수 있다(또는 그렇지 않을 수 있다). 유전체층(68)은 다이 커넥터(66)를 횡측으로 캡슐화하고, 유전체층(68)은 집적 회로 다이(50)와 횡측으로 동일한 경계를 갖는다. 초기에, 유전체층(68)의 최상위면이 다이 커넥터(66)의 최상위면 위에 있도록, 유전체층(68)은 다이 커넥터(66)를 매립할 수 있다. 솔더 영역이 다이 커넥터(66) 상에 배치되는 일부 실시예들에서, 유전체층(68)은 솔더 영역도 매립할 수 있다. 대안적으로, 솔더 영역은 유전체층(68)을 형성하기 전에 제거될 수 있다.
유전체층(68)은 PBO, 폴리이미드, BCB 등과 같은 폴리머; 실리콘 질화물 등과 같은 질화물; 실리콘 산화물, PSG, BSG, BPSG 등과 같은 산화물; 등, 또는 이들의 조합일 수 있다. 유전체층(68)은 예를 들어, 스핀 코팅, 라미네이션, 화학적 기상 증착(chemical vapor deposition; CVD) 등에 의해 형성될 수 있다. 일부 실시예들에서, 다이 커넥터(66)는 집적 회로 다이(50)의 형성 동안 유전체층(68)을 통해 노출된다. 일부 실시예들에서, 다이 커넥터(66)는 매립된 상태로 유지되고 집적 회로 다이(50)를 패키징하기 위한 후속 공정 동안 노출된다. 다이 커넥터(66)를 노출시키는 것은 다이 커넥터(66) 상에 존재할 수 있는 임의의 솔더 영역을 제거할 수 있다.
일부 실시예들에서, 집적 회로 다이(50)는 다중 반도체 기판들(52)을 포함하는 적층형 디바이스이다. 예를 들어, 집적 회로 다이(50)는 다중 메모리 다이들을 포함하는 하이브리드 메모리 큐브(hybrid memory cube; HMC) 모듈, 고대역폭 메모리(high bandwidth memory; HBM) 모듈 등과 같은 메모리 디바이스일 수 있다. 이러한 실시예들에서, 집적 회로 다이(50)는 기판 관통 비아(through-substrate via; TSV)에 의해 상호연결된 다중 반도체 기판들(52)을 포함한다. 각각의 반도체 기판(52)은 상호연결 구조물(60)을 가질 수 있다(또는 갖지 않을 수 있다).
도 2 내지 도 15t는 일부 실시예들에 따른, 제1 패키지 컴포넌트(100)를 형성하기 위한 공정 동안의 중간 단계들의 단면도들을 나타낸다. 제1 패키지 영역(100A) 및 제2 패키지 영역(100B)이 도시되어 있고, 하나 이상의 집적 회로 다이(50)가 패키징되어, 각각의 패키지 영역들(100A, 100B) 내에서 집적 회로 패키지를 형성한다. 집적 회로 패키지들을 통합형 팬 아웃(InFO) 패키지라고도 칭할 수 있다.
도 2에서, 캐리어 기판(102)이 제공되고, 박리층(104)이 캐리어 기판(102) 상에 형성된다. 캐리어 기판(102)은 유리 캐리어 기판, 세라믹 캐리어 기판 등일 수 있다. 캐리어 기판(102)은 웨이퍼일 수 있으며, 다중 패키지들이 캐리어 기판(102) 상에서 동시에 형성될 수 있도록 한다.
박리층(104)은 폴리머계 물질로 형성될 수 있으며, 이는 후속 단계들에서 형성될 위에 있는 구조물들로부터 캐리어 기판(102)과 함께 제거될 수 있다. 일부 실시예들에서, 박리층(104)은 LTHC(Light-to-Heat-Conversion) 박리 코팅과 같이, 가열될 때 자신의 접착 특성을 잃어버리는 에폭시계 열 박리(epoxy-based thermal-release) 물질이다. 다른 실시예들에서, 박리층(104)은 자외선(UV) 광에 노출될 때 자신의 접착 특성을 잃어버리는 UV 아교일 수 있다. 박리층(104)은 액체로서 디스펜싱(dispense)되고 경화될 수 있거나, 캐리어 기판(102) 상에 적층된 라미네이트막일 수 있거나, 이와 유사한 것일 수 있다. 박리층(104)의 최상면은 평탄화될 수 있고 고도의 평탄도를 가질 수 있다.
도 3에서, 후측 재배선 구조물(106)이 박리층(104) 상에 형성될 수 있다. 도시된 실시예에서, 후측 재배선 구조물(106)은 유전체층(108), 금속화 패턴(110)(때때로 재배선층 또는 재배선 라인이라고 칭함), 및 유전체층(112)을 포함한다. 후측 재배선 구조물(106)은 선택적이다. 일부 실시예들에서, 금속화 패턴이 없는 유전체층이 후측 재배선 구조물(106) 대신에 박리층(104) 상에 형성된다.
유전체층(108)은 박리층(104) 상에 형성될 수 있다. 유전체층(108)의 바닥면은 박리층(104)의 최상면과 접촉해 있을 수 있다. 일부 실시예들에서, 유전체층(108)은 PBO(polybenzoxazole), 폴리이미드, BCB(benzocyclobutene) 등과 같은 폴리머로 형성된다. 다른 실시예들에서, 유전체층(108)은 실리콘 질화물과 같은 질화물; 실리콘 산화물, PSG(phosphosilicate glass), BSG(borosilicate glass), BPSG(boron-doped phosphosilicate glass) 등과 같은 산화물; 등으로 형성된다. 유전체층(108)은 스핀 코팅, CVD, 라미네이팅 등, 또는 이들의 조합과 같은 임의의 허용가능한 퇴적 공정에 의해 형성될 수 있다.
금속화 패턴(110)이 유전체층(108) 상에 형성될 수 있다. 금속화 패턴(110)을 형성하는 예시로서, 시드층이 유전체층(108) 위에 형성된다. 일부 실시예들에서, 시드층은 상이한 물질들로 형성된 복수의 서브층들을 포함한 복합층 또는 단일층일 수 있는 금속층이다. 일부 실시예들에서, 시드층은 티타늄층과, 티타늄층 위의 구리층을 포함한다. 시드층은 예컨대, 물리적 기상 증착(physical vapor deposition; PVD) 등을 사용하여 형성될 수 있다. 그 후, 시드층 상에 포토레지스트(도시되지 않음)가 형성되고 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노광될 수 있다. 포토레지스트의 패턴은 금속화 패턴(110)에 대응한다. 패터닝은 시드층을 노출시키는 개구부들을 포토레지스트를 통해 형성한다. 도전성 물질이 시드층의 노출된 부분들 상과 포토레지스트의 개구부들 내에 형성된다. 도전성 물질은 전기도금 또는 무전해 도금 등과 같은, 도금에 의해 형성될 수 있다. 도전성 물질은 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 그런 후, 도전성 물질이 형성되어 있지 않은 시드층의 일부분들 및 포토레지스트가 제거된다. 포토레지스트는 산소 플라즈마 등을 이용하는 것과 같이, 수용가능한 애싱(ashing) 또는 스트리핑(stripping) 공정에 의해 제거될 수 있다. 포토레지스트가 제거되면, 습식 에칭(wet etching) 또는 건식 에칭(dry etching)과 같은 수용가능한 에칭 공정을 사용하여, 시드층의 노출된 부분들은 제거된다. 도전성 물질과 시드층의 잔존 부분들은 금속화 패턴(110)을 형성한다.
유전체층(112)은 금속화 패턴(110) 및 유전체층(108) 상에 형성될 수 있다. 일부 실시예들에서, 유전체층(112)은 리소그래피 마스크를 사용하여 패터닝될 수 있는 PBO, 폴리이미드, BCB 등과 같은 감광성 물질일 수 있는 폴리머로 형성된다. 다른 실시예들에서, 유전체층(112)은 실리콘 질화물과 같은 질화물; 실리콘 산화물, PSG, BSG, BPSG 등과 같은 산화물로 형성된다. 유전체층(112)은 스핀 코팅, 라미네이션, CVD 등, 또는 이들의 조합에 의해 형성될 수 있다. 그런 후, 금속화 패턴(110)의 일부분들을 노출시키는 개구부(114)를 형성하도록 유전체층(112)이 패터닝된다. 패터닝은, 유전체층(112)이 감광성 물질인 경우 유전체층(112)을 광에 노출시키는 것, 또는, 예컨대 이방성 에칭을 사용하여 에칭하는 것과 같은, 허용가능한 공정에 의해 형성될 수 있다. 유전체층(112)이 감광성 물질인 경우, 노광 후 유전체층(112)은 현상될 수 있다.
도 3은 예시 목적의 단일 금속화 패턴(110)을 갖는 재배선 구조물(106)을 나타낸다. 일부 실시예들에서, 후측 재배선 구조물(106)은 임의의 개수의 유전체층들 및 금속화 패턴들을 포함할 수 있다. 더 많은 유전체층들 및 금속화 패턴들이 형성된다면, 위에서 논의된 단계들 및 공정들이 반복될 수 있다. 금속화 패턴들은 하나 이상의 도전성 요소를 포함할 수 있다. 도전성 요소는 아래에 있는 유전체층의 표면 위에 그리고 아래에 있는 유전체층의 개구부 내에 시드층 및 금속화 패턴의 도전성 물질을 형성함으로써 금속화 패턴의 형성 동안 형성될 수 있고, 이로써 다양한 도전성 라인들을 상호연결시키고 전기적으로 결합시킨다.
도 4에서, 후측 재배선 구조물(106)의 최상위 유전체층(예를 들어, 유전체층(112))을 등진 방향으로 연장되는 관통 비아(116)가 개구부(114) 내에 형성된다. 관통 비아(116)를 형성하기 위한 예시로서, 시드층(도시되지 않음)이 후측 재배선 구조물(106) 위에, 예를 들어, 개구부(114)에 의해 노출된 금속화 패턴(110)의 일부분들 및 유전체층(112) 상에 형성된다. 일부 실시예들에서, 시드층은 상이한 물질들로 형성된 복수의 서브층들을 포함한 복합층 또는 단일층일 수 있는 금속층이다. 특정 실시예에서, 시드층은 티타늄층과, 티타늄층 위의 구리층을 포함한다. 시드층은 예컨대, PVD 등을 사용하여 형성될 수 있다. 그런 후, 시드층 상에 포토레지스트가 형성되고 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노광될 수 있다. 포토레지스트의 패턴은 도전성 비아들에 대응한다. 패터닝은 시드층을 노출시키는 개구들을 포토레지스트를 통해 형성한다. 도전성 물질이 시드층의 노출된 부분들 상과 포토레지스트의 개구들 내에 형성된다. 도전성 물질은 전기도금 또는 무전해 도금 등과 같은, 도금에 의해 형성될 수 있다. 도전성 물질은 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 도전성 물질이 형성되어 있지 않은 시드층의 일부분들 및 포토레지스트가 제거된다. 포토레지스트는 산소 플라즈마 등을 사용하는 것과 같이, 수용가능한 애싱(ashing) 또는 스트리핑(stripping) 공정에 의해 제거될 수 있다. 포토레지스트가 제거되면, 습식 에칭(wet etching) 또는 건식 에칭(dry etching)과 같은 수용가능한 에칭 공정을 사용하여, 시드층의 노출된 부분들은 제거된다. 도전성 물질과 시드층의 잔존 부분들은 관통 비아(116)를 형성한다.
도 5에서, 집적 회로 다이들(50)(예컨대, 제1 집적 회로 다이(50A)와 제2 집적 회로 다이(50B))가 접착제(118)에 의해 유전체층(112)에 부착된다. 원하는 유형 및 수량의 집적 회로 다이(50)가 각각의 패키지 영역들(100A, 100B) 내에 부착된다. 도시된 실시예에서, 제1 패키지 영역(100A)과 제2 패키지 영역(100B) 각각 내에서 제1 집적 회로 다이(50A)와 제2 집적 회로 다이(50B)를 비롯하여, 복수의 집적 회로 다이들(50)이 서로 인접하게 접착된다. 제1 집적 회로 다이(50A)는 CPU(central processing unit), GPU(graphics processing unit), SoC(system-on-a-chip), 마이크로제어기 등과 같은 로직 디바이스일 수 있다. 제2 집적 회로 다이(50B)는 DRAM(dynamic random access memory) 다이, SRAM(static random access memory) 다이, HMC(hybrid memory cube) 모듈, HBM(high bandwidth memory) 모듈 등과 같은 메모리 디바이스일 수 있다. 일부 실시예들에서, 집적 회로 다이들(50A, 50B)은 SoC 다이와 같은 동일한 유형의 다이들일 수 있다. 제1 집적 회로 다이(50A) 및 제2 집적 회로 다이(50B)는 동일한 기술 노드의 공정들에서 형성될 수 있거나, 또는 상이한 기술 노드들의 공정들에서 형성될 수 있다. 예를 들어, 제1 집적 회로 다이(50A)는 제2 집적 회로 다이(50B)보다 더 진보된 공정 노드로 형성될 수 있다. 집적 회로 다이들(50A, 50B)은 상이한 크기(예를 들어, 상이한 높이 및/또는 표면적)를 가질 수 있거나, 또는 동일한 크기(예를 들어, 동일한 높이 및/또는 표면적)를 가질 수 있다. 제1 패키지 영역(100A)과 제2 패키지 영역(100B) 내의 관통 비아(116)를 위해 이용가능한 공간은 특히, 집적 회로 다이(50)가 SoC와 같은, 대형 풋프린트를 갖는 디바이스들을 포함할 때 제한적일 수 있다. 후측 재배선 구조물(106)의 사용은 제1 패키지 영역(100A)과 제2 패키지 영역(100B)이 관통 비아(116)를 위해 이용가능한 제한된 공간을 가질 때 개선된 상호연결 배열을 가능하게 한다.
접착제(118)는 집적 회로 다이들(50A, 50B)의 후측 상에 있고, 집적 회로 다이들(50)을 유전체층(112)에와 같이, 후측 재배선 구조물(106)에 부착시킨다. 접착제(118)는 임의의 적절한 접착제, 에폭시, 다이 부착막(die attach film; DAF) 등일 수 있다. 접착제(118)는 집적 회로 다이들(50)의 후측에 도포될 수 있고, 후측 재배선 구조물(106)이 활용되지 않는 경우 캐리어 기판(102)의 표면 위에 도포될 수 있거나, 또는 적용가능한 경우 후측 재배선 구조물(106)의 윗면에 도포될 수 있다. 예를 들어, 접착제(118)는 집적 회로 다이들(50)을 분리시키는 단품화 이전에 집적 회로 다이들(50)의 후측에 도포될 수 있다.
도 6에서, 인캡슐런트(120)가 다양한 컴포넌트들 상에 그리고 그 주위에 형성된다. 형성 이후, 인캡슐런트(120)는 관통 비아(116) 및 집적 회로 다이(50)를 캡슐화한다. 인캡슐런트(120)는 몰딩 화합물, 에폭시 등일 수 있다. 인캡슐런트(120)는 압축 몰딩, 전사 몰딩 등에 의해 도포될 수 있고, 관통 비아(116) 및/또는 집적 회로 다이(50)가 매립되거나 덮히도록 캐리어 기판(102) 위에 형성될 수 있다. 인캡슐런트(120)는 집적 회로 다이(50)들 사이의 갭 영역들 내에 추가로 형성된다. 인캡슐런트(120)는 액체 또는 반액체 형태로 도포되고, 그런 후 나중에 경화될 수 있다.
도 7에서, 관통 비아(116) 및 다이 커넥터(66)를 노출시키기 위해 인캡슐런트(120)에 대해 평탄화 공정이 수행된다. 평탄화 공정은 또한, 다이 커넥터(66) 및 관통 비아(116)가 노출될 때까지 관통 비아(116), 유전체층(68), 및/또는 다이 커넥터(66)의 물질을 제거할 수 있다. 관통 비아(116), 다이 커넥터(66), 유전체층(68), 및 인캡슐런트(120)의 최상면은 평탄화 공정 후에 공정 변동들 내에서 실질적으로 동일 평면 상에 있다. 평탄화 공정은, 예를 들어, CMP(chemical-mechanical polish), 그라인딩 공정 등일 수 있다. 일부 실시예들에서, 평탄화는, 예를 들어, 관통 비아(116) 및/또는 다이 커넥터(66)가 이미 노출된 경우, 생략될 수 있다.
도 8 내지 도 11에서, 전측 재배선 구조물(122)(도 11 참조)이 인캡슐런트(120), 관통 비아(116), 및 집적 회로 다이들(50) 위에 형성된다. 전측 재배선 구조물(122)은 유전체층들(124, 128, 132, 136); 및 금속화 패턴들(126, 130, 134)을 포함한다. 금속화 패턴은 또한 재배선층 또는 재배선 라인이라고도 칭해질 수 있다. 전측 재배선 구조물(122)은 세 개의 층들의 금속화 패턴들을 갖는 예시로서 도시되어 있다. 전측 재배선 구조물(122) 내에는 더 많거나 더 적은 수의 유전체층들 및 금속화 패턴들이 형성될 수 있다. 더 적은 수의 유전체층들 및 금속화 패턴들이 형성된다면, 아래에서 논의되는 단계들 및 공정은 생략될 수 있다. 더 많은 수의 유전체층들 및 금속화 패턴들이 형성된다면, 아래에서 논의된 단계들 및 공정들이 반복될 수 있다.
도 8에서, 유전체층(124)은 인캡슐런트(120), 관통 비아(116), 및 다이 커넥터(66) 상에 퇴적된다. 일부 실시예들에서, 유전체층(124)은 리소그래피 마스크를 사용하여 패터닝될 수 있는 PBO, 폴리이미드, BCB 등과 같은 감광성 물질로 형성된다. 유전체층(124)은 스핀 코팅, 라미네이션, CVD 등, 또는 이들의 조합에 의해 형성될 수 있다. 이어서, 유전체층(124)은 패터닝된다. 패터닝은 관통 비아(116) 및 다이 커넥터(66)의 일부분들을 노출시키는 개구부를 형성한다. 패터닝은, 유전체층(124)이 감광성 물질인 경우 유전체층(124)을 광에 노출시키고 현상시키는 것에 의해, 또는, 예컨대 이방성 에칭을 사용하는 에칭에 의해서와 같은, 허용가능한 공정에 의해 이루어질 수 있다.
그런 후, 금속화 패턴(126)이 형성된다. 금속화 패턴(126)은 유전체층(124)의 주 표면을 따라 연장되고 관통 비아(116) 및 집적 회로 다이들(50)에 물리적으로 그리고 전기적으로 결합되도록 유전체층(124)을 관통하여 연장되는 도전성 요소들을 포함한다. 금속화 패턴(126)을 형성하기 위한 예시로서, 시드층이 유전체층(124) 위에 그리고 유전체층(124)을 관통하여 연장되는 개구부 내에 형성된다. 일부 실시예들에서, 시드층은 상이한 물질들로 형성된 복수의 서브층들을 포함한 복합층 또는 단일층일 수 있는 금속층이다. 일부 실시예들에서, 시드층은 티타늄층과, 티타늄층 위의 구리층을 포함한다. 시드층은 예컨대, PVD 등을 이용하여 형성될 수 있다. 그 후, 시드층 상에 포토레지스트가 형성되고 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노광될 수 있다. 포토레지스트의 패턴은 금속화 패턴(126)에 대응한다. 패터닝은 시드층을 노출시키는 개구부들을 포토레지스트를 통해 형성한다. 그런 후, 도전성 물질이 시드층의 노출된 부분들 상과 포토레지스트의 개구부들 내에 형성된다. 도전성 물질은 전기도금 또는 무전해 도금 등과 같은, 도금에 의해 형성될 수 있다. 도전성 물질은 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 도전성 물질과 그 아래에 있는 시드층의 일부분들의 조합은 금속화 패턴(126)을 형성한다. 도전성 물질이 형성되어 있지 않은 시드층의 일부분들 및 포토레지스트가 제거된다. 포토레지스트는 산소 플라즈마 등을 사용하는 것과 같이, 수용가능한 애싱(ashing) 또는 스트리핑(stripping) 공정에 의해 제거될 수 있다. 포토레지스트가 제거되면, 습식 에칭(wet etching) 또는 건식 에칭(dry etching)과 같은 수용가능한 에칭 공정을 사용하여, 시드층의 노출된 부분들은 제거된다.
도 9에서, 유전체층(128)이 금속화 패턴(126) 및 유전체층(124) 상에 퇴적된다. 유전체층(128)은 유전체층(124)과 유사한 방식으로 형성될 수 있으며, 유전체층(124)과 유사한 물질로 형성될 수 있다.
그런 후, 금속화 패턴(130)이 형성된다. 금속화 패턴(130)은 유전체층(128)의 주 표면 상에서 주 표면을 따라 연장되는 부분들을 포함한다. 금속화 패턴(130)은 금속화 패턴(126)과 물리적으로 그리고 전기적으로 결합되도록 유전체층(128)을 관통하여 연장되는 부분들을 더 포함한다. 금속화 패턴(130)은 금속화 패턴(126)과 유사한 방식 및 유사한 물질로 형성될 수 있다. 일부 실시예들에서, 금속화 패턴(130)은 금속화 패턴(126)과는 상이한 크기를 갖는다. 예를 들어, 금속화 패턴(130)의 도전성 라인들 및/또는 비아들은 금속화 패턴(126)의 도전성 라인들 및/또는 비아들보다 더 폭이 넓거나 두꺼울 수 있다. 또한, 금속화 패턴(130)은 금속화 패턴(126)보다 더 큰 피치로 형성될 수 있다.
도 10에서, 유전체층(132)이 금속화 패턴(130) 및 유전체층(128) 상에 퇴적된다. 유전체층(132)은 유전체층(124)과 유사한 방식으로 형성될 수 있으며, 유전체층(124)과 유사한 물질로 형성될 수 있다.
그런 후, 금속화 패턴(134)이 형성된다. 금속화 패턴(134)은 유전체층(132)의 주 표면 상에서 주 표면을 따라 연장되는 부분들을 포함한다. 금속화 패턴(134)은 금속화 패턴(130)과 물리적으로 그리고 전기적으로 결합되도록 유전체층(132)을 관통하여 연장되는 부분들을 더 포함한다. 금속화 패턴(134)은 금속화 패턴(126)과 유사한 방식 및 유사한 물질로 형성될 수 있다. 금속화 패턴(134)은 전측 재배선 구조물(122)의 최상위 금속화 패턴이다. 이와 같이, 전측 재배선 구조물(122)의 모든 중간 금속화 패턴들(예를 들어, 금속화 패턴들(126, 130))은 금속화 패턴(134)과 집적 회로 다이들(50) 사이에 배치된다. 일부 실시예들에서, 금속화 패턴(134)은 금속화 패턴들(126, 130)과는 상이한 크기를 갖는다. 예를 들어, 금속화 패턴(134)의 도전성 라인들 및/또는 비아들은 금속화 패턴들(126, 130)의 도전성 라인들 및/또는 비아들보다 더 폭이 넓거나 두꺼울 수 있다. 또한, 금속화 패턴(134)은 금속화 패턴(130)보다 더 큰 피치로 형성될 수 있다.
도 11에서, 유전체층(136)이 금속화 패턴(134) 및 유전체층(132) 상에 퇴적된다. 유전체층(136)은 유전체층(124)과 유사한 방식으로 형성될 수 있으며, 유전체층(124)과 동일한 물질로 형성될 수 있다. 유전체층(136)은 전측 재배선 구조물(122)의 최상위 유전체층이다. 이와 같이, 전측 재배선 구조물(122)의 모든 금속화 패턴들(예를 들어, 금속화 패턴들(126, 130, 134))은 유전체층(136)과 집적 회로 다이들(50) 사이에 배치된다. 또한, 전측 재배선 구조물(122)의 모든 중간 유전체층들(예를 들어, 유전체층(124, 128, 132))은 유전체층(136)과 집적 회로 다이들(50) 사이에 배치된다.
도 12에서, 후측 재배선 구조물(106), 예컨대, 유전체층(108)으로부터 캐리어 기판(102)을 분리(또는 "디본딩(de-bond)")시키기 위해, 캐리어 기판 디본딩이 수행된다. 일부 실시예들에 따르면, 디본딩은 박리층(104) 상에 레이저 광 또는 UV 광과 같은 광을 투사시켜서 박리층(104)이 이러한 광의 열로 인해 분해되고 캐리어 기판(102)이 제거될 수 있도록 하는 것을 포함한다.
도 13에서, 도전성 커넥터(152)가 유전체층(108)을 관통하여 연장되도록 형성되어 금속화 패턴(110)과 접촉한다. 개구부가 유전체층(108)을 관통하도록 형성되어 금속화 패턴(110)의 일부를 노출시킨다. 개구부는 예를 들어, 레이저 드릴링, 에칭 등을 사용하여 형성될 수 있다. 도전성 커넥터(152)가 개구부 내에 형성된다. 일부 실시예에서, 도전성 커넥터(152)는 플럭스를 포함하고 플럭스 침지 공정에서 형성된다. 일부 실시예에서, 도전성 커넥터(152)는 솔더 페이스트, 은 페이스트 등과 같은 도전성 페이스트를 포함하고, 프린팅 공정에서 디스펜싱된다. 일부 실시예에서, 도전성 커넥터(152)는 도전성 커넥터(150)와 유사한 방식으로 형성되며, 도전성 커넥터(150)와 유사한 물질로 형성될 수 있다.
도 14에서, 예를 들어, 스크라이브 라인 영역을 따라, 예컨대, 제1 패키지 영역(100A)과 제2 패키지 영역(100B) 사이를 소잉(sawing)함으로써 단품화 공정이 수행된다. 소잉은 제2 패키지 영역(100B)으로부터 제1 패키지 영역(100A)을 단품화한다. 결과적으로, 단품화된 제1 패키지 컴포넌트(100)는 제1 패키지 영역(100A) 또는 제2 패키지 영역(100B) 중 하나로부터 나온 것이다. 단품화 공정은 레이저 어블레이션, 기계적 드릴링, 기계적 그라인딩 등, 또는 이들의 조합과 같은 임의의 적절한 공정을 포함할 수 있다. 단품화 공정의 결과, 각각의 제1 패키지 컴포넌트(100)는 5mm 내지 300mm 범위의 전체 폭(W1)(예를 들어, 외부 측벽들 사이에서 측정됨)을 가질 수 있다(도 15a와 도 15b 참조). 각각의 제1 패키지 컴포넌트(100)는 0.1mm 내지 300mm 범위의 전체 높이(H1)를 더 가질 수 있다(도 15a와 도 15b 참조).
도 15a 내지 도 15t에서, 하나 이상의 개구부(160)가 각각의 단품화된 패키지 컴포넌트(100) 내에 형성될 수 있다. 먼저 도 15a를 참조하면, 전측 재배선 구조물(122), 인캡슐런트(120), 및 후측 재배선 구조물(106)을 관통하는 것과 같이, 제1 패키지 컴포넌트(100)를 완전히 관통하여 연장되도록 개구부(160)가 형성될 수 있다. 개구부(160)는 레이저 머시닝, 기계적 드릴링/라우팅, 플라즈마 에칭/폭격, 또는 화학적 에칭에 의해서와 같이, 임의의 적절한 공정을 사용하여 형성될 수 있다. 개구부(160)를 형성하기 위해 화학적 에칭 공정이 사용되는 실시예에서, 전측 재배선 구조물(122), 인캡슐런트(120), 및 후측 재배선 구조물(106) 내에 희생 물질(미도시됨)이 형성될 수 있다. 희생 물질의 위치, 크기, 및 형상은 개구부(160)의 위치, 크기, 및 형상에 대응할 수 있으며, 희생 물질은 인캡슐런트(120)의 물질 및 유전체층들(108, 112, 124, 128, 132, 136)의 물질(들)에 대해 선택적으로 에칭될 수 있는 물질로 형성될 수 있다. 예를 들어, 희생 물질은 (예를 들어, 재배선 구조물(106, 122) 및 관통 비아(116) 내의 금속화 패턴과 유사한 라인들을 따라) 하나 이상의 도금 공정에 의해 형성되는 구리 등과 같은 도전성 물질을 포함할 수 있다. 이러한 실시예에서, 화학적 에칭은 인캡슐런트(120) 또는 유전체층들(108, 112, 124, 128, 132, 136)을 상당히 제거하지 않고서 희생 물질을 선택적으로 제거하는 화학물질을 사용할 수 있다.
제1 패키지 컴포넌트(100) 내의 방열 표면들의 수를 증가시킴으로써 개구부(160)는 집적 회로 다이들(50) 밖으로의 열 전달을 용이하게 할 수 있다. 예를 들어, 개구부(160)의 측벽은 제1 패키지 컴포넌트(100) 내에서 추가적인 방열 표면을 제공할 수 있다. 일부 실시예에서, 개구부(160)는 후속 피처들이 개구부(160) 내에 삽입되도록 함으로써 공정 집적을 더욱 용이하게 할 수 있다. 예를 들어, 일부 실시예에서, 열 전달 구조물, EMI 차폐 구조물, 기계적 브레이스 등이 결과적인 반도체 패키지 내의 개선된 구조적 무결성 및/또는 성능을 위해 개구부(160) 내에 후속적으로 삽입될 수 있다. 개구부(160)는 각각 0.05mm 내지 10mm 범위에 있는 최대 폭(W2)을 가질 수 있다.
도 15a는 제1 패키지 컴포넌트(100)를 완전히 관통하여 연장되는 것으로서 개구부(160)를 예시한다. 다른 실시예에서, 개구부(160)는 제1 패키지 컴포넌트(100)를 부분적으로만 관통하여 연장될 수 있다. 예를 들어, 도 15b는 개구부(160)가 전측 재배선 구조물(122)을 관통하여 인캡슐런트(120) 내로 부분적으로 연장되는 실시예를 예시한다. 그러나, 인캡슐런트(120)의 일부는 개구부(160) 아래에 남아 있을 수 있고, 개구부(160)는 후측 재배선 구조물(106) 내로 연장되지 않을 수 있다. 다른 실시예에서, 개구부(160)는 제1 패키지 컴포넌트(100) 내에서 상이한 깊이들로 연장될 수 있다.
도 15c 내지 도 15q는 실시예의 제1 패키지 컴포넌트(100)에서의 개구부(160)의 다양한 구성의 평면도들을 예시한다. 용이한 참조를 위해, 전측 재배선 구조물(122)은 이들 도면들에서 생략된다.
개구부(160)는 임의의 적절한 형상을 가질 수 있다. 예를 들어, 도 15c와 도 15d를 참조하면, 개구부(160)는 평면도에서 보았을 때 둥근(예를 들어, 원형) 형상을 가질 수 있고, 개구부(160)는 인접한 집적 회로 다이들(50) 사이에 배치될 수 있다. 제1 패키지 컴포넌트(100)는 단일 개구부(160)(도 15c 참조) 또는 다중 개구부(160)(도 15d 참조)와 같은 임의의 개수의 둥근 개구부(160)를 포함할 수 있다.
다른 실시예에서, 도 15e와 도 15f를 참조하면, 개구부(160)는 평면도에서 보았을 때 직사각형 형상을 가질 수 있고, 개구부(160)는 인접한 집적 회로 다이들(50) 사이에 배치될 수 있다. 제1 패키지 컴포넌트(100)는 단일 개구부(160)(도 15f 참조) 또는 다중 개구부(160)(도 15e 참조)와 같은 임의의 개수의 개구부(160)를 포함할 수 있다.
다른 실시예에서, 도 15g를 참조하면, 개구부(160)는 불규칙한 형상을 가질 수 있다. 예를 들어, 개구부(160)는 인접한 집적 회로 다이들(50) 사이에 배치되는 지그재그 채널 형상의 마이크로채널로서 구성될 수 있다. 개구부(160)에 대한 다른 형상들이 또한 가능하다.
도 15c 내지 도 15g는 두 개의 집적 회로 다이들(50)을 갖는 제1 패키지 컴포넌트(100)을 예시한다. 다른 실시예에서, 개구부(160)는 상이한 개수의 집적 회로 다이들(50)과 통합될 수 있다. 예를 들어, 제1 패키지 컴포넌트(100)는 도 15h와 도 15i에 의해 예시된 바와 같이 더 많은 수(예를 들어, 6개)의 집적 회로 다이들(50)을 포함할 수 있다. 개구부(160)는 인접한 집적 회로 다이들(50) 사이에서 일정한 간격으로 배치될 수 있다. 또한, 개구부(160)는 관통 비아(116)와 통합될 수 있거나(도 15h 참조), 또는 개구부(160)는 관통 비아(116)와 별개의 열(column)에 배치될 수 있다(도 15i 참조). 다른 예로서, 제1 패키지 컴포넌트(100)는 단일 집적 회로 다이(50)를 포함할 수 있고, 개구부(160)는 인캡슐런트(120)의 모서리 영역에 배치될 수 있다. 이 구성은 도 15j에서 예시되어 있다. 다른 구성들이 또한 가능하다.
도 15c 내지 도 15j에서, 각각의 개구부(160)는 제1 패키지 컴포넌트(100)의 내부에 배치되고, 평면도에서 보았을 때, 제1 패키지 컴포넌트(100)에 의해 완전히 둘러싸여 있다. 예를 들어, 각각의 개구부(160)는 평면도에서 보았을 때 적어도 인캡슐런트(120)의 물질에 의해 에워싸일 수 있다. 다른 실시예에서, 개구부(160)는, 제1 패키지 컴포넌트(100)가 개구부(160)를 부분적으로만 둘러싸도록 제1 패키지 컴포넌트(100)의 가장자리에 배치될 수 있다. 이러한 실시예에서, 제1 패키지 컴포넌트(100)는 평면도에서 보았을 때 다양한 폭을 가질 수 있다. 도 15k 내지 15m은 개구부(160)가 패키지 컴포넌트(100)의 가장자리에 배치된 실시예를 예시한다. 도 15k와 도 15m의 실시예에서, 개구부(160)는 도 14와 관련하여 전술된 단품화 공정과 동시에 형성될 수 있다. 대안적으로, 가장자리 개구부(160)는 단품화 공정이 전술된 공정들(예를 들어, 레이저 머시닝, 기계적 드릴링/라우팅, 플라즈마 에칭/폭격, 또는 화학적 에칭)을 사용하여 실질적으로 직사각형인 제1 패키지 컴포넌트(100)를 먼저 규정한 후에 형성될 수 있다. 도 15k에서, 개구부(160)는 부채꼴 가장자리 형상을 달성하기 위해 제1 패키지 컴포넌트(100)의 전체 외주부를 따라 일정한 간격으로 배치된다. 도 15l과 도 15m에서, 개구부(160)는 제1 패키지 컴포넌트(100)의 모서리 영역에서만 패터닝되어 둥근 모서리를 달성할 수 있다. 도 15l은 형상이 볼록한 개구부(160)를 예시하는 반면, 도 15m은 형상이 오목한 개구부(160)를 예시한다.
다른 실시예에서, (예를 들어, 도 15k 내지 도 15m에서 예시된 바와 같은) 가장자리 개구부(160)는 (예를 들어, 도 15c 내지 도 15l에서 예시된 바와 같은) 내부 개구부(160)와 결합될 수 있다. 도 15n 내지 도 15q는 개구부(160)가 제1 패키지 컴포넌트(100)의 가장자리와 내부에 배치된 실시예를 예시한다. 구체적으로, 도 15n은 부채꼴 가장자리(예를 들어, 다중 가장자리 개구부들(160))와 인캡슐런트(120)의 내부에 있는 단일의 둥근 개구부(160)를 갖는 제1 패키지 컴포넌트(100)를 예시한다. 도 15o는 부채꼴 가장자리(예를 들어, 다중 가장자리 개구부들(160))와 인캡슐런트(120)의 내부에 있는 다중 둥근 개구부들(160)을 갖는 제1 패키지 컴포넌트(100)를 예시한다. 도 15q는 부채꼴 가장자리(예를 들어, 다중 가장자리 개구부들(160))와 인캡슐런트(120)의 내부에 있는 단일의 직사각형 개구부(160)를 갖는 제1 패키지 컴포넌트(100)를 예시한다. 도 15p는 부채꼴 가장자리(예를 들어, 다중 가장자리 개구부들(160))와 인캡슐런트(120)의 내부에 있는 다중 직사각형 개구부들(160)을 갖는 제1 패키지 컴포넌트(100)를 예시한다. 다른 조합들이 또한 가능하다.
도 15a와 도 15b에서, 개구부(160)는 단면도 전체에 걸쳐 실질적으로 균일한 폭(W2)을 갖는다. 다른 실시예에서, 개구부(160)는 단면도에서 가변적인 폭을 가질 수 있다. 예를 들어, 도 15r은 각각의 개구부(160)가 전술된 폭(W2)을 갖는 윗부분을 갖고 폭(W3)을 갖는 아랫부분을 추가로 갖는 실시예를 예시한다. 폭(W3)은 폭(W2)보다 작고, 개구부(160) 내에 개별적인 단차가 배치된다. 도 15s는 각각의 개구부(160)가 가변적인 폭을 갖는 다른 실시예를 예시한다. 구체적으로, 각각의 개구부(160)는 전술된 폭(W2)에서 더 작은 폭(W4)으로 천이하는 경사진 측벽들로 테이퍼질 수 있다. 폭(W2)은 전측 재배선 구조물(122)의 최상면에 배치될 수 있고, 폭(W4)은 후측 재배선 구조물(106)의 바닥면에 배치될 수 있다. 도 15t는 각각의 개구부(160)가 가변적인 폭을 갖는 다른 실시예를 예시한다. 구체적으로, 각각의 개구부(160)는 전술된 폭(W2)에서 더 작은 폭(W5)으로 그리고 다시 더 큰 폭(W6)으로 천이하는 경사진 측벽들로 테이퍼질 수 있다. 폭(W2)은 전측 재배선 구조물(122)의 최상면에 배치될 수 있고; 폭(W5)은 인캡슐런트(120)의 중간점에 배치될 수 있으며, 폭(W6)은 후측 재배선 구조물(106)의 바닥면에 배치될 수 있다. 폭(W6)은 폭(W2)과 동일하거나 동일하지 않을 수 있다.
도 16a와 도 16b는 일부 실시예에 따른, 디바이스 스택의 형성 및 구현을 예시한다. 디바이스 스택은 제1 패키지 컴포넌트(100) 내에 형성된 집적 회로 패키지로부터 형성된다. 디바이스 스택을 PoP(package-on-package) 구조물이라고도 칭한다. 도 16a는 개구부(160)가 제1 패키지 컴포넌트(100)를 완전히 관통하여 연장되는 도 15a의 실시예에 대응하고, 도 16b는 개구부(160)가 제1 패키지 컴포넌트(100)를 부분적으로 관통하여 연장되는 도 15b의 실시예에 대응한다. 도 16a와 도 16b의 설명은 전술된 도 15c 내지 도 15t의 실시예들 중 임의의 실시예에 적용될 수 있음을 이해해야 한다.
도 16a와 도 16b에서, 제2 패키지 컴포넌트(200)가 제1 패키지 컴포넌트(100)에 결합된다. 제2 패키지 컴포넌트(200)는, 예를 들어, 기판(202), 및 기판(202)에 결합된 하나 이상의 적층형 다이(210)(예를 들어, 210A, 210B)를 포함한다. 한 세트의 적층형 다이들(210)(210A, 210B))이 예시되어 있지만, 다른 실시예들에서는, 복수의 적층형 다이들(210)(각각 하나 이상의 적층형 다이를 가짐)이 기판(202)의 동일면에 나란히 결합되어 배치될 수 있다. 기판(202)은 실리콘, 게르마늄, 다이아몬드 등과 같은 반도체 물질로 제조될 수 있다. 일부 실시예들에서, 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 인듐 비화물, 인듐 인화물, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 갈륨 인듐 인화물, 이들의 조합 등과 같은 화합물 물질들이 또한 사용될 수 있다. 추가적으로, 기판(202)은 SOI(silicon-on-insulator) 기판일 수 있다. 일반적으로, SOI 기판은 에피택셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI(silicon germanium on insulator), 또는 이들의 조합과 같은 반도체 물질층을 포함한다. 기판(202)은, 하나의 대안적인 실시예에서, 유리섬유 강화 수지 코어와 같은 절연 코어를 기반으로 한다. 하나의 예시적인 코어 물질은 FR4와 같은 유리섬유 수지이다. 대안적인 코어 물질에는 BT(bismaleimide-triazine) 수지, 또는 대안적으로는, 다른 PCB(printed circuit board) 물질 또는 막이 포함된다. 기판(202)을 위해 ABF(Ajinomoto build-up film) 또는 다른 라미네이트와 같은 빌드 업 막이 사용될 수 있다.
기판(202)은 능동 디바이스와 수동 디바이스(도시되지 않음)를 포함할 수 있다. 제2 패키지 컴포넌트들(200)에 대한 설계의 구조적 및 기능적 요건들을 생성하기 위해 트랜지스터, 커패시터, 저항기, 이들의 조합 등과 같은 폭넓게 다양한 디바이스들이 사용될 수 있다. 디바이스들은 임의의 적절한 방법들을 사용하여 형성될 수 있다.
기판(202)은 또한 금속화층들(도시되지 않음) 및 도전성 비아들(208)을 포함할 수 있다. 금속화층은 능동 및 수동 디바이스들 위에 형성될 수 있으며, 기능 회로부를 형성하기 위해 다양한 디바이스들을 연결시키도록 설계된다. 금속화층은 도전성 물질의 층들을 상호연결시키는 비아를 구비하면서 유전체 물질(예컨대, 로우 k 유전체 물질)과 도전성 물질(예컨대, 구리)의 교호 층들로 형성될 수 있고, 이것은 (퇴적, 다마신, 듀얼 다마신 등과 같은) 임의의 적절한 공정을 통해 형성될 수 있다. 일부 실시예들에서, 기판(202)에는 능동 및 수동 디바이스들이 실질적으로 없다.
기판(202)은 적층형 다이들(210)에 결합되도록 기판(202)의 제1 측 상에 본드 패드(204)를 가질 수 있고, 도전성 커넥터(152)에 결합되도록 기판(202)의 제2 측 상에 본드 패드(206)를 가질 수 있으며, 제2 측은 기판(202)의 제1 측과는 반대편이다. 일부 실시예들에서, 본드 패드들(204, 206)은 기판(202)의 제1 및 제2 측들 상의 유전체층들(도시되지 않음) 내에 리세스(도시되지 않음)를 형성함으로써 형성된다. 리세스는 본드 패드들(204, 206)이 유전체층들 내에 임베딩될 수 있게 하도록 형성될 수 있다. 다른 실시예들에서, 본드 패드들(204, 206)이 유전체층 상에 형성될 수 있으므로 리세스들은 생략된다. 일부 실시예들에서, 본드 패드들(204, 206)은 구리, 티타늄, 니켈, 금, 팔라듐 등 또는 이들의 조합으로 제조된 얇은 시드층(도시되지 않음)을 포함한다. 본드 패드들(204, 206)의 도전성 물질은 얇은 시드층 위에 퇴적될 수 있다. 도전성 물질은 전기 화학 도금 공정, 무전해 도금 공정, CVD, 원자층 증착(ALD), PVD 등 또는 이들의 조합에 의해 형성될 수 있다. 실시예에서, 본드 패드들(204, 206)의 도전성 물질은 구리, 텅스텐, 알루미늄, 은, 금 등, 또는 이들의 조합이다.
일부 실시예들에서, 본드 패드(204)와 본드 패드(206)는 티타늄층, 구리층, 및 니켈층과 같은 세 개의 도전성 물질층들을 포함하는 UBM이다. 본드 패드들(204, 206)의 형성을 위해, 크롬/크롬 구리 합금/구리/금의 배열, 티타늄/티타늄 텅스텐/구리의 배열, 또는 구리/니켈/금의 배열과 같은, 다른 물질들 및 층들의 배열들이 활용될 수 있다. 본드 패드들(204, 206)을 위해 사용될 수 있는 임의의 적절한 물질들 또는 물질층들은 본 출원의 범위 내에 완전히 포함되는 것으로 의도된다. 일부 실시예들에서, 도전성 비아들(208)은 기판(202)을 관통하여 연장되고, 본드 패드들(204) 중 적어도 하나를 본드 패드들(206) 중 적어도 하나에 결합시킨다.
예시된 실시예에서, 적층형 다이(210)는 와이어 본드(212)에 의해 기판(202)에 결합되지만, 도전성 범프와 같은, 다른 연결부들이 사용될 수 있다. 실시예에서, 적층형 다이(210)는 적층형 메모리 다이이다. 예를 들어, 적층형 다이(210)는 LPDDR1, LPDDR2, LPDDR3, LPDDR4 등의 메모리 모듈과 같은 저전력(LP) DDR(Double Data Rate) 메모리 모듈과 같은 메모리 다이일 수 있다.
적층형 다이(210)와 와이어 본드(212)는 몰딩 물질(214)에 의해 캡슐화될 수 있다. 몰딩 물질(214)은 예를 들어, 압축 몰딩을 사용하여 적층형 다이(210) 및 와이어 본드(212) 상에 몰딩될 수 있다. 일부 실시예들에서, 몰딩 물질(214)은 몰딩 화합물, 폴리머, 에폭시, 실리콘 산화물 충전재 등, 또는 이들의 조합이다. 몰딩 물질(214)을 경화시키기 위해 경화 공정이 수행될 수 있고; 경화 공정은 열 경화, UV 경화 등, 또는 이들의 조합일 수 있다.
일부 실시예들에서, 적층형 다이(210)와 와이어 본드(212)는 몰딩 물질(214) 내에 매립되고, 몰딩 물질(214)의 경화 후에, 몰딩 물질(214)의 과잉 부분들을 제거하고 제2 패키지 컴포넌트(200)를 위한 실질적인 평면을 제공하기 위해, 그라인딩과 같은 평탄화 단계가 수행된다.
제2 패키지 컴포넌트(200)가 형성된 후, 제2 패키지 컴포넌트(200)는 전측 재배선 구조물(122)의 금속화 패턴 및 도전성 커넥터(152)에 의해 제1 패키지 컴포넌트(100)에 기계적으로 그리고 전기적으로 본딩된다. 일부 실시예들에서, 적층형 다이(210)는 와이어 본드(212), 본드 패드들(204, 206), 도전성 커넥터(152), 및 전측 재배선 구조물(122)을 통해 집적 회로 다이들(50A, 50B)에 결합될 수 있다.
도전성 커넥터(152)는 BGA(ball grid array) 커넥터, 솔더 볼, 금속 필라, C4(controlled collapse chip connection) 범프, 마이크로 범프, ENEPIG(electroless nickel-electroless palladium-immersion gold) 기술로 형성된 범프 등일 수 있다. 도전성 커넥터(152)는 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등, 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다. 일부 실시예들에서, 도전성 커넥터(152)는 증발, 전기도금, 프린팅, 솔더 전사, 볼 배치 등을 통해 솔더층을 초기에 형성함으로써 형성된다. 솔더층이 구조물 상에서 형성되면, 원하는 범프 형상으로 물질을 형상화하기 위해 리플로우가 수행될 수 있다. 다른 실시예에서, 도전성 커넥터(150)는 스퍼터링, 프린팅, 전기도금, 무전해 도금, CVD 등에 의해 형성된 (구리 필라와 같은) 금속 필라를 포함한다. 금속 필라에는 솔더가 없을 수 있고 실질적으로 수직한 측벽들을 가질 수 있다. 일부 실시예들에서, 금속 캡층이 금속 필라의 최상부 상에 형성된다. 금속 캡층은 니켈, 주석, 주석 납, 금, 은, 팔라듐, 인듐, 니켈 팔라듐 금, 니켈 금 등, 또는 이들의 조합을 포함할 수 있고, 도금 공정에 의해 형성될 수 있다.
도전성 커넥터(152)는 유전체층(136)을 관통하여 연장되도록 형성되어 금속화 패턴(134)과 접촉할 수 있다. 개구부가 유전체층(136)을 관통하도록 형성되어 금속화 패턴(134)의 일부를 노출시킨다. 개구부는 예를 들어, 레이저 드릴링, 에칭 등을 사용하여 형성될 수 있다. 도전성 커넥터(152)가 개구부 내에 형성된다. 일부 실시예에서, 도전성 커넥터(152)는 플럭스를 포함하고 플럭스 침지 공정에서 형성된다. 일부 실시예에서, 도전성 커넥터(152)는 솔더 페이스트, 은 페이스트 등과 같은 도전성 페이스트를 포함하고, 프린팅 공정에서 디스펜싱된다.
일부 실시예들에서, 솔더 레지스트(도시되지 않음)가 적층형 다이(210)와는 기판(202)의 반대 측 상에 형성된다. 도전성 커넥터(152)가 기판(202) 내의 도전성 피처들(예컨대, 본드 패드(206))에 전기적으로 그리고 기계적으로 결합되도록 솔더 레지스트 내의 개구 내에 배치될 수 있다. 솔더 레지스트는 외부 손상으로부터 기판(202)의 영역을 보호하기 위해 사용될 수 있다.
일부 실시예들에서, 도전성 커넥터(152)가 리플로우되기 전에 도전성 커넥터(152) 상에 에폭시 플럭스(미도시됨)가 형성되어 있을 수 있고, 제2 패키지 컴포넌트(200)가 제1 패키지 컴포넌트(100)에 부착된 후 에폭시 플럭스의 에폭시 부분의 적어도 일부분은 잔존한다.
일부 실시예들에서, 언더필(220)이 도전성 커넥터(152)를 둘러싸도록, 제1 패키지 컴포넌트(100)와 제2 패키지 컴포넌트(200) 사이에 형성된다. 언더필은 응력을 감소시키고 도전성 커넥터(152)의 리플로우로부터 초래되는 조인트를 보호할 수 있다. 언더필은 제2 패키지 컴포넌트(200)가 부착된 후에 모세관 유동 공정에 의해 형성될 수 있거나, 또는 제2 패키지 컴포넌트(200)가 부착되기 전에 적절한 퇴적 방법에 의해 형성될 수 있다. 에폭시 플럭스가 형성되는 실시예들에서는, 에폭시 플럭스가 언더필로서 작용할 수 있다. 언더필(220)은 완전히 개구부(160) 위에 있는 것으로 도시되어 있지만, 다른 실시예에서, 언더필(220)은 개구부(160)의 윗부분 내로 부분적으로 연장될 수 있다.
도 16a와 도 16b에 의해 추가로 예시된 바와 같이, 그 후 각각의 제1 패키지 컴포넌트(100)는 도전성 커넥터(150)를 사용하여 패키지 기판(300)에 실장될 수 있다. 도전성 커넥터(150)는 유전체층(108)을 관통하여 연장되도록 형성되어 금속화 패턴(110)과 접촉할 수 있다. 개구부가 유전체층(108)을 관통하도록 형성되어 금속화 패턴(110)의 일부를 노출시킨다. 개구부는 예를 들어, 레이저 드릴링, 에칭 등을 사용하여 형성될 수 있다. 도전성 커넥터(150)가 개구부 내에 형성된다. 일부 실시예에서, 도전성 커넥터(150)는 플럭스를 포함하고 플럭스 침지 공정에서 형성된다. 일부 실시예에서, 도전성 커넥터(150)는 솔더 페이스트, 은 페이스트 등과 같은 도전성 페이스트를 포함하고, 프린팅 공정에서 디스펜싱된다. 일부 실시예들에서, 도전성 커넥터(150)는 도전성 커넥터(152)와 유사한 공정을 사용하여 유사한 물질로 형성된다.
패키지 기판(300)은 기판 코어(302), 및 기판 코어(302) 위의 본드 패드(304)를 포함한다. 기판 코어(302)는 실리콘, 게르마늄, 다이아몬드 등과 같은 반도체 물질로 제조될 수 있다. 대안적으로, 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 인듐 비화물, 인듐 인화물, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 갈륨 인듐 인화물, 이들의 조합 등과 같은 화합물 물질들이 또한 사용될 수 있다. 추가적으로, 기판 코어(302)는 SOI 기판일 수 있다. 일반적으로, SOI 기판은 에피택셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI, 또는 이들의 조합과 같은 반도체 물질층을 포함한다. 기판 코어(302)는, 하나의 대안적인 실시예에서, 유리섬유 강화 수지 코어와 같은 절연 코어를 기반으로 한다. 하나의 예시적인 코어 물질은 FR4와 같은 유리섬유 수지이다. 대안적인 코어 물질에는 BT(bismaleimide-triazine) 수지, 또는 대안적으로는, 다른 PCB 물질 또는 막이 포함된다. 기판 코어(302)를 위해 ABF 또는 다른 라미네이트와 같은 빌드 업 막(build up film)이 사용될 수 있다.
기판 코어(302)는 능동 디바이스와 수동 디바이스(도시되지 않음)를 포함할 수 있다. 디바이스 스택에 대한 설계의 구조적 및 기능적 요건들을 생성하기 위해 트랜지스터, 커패시터, 저항기, 이들의 조합 등과 같은 폭넓게 다양한 디바이스들이 사용될 수 있다. 디바이스들은 임의의 적절한 방법들을 사용하여 형성될 수 있다.
기판 코어(302)는 또한 금속화층들과 비아들(도시되지 않음)을 포함할 수 있으며, 본드 패드(304)는 이 금속화층들과 비아들에 물리적으로 및/또는 전기적으로 결합된다. 금속화층은 능동 및 수동 디바이스들 위에 형성될 수 있으며, 기능 회로부를 형성하기 위해 다양한 디바이스들을 연결시키도록 설계된다. 금속화층은 도전성 물질의 층들을 상호연결시키는 비아를 구비하면서 유전체 물질(예컨대, 로우 k 유전체 물질)과 도전성 물질(예컨대, 구리)의 교호 층들로 형성될 수 있고, 이것은 (퇴적, 다마신, 듀얼 다마신 등과 같은) 임의의 적절한 공정을 통해 형성될 수 있다. 일부 실시예들에서, 기판 코어(302)에는 능동 디바이스와 수동 디바이스가 실질적으로 없다.
패키지 기판(300)은 UBM(under bump metallization)(312) 상에 외부 커넥터(310)를 더 포함할 수 있다. 도전성 커넥터(310)가 UBM(312) 상에 형성된다. 도전성 커넥터(310)는 BGA(ball grid array) 커넥터, 솔더 볼, 금속 필라, C4(controlled collapse chip connection) 범프, 마이크로 범프, ENEPIG(electroless nickel-electroless palladium-immersion gold) 기술로 형성된 범프 등일 수 있다. 도전성 커넥터(310)는 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등, 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다. 일부 실시예들에서, 도전성 커넥터(310)는 증발, 전기도금, 프린팅, 솔더 전사, 볼 배치 등을 통해 솔더층을 초기에 형성함으로써 형성된다. 솔더층이 구조물 상에서 형성되면, 원하는 범프 형상으로 물질을 형상화하기 위해 리플로우가 수행될 수 있다. 다른 실시예에서, 도전성 커넥터(310)는 스퍼터링, 프린팅, 전기도금, 무전해 도금, CVD 등에 의해 형성된 (구리 필라와 같은) 금속 필라를 포함한다. 금속 필라에는 솔더가 없을 수 있고 실질적으로 수직한 측벽들을 갖는다. 일부 실시예들에서, 금속 캡층이 금속 필라의 최상부 상에 형성된다. 금속 캡층은 니켈, 주석, 주석 납, 금, 은, 팔라듐, 인듐, 니켈 팔라듐 금, 니켈 금 등, 또는 이들의 조합을 포함할 수 있고, 도금 공정에 의해 형성될 수 있다. 도전성 커넥터(310)는 패키지 기판(300)을, PCB(printed circuit board), 마더 보드, 다른 패키지 기판 등과 같은, 다른 패키지 컴포넌트에 부착시키는 데 사용될 수 있다.
일부 실시예들에서, 도전성 커넥터(150)는 리플로우(reflow)되어 제1 패키지 컴포넌트(100)를 본드 패드(304)에 부착시킨다. 도전성 커넥터(150)는 기판 코어(302) 내의 금속화층들을 비롯하여, 패키지 기판(300)을 제1 패키지 컴포넌트(100)에 전기적으로 및/또는 물리적으로 결합시킨다. 일부 실시예들에서, 솔더 레지스트(306)가 기판 코어(302) 상에 형성된다. 도전성 커넥터(150)는 본드 패드(304)에 전기적으로 그리고 기계적으로 결합되도록 솔더 레지스트(306) 내의 개구 내에 배치될 수 있다. 솔더 레지스트(306)는 외부 손상으로부터 기판(202)의 영역들을 보호하기 위해 사용될 수 있다.
도전성 커넥터(150)가 리플로우되기 전에는 도전성 커넥터(150) 상에 에폭시 플럭스(미도시됨)가 형성되어 있을 수 있고, 에폭시 플럭스의 에폭시 부분의 적어도 일부는 제1 패키지 컴포넌트(100)가 패키지 기판(300)에 부착된 후에 잔존한다. 이 잔존하는 에폭시 부분은 응력을 감소시키고 도전성 커넥터(150)의 리플로우로 인해 초래되는 조인트를 보호하기 위한 언더필로서 작용할 수 있다. 일부 실시예들에서, 언더필(308)이 제1 패키지 컴포넌트(100)와 패키지 기판(300) 사이에 그리고 도전성 커넥터(150) 주위에 형성될 수 있다. 언더필(308)은 제1 패키지 컴포넌트(100)가 부착된 후에 모세관 유동 공정에 의해 형성될 수 있거나, 또는 제1 패키지 컴포넌트(100)가 부착되기 전에 적절한 퇴적 방법에 의해 형성될 수 있다.
일부 실시예들에서, 수동 디바이스들(예를 들어, 표면 실장 디바이스(surface mount device; SMD), 도시되지 않음)이 또한 제1 패키지 컴포넌트(100)에(예를 들어, UBM(138)에) 또는 패키지 기판(300)에(예를 들어, 본드 패드(304)에) 부착될 수 있다. 예를 들어, 수동 디바이스들은 도전성 커넥터(150)와 동일한, 제1 패키지 컴포넌트(100) 또는 패키지 기판(300)의 표면에 결합될 수 있다. 수동 디바이스들은 패키지 기판(300) 상에 제1 패키지 컴포넌트(100)를 장착하기 전에 패키지 컴포넌트(100)에 부착될 수 있거나, 또는 패키지 기판(300) 상에 제1 패키지 컴포넌트(100)를 장착하기 전 또는 후에 패키지 컴포넌트(100)에 부착될 수 있다.
다른 피처들 및 공정들이 또한 포함될 수 있다. 예를 들어, 3D 패키징 또는 3DIC 디바이스의 검증 테스트를 지원하기 위해 테스트 구조물이 포함될 수 있다. 테스트 구조물은, 예를 들어, 3D 패키징 또는 3DIC의 테스트, 프로브 및/또는 프로브 카드의 사용 등을 가능하게 해주는, 재배선층 내 또는 기판 상에 형성된 테스트 패드를 포함할 수 있다. 검증 테스트는 중간 구조물뿐만이 아니라 최종 구조물에 대해 수행될 수 있다. 또한, 여기에 개시된 구조물 및 방법은 수율을 증가시키고 비용을 감소시키기 위해 공지된 양품 다이들의 중간 검증을 통합하는 테스트 방법과 함께 사용될 수 있다.
따라서, 제1 패키지 컴포넌트(100), 제2 패키지 컴포넌트(200), 및 패키지 기판(300)을 포함하는 완성된 반도체 패키지(400)가 제공된다. 제1 패키지 컴포넌트(100)는 팬아웃 구조물들, 구체적으로, 재배선 구조물들(122, 106)에 의해 서로 전기적으로 연결된 집적 회로 다이들(50)을 포함한다. 제1 패키지 컴포넌트(100) 내부에는 하나 이상의 개구부(160)가 배치될 수 있는데, 이는 제1 패키지 컴포넌트(100) 내의 방열 표면들의 수를 증가시킴으로써 제1 패키지 컴포넌트 내의 집적 회로 다이들(50) 밖으로의 열 전달을 용이하게 하는 것을 도울 수 있다. 예를 들어, 개구부(160)의 측벽은 제1 패키지 컴포넌트(100) 내에서 추가적인 방열 표면을 제공할 수 있다. 개구부(160)는 도 16a에서 예시된 바와 같이 제1 패키지 컴포넌트(100)를 완전히 관통하여 연장될 수 있거나, 또는 개구부(160)는 제1 패키지 컴포넌트(100)를 부분적으로만 관통하여 연장될 수 있다. 그 결과, 반도체 패키지(400)의 신뢰성이 향상될 수 있다.
일부 실시예에서, 개구부(160)는 추가적인 피처들이 개구부(160) 내에 삽입되도록 함으로써 공정 집적을 용이하게 할 수 있다. 예를 들어, 도 17a 내지 도 17c는 일부 실시예들에 따른 반도체 패키지(420)의 단면도들을 나타낸다. 반도체 패키지(420)는 반도체 패키지(400)와 실질적으로 유사할 수 있으며, 여기서 동일한 참조 부호는 달리 언급되지 않는 한 동일한 공정들에 의해 형성된 동일한 요소들을 나타낸다. 도 17a 내지 도 17c는 개구부(160)가 제1 패키지 컴포넌트(100)를 완전히 관통하여 연장되는 도 15a의 실시예에 대응한다. 도 17a 내지 도 17c의 설명은 전술된 도 15c 내지 도 15t의 실시예들 중 임의의 실시예에 적용될 수 있음을 이해해야 한다.
도 17a, 도 17b, 및 도 17c에서 예시된 바와 같이, 브레이스(162)는 반도체 패키지(420)의 구조적 무결성을 향상시키기 위해 개구부(160)에 배치될 수 있다. 또한, 브레이스(162)의 배치를 수용하기 위해, 제2 패키지 컴포넌트(200)는 반도체 패키지(420) 내의 제1 패키지 컴포넌트(100) 위로부터 생략될 수 있다. 일부 실시예에서, 브레이스(162)는 도 17a와 도 17c에서 예시된 바와 같이 제1 패키지 컴포넌트(100) 및 패키지 기판(300)을 완전히 관통하여 연장될 수 있다. 이러한 실시예에서, 하나 이상의 개구부가 패키지 기판(300)을 관통하여 형성될 수 있고, 제1 패키지 컴포넌트(100)는 개구부(160)가 패키지 기판(300) 내의 개구부와 정렬되도록 배치될 수 있다. 이어서 금속 브레이스(162)가 개구부(160) 및 패키지 기판(300) 내의 개구부를 관통하여 삽입될 수 있다. 또한, 추가적인 안정성을 위해 선택적인 수평 금속 바(164)가 제1 패키지 컴포넌트(100)와 패키지 기판(300) 사이에 배치될 수 있고, 브레이스(162)는 도 17c에서 예시된 바와 같이 금속 바(164)를 관통하여 연장될 수 있다. 또 다른 실시예에서 브레이스(162)는 도 17b에서 예시된 바와 같이 패키지 기판(300)을 부분적으로만 관통하여 연장될 수 있다. 이러한 실시예에서, 브레이스(162)는 개구부의 사전 형성 없이 패키지 기판(300) 내로 직접 삽입될 수 있다.
일부 실시예에서, 개구부(160)는 추가적인 피처들이 개구부(160) 내에 삽입되도록 함으로써 공정 집적을 용이하게 할 수 있다. 다른 예시로서, 도 18a와 도 18b는 일부 실시예들에 따른 반도체 패키지(440)의 단면도들을 나타낸다. 반도체 패키지(440)는 반도체 패키지(400)와 실질적으로 유사할 수 있으며, 여기서 동일한 참조 부호는 달리 언급되지 않는 한 동일한 공정들에 의해 형성된 동일한 요소들을 나타낸다. 도 18a는 개구부(160)가 제1 패키지 컴포넌트(100)를 완전히 관통하여 연장되는 도 15a의 실시예에 대응하고, 도 18b는 개구부(160)가 제1 패키지 컴포넌트(100)를 부분적으로 관통하여 연장되는 도 15b의 실시예에 대응한다. 도 18a와 도 18b의 설명은 전술된 도 15c 내지 도 15t의 실시예들 중 임의의 실시예에 적용될 수 있음을 이해해야 한다. 도 18a와 도 18b에서, 패키지 컴포넌트(166)는 하나 이상의 개구부(160)에 삽입될 수 있다. 패키지 컴포넌트(166)는 높은 열 전도도 물질/컴포넌트(예를 들어, 구리, 알루미늄 질화물, 히팅 파이프, 냉각 파이프 등을 포함함), EMI 차폐 물질/컴포넌트(예를 들어, 구리, 알루미늄 등을 포함함), 이들의 조합 등일 수 있다. 패키지 컴포넌트(166)는 개구부(160) 내에 도전성 물질을 도금하는 것에 의해, 사전 형성된 패키지 컴포넌트(166)를 개구부(160) 내에 부착시키는 것 등에 의해 형성될 수 있다. 추가적인 패키지 컴포넌트들을 통합시킴으로써, 패키지 성능이 향상될 수 있다. 추가적으로, 패키지 컴포넌트들은 개구부(160)의 존재를 통해 패키지(440)에 쉽게 통합될 수 있다. 그 결과, 개구부(160)는 패키지(440)에서의 공정 집적을 유리하게 향상시킬 수 있다.
도 1 내지 도 18b는 제1 패키지 컴포넌트(100)가 (예를 들어, 통합형 팬아웃 패키지로서의) 특정 구성을 갖는 것으로서 도시하지만, 다른 구성들이 또한 가능하다. 예를 들어, 도 19 내지 20f는 집적 회로 다이들을 연결시키는 데 사용되는 팬아웃 구조물이 인터포저인 일부 실시예에 따른 제1 패키지 컴포넌트(100')을 예시한다. 제1 패키지 컴포넌트(100')는 일부 실시예에 따라 반도체 패키지(550, 560, 또는 570)를 제공하기 위해 다른 패키지 컴포넌트(예를 들어, 패키지 기판(300))와 통합될 수 있다. 달리 언급되지 않는 한, 패키지(550, 560, 570)는 각각 패키지들(400, 420, 440)과 실질적으로 유사할 수 있으며, 여기서 동일한 참조 부호는 동일한 공정들에 의해 형성된 동일한 요소들을 나타낸다. 그러나, 패키지들(550, 560, 570)에서, 제1 패키지 컴포넌트(100')는 패키지들(400, 420, 440)의 패키지 컴포넌트와는 상이한 구성을 갖는다. 구체적으로, 패키지 컴포넌트(100')는 인터포저(500)에 본드되고 인터포저(500)에 의해 전기적으로 상호연결되는 집적 회로 다이들(50)을 포함하며, 그 후 패키지 컴포넌트(100')는 칩-온-웨이퍼-온-기판(chip-on-wafer-on-substrate; CoWoS) 구성으로 패키지 기판(300)에 본드된다.
도 19는 일부 실시예에 따른 임의의 집적 회로 다이의 본딩 전의 인터포저(500)를 예시한다. 인터포저(500)는 더 큰 웨이퍼의 일부로서 형성될 수 있다. 인터포저(500)는 적용가능한 제조 공정들에 따라 처리되어 인터포저(500) 내에 집적 회로들을 형성할 수 있다. 예를 들어, 인터포저(500)는 도핑되거나 도핑되지 않은 실리콘과 같은 반도체 기판(502), 또는 반도체 온 절연체(semiconductor-on-insulator; SOI) 기판의 활성층을 포함한다. 반도체 기판(502)은 게르마늄과 같은 다른 반도체 물질들; 실리콘 탄화물, 갈륨 비소, 갈륨 인, 인듐 인, 인듐 비화물, 및/또는 인듐 안티몬을 비롯한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 비롯한 합금 반도체; 또는 이들의 조합들을 포함할 수 있다. 다층 또는 구배 기판들과 같은, 다른 기판들이 또한 이용될 수 있다. 트랜지스터, 다이오드, 커패시터, 저항기, 인덕터 등과 같은 능동 및/또는 수동 디바이스들이 반도체 기판(502) 내 및/또는 상에 형성될 수 있다. 일부 실시예들에서, 인터포저(500)에는 어떠한 능동 디바이스들도 없으며, 수동 디바이스들만이 반도체 기판(502) 내 및/또는 상에 형성된다. 다른 실시예들에서, 인터포저(500)에는 능동 및 수동 디바이스들 둘 다가 없을 수 있다.
디바이스들은, 예를 들어, 반도체 기판(502) 상의 하나 이상의 유전체층(506B)(절연 물질층(506B)이라고도 칭해짐) 내의 금속화 패턴들(506A)을 포함하는 상호연결 구조물(506)에 의해 상호연결될 수 있다. 유전체층(506B)은 CVD 공정에 의해 퇴적되고 다마신 공정들(예를 들어, 단일 다마신 공정, 듀얼 다마신 공정 등)을 사용하여 패터닝되는 유전체 물질들로 형성될 수 있다. 다마신 공정의 예시로서, 유전체층(506B)이 퇴적될 수 있고, (예를 들어, 포토리소그래피 및/또는 에칭으로) 유전체층(506B) 내에 개구부가 패터닝될 수 있다. 이어서, 유전체층(506B) 내의 개구부는 도전성 물질로 채워질 수 있고, 과잉 도전성 물질이 평탄화 공정(예를 들어, 화학적 기계적 폴리싱(chemical mechanical polish; CMP) 등)을 통해 제거되어 금속화 패턴(506A)을 형성할 수 있다. 상호연결 구조물(506)은 하나 이상의 집적 회로를 형성하기 위해 기판(502) 상의 디바이스들을 전기적으로 연결한다. 도 19는 상호연결 구조물(506)이 특정 수의 금속화 패턴들(506A)의 층들을 갖는 것으로서 예시하지만, 실시예들은 임의의 수의 금속화 패턴층들을 갖는 상호연결 구조물(506)을 구상가능하다.
인터포저(500)는 상호연결 구조물(506) 내의 금속화 패턴들(506A)에 전기적으로 연결될 수 있는 관통 비아(501)를 더 포함한다. 관통 비아(501)는 도전성 물질(예를 들어, 구리 등)을 포함할 수 있고 금속화 패턴(506A)으로부터 기판(502) 내로 연장될 수 있다. 하나 이상의 절연 배리어층(503)이 기판(502) 내에서 관통 비아(501)의 적어도 일부 주위에 형성될 수 있다. 절연 배리어층(503)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있고, 관통 비아들(501)을 서로로부터 그리고 기판(502)으로부터 물리적으로 그리고 전기적으로 격리시키기 위해 사용될 수 있다. 후속 처리 단계들에서, 기판(502)은 관통 비아(501)를 노출시키도록 시닝(thin)될 수 있다(도 20a 내지 도 20f 참조). 시닝 후, 관통 비아(501)는 기판(502)의 후측으로부터 기판(502)의 전측으로의 전기적 연결을 제공한다. 다양한 실시예들에서, 기판(502)의 후측은 디바이스들 및 상호연결 구조물(506)과는 반대편의 기판(502)의 측을 가리킬 수 있는 반면, 기판(502)의 전측은 디바이스들 및 상호연결 구조물(506)이 배치되어 있는 기판(502)의 측을 가리킬 수 있다.
실시예에서, 인터포저(500)는 기판(502) 상의 상호연결 구조물(506) 및 디바이스들에 대한 연결들이 이루어질 수 있도록 해주는 접촉 패드(508)를 더 포함한다. 접촉 패드(508)는 구리, 알루미늄(예를 들어, 28K 알루미늄), 또는 다른 도전성 물질을 포함할 수 있다. 접촉 패드(508)는 상호연결 구조물(506)의 금속화 패턴(506A)에 전기적으로 연결된다. 하나 이상의 패시베이션 막이 상호연결 구조물(506) 및 접촉 패드(508) 상에 배치될 수 있다. 예를 들어, 상호연결 구조물(506)은 패시베이션 막들(510, 512)을 포함할 수 있다. 패시베이션 막들(510, 512)은 각각 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물 등과 같은 무기 물질을 포함할 수 있다. 일부 실시예들에서, 패시베이션 막들(510, 512)은 서로 동일하거나 상이할 수 있다. 또한, 패시베이션 막들(510, 512)의 물질들은 유전체층(506B)의 물질들과 동일하거나 상이할 수 있다. 일부 실시예들에서, 접촉 패드(508)는 패시베이션 막(510)의 가장자리들 위에서 연장되고 이 가장자리들을 덮으며, 패시베이션 막(512)은 접촉 패드(508)의 가장자리들 위에서 연장되고 이 가장자리들을 덮는다.
UBM(514)이 하나 이상의 집적 회로 다이로의 외부 연결을 위해 형성된다. UBM(514)은, 패시베이션 막(512)의 주 표면 상에 있고 주 표면을 따라 연장되는 범프 부분들을 갖고, 접촉 패드(508)와 물리적으로 그리고 전기적으로 결합되도록 패시베이션 막(512)을 관통하여 연장되는 비아 부분들을 갖는다. 그 결과, UBM(514)은 금속화 패턴(506A) 및 관통 비아(501)에 전기적으로 결합된다. UBM(514)은 전술된 금속화 패턴(126)과 동일한 물질 및 공정으로 형성될 수 있다.
인터포저(500)는 (예를 들어, 다른 인터포저들(500)에 연결된) 더 큰 웨이퍼의 일부로서 형성될 수 있다. 일부 실시예에서, 인터포저들(500)은 패키징 후에 서로로부터 단품화될 수 있다. 이어서, 도 20a 내지 도 20f의 실시예에 의해 예시된 바와 같이, 집적 회로 다이들(50)이 인터포저(500)에 부착된다. 집적 회로 다이들(50)은, 상호연결 구조물(506)이 반도체 기판(502)과 집적 회로 다이들(50) 사이에 배치되도록 인터포저(500)의 전측에 부착될 수 있다.
예시된 실시예에서, 집적 회로 다이들(50)은 집적 회로 다이들(50)의 UBM(528) 상의 도전성 커넥터(526)와 같은 솔더 본드를 사용하여 인터포저(500)에 부착된다. 집적 회로 다이들(50)은 예를 들어, 픽 앤드 플레이스(pick-and-place) 툴을 사용하여 인터포저(500) 상에 배치될 수 있다. 도전성 커넥터(526)는 전술된 도전성 커넥터(152)(도 16a 및 도 16b 참조)에 대해 전술된 바와 유사한 물질 및 유사한 방법으로 형성될 수 있고, UBM(528)은 UBM(514)에 대해 전술된 바와 같은 유사한 물질 및 유사한 방법으로 형성될 수 있다. 집적 회로 다이들(50)을 인터포저(500)에 부착하는 것은 집적 회로 다이들(50)을 인터포저(500) 상에 배치하는 것 및 도전성 커넥터(526)를 리플로우시키는 것을 포함할 수 있다. 도전성 커넥터(526)는 인터포저(500)의 UBM(514)과 집적 회로 다이들(50)의 UBM(528) 간에 조인트(joint)를 형성하여, 인터포저(500)를 집적 회로 다이들(50)에 전기적으로 연결한다.
도 20a 내지 도 20f에서 또한 예시된 바와 같이, 언더필(524)이 도전성 커넥터(526) 주위에 그리고 인터포저(500)와 집적 회로 다이들(50) 사이에 형성될 수 있다. 언더필(524)은 응력을 감소시키고 도전성 커넥터(526)의 리플로우로부터 초래되는 조인트를 보호할 수 있다. 언더필(524)은 언더필(308)에 대해 전술된 바와 유사한 물질 및 유사한 방법으로 형성될 수 있다. 그 후 인캡슐런트(120)가 집적 회로 다이들(50) 및 언더필(524) 주위에 형성될 수 있다.
이어서, 기판(502)의 후측이 관통 비아(501)를 노출시키도록 시닝된다. 관통 비아(501)의 노출은 그라인딩 공정, 화학적 기계적 폴리싱(chemical-mechanical polish; CMP), 에치백(etch-back), 이들의 조합 등과 같은 시닝 공정에 의해 달성될 수 있다. 일부 실시예들(별도로 예시되지 않음)에서, 관통 비아(501)를 노출시키기 위한 시닝 공정은 CMP를 포함하고, 관통 비아(501)는 CMP 동안 발생하는 디싱(dishing)의 결과로서 인터포저(500)의 후측에서 돌출된다. 이러한 실시예들에서, 절연층(별도로 예시되지 않음)이 관통 비아(501)의 돌출 부분들을 둘러싸도록, 기판(502)의 후측 상에 선택적으로 형성될 수 있다. 절연층은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은 실리콘 함유 절연체로 형성될 수 있으며, 스핀 코팅, CVD, 플라즈마 강화 CVD(plasma-enhanced CVD; PECVD), 고밀도 플라즈마 CVD(high density plasma CVD; HDP-CVD) 등과 같은 적절한 퇴적 방법에 의해 형성될 수 있다. 기판(502)이 시닝된 후, 관통 비아(501) 및 절연층(존재하는 경우) 또는 기판(502)의 노출된 표면들은 서로 동일한 높이에 있도록 (공정 변동 내에서) 동일 평면 상에 있고, 인터포저(500)의 후측에서 노출된다.
도 16에서, 후측 재배선 구조물(미도시됨) 및 UBM(520)이 관통 비아(501) 및 기판(502)의 노출된 표면들 상에 형성된다. 후측 재배선 구조물은 전술된 바와 같은 상호연결 구조물(506) 또는 재배선 구조물(122)(도 16a와 도 16b 참조)과 유사한 물질 및 공정으로 형성될 수 있다. 예를 들어, 후측 재배선 구조물은 절연 물질들 내에 하나 이상의 금속화층을 포함할 수 있다. 또한 UBM(520)은 전술된 UBM(542)과 유사한 물질 및 공정으로 형성될 수 있다.
도전성 커넥터(522)가 UBM(520) 상에 형성된다. 도전성 커넥터(522)는 BGA(ball grid array) 커넥터, 솔더 볼, 금속 필라, C4(controlled collapse chip connection) 범프, 마이크로 범프, ENEPIG(electroless nickel-electroless palladium-immersion gold) 기술로 형성된 범프 등일 수 있다. 도전성 커넥터(522)는 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등, 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다. 일부 실시예들에서, 도전성 커넥터(522)는 증발, 전기도금, 프린팅, 솔더 전사, 볼 배치 등을 통해 솔더층을 초기에 형성함으로써 형성된다. 솔더층이 구조물 상에서 형성되면, 원하는 범프 형상으로 물질을 형상화하기 위해 리플로우가 수행될 수 있다. 다른 실시예에서, 도전성 커넥터(522)는 스퍼터링, 프린팅, 전기도금, 무전해 도금, CVD 등에 의해 형성된 (구리 필라와 같은) 금속 필라를 포함한다. 금속 필라에는 솔더가 없을 수 있고 실질적으로 수직한 측벽들을 갖는다. 일부 실시예들에서, 금속 캡층이 금속 필라의 최상부 상에 형성된다. 금속 캡층은 니켈, 주석, 주석 납, 금, 은, 팔라듐, 인듐, 니켈 팔라듐 금, 니켈 금 등, 또는 이들의 조합을 포함할 수 있고, 도금 공정에 의해 형성될 수 있다.
인터포저(500)의 스크라이브 라인 영역들을 따른 커팅에 의해 단품화 공정이 수행된다. 단품화 공정은 소잉(sawing), 다이싱(dicing) 등을 포함할 수 있다. 예를 들어, 단품화 공정은 인캡슐런트(304), 상호연결 구조물(506), 및 기판(502)을 소잉하는 것을 포함할 수 있다. 단품화 공정은 인접한 패키지들(100')로부터 각 패키지(100')를 단품화한다. 단품화 공정은 인터포저 웨이퍼의 단품화된 부분들로부터 인터포저(500)를 형성한다. 단품화 공정의 결과로서, 인터포저(500)(상호연결 구조물(506), 패시베이션층들(510/512), 및 기판(502)을 포함함) 및 인캡슐런트(120)의 외부 측벽들은 (공정 변동 내에서) 횡방향으로 동일한 경계를 갖는다. 또한, 인캡슐런트(120)는 평면도에서 집적 회로 다이들(50)을 완전히 둘러쌀 수 있다.
패키지(100')는 도전성 커넥터(522)로, 플립 칩 본딩에 의해, 패키지 기판(300)에 부착될 것이다. 제1 패키지 컴포넌트(100')와 패키지 기판(300) 사이의 도전성 커넥터(522) 주위에 언더필(308)이 형성될 수 있고, 패키지(100')를 관통하여 개구부(160)가 형성될 수 있으며, 이에 따라 집적 회로 패키지의 형성을 완성시킨다. 개구부(160)는 도 15a 내지 도 15t와 관련하여 전술된 구성들 중 임의의 구성을 가질 수 있고/있거나 도 15a 내지 도 15t와 관련하여 전술된 공정들 중 임의의 공정에 의해 형성될 수 있다. 도 20a와 도 20b는 일부 실시예에 따른 개구부(160)를 갖는 완성된 반도체 패키지(550)의 실시예를 예시한다. 도 20a에서 예시된 일부 실시예에서, 개구부(160)는 제1 패키지 컴포넌트(100) 및 언더필(308)을 관통하여 패키지 기판(300)의 최상면까지 연장될 수 있다. 도 20b에 의해 예시된 일부 실시예에서, 개구부(160)는 또한 제1 패키지 컴포넌트(100)에 더하여 패키지 기판(300)을 관통하여 연장될 수 있다. 도 20c와 도 20d는 일부 실시예에 따른 개구부(160)를 갖는 완성된 반도체 패키지(560)의 실시예를 예시한다. 패키지(560)에서, 브레이스(162)가 추가적인 구조적 지지를 위해 개구부(160) 내에 배치될 수 있다. 도 20c는 개구부(160)/브레이스(162)가 패키지 기판(300)까지 연장된 실시예를 예시하고, 도 20d는 개구부(160)/브레이스(162)가 패키지 기판(300)을 관통하여 연장된 실시예를 예시한다. 도 20e와 도 20f는 일부 실시예에 따른 개구부(160)를 갖는 완성된 반도체 패키지(570)의 실시예를 예시한다. 패키지(570)에서, 패키지 컴포넌트(166)(예를 들어, 높은 열 전도도 물질/컴포넌트, EMI 차폐 물질/컴포넌트, 이들의 조합 등)가 개구부(160) 내에 배치될 수 있다. 도 20e는 개구부(160)/패키지 컴포넌트(166)가 패키지 기판(300)까지 연장된 실시예를 예시하고, 도 20f는 개구부(160)/패키지 컴포넌트(166)가 패키지 기판(300)을 관통하여 연장된 실시예를 예시한다.
도 19 내지 도 20f는 인터포저(500)에 의해 전기적으로 상호연결된 집적 회로 다이들(50)을 예시한다. 다른 실시예에서, 인터포저(500)는 다른 팬-아웃 구조물로 대체될 수 있다. 예를 들어, 도 21 내지 도 23f는 팬아웃 구조물이 재배선 구조물(600)인 일부 실시예에 따른 제1 패키지 컴포넌트(100'')를 예시한다. 제1 패키지 컴포넌트(100'')는 일부 실시예에 따라 반도체 패키지(650, 660, 또는 670)를 제공하기 위해 다른 패키지 컴포넌트(예를 들어, 패키지 기판(300))와 통합될 수 있다. 달리 언급되지 않는 한, 패키지(650, 660, 670)는 각각 패키지들(550, 560, 570)과 실질적으로 유사할 수 있으며, 여기서 동일한 참조 부호는 동일한 공정들에 의해 형성된 동일한 요소들을 나타낸다. 그러나, 패키지들(650, 660, 670)에서, 제1 패키지 컴포넌트(100'')는 패키지들(550, 560, 570)의 패키지 컴포넌트와는 상이한 구성을 갖는다. 구체적으로, 패키지 컴포넌트(100'')는 재배선 구조물(600)에 본드되고 재배선 구조물(600)에 의해 전기적으로 상호연결되는 집적 회로 다이들을 포함하며, 그 후 패키지 컴포넌트(100'')는 칩-온-웨이퍼-온-기판-재배선(chip-on-wafer-on-substrate-redistribution; CoWoS-R) 구성으로 패키지 기판(300)에 본드된다.
먼저 도 21을 참조하면, 재배선 구조물(600)이 캐리어 기판(102) 위의 박리층(104) 상에 형성될 수 있다. 재배선 구조물(600)은 금속화 패턴들(604, 610, 612)뿐만 아니라 유전체층들(602, 606, 608)을 포함할 수 있다. 재배선 구조물은 전술된 재배선 구조물(122)(도 16a와 도 16b 참조)과 유사한 물질 및 공정으로 형성될 수 있다. 구체적으로, 각각의 금속화 패턴들(604, 610, 612)은 금속화 패턴(126)과 유사한 물질 및 공정으로 제조될 수 있고, 각각의 유전체층들(602, 606, 608)은 유전체층(124)과 유사한 물질 및 공정으로 제조될 수 있다. 일부 실시예에서, 금속화 패턴(612)은 재배선 구조물(600)을 위한 UBM을 제공할 수 있다.
도 22에서, 집적 회로 다이들(50)은 집적 회로 다이들(50)의 UBM(616) 상의 도전성 커넥터(614)와 같은 솔더 본드로 재배선 구조물(600)에 부착된다. 집적 회로 다이들(50)은 예를 들어, 픽 앤드 플레이스 툴을 사용하여 재배선 구조물(600) 상에 배치될 수 있다. 도전성 커넥터(614)는 도전성 커넥터(152)(도 16a 및 도 16b 참조)에 대해 전술된 바와 유사한 물질 및 유사한 방법으로 형성될 수 있고, UBM(616)은 UBM(514)에 대해 전술된 바와 같은 유사한 물질 및 유사한 방법으로 형성될 수 있다. 집적 회로 다이들(50)을 재배선 구조물(600)에 부착하는 것은 집적 회로 다이들(50)을 재배선 구조물(600) 상에 배치하는 것 및 도전성 커넥터(614)를 리플로우시키는 것을 포함할 수 있다. 도전성 커넥터(614)는 재배선 구조물(600)의 UBM(616)과 집적 회로 다이들(50)의 UBM(616) 간에 조인트를 형성하여, 재배선 구조물(600)을 집적 회로 다이들(50)에 전기적으로 연결한다.
언더필(620)이 도전성 커넥터(614) 주위에 그리고 재배선 구조물(600)과 집적 회로 다이들(50) 사이에 형성될 수 있다. 언더필(620)은 응력을 감소시키고 도전성 커넥터(614)의 리플로우로부터 초래되는 조인트를 보호할 수 있다. 언더필(620)은 언더필(308)에 대해 전술된 바와 유사한 물질 및 유사한 방법으로 형성될 수 있다. 그 후 인캡슐런트(120)가 재배선 구조물(600) 위에서 집적 회로 다이들(50) 및 언더필(620) 주위에 형성될 수 있다.
재배선 구조물(600)의 스크라이브 라인 영역들을 따른 커팅에 의해 단품화 공정이 수행된다. 단품화 공정은 소잉, 다이싱 등을 포함할 수 있다. 예를 들어, 단품화 공정은 인캡슐런트(120) 및 재배선 구조물(600)을 소잉하는 것을 포함할 수 있다. 단품화 공정은 인접한 패키지들(100'')로부터 각 패키지(100'')를 단품화한다. 단품화 공정은 웨이퍼의 단품화된 부분들로부터 재배선 구조물(600)을 형성한다. 단품화 공정의 결과로서, 재배선 구조물(600) 및 인캡슐런트(120)의 외부 측벽들은 (공정 변동 내에서) 횡방향으로 동일한 경계를 갖는다. 또한, 인캡슐런트(120)는 평면도에서 집적 회로 다이들(50)을 완전히 둘러쌀 수 있다.
도전성 커넥터(622)와 UBM(624)이 유전체층(602)을 관통하여 연장되도록 형성되어 금속화 패턴(604)과 접촉한다. 개구부가 유전체층(602)을 관통하도록 형성되어 금속화 패턴(604)의 일부를 노출시킨다. 개구부는 예를 들어, 레이저 드릴링, 에칭 등을 사용하여 형성될 수 있다. 도전성 커넥터(622)/UBM(625)은 개구부 내에 형성된다. 도전성 커넥터(622)/UBM(624)은 전술된 도전성 커넥터(150)/UBM(514)(도 16a와 도 16b 참조)에 대해 전술된 바와 유사한 물질 및 유사한 방법으로 형성될 수 있다.
이어서, 제1 패키지 컴포넌트(100'')는 도전성 커넥터(622)로, 플립 칩 본딩에 의해, 패키지 기판(300)에 부착된다. 제1 패키지 컴포넌트(100'')와 패키지 기판(300) 사이의 도전성 커넥터(622) 주위에 언더필(308)이 형성될 수 있고, 패키지(100'')를 관통하여 개구부(160)가 형성될 수 있으며, 이에 따라 집적 회로 패키지의 형성을 완성시킨다. 개구부(160)는 도 15a 내지 도 15t와 관련하여 전술된 구성들 중 임의의 구성을 가질 수 있고/있거나 도 15a 내지 도 15t와 관련하여 전술된 공정들 중 임의의 공정에 의해 형성될 수 있다. 도 23a와 도 23b는 일부 실시예에 따른 개구부(160)를 갖는 완성된 반도체 패키지(650)의 실시예를 예시한다. 도 23a에 의해 예시된 일부 실시예에서, 개구부(160)는 제1 패키지 컴포넌트(100'') 및 언더필(308)을 관통하여 패키지 기판(300)의 최상면까지 연장될 수 있다. 도 23b에 의해 예시된 일부 실시예에서, 개구부(160)는 또한 제1 패키지 컴포넌트(100'')에 더하여 패키지 기판(300)을 관통하여 연장될 수 있다. 도 23c와 도 23d는 일부 실시예에 따른 개구부(160)를 갖는 완성된 반도체 패키지(660)의 실시예를 예시한다. 패키지(660)에서, 브레이스(162)가 추가적인 구조적 지지를 위해 개구부(160) 내에 배치될 수 있다. 도 23c는 개구부(160)/브레이스(162)가 패키지 기판(300)까지 연장된 실시예를 예시하고, 도 23d는 개구부(160)/브레이스(162)가 패키지 기판(300)을 관통하여 연장된 실시예를 예시한다. 도 23e와 도 23f는 일부 실시예에 따른 개구부(160)를 갖는 완성된 반도체 패키지(670)의 실시예를 예시한다. 패키지(670)에서, 패키지 컴포넌트(166)(예를 들어, 높은 열 전도도 물질/컴포넌트, EMI 차폐 물질/컴포넌트, 이들의 조합 등)가 개구부(160) 내에 배치될 수 있다. 도 23e는 개구부(160)/패키지 컴포넌트(166)가 패키지 기판(300)까지 연장된 실시예를 예시하고, 도 23f는 개구부(160)/패키지 컴포넌트(166)가 패키지 기판(300)을 관통하여 연장된 실시예를 예시한다.
도 19 내지 도 23f는 인터포저(500) 또는 재배선 구조물(600)에 의해 전기적으로 상호연결된 집적 회로 다이들(50)을 예시한다. 다른 실시예에서, 인터포저(500)/재배선 구조물은 다른 팬-아웃 구조물로 대체될 수 있다. 예를 들어, 도 24 내지 25f는 팬아웃 구조물이 LSI 다이(때때로 브릿지 다이라고도 칭함)를 포함하는 일부 실시예에 따른 제1 패키지 컴포넌트(100''')를 예시한다. 제1 패키지 컴포넌트(100''')는 일부 실시예에 따라 반도체 패키지(750, 760, 또는 770)를 제공하기 위해 다른 패키지 컴포넌트(예를 들어, 패키지 기판(300))와 통합될 수 있다. 달리 언급되지 않는 한, 패키지(750, 760, 770)는 각각 패키지들(550, 560, 570)과 실질적으로 유사할 수 있으며, 여기서 동일한 참조 부호는 동일한 공정들에 의해 형성된 동일한 요소들을 나타낸다. 그러나, 패키지들(750, 760, 770)에서, 제1 패키지 컴포넌트(100''')는 패키지들(550, 560, 570)의 패키지 컴포넌트와는 상이한 구성을 갖는다. 구체적으로, 패키지 컴포넌트(100''')는 LSI 다이에 본드되고 LSI 다이에 의해 전기적으로 상호연결되는 집적 회로 다이들을 포함하며, 그 후 패키지 컴포넌트(100''')는 칩-온-웨이퍼-온-기판리스 실리콘 기판(chip-on-wafer-on-substrate-less silicon substrate; CoWoS-L) 구성으로 패키지 기판(300)에 본드된다.
먼저 도 24를 참조하면, 팬아웃 구조물(700)이 예시되어 있다. 팬아웃 구조물(700)은 관통 비아(706)와 함께 인캡슐런트(704) 내에 캡슐화된 LSI 다이(702)를 포함할 수 있다. LSI 다이(702)는 집적 회로 다이들(50)과 유사한 공정을 사용하여 유사한 물질로 형성될 수 있다. 그러나, LSI 다이(702)는 어떠한 활성 디바이스들도 없을 수 있고, LSI 다이(702)의 실리콘 기판의 후측과 전측 사이에 전기적 연결을 제공하는 TSV(708)를 더 포함할 수 있다. 인캡슐런트(704) 및 관통 비아(706)는 각각 인캡슐런트(120) 및 관통 비아(116)(도 16a와 도 16b 참조)와 유사한 공정을 사용하여 유사한 물질로 형성될 수 있다. LSI 다이(702)는 전술된 전측 재배선 구조물(122)(도 16a와 도 16b 참조)과 유사한 공정을 사용하여 유사한 물질로 형성될 수 있는 재배선 구조물(718)에 전기적으로 연결될 수 있다. 재배선 구조물(718)은 UBM(724) 및 도전성 커넥터(722)를 더 포함할 수 있다. 일부 실시예에서, 도전성 커넥터(722)는 도전성 커넥터(152)(도 16a와 도 16b 참조)와 유사한 공정을 사용하여 유사한 물질로 형성될 수 있고, UBM(724)은 UBM(514)과 유사한 공정을 사용하여 유사한 물질로 형성될 수 있다.
도 24에서, 집적 회로 다이들(50)은 집적 회로 다이들(50)의 UBM(716) 상의 도전성 커넥터(712)와 같은 솔더 본드로 팬아웃 구조물(700)에 부착된다. 집적 회로 다이들(50)은 예를 들어, 픽 앤드 플레이스 툴을 사용하여 팬아웃 구조물(700) 상에 배치될 수 있다. 도전성 커넥터(712)는 도전성 커넥터(152)(도 16a 및 도 16b 참조)에 대해 전술된 바와 유사한 물질 및 유사한 방법으로 형성될 수 있고, UBM(716)은 UBM(514)에 대해 전술된 바와 같은 유사한 물질 및 유사한 방법으로 형성될 수 있다. 집적 회로 다이들(50)을 팬아웃 구조물(700)에 부착하는 것은 집적 회로 다이들(50)을 팬아웃 구조물(700) 상에 배치하는 것 및 도전성 커넥터(712)를 리플로우시키는 것을 포함할 수 있다. 도전성 커넥터(712)는 팬아웃 구조물(700)의 UBM(714)과 집적 회로 다이들(50)의 UBM(716) 간에 조인트를 형성하여, 팬아웃 구조물(700)을 집적 회로 다이들(50)에 전기적으로 연결한다. LSI 다이(702)는 집적 회로 다이들(50) 간의 라우팅을 제공하는 회로들을 포함할 수 있고, 관통 비아(706)/재배선 구조물(718)은 집적 회로 다이들/LSI 다이(702)로부터 도전성 커넥터(722)로의 추가적인 라우팅을 제공할 수 있다. UBM(716)은 UBM(514)과 관련하여 전술한 것과 유사한 물질 및 유사한 방법으로 형성될 수 있고, UBM(716)은 LSI 다이(702)의 TSV(708)뿐만 아니라 인캡슐런트(704)의 관통 비아(706) 바로 위에 형성될 수 있다.
다음으로 도 25a 내지 도 25e에서, 언더필(730)이 도전성 커넥터(712) 주위에 형성될 수 있다. 언더필(730)은 응력을 감소시키고 도전성 커넥터(712)의 리플로우로부터 초래되는 조인트를 보호할 수 있다. 언더필(730)은 언더필(308)에 대해 전술된 바와 유사한 물질 및 유사한 방법으로 형성될 수 있다. 그 후 인캡슐런트(120)가 LSI 다이(702) 및 인캡슐런트(704) 위에서 집적 회로 다이들(50) 및 언더필(730) 주위에 형성될 수 있다.
팬아웃 구조물(700)의 스크라이브 라인 영역들을 따른 커팅에 의해 단품화 공정이 수행된다. 단품화 공정은 소잉, 다이싱 등을 포함할 수 있다. 예를 들어, 단품화 공정은 인캡슐런트(120) 및 팬아웃 구조물(700)을 소잉하는 것을 포함할 수 있다. 단품화 공정은 인접한 패키지들(100''')로부터 각 패키지(100''')를 단품화한다. 단품화 공정은 웨이퍼의 단품화된 부분들로부터 팬아웃 구조물(700)을 형성한다. 단품화 공정의 결과로서, 팬아웃 구조물(700) 및 인캡슐런트(120)의 외부 측벽들은 (공정 변동 내에서) 횡방향으로 동일한 경계를 갖는다. 또한, 인캡슐런트(120)는 평면도에서 집적 회로 다이들(50)을 완전히 둘러쌀 수 있다.
이어서, 제1 패키지 컴포넌트(100''')는 도전성 커넥터(722)로, 플립 칩 본딩에 의해, 패키지 기판(300)에 부착된다. 제1 패키지 컴포넌트(100''')와 패키지 기판(300) 사이의 도전성 커넥터(722) 주위에 언더필(308)이 형성될 수 있고, 패키지(100''')를 관통하여 개구부(160)가 형성될 수 있으며, 이에 따라 집적 회로 패키지의 형성을 완성시킨다. 개구부(160)는 도 15a 내지 도 15t와 관련하여 전술된 구성들 중 임의의 구성을 가질 수 있고/있거나 도 15a 내지 도 15t와 관련하여 전술된 공정들 중 임의의 공정에 의해 형성될 수 있다. 일부 실시예에서, 개구부(160)는 LSI 다이(702)를 피하기 위해 집적 회로 다이들(50)의 주변부 주위에 배치될 수 있다. 도 25a와 도 25b는 일부 실시예에 따른 개구부(160)를 갖는 완성된 반도체 패키지(750)의 실시예를 예시한다. 도 25a에 의해 예시된 일부 실시예에서, 개구부(160)는 제1 패키지 컴포넌트(100''') 및 언더필(308)을 관통하여 패키지 기판(300)의 최상면까지 연장될 수 있다. 도 25b에 의해 예시된 일부 실시예에서, 개구부(160)는 또한 제1 패키지 컴포넌트(100''')에 더하여 패키지 기판(300)을 관통하여 연장될 수 있다. 도 25c와 도 25d는 일부 실시예에 따른 개구부(160)를 갖는 완성된 반도체 패키지(760)의 실시예를 예시한다. 패키지(760)에서, 브레이스(162)가 추가적인 구조적 지지를 위해 개구부(160) 내에 배치될 수 있다. 도 25c는 개구부(160)/브레이스(162)가 패키지 기판(300)까지 연장된 실시예를 예시하고, 도 25d는 개구부(160)/브레이스(162)가 패키지 기판(300)을 관통하여 연장된 실시예를 예시한다. 도 25e와 도 25f는 일부 실시예에 따른 개구부(160)를 갖는 완성된 반도체 패키지(770)의 실시예를 예시한다. 패키지(770)에서, 패키지 컴포넌트(166)(예를 들어, 높은 열 전도도 물질/컴포넌트, EMI 차폐 물질/컴포넌트, 이들의 조합 등)가 개구부(160) 내에 배치될 수 있다. 도 25e는 개구부(160)/패키지 컴포넌트(166)가 패키지 기판(300)까지 연장된 실시예를 예시하고, 도 25f는 개구부(160)/패키지 컴포넌트(166)가 패키지 기판(300)을 관통하여 연장된 실시예를 예시한다.
본 개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 반도체 패키지에 있어서,
제1 패키지 컴포넌트; 및
상기 제1 패키지 컴포넌트에 본딩된 패키지 기판
을 포함하고,
상기 제1 패키지 컴포넌트는,
집적 회로 다이;
상기 집적 회로 다이를 둘러싸는 인캡슐런트; 및
상기 집적 회로 다이에 전기적으로 연결된 팬아웃(fan-out) 구조물
을 포함하고,
단면도에서 보았을 때, 제1 개구부가 상기 팬아웃 구조물을 완전히 관통하고 상기 인캡슐런트를 적어도 부분적으로 관통하여 연장되며,
평면도에서 보았을 때, 상기 인캡슐런트는 상기 제1 개구부를 적어도 완전히 둘러싼 것인 반도체 패키지.
실시예 2. 실시예 1에 있어서,
상기 제1 개구부는 상기 제1 패키지 컴포넌트를 완전히 관통하여 연장된 것인 반도체 패키지.
실시예 3. 실시예 1에 있어서,
상기 제1 개구부는 상기 패키지 기판을 완전히 관통하여 연장된 것인 반도체 패키지.
실시예 4. 실시예 1에 있어서,
상기 단면도에서 보았을 때, 제2 개구부가 상기 팬아웃 구조물을 완전히 관통하고 상기 인캡슐런트를 적어도 부분적으로 관통하여 연장되며, 상기 평면도에서 보았을 때, 상기 인캡슐런트는 상기 제2 개구부를 부분적으로만 둘러싼 것인 반도체 패키지.
실시예 5. 실시예 1에 있어서,
상기 제1 개구부 내의 기계적 브레이스(brace)
를 더 포함하며, 상기 기계적 브레이스는 상기 패키지 기판 내로 적어도 부분적으로 연장된 것인 반도체 패키지.
실시예 6. 실시예 5에 있어서,
상기 기계적 브레이스는 상기 패키지 기판을 완전히 관통하여 연장된 것인 반도체 패키지.
실시예 7. 실시예 1에 있어서,
상기 팬아웃 구조물은 재배선 구조물을 포함한 것인 반도체 패키지.
실시예 8. 실시예 1에 있어서,
상기 팬아웃 구조물은 인터포저를 포함한 것인 반도체 패키지.
실시예 9. 실시예 1에 있어서,
상기 팬아웃 구조물은 로컬 실리콘 상호연결(local silicon interconnect; LSI) 다이를 포함한 것인 반도체 패키지.
실시예 10. 실시예 1에 있어서,
상기 인캡슐런트를 관통하여 연장되는 관통 비아들
을 더 포함하는 반도체 패키지.
실시예 11. 반도체 패키지에 있어서,
제1 패키지 컴포넌트; 및
상기 제1 패키지 컴포넌트에 본딩된 패키지 기판
을 포함하고,
상기 제1 패키지 컴포넌트는,
제1 집적 회로 다이;
제2 집적 회로 다이;
상기 제1 집적 회로 다이와 상기 제2 집적 회로 다이를 둘러싸는 인캡슐런트;
상기 제1 집적 회로 다이를 상기 제2 집적 회로 다이에 전기적으로 연결시키는 팬아웃 구조물; 및
상기 팬아웃 구조물을 관통하여 상기 인캡슐런트 내로 연장되는 도전성 패키지 컴포넌트
를 포함하고,
상기 도전성 패키지 컴포넌트는 높은 열전도도 컴포넌트, EMI 차폐 컴포넌트, 또는 이들의 조합인 것인 반도체 패키지.
실시예 12. 실시예 11에 있어서,
상기 도전성 패키지 컴포넌트는 구리 또는 알루미늄을 포함한 것인 반도체 패키지.
실시예 13. 실시예 11에 있어서,
상기 도전성 패키지 컴포넌트는 상기 인캡슐런트를 부분적으로만 관통하여 연장된 것인 반도체 패키지.
실시예 14. 실시예 11에 있어서,
상기 도전성 패키지 컴포넌트는 상기 인캡슐런트를 완전히 관통하여서만 연장된 것인 반도체 패키지.
실시예 15. 반도체 패키지를 제조하는 방법에 있어서,
제1 패키지 컴포넌트를 형성하는 단계; 및
상기 제1 패키지 컴포넌트에 패키지 기판을 본딩하는 단계
를 포함하고,
상기 제1 패키지 컴포넌트를 형성하는 단계는,
몰딩 화합물 내에 집적 회로 다이를 캡슐화하는 단계;
상기 몰딩 화합물과 상기 집적 회로 다이 위에 재배선 구조물을 형성하는 단계 - 상기 재배선 구조물은 상기 집적 회로 다이에 전기적으로 연결됨 -;
상기 재배선 구조물을 형성한 후, 상기 재배선 구조물을 관통하여 상기 몰딩 화합물 내로 연장되는 개구부를 패터닝하는 단계
를 포함한 것인 반도체 패키지를 제조하는 방법.
실시예 16. 실시예 15에 있어서,
상기 개구부를 패터닝하는 단계는 레이저 머시닝, 기계적 드릴링/라우팅, 플라즈마 에칭/충격, 또는 화학적 에칭을 포함한 것인 반도체 패키지를 제조하는 방법.
실시예 17. 실시예 15에 있어서,
상기 개구부 내에 기계적 브레이스를 배치시키는 단계
를 더 포함하며, 상기 기계적 브레이스는 상기 제1 패키지 컴포넌트를 상기 패키지 기판에 고정시키는 것인 반도체 패키지를 제조하는 방법.
실시예 18. 실시예 15에 있어서,
상기 개구부 내에 패키지 컴포넌트를 배치시키는 단계
를 더 포함하며, 상기 패키지 컴포넌트는 높은 열전도도 컴포넌트, EMI 차폐 컴포넌트, 또는 이들의 조합인 것인 반도체 패키지를 제조하는 방법.
실시예 19. 실시예 15에 있어서,
상기 개구부를 패터닝한 후, 상기 몰딩 화합물의 일부가 상기 개구부 바로 아래에 배치되어 남아있는 것인 반도체 패키지를 제조하는 방법.
실시예 20. 실시예 15에 있어서,
상기 개구부를 패터닝하는 단계는 상기 몰딩 화합물을 관통하도록 상기 개구부를 패터닝하는 단계를 포함한 것인 반도체 패키지를 제조하는 방법.

Claims (10)

  1. 반도체 패키지에 있어서,
    제1 패키지 컴포넌트; 및
    상기 제1 패키지 컴포넌트에 본딩된 패키지 기판
    을 포함하고,
    상기 제1 패키지 컴포넌트는,
    집적 회로 다이;
    상기 집적 회로 다이를 둘러싸는 인캡슐런트; 및
    상기 집적 회로 다이에 전기적으로 연결된 팬아웃(fan-out) 구조물
    을 포함하고,
    단면도에서 보았을 때, 제1 개구부가 상기 팬아웃 구조물을 완전히 관통하고 상기 인캡슐런트를 적어도 부분적으로 관통하여 연장되며,
    평면도에서 보았을 때, 상기 인캡슐런트는 상기 제1 개구부를 적어도 완전히 둘러싼 것인 반도체 패키지.
  2. 제1항에 있어서,
    상기 제1 개구부는 상기 제1 패키지 컴포넌트를 완전히 관통하여 연장된 것인 반도체 패키지.
  3. 제1항에 있어서,
    상기 제1 개구부는 상기 패키지 기판을 완전히 관통하여 연장된 것인 반도체 패키지.
  4. 제1항에 있어서,
    상기 단면도에서 보았을 때, 제2 개구부가 상기 팬아웃 구조물을 완전히 관통하고 상기 인캡슐런트를 적어도 부분적으로 관통하여 연장되며,
    상기 평면도에서 보았을 때, 상기 인캡슐런트는 상기 제2 개구부를 부분적으로만 둘러싼 것인 반도체 패키지.
  5. 제1항에 있어서,
    상기 제1 개구부 내의 기계적 브레이스(brace)
    를 더 포함하며, 상기 기계적 브레이스는 상기 패키지 기판 내로 적어도 부분적으로 연장된 것인 반도체 패키지.
  6. 제5항에 있어서,
    상기 기계적 브레이스는 상기 패키지 기판을 완전히 관통하여 연장된 것인 반도체 패키지.
  7. 제1항에 있어서,
    상기 팬아웃 구조물은 재배선 구조물을 포함한 것인 반도체 패키지.
  8. 제1항에 있어서,
    상기 팬아웃 구조물은 인터포저를 포함한 것인 반도체 패키지.
  9. 반도체 패키지에 있어서,
    제1 패키지 컴포넌트; 및
    상기 제1 패키지 컴포넌트에 본딩된 패키지 기판
    을 포함하고,
    상기 제1 패키지 컴포넌트는,
    제1 집적 회로 다이;
    제2 집적 회로 다이;
    상기 제1 집적 회로 다이와 상기 제2 집적 회로 다이를 둘러싸는 인캡슐런트;
    상기 제1 집적 회로 다이를 상기 제2 집적 회로 다이에 전기적으로 연결시키는 팬아웃 구조물; 및
    상기 팬아웃 구조물을 관통하여 상기 인캡슐런트 내로 연장되는 도전성 패키지 컴포넌트
    를 포함하고,
    상기 도전성 패키지 컴포넌트는 높은 열전도도 컴포넌트, EMI 차폐 컴포넌트, 또는 이들의 조합인 것인 반도체 패키지.
  10. 반도체 패키지를 제조하는 방법에 있어서,
    제1 패키지 컴포넌트를 형성하는 단계; 및
    상기 제1 패키지 컴포넌트에 패키지 기판을 본딩하는 단계
    를 포함하고,
    상기 제1 패키지 컴포넌트를 형성하는 단계는,
    몰딩 화합물 내에 집적 회로 다이를 캡슐화하는 단계;
    상기 몰딩 화합물과 상기 집적 회로 다이 위에 재배선 구조물을 형성하는 단계 - 상기 재배선 구조물은 상기 집적 회로 다이에 전기적으로 연결됨 -;
    상기 재배선 구조물을 형성한 후, 상기 재배선 구조물을 관통하여 상기 몰딩 화합물 내로 연장되는 개구부를 패터닝하는 단계
    를 포함한 것인 반도체 패키지를 제조하는 방법.
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