KR20230124459A - 집적 회로 패키지 및 방법 - Google Patents

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KR20230124459A
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시엔핀 후
상욘 허우
시원 후앙
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

소자 패키지는 인터포저를 포함한다. 인터포저는, 반도체 기판; 반도체 기판을 관통하여 연장되는 제1 관통 비아들; 상호연결 구조물 - 상호연결 구조물은, 무기 절연 물질 내의 제1 금속화 패턴; 및 제1 금속화 패턴 위에 있는 패시베이션 막을 포함함 -; 및 패시베이션 막 위에 있는 제1 배선 구조물을 포함한다. 제1 재배선 구조물은 유기 절연 물질 내의 제2 금속화 패턴을 포함한다. 소자 패키지는, 인터포저 위에 있고 인터포저에 부착된 집적 회로 다이; 및 집적 회로 다이 주위에 있는 제1 인캡슐런트를 더 포함한다.

Description

집적 회로 패키지 및 방법{INTEGRATED CIRCUIT PACKAGE AND METHOD}
본 출원은 2022년 2월 17일에 출원된 미국 가특허 출원 제63/268,175호의 우선권을 청구하며, 이 가특허 출원의 전문은 참조로서 본 명세서 내에 병합된다.
반도체 산업은 다양한 전자 컴포넌트들(예컨대, 트랜지스터, 다이오드, 저항기, 캐패시터 등)의 계속 진행중인 집적 밀도 향상으로 인해 급격한 성장을 경험해 왔다. 대부분의 경우, 집적 밀도 향상은 최소 피처 크기의 반복적인 감축으로부터 유발되었으며, 이는 주어진 면적 내에 보다 많은 컴포넌트들이 집적되도록 해준다. 전자 소자의 축소화에 대한 요구가 커짐에 따라, 반도체 다이의 더 작고 더 창의적인 패키징 기술에 대한 필요성이 대두되고 있다. 이러한 패키징 시스템의 예시는 패키지 온 패키지(Package-on-Package; PoP) 기술이다. PoP 소자에서, 최상부 반도체 패키지는 바닥부 반도체 패키지의 최상부 상에 적층되어 고도의 집적 및 컴포넌트 밀도를 제공한다. PoP 기술은 일반적으로 강화된 기능들과 인쇄 회로 기판(printed circuit board; PCB) 상에서의 작은 풋프린트들을 갖는 반도체 소자들의 생산을 가능하게 한다.
일부 실시예들에 따르면, 반도체 소자들은 인터포저에 본딩된 다중 다이들을 갖는 패키지를 제공하기 위해 함께 본딩될 수 있다. 인터포저는 패터닝된 포토레지스트 마스크들에서 도금되는 금속화층들을 포함할 수 있으며, 이는 나중에 유기 절연층으로 대체된다. 선택적으로, 인터포저는 다마신(damascene) 공정들을 통해 무기 절연 물질들 내에 형성된 추가적인 금속화층들을 더 포함할 수 있다. 유기 절연층들에서의 금속화층들의 포함은 높은 동작 주파수(예컨대, 20GHz 초과)에서의 향상된 신호 무결성 및/또는 전력 무결성을 가능하게 해준다. 또한, 유기 및 무기 절연 물질들 둘 다 내에 형성된 금속화층들을 포함하는 실시예들은 처리 및 패키징 설계의 측면에서 향상된 유연성을 제공할 수 있다.
일부 실시예들에서, 소자 패키지는, 인터포저를 포함하고, 상기 인터포저는, 반도체 기판; 반도체 기판을 관통하여 연장되는 제1 관통 비아들 - 상기 제1 관통 비아들은 반도체 기판의 전측면으로부터 돌출해 있음 -; 반도체 기판의 전측면 위에 있는 상호연결 구조물을 포함한다. 상호연결 구조물은, 무기 절연 물질 내의 제1 금속화 패턴; 및 제1 금속화 패턴 위에 있는 패시베이션 막을 포함한다. 인터포저는 패시베이션 막 위에 있는 제1 재배선 구조물을 더 포함하고, 제1 재배선 구조물은 유기 절연 물질 내의 제2 금속화 패턴을 포함하고, 제1 재배선 구조물은 상호연결 구조물 및 반도체 기판과 동일한 경계를 갖는다(coterminous). 소자 패키지는, 인터포저 위에 있고 인터포저에 부착된 집적 회로 다이; 및 집적 회로 다이 주위에 있는 제1 인캡슐런트를 더 포함한다. 선택적으로, 일부 실시예들에서, 상호연결 구조물은 패시베이션 막 내에 있는 접촉 패드를 더 포함하고, 제2 금속화 패턴은 접촉 패드에 전기적으로 연결되며, 접촉 패드는 제1 금속화 패턴과는 상이한 물질로 제조된다. 선택적으로, 일부 실시예들에서, 접촉 패드는 알루미늄으로 제조된다. 선택적으로, 일부 실시예들에서, 제2 금속화 패턴은 패시베이션 막을 관통하여 제1 금속화 패턴까지 연장된다. 선택적으로, 일부 실시예들에서, 유기 절연 물질은 패시베이션 막을 관통하여 연장된다. 선택적으로, 일부 실시예들에서, 인터포저와 제1 인캡슐런트는 동일한 경계를 갖는다. 선택적으로, 일부 실시예들에서, 패키지는, 인터포저 주위에 있는 제2 인캡슐런트; 및 인터포저와 제2 인캡슐런트 위에 있는 제2 재배선 구조물을 더 포함하고, 제2 재배선 구조물은 집적 회로 다이를 인터포저에 전기적으로 연결한다. 선택적으로, 일부 실시예들에서, 패키지는 제2 인캡슐런트를 관통하여 연장되는 제2 관통 비아들을 더 포함한다. 선택적으로, 일부 실시예들에서, 패키지는 집적 회로 다이와는 인터포저의 반대 측면 상에 있는 제3 재배선 구조물을 더 포함한다. 선택적으로, 일부 실시예들에서, 인터포저에는 어떠한 능동 소자들도 없다.
일부 실시예들에서, 소자 패키지는 어떠한 능동 소자들도 없는 인터포저를 포함하고, 인터포저는, 반도체 기판; 제1 절연 물질 내의 제1 금속화 패턴을 포함하는 상호연결 구조물; 및 제2 절연 물질 내의 제2 금속화 패턴을 포함하는 제1 재배선 구조물을 포함하고, 제2 절연 물질은 제1 절연 물질보다 더 낮은 손실 탄젠트를 갖는다. 소자 패키지는, 인터포저에 전기적으로 연결된 집적 회로 다이 - 상호연결 구조물과 제1 재배선 구조물은 각각 집적 회로 다이와 반도체 기판 사이에 있음 -; 집적 회로 다이 주위에 있는 제1 인캡슐런트 - 제1 인캡슐런트는 평면도에서 봤을 때 집적 회로 다이를 완전히 둘러싸고, 제1 인캡슐런트의 외부 측벽들은 인터포저의 외부 측벽들과 동일한 경계를 가짐 -; 및 집적 회로 다이와는 인터포저의 반대 측면 상에 있는 제2 재배선 구조물을 포함한다. 선택적으로, 일부 실시예들에서, 제1 절연 물질은 무기 물질이고, 제2 절연 물질은 유기 물질이다. 선택적으로, 일부 실시예들에서, 제1 금속화 패턴은 알루미늄 접촉 패드에 의해 제2 금속화 패턴에 전기적으로 연결된다. 선택적으로, 일부 실시예들에서, 제1 금속화 패턴은 제2 금속화 패턴과 물리적으로 접촉한다.
일부 실시예들에서, 방법은, 기판 상에 상호연결 구조물을 형성하는 단계 - 상호연결 구조물은 다마신 공정에 의해 형성된 제1 금속화 패턴을 포함함 -; 상호연결 구조물 상에 재배선 구조물을 형성하는 단계 - 재배선 구조물을 형성하는 단계는 제1 금속화 패턴과는 상이한 유형의 공정에 의해 형성된 제2 금속화 패턴을 형성하는 단계를 포함함 -; 재배선 구조물 위에 집적 회로 다이를 본딩하는 단계; 인캡슐런트 내에 집적 회로 다이를 캡슐화하는 단계; 및 싱귤레이션 공정을 수행하는 단계를 포함한다. 싱귤레이션 공정을 수행하는 단계는, 상호연결 구조물, 재배선 구조물, 및 인캡슐런트를 관통하여 싱귤레이팅하는 단계를 포함한다. 선택적으로, 일부 실시예들에서, 다마신 공정은, 무기 유전체층 내에 개구부를 패터닝하는 단계; 및 개구부 내에 제1 금속화 패턴을 도금하는 단계를 포함한다. 선택적으로, 일부 실시예들에서, 제2 금속화 패턴을 형성하는 단계는, 상호연결 구조물 위에 시드층을 성막하는 단계; 시드층 위의 포토레지스트 내에 개구부를 패터닝하는 단계; 개구부 내에 제2 금속화 패턴을 도금하는 단계; 포토레지스트를 제거하는 단계; 및 제2 금속화 패턴 주위에 유기 절연 물질을 성막하는 단계를 포함한다. 선택적으로, 일부 실시예들에서, 방법은 집적 회로 다이를 본딩한 후에, 상호연결 구조물, 재배선 구조물, 및 기판에 대해 싱귤레이션 공정을 수행하는 단계를 더 포함한다. 선택적으로, 일부 실시예들에서, 방법은 집적 회로 다이를 본딩하기 전에, 상호연결 구조물, 재배선 구조물, 및 기판에 대해 싱귤레이션 공정을 수행하는 단계를 더 포함한다. 선택적으로, 일부 실시예들에서, 방법은 제1 금속화 패턴 위에 알루미늄 접촉 패드를 형성하는 단계를 더 포함하고, 알루미늄 접촉 패드는 제1 금속화 패턴을 제2 금속화 패턴에 전기적으로 연결한다.
본 개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1 내지 도 6은 일부 실시예들에 따른 인터포저를 제조하는 단면도들을 나타낸다.
도 7 내지 도 11은 일부 실시예들에 따른 인터포저를 제조하는 단면도들을 나타낸다.
도 12는 일부 실시예들에 따른 인터포저의 단면도를 나타낸다.
도 13 내지 도 18은 일부 실시예들에 따른 인터포저를 갖는 반도체 패키지를 제조하는 단면도들을 나타낸다.
도 19 내지 도 25는 일부 실시예들에 따른 인터포저를 갖는 반도체 패키지를 제조하는 단면도들을 나타낸다.
아래의 개시는 본 발명의 여러 특징들을 구현하는 많은 여러 실시예들 또는 예시들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트 및 장치의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 이것들로 한정시키고자 의도한 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상에서의 또는 그 위에서의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 숫자들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 목적으로 한 것이며, 그러한 반복 자체는 개시된 다양한 실시예들 및/또는 구성들 간의 관계에 영향을 주는 것은 아니다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 사용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 사용중에 있거나 또는 동작중에 있는 소자의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90° 회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 사용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
일부 실시예들에 따르면, 반도체 소자들은 인터포저에 본딩된 다중 다이들을 갖는 CoWoSTM(Chip-on-Wafer-on-Substrate) 패키지를 제공하기 위해 함께 본딩될 수 있다. 인터포저는 패터닝된 포토레지스트 마스크들에서 도금되는 금속화층들을 포함할 수 있으며, 이는 나중에 유기 절연층으로 대체된다. 선택적으로, 인터포저는 다마신(damascene) 공정들을 통해 무기 절연 물질들 내에 형성된 추가적인 금속화층들을 더 포함할 수 있다. 유기 절연층들에서의 금속화층들의 포함은 높은 동작 주파수(예컨대, 20GHz 초과)에서의 향상된 신호 무결성 및/또는 전력 무결성을 가능하게 해준다. 또한, 유기 및 무기 절연 물질들 둘 다 내에 형성된 금속화층들을 포함하는 실시예들은 처리 및 패키징 설계의 측면에서 향상된 유연성을 제공할 수 있다. 본 명세서의 실시예들은 특정 상황, 즉 CoWoS 패키징 방식으로 설명되지만, 실시예들은 다른 패키징 방식들에도 허용될 수 있다.
도 1 내지 도 6은 일부 실시예들에 따른 인터포저(200)(도 6)를 형성하기 위한 공정의 중간 단계들의 단면도들이다. 인터포저는 유기 절연층들 내에 금속화 패턴들을 포함하여, 높은 동작 주파수에서 향상된 신호 무결성/전력 무결성을 제공할 수 있다.
도 1을 참조하면, 처리의 중간 스테이지에서의 인터포저(200)가 예시되어 있다. 인터포저(200)는 더 큰 웨이퍼의 일부로서 형성될 수 있다. 인터포저(200)는 적용가능한 제조 공정들에 따라 처리되어 인터포저(200) 내에 집적 회로들을 형성할 수 있다. 예를 들어, 인터포저(200)는 도핑되거나 도핑되지 않은 실리콘과 같은 반도체 기판(202), 또는 반도체 온 절연체(semiconductor-on-insulator; SOI) 기판의 활성층을 포함한다. 반도체 기판(202)은 게르마늄과 같은 다른 반도체 물질들; 실리콘 탄화물, 갈륨 비소, 갈륨 인, 인듐 인, 인듐 비화물, 및/또는 인듐 안티몬을 비롯한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 비롯한 합금 반도체; 또는 이들의 조합들을 포함할 수 있다. 다층 또는 구배 기판들과 같은, 다른 기판들이 또한 사용될 수 있다.
트랜지스터, 다이오드, 커패시터, 저항기, 인덕터 등과 같은 능동 및/또는 수동 소자들이 반도체 기판(202) 내 및/또는 상에 형성될 수 있다. 예를 들어, 인터포저(200)는 반도체 기판(202)의 최상면 상에 배치된 부분들뿐만 아니라 반도체 기판(202) 내로 연장하는 부분들을 포함하는 집적형 딥 트렌치 커패시터(integrated deep trench capacitor; iCAP)(204A)를 포함할 수 있다. 딥 트렌치 커패시터(deep trench capacitor; DTC) 등과 같은 다른 유형들의 커패시터들이 또한 가능하다. 일부 실시예들에서, 인터포저(200)에는 어떠한 능동 소자들도 없으며, 수동 소자들만이 반도체 기판(202) 내 및/또는 상에 형성된다. 다른 실시예들에서, 인터포저(200)에는 능동 및 수동 소자들 둘 다가 없을 수 있다.
소자들은, 예를 들어, 반도체 기판(202) 상의 하나 이상의 유전체층(206B)(절연 물질층(206B)이라고도 칭해짐) 내의 금속화 패턴들(206A)을 포함하는 상호연결 구조물(206)에 의해 상호연결될 수 있다. 유전체층(206B)은 CVD 공정에 의해 성막되고 다마신 공정들(예를 들어, 단일 다마신 공정, 듀얼 다마신 공정 등)을 사용하여 패터닝되는 무기 물질들로 형성될 수 있다. 다마신 공정의 예시로서, 유전체층(206B)이 성막될 수 있고, (예를 들어, 포토리소그래피 및/또는 에칭으로) 유전체층(206B) 내에 개구부가 패터닝될 수 있다. 이어서, 유전체층(206B) 내의 개구부들은 도전성 물질로 채워질 수 있고, 과잉 도전성 물질이 평탄화 공정(예를 들어, 화학적 기계적 폴리싱(chemical mechanical polish; (CMP) 등)을 통해 제거되어 금속화 패턴(206A)을 형성할 수 있다. 상호연결 구조물(206)은 하나 이상의 집적 회로를 형성하기 위해 기판(202) 상의 소자들을 전기적으로 연결한다. 일부 실시예들에서, 추가적인 수동 소자(204B)(예를 들어, 커패시터, 저항기, 인덕터 등)가 상호연결 구조물(206) 내에 형성될 수 있다. 예를 들어, 상호연결 구조물(206)은 금속-절연체-금속(metal-insulator-metal; MIM) 커패시터 등을 포함할 수 있다. 도 1은 상호연결 구조물(206)이 2개의 층들의 금속화 패턴(206A)을 갖는 것을 나타내지만, 실시예들은 상호연결 구조물(206)이, 1개의 층 내지 5개의 층들의 금속화 패턴(206A)과 같이, 임의의 수의 금속화 패턴층을 갖는 것을 구상한다.
인터포저(200)는 상호연결 구조물(206) 내의 금속화 패턴(206A)에 전기적으로 연결될 수 있는 관통 비아(201)를 더 포함한다. 관통 비아(201)는 도전성 물질(예를 들어, 구리 등)을 포함할 수 있고 금속화 패턴(206A)으로부터 기판(202) 내로 연장될 수 있다. 하나 이상의 절연 배리어층(203)이 기판(202) 내에서 관통 비아(201)의 적어도 일부 주위에 형성될 수 있다. 절연 배리어층(203)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있고, 관통 비아들(201)을 서로로부터 그리고 기판(202)으로부터 물리적으로 그리고 전기적으로 격리시키기 위해 사용될 수 있다. 후속 처리 단계들에서, 기판(202)은 관통 비아(201)를 노출시키도록 시닝(thin)될 수 있다(도 15 참조). 시닝 후, 관통 비아(201)는 기판(202)의 후측면으로부터 기판(202)의 전측면으로의 전기적 연결을 제공한다. 다양한 실시예들에서, 기판(202)의 후측면은 소자들 및 상호연결 구조물(206)과는 반대편의 기판(202)의 측면을 가리킬 수 있는 반면, 기판(202)의 전측면은 소자들 및 상호연결 구조물(206)이 배치되어 있는 기판(202)의 측면을 가리킬 수 있다.
실시예에서, 인터포저(200)는 기판(202) 상의 상호연결 구조물(206) 및 소자들에 대한 연결들이 이루어질 수 있도록 해주는 접촉 패드(208)를 더 포함한다. 접촉 패드(208)는 구리, 알루미늄(예를 들어, 28K 알루미늄), 또는 다른 도전성 물질을 포함할 수 있다. 접촉 패드(208)는 상호연결 구조물(206)의 금속화 패턴(206A)에 전기적으로 연결된다. 하나 이상의 패시베이션 막이 상호연결 구조물(206) 및 접촉 패드(208) 상에 배치될 수 있다. 예를 들어, 상호연결 구조물(206)은 패시베이션 막들(210, 212)을 포함할 수 있다. 패시베이션 막들(210, 212)은 각각 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물 등과 같은 무기 물질을 포함할 수 있다. 일부 실시예들에서, 패시베이션 막들(210, 212)은 서로 동일하거나 상이할 수 있다. 또한, 패시베이션 막들(210, 212)의 물질들은 유전체층(206B)의 물질들과 동일하거나 상이할 수 있다. 일부 실시예들에서, 접촉 패드(208)는 패시베이션 막(210)의 가장자리들 위에서 연장되고 이 가장자리들을 덮으며, 패시베이션 막(212)은 접촉 패드(208)의 가장자리들 위에서 연장되고 이 가장자리들을 덮는다.
인터포저(200)는 (예를 들어, 다른 인터포저(200)에 연결된) 더 큰 웨이퍼의 일부로서 형성될 수 있다. 일부 실시예들에서, 인터포저(200)는 패키징 후에 서로 싱귤레이팅될 수 있다. 예를 들어, 인터포저(200)는 웨이퍼의 일부로서 여전히 연결되어 있으면서 패키징될 수 있다. 일부 실시예들에서, 칩 프로브(chip probe; CP) 테스트가 (예를 들어, 접촉 패드(208)를 통해) 인터포저(200) 각각에 적용될 수 있다. CP 테스트는 인터포저(200)의 전기적 기능을 체크하며, CP 테스트를 통과한 다이를 KGD(known good die)라고 칭한다. CP 테스트를 통과하지 못한 인터포저(200)는 폐기되거나 수리된다. 이러한 방식으로, 패키지용으로 KGD가 제공되어, 불량 다이를 패키징하는 낭비와 비용을 감소시킨다.
도 2에서, 도전성 커넥터(214)가 접촉 패드(208) 상에 형성된다. 도전성 커넥터(214)는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 도전성 커넥터(214)를 형성하는 예시로서, 패시베이션층(212)의 노출 면, 패시베이션층(212)의 측벽, 및 접촉 패드(208)의 최상면 상에 시드층(별도로 예시되지 않음)이 성막될 수 있다. 일부 실시예들에서, 시드층은 상이한 물질들로 형성된 복수의 서브층들을 포함한 복합층 또는 단일층일 수 있는 금속층이다. 일부 실시예들에서, 시드층은 티타늄층과, 티타늄층 위의 구리층을 포함한다. 시드층은 예컨대, CVD, PVD 등을 사용하여 형성될 수 있다. 시드층 상에 포토레지스트(도시되지 않음)가 형성되고 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노광될 수 있다. 포토레지스트의 패턴은 도전성 커넥터(214)에 대응한다. 패터닝은 시드층을 노출시키는 하나 이상의 개구부를 포토레지스트를 통해 형성한다. 전기도금 또는 무전해 도금 등과 같은, 도금에 의해 도전성 물질이 시드층의 노출된 부분들 상과 포토레지스트의 개구부 내에 형성된다. 그런 후, 포토레지스트는 산소 플라즈마 등을 사용하는 것과 같이, 수용가능한 애싱(ashing) 또는 스트리핑(stripping) 공정에 의해 제거된다. 시드층의 과잉 부분들(예를 들어, 도전성 물질에 의해 덮이지 않은 부분들)은 에칭 공정에 의해 제거될 수 있고, 시드층 및 도전성 물질의 잔존 부분들은 도전성 커넥터(214)에 대응한다.
도 3에서, 절연 물질(216)이 도전성 커넥터(214) 위에 성막된다. 일부 실시예들에서, 절연 물질(216)은 리소그래피 마스크를 사용하여 패터닝될 수 있는 PBO, 폴리이미드, BCB 등과 같은 감광성 물질일 수 있는 폴리머과 같은 유기 물질로 형성된다. 일부 실시예들에서, 절연 물질(216)은 상대적으로 낮은 유전 상수(dielectric constant) 및 상대적으로 낮은 손실 탄젠트(loss tangent)를 갖는다. 예를 들어, 절연 물질(216)의 유전 상수는 약 3.5 미만일 수 있고, 절연 물질(216)의 손실 탄젠트는 0.03 미만일 수 있다. 절연 물질(216)은 유전체층(206B)의 물질보다 낮은 손실 탄젠트를 가질 수 있다. 절연 물질(216)은 스핀 코팅, 라미네이션, CVD 등, 또는 이들의 조합에 의해 형성될 수 있다. 절연 물질(216)은 절연 물질(216)의 최상면이 도전성 커넥터(214)의 최상면 위에 있도록 도전성 커넥터(214)를 덮을 수 있다.
도 4에서, 그런 후, 절연 물질(216)은 도전성 커넥터(214)의 부분들을 노출시키는 개구부를 형성하도록 패터닝된다. 패터닝은, 절연 물질(216)이 감광성 물질인 경우 절연 물질(216)을 광에 노출시키는 것에 의해, 또는, 예컨대 이방성 에칭을 사용하여 에칭하는 것과 같은, 수용가능한 공정에 의해 형성될 수 있다. 절연 물질(216)이 감광성 물질인 경우, 노광 후 절연 물질(216)은 현상될 수 있다.
그런 후, 금속화 패턴(218)이 형성된다. 금속화 패턴(218)은 절연 물질(216)의 주 표면 상에서 주 표면을 따라 연장되는 부분들을 포함한다. 금속화 패턴(218)은 도전성 커넥터(214)와 물리적으로 그리고 전기적으로 결합되도록 절연 물질(216)을 관통하여 연장되는 부분들을 더 포함한다. 금속화 패턴(218)은 상호연결 구조물(206) 내에 금속화 패턴(206A)을 형성하는 데 사용되는 다마신 공정과는 상이한 유형의 공정을 사용하여 형성될 수 있다. 금속화 패턴(218)을 형성하기 위한 예시로서, 시드층이 절연 물질(216) 위에 그리고 절연 물질(216)을 관통하여 연장되는 개구부 내에 형성된다. 일부 실시예들에서, 시드층은 상이한 물질들로 형성된 복수의 서브층들을 포함한 복합층 또는 단일층일 수 있는 금속층이다. 일부 실시예들에서, 시드층은 티타늄층과, 티타늄층 위의 구리층을 포함한다. 시드층은 예컨대, PVD 등을 사용하여 형성될 수 있다. 그 후, 시드층 상에 포토레지스트가 형성되고 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노광될 수 있다. 포토레지스트의 패턴은 금속화 패턴(218)에 대응한다. 패터닝은 시드층을 노출시키는 개구부를 포토레지스트를 통해 형성한다. 그런 후, 도전성 물질이 시드층의 노출된 부분들 상과 포토레지스트의 개구부 내에 형성된다. 도전성 물질은 전기도금 또는 무전해 도금 등과 같은, 도금에 의해 형성될 수 있다. 도전성 물질은 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 도전성 물질과 그 아래에 있는 시드층의 일부분들의 조합은 금속화 패턴(218)을 형성한다. 도전성 물질이 형성되어 있지 않은 시드층의 일부분들 및 포토레지스트가 제거된다. 포토레지스트는 산소 플라즈마 등을 사용하는 것과 같이, 수용가능한 애싱(ashing) 또는 스트리핑(stripping) 공정에 의해 제거될 수 있다. 포토레지스트가 제거되면, 습식 에칭(wet etching) 또는 건식 에칭(dry etching)과 같은 수용가능한 에칭 공정을 사용하여, 시드층의 노출된 부분들은 제거된다.
절연 물질(220)이 금속화 패턴(218) 및 절연 물질(216) 상에 성막된다. 절연 물질(216)은 절연 물질(216)과 유사한 방식으로 형성될 수 있으며, 절연 물질(216)과 유사한 물질로 형성될 수 있다. 예를 들어, 절연 물질(220)은 유기 물질을 포함할 수 있으며, 이는 인터포저(200)에서 향상된 신호 무결성 및 전력 무결성을 제공한다.
도 5에서, 재배선 구조물(240)을 형성하기 위해 금속화 패턴(218) 위에 추가적인 금속화층들이 형성된다. 재배선 구조물(240)은 유기 절연 물질층들(216, 220, 224, 228, 232, 236); 도전성 커넥터들(214); 및 금속화 패턴들(218, 222, 226, 230, 234)을 포함한다. 금속화 패턴은 또한 재배선층 또는 재배선 라인이라고도 칭해질 수 있다. 금속화 패턴층들(222, 226, 230, 234) 각각은 상술된 금속화 패턴(218)과 실질적으로 유사한 공정 및 실질적으로 유사한 물질로 형성될 수 있으며, 유기 절연 물질층들(224, 228, 232, 236) 각각은 상술된 절연 물질(216)과 실질적으로 유사한 공정 및 실질적으로 유사한 물질로 형성될 수 있다. 금속화 패턴들(218, 222, 226, 230, 234)은 집합적으로 기능적 회로부를 형성하여, 예를 들어, 아래에 있는 금속화 패턴들(206A), 소자들(204), 및 관통 비아들(201)에 대한 신호 및/또는 전력 라우팅을 제공한다. 예를 들어, 절연 물질들(224, 228, 232, 236) 각각은 상대적으로 낮은 손실 탄젠트(예를 들어, 유전체층(206B)보다 더 낮음)를 가질 수 있는데, 이는 재배선 구조물(240)이 비교적 높은 동작 주파수들에서도 인터포저(200)에서 우수한 신호 및 전력 무결성을 제공할 수 있게 한다.
도 6에서, 재배선 구조물(240)에 대한 외부 연결용으로 UBM(242)이 형성된다. UBM(242)은, 절연 물질(238)의 주 표면 상에 있고 주 표면을 따라 연장되는 범프 부분들을 갖고, 금속화 패턴(234)과 물리적으로 그리고 전기적으로 결합되도록 절연 물질(235)을 관통하여 연장되는 비아 부분들을 갖는다. 그 결과, UBM(242)은 금속화 패턴(206A) 및 관통 비아(201)에 전기적으로 결합된다. UBM(242)은 금속화 패턴(218)과 동일한 물질로 형성될 수 있다. 일부 실시예들에서, UBM(242)은 금속화 패턴들(218, 222, 226, 230, 234)과는 상이한 크기를 갖는다. 따라서, 비교적 높은 신호 무결성 및 전력 무결성을 갖는 인터포저(200)가 형성된다.
도 7 내지 도 11은 일부 실시예들에 따른 인터포저(200')를 형성하는 중간 단계들의 단면도들을 나타낸다. 인터포저(200')는 인터포저(200)와 유사할 수 있으며, 여기서 동일한 참조 부호는 동일한 공정에 의해 형성된 동일한 엘리먼트를 표시한다. 그러나, 인터포저(200')에는 재배선 구조물(240)의 금속화 패턴들을 상호연결 구조물(206)의 금속화 패턴들에 연결하는 어떠한 접촉 패드(208)도 없을 수 있다(도 11 참조).
구체적으로, 도 7을 참조하면, 상호연결 구조물(206)의 금속화 패턴(206A) 위에는 접촉 패드(208)가 형성되지 않는다. 오히려, 상호연결 구조물(206)의 최상위 금속화 패턴(206A)을 노출시키는 개구부(250)를 포함하도록 패시베이션 막들(210, 212)이 패터닝된다. 패시베이션 막들(210, 212)은 예를 들어, 리소그래피와 에칭의 조합을 사용하여 패터닝될 수 있다.
다음으로, 도 8을 참조하면, 절연 물질(216)이 패시베이션 막(212)의 최상면 위에 그리고 개구부(250) 내에 성막된다. 그 결과, 절연 물질(216)은 패시베이션 막들(210, 212)을 관통하여 상호연결 구조물(206)의 최상위 금속화 패턴(206A)까지 연장될 수 있다. 일부 실시예들에서, 절연 물질(216)은 리소그래피 마스크를 사용하여 패터닝될 수 있는 PBO, 폴리이미드, BCB 등과 같은 감광성 물질일 수 있는 폴리머과 같은 유기 물질로 형성된다. 일부 실시예들에서, 절연 물질(216)은 상대적으로 낮은 유전 상수(dielectric constant) 및 상대적으로 낮은 손실 탄젠트(loss tangent)를 갖는다. 예를 들어, 절연 물질(216)의 유전 상수는 약 3.5 미만일 수 있고, 절연 물질(216)의 손실 탄젠트는 약 0.03 미만일 수 있다. 절연 물질(216)은 유전체층(206B)의 물질보다 낮은 손실 탄젠트를 가질 수 있다. 절연 물질(216)은 스핀 코팅, 라미네이션, CVD 등, 또는 이들의 조합에 의해 형성될 수 있다.
도 9에서, 그런 후 절연 물질(216)은 상호연결 구조물(206)의 최상위 금속화 패턴(206A)의 부분들을 노출시키는 개구부(252)를 형성하도록 패터닝된다. 패터닝은, 절연 물질(216)이 감광성 물질인 경우 절연 물질(216)을 광에 노출시키는 것에 의해, 또는, 예컨대 이방성 에칭을 사용하여 에칭하는 것과 같은, 수용가능한 공정에 의해 형성될 수 있다. 절연 물질(216)이 감광성 물질인 경우, 노광 후 절연 물질(216)은 현상될 수 있다.
그런 후, 도 10에서 금속화 패턴(218)이 형성된다. 금속화 패턴(218)은 절연 물질(216)의 주 표면 상에서 주 표면을 따라 연장되는 부분들을 포함한다. 금속화 패턴(218)은 상호연결 구조물(206)의 최상위 금속화 패턴(206A)과 물리적으로 그리고 전기적으로 결합되도록 절연 물질(216)을 관통하여 연장되는 부분들을 더 포함한다. 금속화 패턴(218)을 형성하기 위한 예시로서, 시드층이 절연 물질(216) 위에 그리고 절연 물질(216)을 관통하여 연장되는 개구부 내에 형성된다. 일부 실시예들에서, 시드층은 상이한 물질들로 형성된 복수의 서브층들을 포함한 복합층 또는 단일층일 수 있는 금속층이다. 일부 실시예들에서, 시드층은 티타늄층과, 티타늄층 위의 구리층을 포함한다. 시드층은 예컨대, PVD 등을 사용하여 형성될 수 있다. 그 후, 시드층 상에 포토레지스트가 형성되고 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노광될 수 있다. 포토레지스트의 패턴은 금속화 패턴(218)에 대응한다. 패터닝은 시드층을 노출시키는 개구부를 포토레지스트를 통해 형성한다. 그런 후, 도전성 물질이 시드층의 노출된 부분들 상과 포토레지스트의 개구부 내에 형성된다. 도전성 물질은 전기도금 또는 무전해 도금 등과 같은, 도금에 의해 형성될 수 있다. 도전성 물질은 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 도전성 물질과 그 아래에 있는 시드층의 일부분들의 조합은 금속화 패턴(218)을 형성한다. 도전성 물질이 형성되어 있지 않은 시드층의 일부분들 및 포토레지스트가 제거된다. 포토레지스트는 산소 플라즈마 등을 사용하는 것과 같이, 수용가능한 애싱(ashing) 또는 스트리핑(stripping) 공정에 의해 제거될 수 있다. 포토레지스트가 제거되면, 습식 에칭 또는 건식 에칭과 같은 수용가능한 에칭 공정을 사용하는 것에 의해서와 같이, 시드층의 노출된 부분들은 제거된다.
도 11에서, 인터포저(200') 내에 재배선 구조물(240)을 형성하기 위해 금속화 패턴(218) 위에 추가적인 금속화층들이 형성된다. 재배선 구조물(240)은 유기 절연 물질층들(216, 220, 224, 228, 232, 236); 및 금속화 패턴들(218, 222, 226, 230, 234)을 포함한다. 금속화 패턴은 또한 재배선층 또는 재배선 라인이라고도 칭해질 수 있다. 금속화 패턴층들(222, 226, 230, 234) 각각은 상술된 금속화 패턴(218)과 실질적으로 유사한 공정 및 실질적으로 유사한 물질로 형성될 수 있으며, 유기 절연 물질층들(224, 228, 232, 236) 각각은 상술된 절연 물질(216)과 실질적으로 유사한 공정 및 실질적으로 유사한 물질로 형성될 수 있다. 금속화 패턴들(218, 222, 226, 230, 234)은 집합적으로 기능적 회로부를 형성하여, 예를 들어, 아래에 있는 금속화 패턴들(206A), 소자들(204), 및 관통 비아들(201)에 대한 신호 및/또는 전력 라우팅을 제공한다. 예를 들어, 절연 물질들(224, 228, 232, 236) 각각은 상대적으로 낮은 손실 탄젠트(예를 들어, 유전체층(206B)보다 더 낮음)를 가질 수 있는데, 이는 재배선 구조물(240)이 비교적 높은 동작 주파수들에서도 인터포저(200)에서 우수한 신호 및 전력 무결성을 제공할 수 있게 한다. 인터포저(200')에서, 재배선 구조물(240)의 금속화 패턴들(218, 222, 226, 230, 234)은 어떠한 개재 접촉 패드들 또는 도전성 커넥터들도 없이 상호연결 구조물(206)의 금속화 패턴(206A)과 직접 결합된다.
재배선 구조물(240)은 인터포저(200')에서 5개 층들의 금속화 패턴들을 갖는 예시로서 도시된 것이다. 재배선 구조물(240) 내에는 더 많거나 더 적은 수의 층들의 절연 물질층들과 금속화 패턴층들이 형성될 수 있다. 더 적은 수의 절연 물질층들과 금속화 패턴층들이 형성되는 경우, 아래에서 논의되는 단계들 및 공정은 생략될 수 있다. 더 많은 수의 절연 물질층들과 금속화 패턴층들이 형성되는 경우, 아래에서 논의되는 단계들 및 공정은 반복될 수 있다.
도 12는 일부 실시예들에 따른, 인터포저(200")의 단면도를 나타낸다. 인터포저(200")는 인터포저(200)와 유사할 수 있으며, 여기서 동일한 참조 부호는 동일한 공정에 의해 형성된 동일한 엘리먼트를 표시한다. 예시된 바와 같이, 인터포저(200")는 상호연결 구조물(206)을 제외한다. 예를 들어, 인터포저(200")에는 다마신 공정에 의해 형성되는 어떠한 금속화 패턴들도 없을 수 있고, 또한 무기 물질들로 형성된 어떠한 절연층들도 없을 수 있다. 오히려, 인터포저(200")에서는, 재배선 구조물(240)의 최하위 금속화 패턴(218)이 기판(202) 내의 관통 비아(201)에 직접 결합될 수 있도록 재배선 구조물(240)이 기판(202) 바로 위에 형성될 수 있다. 재배선 구조물(240)은 유기 절연 물질층들(216, 220, 224, 228, 232, 236); 및 금속화 패턴들(218, 222, 226, 230, 234)을 포함한다. 유기 절연 물질들의 포함은 비교적 높은 동작 주파수에서 우수한 신호 무결성과 전력 무결성을 제공한다. 도 12에 의해 예시된 바와 같이, (예를 들어, 패시베이션 막들(210, 212), 유전체층(206B), 및 금속화 패턴(206A)을 포함하는) 상호연결 구조물(206)의 포함은 선택적이다.
재배선 구조물(240)은 인터포저(200")에서 5개 층들의 금속화 패턴들을 갖는 예시로서 도시된 것이다. 재배선 구조물(240) 내에는 더 많거나 더 적은 수의 층들의 절연 물질층들과 금속화 패턴층들이 형성될 수 있다. 더 적은 수의 절연 물질층들과 금속화 패턴층들이 형성되는 경우, 아래에서 논의되는 단계들 및 공정은 생략될 수 있다. 더 많은 수의 절연 물질층들과 금속화 패턴층들이 형성되는 경우, 아래에서 논의되는 단계들 및 공정은 반복될 수 있다.
도 13 내지 도 18은 일부 실시예들에 따라 인터포저(200)를 패키징하기 위해 추가적인 처리 단계들을 적용하는 단면도들을 나타낸다. 인터포저(200)가 예시되어 있지만, 도 13 내지 도 18의 공정 단계들은 또한 도 11의 인터포저(200') 및/또는 도 12의 인터포저(200")를 패키징하는 데 적용될 수 있음을 이해해야 한다.
도 13에서, 집적 회로 다이(100)(예컨대, 제1 집적 회로 다이(100A)와 복수의 제2 집적 회로 다이(100B))가 인터포저(200)에 부착된다. 집적 회로 다이(100)는 도 1에서의 인터포저(200)와 유사할 수 있으며, 집적 회로 다이(100)는 기능성 회로들을 형성하기 위해 상호연결 구조물에 의해 함께 상호연결되는 능동 소자들을 포함한다. 도시된 실시예에서, 제1 집적 회로 다이(100A)와 제2 집적 회로 다이들(100B)을 포함하는 다중 집적 회로 다이들(100)은 서로 인접하여 배치되며, 제1 집적 회로 다이(100A)는 제2 집적 회로 다이들(100B) 사이에 있다. 일부 실시예들에서, 제1 집적 회로 다이(100A)는 CPU, GPU 등과 같은 논리 소자이고, 제2 집적 회로 다이들(100B)은 DRAM 다이, HMC 모듈, HBM 모듈 등과 같은 메모리 소자이다. 일부 실시예들에서, 제1 집적 회로 다이(100A)는 제2 집적 회로 다이들(100B)과 동일한 유형의 소자(예를 들어, SoC)이다. 상호연결 구조물(206)과 재배선 구조물(240)이 각각 반도체 기판(200)과 다이(100) 사이에 있도록 집적 회로 다이들(100)은 인터포저(200)의 전측면에 부착될 수 있다.
예시된 실시예에서, 집적 회로 다이들(100)은 인터포저(200)의 UBM(242) 상의 도전성 커넥터(102)와 같은 솔더 본딩을 사용하여 인터포저(200)에 부착된다. 집적 회로 다이들(100)은 예를 들어, 픽 앤드 플레이스(pick-and-place) 툴을 사용하여 상호연결 구조물(240) 상에 배치될 수 있다. 도전성 커넥터(102)는 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등, 또는 이들의 조합과 같은 리플로우가능한(reflowable) 도전성 물질로 형성될 수 있다. 일부 실시예들에서, 도전성 커넥터(102)는 증발, 전기도금, 프린팅, 솔더 전사, 볼 배치 등과 같은 방법을 통해 솔더층을 초기에 형성함으로써 형성된다. 솔더층이 구조물 상에서 형성되면, 도전성 커넥터(102)를 원하는 범프 형상으로 형상화하기 위해 리플로우가 수행될 수 있다. 집적 회로 다이들(100)을 인터포저(200)에 부착하는 것은 집적 회로 다이들(100)을 인터포저(200) 상에 배치하는 것 및 도전성 커넥터(102)를 리플로우시키는 것을 포함할 수 있다. 도전성 커넥터(102)는 인터포저(200)의 UBM(242)과 집적 회로 다이들(100)의 도전성 커넥터(102) 간에 조인트(joint)를 형성하여, 인터포저(200)를 집적 회로 다이들(100)에 전기적으로 연결한다.
도 14에서, 언더필(302)이 도전성 커넥터(102) 주위에 그리고 인터포저(200)와 집적 회로 다이들(100) 사이에 형성될 수 있다. 언더필(302)은 응력을 감소시키고 도전성 커넥터(102)의 리플로우로부터 초래되는 조인트를 보호할 수 있다. 언더필(302)은 몰딩 화합물, 에폭시 등과 같은 언더필 물질로 형성될 수 있다. 언더필(302)은, 집적 회로 다이들(100)이 인터포저(200)에 부착된 후에 모세관 유동 공정에 의해 형성될 수 있거나, 또는 집적 회로 다이들(100)이 인터포저(200)에 부착되기 전에 적절한 성막 방법에 의해 형성될 수 있다. 언더필(302)은 액체 또는 반액체 형태로 도포되고, 그런 후 나중에 경화될 수 있다.
다른 실시예들(별도로 예시되지 않음)에서, 집적 회로 다이들(100)이 직접적 본딩으로 인터포저(200)에 부착된다. 예를 들어, 융합 본딩, 직접적 유전체 대 유전체 본딩, 직접적 금속 대 금속 본딩, 이들의 조합 등이 집적 회로 다이들(100)과 인터포저(200)의 대응하는 유전체층들 및/또는 다이 커넥터들을, 접착제 또는 솔더의 사용없이, 직접 본딩하는 데 사용될 수 있다. 언더필(302)은 직접적 본딩이 사용될 때 생략될 수 있다. 또한, 본딩 기술들의 혼합이 사용될 수 있는데, 예를 들어, 일부 집적 회로 다이들(100)은 솔더 본딩에 의해 인터포저(200)에 부착될 수 있고, 다른 집적 회로 다이들(100)은 직접적 본딩에 의해 인터포저(200)에 부착될 수 있다.
또한, 도 14에서, 인캡슐런트(304)가 집적 회로 다이들(100) 상에 그리고 그 주위에 형성된다. 형성 후, 인캡슐런트(304)는 집적 회로 다이들(100), 및 언더필(302)(존재하는 경우) 또는 도전성 커넥터(102)를 캡슐화한다. 인캡슐런트(304)는 몰딩 화합물, 에폭시 등일 수 있다. 인캡슐런트(304)는 압축 몰딩, 전사 몰딩 등에 의해 도포될 수 있고, 집적 회로 다이들(100)이 매립되거나 덮이도록 인터포저(200) 위에 형성된다. 인캡슐런트(304)는 액체 또는 반액체 형태로 도포되고, 그런 후 나중에 경화될 수 있다. 인캡슐런트(304)는 집적 회로 다이들(100)을 노출시키도록 시닝될 수 있다. 시닝 공정은 그라인딩 공정, 화학적 기계적 폴리싱(chemical-mechanical polish; CMP), 에치백(etch-back), 이들의 조합 등일 수 있다. 시닝 공정 후, 집적 회로 다이들(100)과 인캡슐런트(304)의 최상면들은 이것들이 서로 동일 높이에 있도록 (공정 변동 내에서) 동일 평면 상에 있다. 집적 회로 다이들(100) 및/또는 인캡슐런트(304)의 원하는 양이 제거될 때까지 시닝이 수행된다.
도 15에서, 기판(202)의 후측면이 관통 비아(201)를 노출시키도록 시닝된다. 관통 비아(201)의 노출은 그라인딩 공정, 화학적 기계적 폴리싱(chemical-mechanical polish; CMP), 에치백(etch-back), 이들의 조합 등과 같은 시닝 공정에 의해 달성될 수 있다. 일부 실시예들(별도로 예시되지 않음)에서, 관통 비아(201)를 노출시키기 위한 시닝 공정은 CMP를 포함하고, 관통 비아(201)는 CMP 동안 발생하는 디싱(dishing)의 결과로서 인터포저(200)의 후측면에서 돌출된다. 이러한 실시예들에서, 절연층(별도로 예시되지 않음)이 관통 비아(201)의 돌출 부분들을 둘러싸도록, 기판(202)의 후측면 상에 선택적으로 형성될 수 있다. 절연층은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은 실리콘 함유 절연체로 형성될 수 있으며, 스핀 코팅, CVD, 플라즈마 강화 CVD(plasma-enhanced CVD; PECVD), 고밀도 플라즈마 CVD(high density plasma CVD; HDP-CVD) 등과 같은 적절한 성막 방법에 의해 형성될 수 있다. 기판(202)이 시닝된 후, 관통 비아(201) 및 절연층(존재하는 경우) 또는 기판(202)의 노출된 표면들은 서로 동일한 높이에 있도록 (공정 변동 내에서) 동일 평면 상에 있고, 인터포저(200)의 후측면에서 노출된다.
도 16에서, 후측면 재배선 구조물(306) 및 UBM(308)이 관통 비아(201) 및 기판(202)의 노출된 표면들 상에 형성된다. 재배선 구조물(306)은 상술된 재배선 구조물(240)과 유사한 물질 및 공정으로 형성될 수 있다. 예를 들어, 재배선 구조물(306)은 유기 절연 물질들 내에 하나 이상의 금속화층을 포함할 수 있다. 또한 UBM(308)은 상술된 UBM(242)과 유사한 물질 및 공정으로 형성될 수 있다.
도전성 커넥터(310)가 UBM(308) 상에 형성된다. 도전성 커넥터(310)는 BGA(ball grid array) 커넥터, 솔더 볼, 금속 필라, C4(controlled collapse chip connection) 범프, 마이크로 범프, ENEPIG(electroless nickel-electroless palladium-immersion gold) 기술로 형성된 범프 등일 수 있다. 도전성 커넥터(310)는 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등, 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다. 일부 실시예들에서, 도전성 커넥터(310)는 증발, 전기도금, 프린팅, 솔더 전사, 볼 배치 등을 통해 솔더층을 초기에 형성함으로써 형성된다. 솔더층이 구조물 상에서 형성되면, 원하는 범프 형상으로 물질을 형상화하기 위해 리플로우가 수행될 수 있다. 다른 실시예에서, 도전성 커넥터(310)는 스퍼터링, 프린팅, 전기도금, 무전해 도금, CVD 등에 의해 형성된 (구리 필라와 같은) 금속 필라를 포함한다. 금속 필라에는 솔더가 없을 수 있고 실질적으로 수직한 측벽들을 갖는다. 일부 실시예들에서, 금속 캡층이 금속 필라의 최상부 상에 형성된다. 금속 캡층은 니켈, 주석, 주석 납, 금, 은, 팔라듐, 인듐, 니켈 팔라듐 금, 니켈 금 등, 또는 이들의 조합을 포함할 수 있고, 도금 공정에 의해 형성될 수 있다.
다음으로 도 17에서는, 스크라이브 라인 영역들을 따른 커팅에 의해 싱귤레이션(singulation) 공정이 수행된다. 싱귤레이션 공정은 소잉(sawing), 다이싱(dicing) 등을 포함할 수 있다. 예를 들어, 싱귤레이션 공정은 인캡슐런트(304), 재배선 구조물(240), 상호연결 구조물(206), 및 기판(202)을 소잉하는 것을 포함할 수 있다. 싱귤레이션 공정은 인접한 패키지들(300)로부터 각 패키지(300)를 싱귤레이션한다. 싱귤레이션 공정은 인터포저 웨이퍼의 싱귤레이팅된 부분들로부터 인터포저(200)를 형성한다. 싱귤레이션 공정의 결과로서, 인터포저(200)(상호연결 구조물(206), 패시베이션층들(210/212), 및 재배선 구조물(240)을 포함함) 및 인캡슐런트(304)의 외부 측벽들은 (공정 변동 내에서) 횡방향으로 동일한 경계를 갖는다. 또한, 인캡슐런트(304)는 평면도에서 봤을 때 집적 회로 다이들(100)을 완전히 둘러쌀 수 있다.
도 18에서, 패키지(300)는 패키지 기판(400)에 부착될 것이고, 따라서 집적회로 패키지의 형성을 완료한다. 단일 패키지 컴포넌트(300), 단일 패키지 기판(400), 및 단일 집적 회로 패키지가 예시되어 있다. 다중 집적 회로 패키지들을 형성하기 위해 다중 패키지 컴포넌트들이 동시에 처리될 수 있다는 것을 이해해야 한다.
패키지(300)는 도전성 커넥터(310)를 사용하여 패키지 기판(400)에 부착된다. 일부 실시예들에서, 패키지 기판(400)은 실리콘, 게르마늄, 다이아몬드 등과 같은 반도체 물질로 제조될 수 있는 기판 코어를 포함한다. 대안적으로, 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 인듐 비화물, 인듐 인화물, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 갈륨 인듐 인화물, 이들의 조합 등과 같은 화합물 물질들이 또한 사용될 수 있다. 추가적으로, 기판 코어는 SOI 기판일 수 있다. 일반적으로, SOI 기판은 에피택셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI, 또는 이들의 조합과 같은 반도체 물질층을 포함한다. 다른 실시예에서, 기판 코어는 유리섬유 강화 수지 코어와 같은 절연 코어이다. 하나의 예시적인 코어 물질은 FR4와 같은 유리섬유 수지이다. 대안적인 코어 물질에는 BT(bismaleimide-triazine) 수지, 또는 대안적으로는, 다른 PCB(printed circuit board) 물질 또는 막이 포함된다. 기판 코어를 위해 ABF(Ajinomoto build-up film) 또는 다른 라미네이트와 같은 빌드 업 막이 사용될 수 있다.
기판 코어는 능동 소자와 수동 소자(별도로 예시되지 않음)를 포함할 수 있다. 시스템에 대한 설계의 구조적 및 기능적 요건들을 생성하기 위해 트랜지스터, 커패시터, 저항기, 이들의 조합 등과 같은 소자들이 사용될 수 있다. 소자들은 임의의 적절한 방법들을 사용하여 형성될 수 있다.
기판 코어는 또한 금속화층 및 비아와, 금속화층 및 비아 위의 본딩 패드(402)를 포함할 수 있다. 금속화층은 능동 및 수동 디바이스들 위에 형성될 수 있으며, 기능 회로부를 형성하기 위해 다양한 디바이스들을 연결시키도록 설계된다. 금속화층들은 도전성 물질의 층들을 상호연결시키는 비아를 구비하면서 유전체 물질(예컨대, 로우 k 유전체 물질)과 도전성 물질(예컨대, 구리)의 교호 층들로 형성될 수 있고, 이것은 (성막, 다마신 등과 같은) 임의의 적절한 공정을 통해 형성될 수 있다. 일부 실시예들에서, 기판 코어에는 능동 소자와 수동 소자가 실질적으로 없다.
도전성 커넥터(310)는 리플로우되어 UBM(308)을 본딩 패드(402)에 부착시킨다. 도전성 커넥터(310)는 재배선 구조물(240)의 금속화 패턴들과 상호연결 구조물(206)의 금속화 패턴들을 포함하는 인터포저(200)를, 기판 코어의 금속화층들을 포함하는 패키지 기판(400)에 연결한다. 따라서, 패키지 기판(400)은 집적 회로 다이들(100)에 전기적으로 연결된다. 일부 실시예들에서, 수동 소자들(예를 들어, 표면 실장 소자(surface mount device; SMD), 별도로 예시되지 않음)이 패키지 기판(400) 상에 실장되기 전에 인터포저(200)에 부착(예를 들어, UBM(308)에 본딩)될 수 있다. 이러한 실시예들에서, 수동 소자들은 도전성 커넥터(310)와 동일한 패키지(300) 표면에 본딩될 수 있다. 일부 실시예들에서, 수동 소자들(예를 들어, SMD, 별도로 예시되지 않음)은 패키지 기판(400), 예를 들어, 본딩 패드(402)에 부착될 수 있다.
일부 실시예들에서, 도전성 커넥터(310)를 둘러싸는 언더필(별도로 예시되지 않음)이 패키지(300)와 패키지 기판(400) 사이에 형성된다. 언더필은 패키지(300)가 부착된 후에 모세관 유동 공정에 의해 형성될 수 있거나, 또는 패키지 콤포넌트(300)가 부착되기 전에 임의의 적절한 성막 방법에 의해 형성될 수 있다. 언더필은 패키지 기판(400)으로부터 재배선 구조물(306)까지 연장되는 연속적인 물질일 수 있다.
도 13 내지 도 18은 인터포저(200)가 웨이퍼의 일부인 동안에 그리고 인터포저(200)에 대한 싱귤레이션 공정을 수행하기 전에 인터포저(200)를 패키징하기 위한 제조 단계들을 나타낸 것들이다. 도 19 내지 도 25는 일부 실시예들에 따라 인터포저(200)를 패키징하기 위해 추가적인 처리 단계들을 적용하는 다양한 중간 단계들의 단면도들을 나타낸다. 도 19 내지 도 25에서, 인터포저(200)는 싱귤레이팅되어 웨이퍼 내의 다른 인터포저들과 분리된 후에 패키징된다. 인터포저(200)가 예시되어 있지만, 도 19 내지 도 25의 공정 단계들은 또한 도 11의 인터포저(200') 및/또는 도 12의 인터포저(200")를 패키징하는 데 적용될 수 있음을 이해해야 한다.
도 19에서, 캐리어 기판(500)이 제공되고, 박리층(502)이 캐리어 기판(500) 상에 형성된다. 캐리어 기판(500)은 유리 캐리어 기판, 세라믹 캐리어 기판 등일 수 있다. 캐리어 기판(500)은 웨이퍼일 수 있으며, 다중 패키지들이 캐리어 기판(500) 상에서 동시에 형성될 수 있도록 한다.
박리층(502)은 폴리머계 물질로 형성될 수 있으며, 후속 단계들에서 형성될 위에 있는 구조물들로부터 캐리어 기판(500)과 함께 제거될 수 있다. 일부 실시예들에서, 박리층(502)은 LTHC(Light-to-Heat-Conversion) 박리 코팅과 같이, 가열될 때 자신의 접착 특성을 잃어버리는 에폭시계 열 박리(epoxy-based thermal-release) 물질이다. 다른 실시예들에서, 박리층(502)은 자외선(UV) 광에 노출될 때 자신의 접착 특성을 잃어버리는 UV 아교일 수 있다. 박리층(502)은 액체로서 디스펜싱(dispense)되고 경화될 수 있거나, 캐리어 기판(500) 상에 적층된 라미네이트막일 수 있거나, 이와 유사한 것일 수 있다. 박리층(502)의 최상면은 평탄화될 수 있고 고도의 평탄도를 가질 수 있다.
관통 비아(504)가 캐리어 기판(500) 상에 형성된다. 관통 비아(504)를 형성하기 위한 예시로서, 시드층(도시되지 않음)이 캐리어 기판(110) 위에 그리고 박리층(112) 상에 형성된다. 일부 실시예들에서, 시드층은 상이한 물질들로 형성된 복수의 서브층들을 포함한 복합층 또는 단일층일 수 있는 금속층이다. 특정 실시예에서, 시드층은 티타늄층과, 티타늄층 위의 구리층을 포함한다. 시드층은 예컨대, PVD 등을 사용하여 형성될 수 있다. 그런 후, 시드층 상에 포토레지스트가 형성되고 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노광될 수 있다. 포토레지스트의 패턴은 도전성 비아들에 대응한다. 패터닝은 시드층을 노출시키는 개구들을 포토레지스트를 통해 형성한다. 도전성 물질이 시드층의 노출된 부분들 상과 포토레지스트의 개구들 내에 형성된다. 도전성 물질은 전기도금 또는 무전해 도금 등과 같은, 도금에 의해 형성될 수 있다. 도전성 물질은 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 도전성 물질이 형성되어 있지 않은 시드층의 일부분들 및 포토레지스트가 제거된다. 포토레지스트는 산소 플라즈마 등을 사용하는 것과 같이, 수용가능한 애싱(ashing) 또는 스트리핑(stripping) 공정에 의해 제거될 수 있다. 포토레지스트가 제거되면, 습식 에칭(wet etching) 또는 건식 에칭(dry etching)과 같은 수용가능한 에칭 공정을 사용하여, 시드층의 노출된 부분들은 제거된다. 도전성 물질과 시드층의 잔존 부분들은 관통 비아(504)를 형성한다.
도 20에서, 싱귤레이팅된 인터포저(200)(200A와 200B로 라벨표시됨)가 접착제(별도로 예시되지 않음)에 의해 박리층(502)에 접착된다. 인터포저(200) 각각은 싱귤레이팅될 수 있고, 인터포저(200)가 캐리어 기판(500)에 부착되기 전에 관통 비아(201)를 노출시키기 위해 평탄화 공정(예를 들어, CMP 공정, 에치백 공정 등)이 인터포저(200)의 후측면에 적용될 수 있다. 원하는 유형과 수량의 인터포저(200)가 캐리어 기판(500)의 각 영역에 부착된다. 도시된 실시예에서, 인터포저들(200A)과 인터포저들(200B)을 포함하는 다중 인터포저들(200)이 서로 인접하게 부착된다. 인터포저들(200A)은 (예를 들어, 도 1 내지 도 12에서 상술된 바와 같은) 유기 절연층들을 갖는 재배선 구조물들(240)을 포함할 수 있는 반면, 인터포저들(200B)에는 유기 절연층들을 갖는 어떠한 재배선 구조물들도 없을 수 있다. 오히려, 인터포저들(200B)은 상호연결 구조물(206)만을 포함할 수 있고, 인터포저(200B) 내의 모든 금속화 패턴들은 다마신 공정들에 의해 형성될 수 있다. 일부 실시예들에서, 인터포저들(200A)을 로컬 실리콘 상호연결부(local silicon interconnect; LSI) 다이라고 칭할 수 있고, 인터포저들(200B)을 로컬 재배선층 상호연결부(local redistribution layer interconnect; LRI) 다이라고 칭할 수 있다. 인터포저들(200A, 200B)은 상이한 크기(예를 들어, 상이한 높이 및/또는 표면적)를 가질 수 있거나, 또는 동일한 크기(예를 들어, 동일한 높이 및/또는 표면적)를 가질 수 있다.
도 21에서, 인캡슐런트(506)가 다양한 컴포넌트들 상에 그리고 그 주위에 형성된다. 인캡슐런트(506)는, 형성 이후, 관통 비아(504)와 인터포저(200)를 캡슐화한다. 인캡슐런트(506)는 몰딩 화합물, 에폭시 등일 수 있다. 인캡슐런트(506)는 압축 몰딩, 전사 몰딩 등에 의해 도포될 수 있고, 관통 비아(504) 및/또는 인터포저(200)가 매립되거나 덮이도록 캐리어 기판(500) 위에 형성될 수 있다. 인캡슐런트(506)는 인터포저들(200) 사이의 갭 영역들 내에 추가로 형성된다. 인캡슐런트(506)는 액체 또는 반액체 형태로 도포되고, 그런 후 나중에 경화될 수 있다.
인캡슐런트(506)는 인터포저(200) 및 관통 비아(504)를 매립하기 위해 초기에 성막될 수 있다. 관통 비아(504), 인터포저(200A)의 UBM(242), 및 인터포저(200B)의 도전성 커넥터(214)를 노출시키기 위해 인캡슐런트(506)에 대해 평탄화 공정이 수행된다. 관통 비아(504), UBM(242), 도전성 커넥터(214), 및 인캡슐런트(506)의 최상면들은 평탄화 공정 이후에 공정 변동들 내에서 실질적으로 동일 평면 상에 있다. 평탄화 공정은, 예를 들어, CMP, 그라인딩 공정 등일 수 있다.
도 22에서, 재배선 구조물(508)은 인터포저(200), 관통 비아(504), 및 인캡슐런트(506) 위에 형성되고, UBM(510)은 재배선 구조물(508) 위에 형성될 수 있다. 재배선 구조물(508)은 상술된 재배선 구조물(240)과 유사한 물질 및 공정으로 형성될 수 있다. 예를 들어, 재배선 구조물(508)은 유기 절연 물질들 내에 하나 이상의 금속화층을 포함할 수 있다. 또한 UBM(510)은 상술된 UBM(242)과 유사한 물질 및 공정으로 형성될 수 있다. 일부 실시예들에서, UBM(510)은 각각 균일한 크기를 가질 수 있다. (예시된 바와 같은) 다른 실시예들에서, UBM(510)은 UBM(510) 위에 상이한 유형의 다이 및/또는 다이 스택의 배치를 수용하기 위해 상이한 크기일 수 있다.
도 23에서, 집적 회로 다이(100)(예컨대, 제1 집적 회로 다이(100A)와 복수의 제2 집적 회로 다이들(100B))가 재배선 구조물(508)에 부착된다. 집적 회로 다이(100)는 도 1에서의 인터포저(200)와 유사할 수 있으며, 집적 회로 다이(100)는 기능성 회로들을 형성하기 위해 상호연결 구조물에 의해 함께 상호연결되는 능동 소자들을 포함한다. 도시된 실시예에서, 제1 집적 회로 다이(100A)와 제2 집적 회로 다이들(100B)을 포함하는 다중 집적 회로 다이들(100)은 서로 인접하여 배치되며, 제1 집적 회로 다이(100A)는 제2 집적 회로 다이들(100B) 사이에 있다. 일부 실시예들에서, 제1 집적 회로 다이(100A)는 CPU, GPU 등과 같은 논리 소자이고, 제2 집적 회로 다이들(100B)은 DRAM 다이, HMC 모듈, HBM 모듈 등과 같은 메모리 소자이다. 일부 실시예들에서, 제1 집적 회로 다이(100A)는 제2 집적 회로 다이들(100B)과 동일한 유형의 소자(예를 들어, SoC)이다. 예시된 실시예에서, 집적 회로 다이들(100)은 상술된 바와 유사한 방식으로, UBM(510) 상의 도전성 커넥터(102)와 같은, 솔더 본딩으로 재배선 구조물(508)에 부착된다. 따라서, 재배선 구조물(508)은 집적 회로 다이들(100)을 인터포저(200) 및 관통 비아(504)에 전기적으로 연결할 수 있다. 다른 실시예들에서, 집적 회로 다이들(100)은 상이한 본딩 방법을 사용하여 재배선 구조물(508)에 부착될 수 있다. 언더필(302)이 도전성 커넥터(102) 주위에 형성될 수 있고, 인캡슐런트(304)는 상술된 바와 같이 집적 회로 다이들(100) 상에 그리고 그 주위에 형성된다.
도 24에서, 인터포저(200)와 인캡슐런트(506)로부터 캐리어 기판(500)을 분리(또는 "디본딩(de-bond)")시키기 위해, 캐리어 기판 디본딩이 수행된다. 일부 실시예들에 따르면, 디본딩은 박리층(502) 상에 레이저 광 또는 UV 광과 같은 광을 투사시켜서 박리층(502)이 이러한 광의 열로 인해 분해되고 캐리어 기판(500)이 제거될 수 있도록 하는 것을 포함한다. 그런 후, 구조물은 뒤집혀지고, 테이프(도시되지 않음) 상에 배치된다. 캐리어 기판(500)이 제거된 후, 후측면 재배선 구조물(306) 및 UBM(308)이 인터포저(200) 및 관통 비아(504)의 노출된 표면들 상에 형성된다. 재배선 구조물(306)은 상술된 재배선 구조물(240)과 유사한 물질 및 공정으로 형성될 수 있다. 예를 들어, 재배선 구조물(306)은 유기 절연 물질들 내에 하나 이상의 금속화층을 포함할 수 있다. 또한 UBM(308)은 상술된 UBM(242)과 유사한 물질 및 공정으로 형성될 수 있다. 관통 비아(504)는 재배선 구조물들(306, 508) 사이의 상호연결을 제공한다.
도 25에서, 개별 패키지(550)를 캐리어 기판(500) 상에 형성된 다른 패키지들로부터 분리시키기 위해 싱귤레이션 공정이 적용된다. 싱귤레이션 공정은 소잉(sawing), 다이싱(dicing) 등을 포함할 수 있다. 예를 들어, 싱귤레이션 공정은 인캡슐런트(304), 재배선 구조물(508), 인캡슐런트(506), 및 재배선 구조물(306)을 소잉하는 것을 포함할 수 있다. 싱귤레이션 공정은 인접한 패키지들(550)로부터 각 패키지(550)를 싱귤레이션한다. 싱귤레이션 공정의 결과로서, 인캡슐런트(304), 재배선 구조물들(508, 306), 및 인캡슐런트(506)의 외부 측벽들은 (공정 변동 내에서) 횡방향으로 동일한 경계를 갖는다. 그런 후, 패키지(550)는 상술된 바와 유사한 방식으로 패키지 기판(400)에 부착될 것이고, 따라서 집적 회로 패키지의 형성을 완료할 것이다.
본 개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 개시의 사상과 범위를 이탈하지 않는다는 것과, 본 개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 소자 패키지에 있어서,
인터포저;
상기 인터포저 위에 있고 상기 인터포저에 부착된 집적 회로 다이; 및
상기 집적 회로 다이 주위에 있는 제1 인캡슐런트
를 포함하고,
상기 인터포저는,
반도체 기판;
상기 반도체 기판을 관통하여 연장되는 제1 관통 비아들 - 상기 제1 관통 비아들은 상기 반도체 기판의 전측면으로부터 돌출해 있음 -;
상기 반도체 기판의 전측면 위에 있는 상호연결 구조물 - 상기 상호연결 구조물은,
무기 절연 물질 내에 있는 제1 금속화 패턴; 및
상기 제1 금속화 패턴 위에 있는 패시베이션 막
을 포함함 -; 및
상기 패시베이션 막 위에 있는 제1 재배선 구조물 - 상기 제1 재배선 구조물은 유기 절연 물질 내의 제2 금속화 패턴을 포함하고, 상기 제1 재배선 구조물은 상기 상호연결 구조물 및 상기 반도체 기판과 동일한 경계를 가짐(coterminous) -
을 포함한 것인, 소자 패키지.
실시예 2. 실시예 1에 있어서,
상기 상호연결 구조물은 상기 패시베이션 막 내에 있는 접촉 패드를 더 포함하고, 상기 제2 금속화 패턴은 상기 접촉 패드에 전기적으로 연결되며, 상기 접촉 패드는 상기 제1 금속화 패턴과는 상이한 물질로 제조된 것인 소자 패키지.
실시예 3. 실시예 2에 있어서,
상기 접촉 패드는 알루미늄으로 제조된 것인 소자 패키지.
실시예 4. 실시예 1에 있어서,
상기 제2 금속화 패턴은 상기 패시베이션 막을 관통하여 상기 제1 금속화 패턴까지 연장된 것인 소자 패키지.
실시예 5. 실시예 4에 있어서,
상기 유기 절연 물질은 상기 패시베이션 막을 관통하여 연장된 것인 소자 패키지.
실시예 6. 실시예 1에 있어서,
상기 인터포저와 상기 제1 인캡슐런트는 동일한 경계를 갖는 것인 소자 패키지.
실시예 7. 실시예 1에 있어서,
상기 인터포저 주위에 있는 제2 인캡슐런트; 및
상기 인터포저와 상기 제2 인캡슐런트 위에 있는 제2 재배선 구조물을 더 포함하고, 상기 제2 재배선 구조물은 상기 집적 회로 다이를 상기 인터포저에 전기적으로 연결한 것인 소자 패키지.
실시예 8. 실시예 7에 있어서,
상기 제2 인캡슐런트를 관통하여 연장되는 제2 관통 비아들을 더 포함하는 소자 패키지.
실시예 9. 실시예 1에 있어서,
상기 집적 회로 다이와는 상기 인터포저의 반대 측면 상에 있는 제3 재배선 구조물을 더 포함하는 소자 패키지.
실시예 10. 실시예 1에 있어서,
상기 인터포저에는 어떠한 능동 소자들도 없는 것인 소자 패키지.
실시예 11. 소자 패키지에 있어서,
어떠한 능동 소자들도 없는 인터포저 - 상기 인터포저는,
반도체 기판;
제1 절연 물질 내의 제1 금속화 패턴을 포함하는 상호연결 구조물; 및
제2 절연 물질 내의 제2 금속화 패턴을 포함하는 제1 재배선 구조물
을 포함하고, 상기 제2 절연 물질은 상기 제1 절연 물질보다 더 낮은 손실 탄젠트를 가짐 -;
상기 인터포저에 전기적으로 연결된 집적 회로 다이 - 상기 상호연결 구조물과 상기 제1 재배선 구조물은 각각 상기 집적 회로 다이와 상기 반도체 기판 사이에 있음 -;
상기 집적 회로 다이 주위에 있는 제1 인캡슐런트 - 상기 제1 인캡슐런트는 평면도에서 봤을 때 상기 집적 회로 다이를 완전히 둘러싸고, 상기 제1 인캡슐런트의 외부 측벽들은 상기 인터포저의 외부 측벽들과 동일한 경계를 가짐 -; 및
상기 집적 회로 다이와는 상기 인터포저의 반대 측면 상에 있는 제2 재배선 구조물
을 포함하는 소자 패키지.
실시예 12. 실시예 11에 있어서,
상기 제1 절연 물질은 무기 물질이고, 상기 제2 절연 물질은 유기 물질인 것인 소자 패키지.
실시예 13. 실시예 11에 있어서,
상기 제1 금속화 패턴은 알루미늄 접촉 패드에 의해 상기 제2 금속화 패턴에 전기적으로 연결된 것인 소자 패키지.
실시예 14. 실시예 11에 있어서,
상기 제1 금속화 패턴은 상기 제2 금속화 패턴과 물리적으로 접촉해 있는 것인 소자 패키지.
실시예 15. 방법에 있어서,
기판 상에 상호연결 구조물을 형성하는 단계 - 상기 상호연결 구조물은 다마신 공정에 의해 형성된 제1 금속화 패턴을 포함함 -;
상기 상호연결 구조물 상에 재배선 구조물을 형성하는 단계 - 상기 재배선 구조물을 형성하는 단계는 상기 제1 금속화 패턴과는 상이한 유형의 공정에 의해 형성된 제2 금속화 패턴을 형성하는 단계를 포함함 -;
상기 재배선 구조물 위에 집적 회로 다이를 본딩하는 단계;
인캡슐런트 내에 상기 집적 회로 다이를 캡슐화하는 단계; 및
싱귤레이션(singulation) 공정을 수행하는 단계
를 포함하며,
상기 싱귤레이션 공정을 수행하는 단계는, 상기 상호연결 구조물, 상기 재배선 구조물, 및 상기 인캡슐런트를 관통하여 싱귤레이팅하는 단계를 포함하는 것인 방법.
실시예 16. 실시예 15에 있어서,
상기 다마신 공정은,
무기 유전체층 내에 개구부를 패터닝하는 단계; 및
상기 개구부 내에 상기 제1 금속화 패턴을 도금하는 단계
를 포함한 것인 방법.
실시예 17. 실시예 15에 있어서,
상기 제2 금속화 패턴을 형성하는 단계는,
상기 상호연결 구조물 위에 시드층을 성막하는 단계;
상기 시드층 위의 포토레지스트 내에 개구부를 패터닝하는 단계;
상기 개구부 내에 상기 제2 금속화 패턴을 도금하는 단계;
상기 포토레지스트를 제거하는 단계; 및
상기 제2 금속화 패턴 주위에 유기 절연 물질을 성막하는 단계
를 포함한 것인 방법.
실시예 18. 실시예 17에 있어서,
상기 집적 회로 다이를 본딩한 후에, 상기 상호연결 구조물, 상기 재배선 구조물, 및 상기 기판에 대해 싱귤레이션 공정을 수행하는 단계를 더 포함하는 방법.
실시예 19. 실시예 15에 있어서,
상기 집적 회로 다이를 본딩하기 전에, 상기 상호연결 구조물, 상기 재배선 구조물, 및 상기 기판에 대해 싱귤레이션 공정을 수행하는 단계를 더 포함하는 방법.
실시예 20. 실시예 15에 있어서,
상기 제1 금속화 패턴 위에 알루미늄 접촉 패드를 형성하는 단계를 더 포함하고, 상기 알루미늄 접촉 패드는 상기 제1 금속화 패턴을 상기 제2 금속화 패턴에 전기적으로 연결하는 것인 방법.

Claims (10)

  1. 소자 패키지에 있어서,
    인터포저;
    상기 인터포저 위에 있고 상기 인터포저에 부착된 집적 회로 다이; 및
    상기 집적 회로 다이 주위에 있는 제1 인캡슐런트
    를 포함하고,
    상기 인터포저는,
    반도체 기판;
    상기 반도체 기판을 관통하여 연장되는 제1 관통 비아들 - 상기 제1 관통 비아들은 상기 반도체 기판의 전측면으로부터 돌출해 있음 -;
    상기 반도체 기판의 전측면 위에 있는 상호연결 구조물 - 상기 상호연결 구조물은,
    무기 절연 물질 내에 있는 제1 금속화 패턴; 및
    상기 제1 금속화 패턴 위에 있는 패시베이션 막
    을 포함함 -; 및
    상기 패시베이션 막 위에 있는 제1 재배선 구조물 - 상기 제1 재배선 구조물은 유기 절연 물질 내의 제2 금속화 패턴을 포함하고, 상기 제1 재배선 구조물은 상기 상호연결 구조물 및 상기 반도체 기판과 동일한 경계를 가짐(coterminous) -
    을 포함한 것인, 소자 패키지.
  2. 제1항에 있어서,
    상기 상호연결 구조물은 상기 패시베이션 막 내에 있는 접촉 패드를 더 포함하고,
    상기 제2 금속화 패턴은 상기 접촉 패드에 전기적으로 연결되며,
    상기 접촉 패드는 상기 제1 금속화 패턴과는 상이한 물질로 제조된 것인 소자 패키지.
  3. 제1항에 있어서,
    상기 제2 금속화 패턴은 상기 패시베이션 막을 관통하여 상기 제1 금속화 패턴까지 연장된 것인 소자 패키지.
  4. 제3항에 있어서,
    상기 유기 절연 물질은 상기 패시베이션 막을 관통하여 연장된 것인 소자 패키지.
  5. 제1항에 있어서,
    상기 인터포저와 상기 제1 인캡슐런트는 동일한 경계를 갖는 것인 소자 패키지.
  6. 제1항에 있어서,
    상기 인터포저 주위에 있는 제2 인캡슐런트; 및
    상기 인터포저와 상기 제2 인캡슐런트 위에 있는 제2 재배선 구조물
    을 더 포함하고,
    상기 제2 재배선 구조물은 상기 집적 회로 다이를 상기 인터포저에 전기적으로 연결한 것인 소자 패키지.
  7. 제1항에 있어서,
    상기 집적 회로 다이와는 상기 인터포저의 반대 측면 상에 있는 제3 재배선 구조물
    을 더 포함하는 소자 패키지.
  8. 제1항에 있어서,
    상기 인터포저에는 어떠한 능동 소자들도 없는 것인 소자 패키지.
  9. 소자 패키지에 있어서,
    어떠한 능동 소자들도 없는 인터포저 - 상기 인터포저는,
    반도체 기판;
    제1 절연 물질 내의 제1 금속화 패턴을 포함하는 상호연결 구조물; 및
    제2 절연 물질 내의 제2 금속화 패턴을 포함하는 제1 재배선 구조물
    을 포함하고, 상기 제2 절연 물질은 상기 제1 절연 물질보다 더 낮은 손실 탄젠트를 가짐 -;
    상기 인터포저에 전기적으로 연결된 집적 회로 다이 - 상기 상호연결 구조물과 상기 제1 재배선 구조물은 각각 상기 집적 회로 다이와 상기 반도체 기판 사이에 있음 -;
    상기 집적 회로 다이 주위에 있는 제1 인캡슐런트 - 상기 제1 인캡슐런트는 평면도에서 봤을 때 상기 집적 회로 다이를 완전히 둘러싸고, 상기 제1 인캡슐런트의 외부 측벽들은 상기 인터포저의 외부 측벽들과 동일한 경계를 가짐 -; 및
    상기 집적 회로 다이와는 상기 인터포저의 반대 측면 상에 있는 제2 재배선 구조물
    을 포함하는 소자 패키지.
  10. 방법에 있어서,
    기판 상에 상호연결 구조물을 형성하는 단계 - 상기 상호연결 구조물은 다마신 공정에 의해 형성된 제1 금속화 패턴을 포함함 -;
    상기 상호연결 구조물 상에 재배선 구조물을 형성하는 단계 - 상기 재배선 구조물을 형성하는 단계는 상기 제1 금속화 패턴과는 상이한 유형의 공정에 의해 형성된 제2 금속화 패턴을 형성하는 단계를 포함함 -;
    상기 재배선 구조물 위에 집적 회로 다이를 본딩하는 단계;
    인캡슐런트 내에 상기 집적 회로 다이를 캡슐화하는 단계; 및
    싱귤레이션(singulation) 공정을 수행하는 단계
    를 포함하며,
    상기 싱귤레이션 공정을 수행하는 단계는, 상기 상호연결 구조물, 상기 재배선 구조물, 및 상기 인캡슐런트를 관통하여 싱귤레이팅하는 단계를 포함하는 것인 방법.
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