TW202347650A - 半導體封裝及其形成方法 - Google Patents

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廖仁駿
張楙曮
賴昱嘉
黃見翎
謝靜華
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Abstract

一種半導體封裝包括第一封裝組件，所述第一封裝組件包括：積體電路晶粒；包封體，環繞積體電路晶粒；以及扇出型結構，電性連接至積體電路晶粒，其中在剖視圖中，第一開口完全延伸穿過扇出型結構且至少部分地延伸穿過包封體，且其中在俯視圖中，包封體至少完全環繞第一開口。所述半導體封裝更包括封裝基底，所述封裝基底接合至第一封裝組件。

Description

半導體封裝及其形成方法
由於各種電子組件（例如，電晶體、二極體、電阻器、電容器等）的積體密度的不斷提高，半導體行業已經歷快速發展。在很大程度上，積體密度的提高源於最小特徵大小（minimum feature size）的迭代減小，此使得能夠將更多的組件整合至給定的面積中。隨著對日益縮小的電子裝置的需求的增長，出現了對更小且更具創造性的半導體晶粒封裝技術的需求。此種封裝系統的一個實例是疊層封裝（Package-on-Package，PoP）技術。在PoP裝置中，頂部半導體封裝堆疊於底部半導體封裝的頂部上，以提供高積體水準及組件密度。PoP技術一般能夠使得在印刷電路板（printed circuit board，PCB）上生產具有增強的功能性及小的覆蓋區（footprint）的半導體裝置。
以下揭露內容提供用於實施本發明的不同特徵的諸多不同實施例或實例。以下闡述組件及排列的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於……之下（beneath）」、「位於……下方（below）」、「下部的（lower）」、「位於……上方（above）」、「上部的（upper）」及類似用語等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向（旋轉90度或處於其他定向），且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
根據一些實施例，藉由扇出型結構（fan-out structure）（例如，重佈線結構、中介層（interposer）、局部矽內連線（local silicon interconnect，LSI）或類似結構）對一或多個積體電路晶粒進行電性連接，且可對積體電路晶粒進行包封以供進一步與其他封裝組件（例如，封裝基底或類似組件）封裝於一起。可在模製化合物及/或扇出型結構中形成一或多個開口。包括所述開口可提供以下非限制性優點。舉例而言，開口可有助於熱量經由開口自半導體晶粒散熱。作為另一實例，開口可有助於插入一或多個有利組件，例如散熱特徵、電磁干擾（electromagnetic interference，EMI）屏蔽件或類似組件。此外，開口可有助於在封裝中插入結構支撐元件（例如，支架或類似元件）。因此，可達成改善的封裝效能及/或製造簡易性。
圖1示出根據一些實施例的積體電路晶粒50的剖視圖。在隨後的處理中，將對積體電路晶粒50進行封裝以形成積體電路封裝。積體電路晶粒50可為邏輯晶粒（例如，中央處理單元（central processing unit，CPU）、圖形處理單元（graphics processing unit，GPU）、系統晶片（system-on-a-chip，SoC）、應用處理器（application processor，AP）、微控制器等）、記憶體晶粒（例如，動態隨機存取記憶體（dynamic random access memory，DRAM）晶粒、靜態隨機存取記憶體（static random access memory，SRAM）晶粒等）、電源管理晶粒（例如，電源管理積體電路（power management integrated circuit，PMIC）晶粒）、射頻（radio frequency，RF）晶粒、感測器晶粒、微機電系統（micro-electro-mechanical-system，MEMS）晶粒、訊號處理晶粒（例如，數位訊號處理（digital signal processing，DSP）晶粒）、前端晶粒（例如，類比前端（analog front-end，AFE）晶粒）、類似晶粒或其組合。
可將積體電路晶粒50形成於晶圓中，所述晶圓可包括在隨後的步驟中被單體化以形成多個積體電路晶粒的不同裝置區。可根據適用的製造製程對積體電路晶粒50進行處理以形成積體電路。舉例而言，積體電路晶粒50包括半導體基底52（例如經摻雜或未經摻雜的矽）或者絕緣體上半導體（semiconductor-on-insulator，SOI）基底的主動層。半導體基底52可包含：其他半導體材料，例如鍺；化合物半導體，包括碳化矽、鎵砷、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或者其組合。亦可使用例如多層式基底（multi-layered substrate）或梯度基底（gradient substrate）等其他基底。半導體基底52具有有時稱為前側的主動表面（例如，圖1中面朝上的表面）及有時稱為背側的非主動表面（例如，圖1中面朝下的表面）。
可在半導體基底52的前表面處形成裝置（以電晶體為代表）54。裝置54可為主動裝置（例如，電晶體、二極體等）、電容器、電阻器等。半導體基底52的前表面之上有層間介電質（inter-layer dielectric，ILD）56。ILD 56環繞裝置54且可覆蓋裝置54。ILD 56可包括由例如磷矽酸鹽玻璃（Phospho-Silicate Glass，PSG）、硼矽酸鹽玻璃（Boro-Silicate Glass，BSG）、摻雜硼的磷矽酸鹽玻璃（Boron-Doped Phospho-Silicate Glass，BPSG）、未經摻雜的矽酸鹽玻璃（undoped Silicate Glass，USG）或類似材料等材料形成的一或多個介電層。
導電插塞58延伸穿過ILD 56，以電性耦合至及實體耦合至裝置54。舉例而言，當裝置54是電晶體時，導電插塞58可耦合至電晶體的閘極及源極/汲極區。端視上下文而定，源極/汲極區可各別地或共同地指代源極或汲極。導電插塞58可由鎢、鈷、鎳、銅、銀、金、鋁、類似材料或其組合形成。ILD 56及導電插塞58之上有內連線結構60。內連線結構60對裝置54進行內連以形成積體電路。可藉由例如ILD 56上的介電層中的金屬化圖案來形成內連線結構60。金屬化圖案包括形成於一或多個低介電常數（low-k）介電層中的金屬線及通孔。內連線結構60的金屬化圖案藉由導電插塞58電性耦合至裝置54。
積體電路晶粒50更包括進行外部連接的接墊62，例如鋁接墊。接墊62位於積體電路晶粒50的主動側上，例如位於內連線結構60中及/或內連線結構60上。積體電路晶粒50上（例如內連線結構60的部分及接墊62的部分上）有一或多個鈍化膜64。開口穿過鈍化膜64延伸至接墊62。例如導電柱（例如，由例如銅等金屬形成）等晶粒連接件66延伸穿過鈍化膜64中的開口，並實體耦合至及電性耦合至接墊62中相應的接墊62。可藉由例如鍍覆或類似製程來形成晶粒連接件66。晶粒連接件66對積體電路晶粒50的相應積體電路進行電性耦合。
可選地，可在接墊62上設置焊料區（例如，焊料球或焊料凸塊）。焊料球可用於對積體電路晶粒50實行晶片探針（chip probe，CP）測試。可對積體電路晶粒50實行CP測試，以判斷積體電路晶粒50是否是已知良好晶粒（known good die，KGD）。因此，僅積體電路晶粒50（其為KGD）經歷隨後的處理並被封裝，而未通過CP測試的晶粒未被封裝。在測試之後，可在隨後的處理步驟中移除焊料區。
積體電路晶粒50的主動側上（例如鈍化膜64及晶粒連接件66上）可有（或者可沒有）介電層68。介電層68在側向上包封晶粒連接件66，且介電層68與積體電路晶粒50在側向上相連。最初，介電層68可掩埋晶粒連接件66，進而使得介電層68的最頂表面位於晶粒連接件66的最頂表面上方。在其中晶粒連接件66上設置有焊料區的一些實施例中，介電層68亦可掩埋焊料區。作為另外一種選擇，可在形成介電層68之前移除焊料區。
介電層68可為：聚合物，例如聚苯並噁唑（polybenzoxazole，PBO）、聚醯亞胺、苯並環丁烯（benzocyclobutene，BCB）或類似聚合物；氮化物，例如氮化矽或類似氮化物；氧化物，例如氧化矽、PSG、BSG、BPSG或類似氧化物；類似材料；或者其組合。可例如藉由旋轉塗佈（spin coating）、疊層、化學氣相沉積（chemical vapor deposition，CVD）或類似製程來形成介電層68。在一些實施例中，在積體電路晶粒50的形成期間，晶粒連接件66經由介電層68暴露出。在一些實施例中，晶粒連接件66保持被掩埋，並在用於對積體電路晶粒50進行封裝的隨後的製程期間被暴露出。暴露出晶粒連接件66可移除晶粒連接件66上可能存在的任何焊料區。
在一些實施例中，積體電路晶粒50是包括多個半導體基底52的堆疊裝置。舉例而言，積體電路晶粒50可為包括多個記憶體晶粒的記憶體裝置，例如混合記憶體立方（hybrid memory cube，HMC）模組、高頻寬記憶體（high bandwidth memory，HBM）模組或類似裝置。在此種實施例中，積體電路晶粒50包括藉由基底穿孔（through-substrate via，TSV）進行內連的多個半導體基底52。半導體基底52中的每一者可（或可不）具有內連線結構60。
圖2至圖15T示出根據一些實施例的用於形成第一封裝組件100的製程期間的中間步驟的剖視圖。示出第一封裝區100A及第二封裝區100B，且積體電路晶粒50中的一或多者被封裝以在封裝區100A及封裝區100B中的每一者中形成積體電路封裝。積體電路封裝亦可稱為積體扇出型（integrated fan-out，InFO）封裝。
在圖2中，提供載體基底102，且在載體基底102上形成釋放層104。載體基底102可為玻璃載體基底、陶瓷載體基底或類似基底。載體基底102可為晶圓，進而使得可在載體基底102上同時形成多個封裝。
釋放層104可由聚合物系材料形成，所述聚合物系材料可與載體基底102一起被自將在隨後的步驟中形成的上覆結構移除。在一些實施例中，釋放層104為當受熱時會失去其黏合性質的環氧系熱釋放材料，例如光熱轉換（light-to-heat-conversion，LTHC）釋放塗層。在其他實施例中，釋放層104可為當暴露於紫外（ultra-violet，UV）光時會失去其黏合性質的UV膠。釋放層104可作為液體被分配並被固化，可為疊層至載體基底102上的疊層膜（laminate film），或者可為類似形式。釋放層104的頂表面可被整平且可具有高的平坦程度。
在圖3中，可在釋放層104上形成背側重佈線結構106。在所示實施例中，背側重佈線結構106包括介電層108、金屬化圖案110（有時稱為重佈線層（redistribution layer）或重佈線線（redistribution line））及介電層112。背側重佈線結構106是可選的。在一些實施例中，在釋放層104上形成不具有金屬化圖案的介電層來代替背側重佈線結構106。
可在釋放層104上形成介電層108。介電層108的底表面可與釋放層104的頂表面接觸。在一些實施例中，介電層108由聚合物（例如聚苯並噁唑（PBO）、聚醯亞胺、苯並環丁烯（BCB）或類似聚合物）形成。在其他實施例中，介電層108由以下形成：氮化物，例如氮化矽；氧化物，例如氧化矽、磷矽酸鹽玻璃（PSG）、硼矽酸鹽玻璃（BSG）、摻雜硼的磷矽酸鹽玻璃（BPSG）或類似氧化物；或者類似材料。可藉由例如旋轉塗佈、CVD、疊層、類似製程或其組合等任何可接受的沉積製程形成介電層108。
可在介電層108上形成金屬化圖案110。作為形成金屬化圖案110的實例，在介電層108之上形成晶種層（seed layer）。在一些實施例中，晶種層是金屬層，其可為單層或包括由不同材料形成的多個子層的複合層。在一些實施例中，晶種層包括鈦層及位於所述鈦層之上的銅層。可使用例如物理氣相沉積（physical vapor deposition，PVD）或類似製程形成晶種層。然後在晶種層上形成光阻（未示出）且對所述光阻進行圖案化。可藉由旋轉塗佈或類似製程形成光阻，且可將所述光阻曝光以用於圖案化。光阻的圖案對應於金屬化圖案110。所述圖案化會形成穿過光阻的開口以暴露出晶種層。在光阻的開口中及晶種層的被暴露出的部分上形成導電材料。可藉由鍍覆（例如電鍍（electroplating）或無電鍍覆（electroless plating））或者類似製程形成導電材料。導電材料可包括金屬，例如銅、鈦、鎢、鋁或類似金屬。然後，移除光阻以及晶種層的上面未形成導電材料的部分。可藉由例如使用氧電漿或類似材料的可接受的灰化製程（ashing process）或剝除製程（stripping process）移除光阻。一旦光阻被移除，便例如使用可接受的蝕刻製程（例如藉由濕法蝕刻或乾法蝕刻）移除晶種層的被暴露出的部分。晶種層的剩餘部分與導電材料形成金屬化圖案110。
可在金屬化圖案110及介電層108上形成介電層112。在一些實施例中，介電層112由聚合物形成，所述聚合物可為可使用微影罩幕來圖案化的感光性材料（例如PBO、聚醯亞胺、BCB或類似材料）。在其他實施例中，介電層112由以下形成：氮化物，例如氮化矽；氧化物，例如氧化矽、PSG、BSG、BPSG；或者類似材料。可藉由旋轉塗佈、疊層、CVD、類似製程或其組合形成介電層112。然後，對介電層112進行圖案化以形成暴露出金屬化圖案110的部分的開口114。可藉由可接受的製程（例如當介電層112是感光性材料時，藉由將介電層112曝光；或者藉由使用例如非等向性蝕刻進行蝕刻）來實行所述圖案化。若介電層112是感光性材料，則介電層112可在曝光之後顯影。
出於例示性目的，圖3示出具有單一金屬化圖案110的重佈線結構106。在一些實施例中，背側重佈線結構106可包括任意數目的介電層及金屬化圖案。若欲形成更多的介電層及金屬化圖案，則可重複進行以上所論述的步驟及製程。金屬化圖案可包括一或多個導電元件。可在金屬化圖案的形成期間藉由在下伏介電層的表面之上及下伏介電層的開口中形成晶種層以及金屬化圖案的導電材料來形成導電元件，藉此對各種導線進行內連及電性耦合。
在圖4中，在開口114中形成穿孔116，且穿孔116遠離背側重佈線結構106的最頂介電層（例如，介電層112）而延伸。作為形成穿孔116的實例，在背側重佈線結構106之上（例如，在介電層112上以及金屬化圖案110的藉由開口114暴露出的部分上）形成晶種層（未示出）。在一些實施例中，晶種層是金屬層，其可為單層或包括由不同材料形成的多個子層的複合層。在特定實施例中，晶種層包括鈦層及位於所述鈦層之上的銅層。可使用例如PVD或類似製程形成晶種層。在晶種層上形成光阻且對所述光阻進行圖案化。可藉由旋轉塗佈或類似製程形成光阻，且可將所述光阻曝光以用於圖案化。光阻的圖案對應於導通孔。所述圖案化會形成穿過光阻的開口以暴露出晶種層。在光阻的開口中及晶種層的被暴露出的部分上形成導電材料。可藉由鍍覆（例如電鍍或無電鍍覆）或者類似製程形成導電材料。導電材料可包括金屬，例如銅、鈦、鎢、鋁或類似金屬。移除光阻以及晶種層的上面未形成導電材料的部分。可藉由例如使用氧電漿或類似材料的可接受的灰化製程或剝除製程移除光阻。一旦光阻被移除，便例如使用可接受的蝕刻製程（例如藉由濕法蝕刻或乾法蝕刻）移除晶種層的被暴露出的部分。晶種層的剩餘部分與導電材料形成穿孔116。
在圖5中，藉由黏合劑118將積體電路晶粒50（例如，第一積體電路晶粒50A及第二積體電路晶粒50B）黏合至介電層112。封裝區100A及封裝區100B中的每一者中黏合有所期望類型及數量的積體電路晶粒50。在所示實施例中，多個積體電路晶粒50被黏合成彼此相鄰，包括位於第一封裝區100A及第二封裝區100B中的每一者中的第一積體電路晶粒50A及第二積體電路晶粒50B。第一積體電路晶粒50A可為邏輯裝置，例如中央處理單元（CPU）、圖形處理單元（GPU）、系統晶片（SoC）、微控制器或類似裝置。第二積體電路晶粒50B可為記憶體裝置，例如動態隨機存取記憶體（DRAM）晶粒、靜態隨機存取記憶體（SRAM）晶粒、混合記憶體立方（HMC）模組、高頻寬記憶體（HBM）模組或類似裝置。在一些實施例中，積體電路晶粒50A與積體電路晶粒50B可為相同類型的晶粒，例如SoC晶粒。第一積體電路晶粒50A與第二積體電路晶粒50B可在相同技術節點的製程中形成，或者可在不同技術節點的製程中形成。舉例而言，第一積體電路晶粒50A可為較第二積體電路晶粒50B更先進的製程節點。積體電路晶粒50A與積體電路晶粒50B可具有不同的大小（例如，不同的高度及/或表面積），或者可具有相同的大小（例如，相同的高度及/或表面積）。第一封裝區100A及第二封裝區100B中可用於穿孔116的空間可能受到限制，當積體電路晶粒50包括例如SoC等具有大的覆蓋區的裝置時尤為如此。當第一封裝區100A及第二封裝區100B具有有限的可用於穿孔116的空間時，背側重佈線結構106的使用使得能夠達成改善的內連線排列方式。
黏合劑118位於積體電路晶粒50的背側上，且將積體電路晶粒50黏合至背側重佈線結構106，例如黏合至介電層112。黏合劑118可為任何適合的黏合劑、環氧樹脂、晶粒貼合膜（die attach film，DAF）或類似材料。可將黏合劑118施加至積體電路晶粒50的背側，若未利用背側重佈線結構106，則可將黏合劑118施加於載體基底102的表面之上，或者若適用，則可將黏合劑118施加至背側重佈線結構106的上表面。舉例而言，可在進行單體化以分離積體電路晶粒50之前將黏合劑118施加至積體電路晶粒50的背側。
在圖6中，在所述各種組件上及所述各種組件周圍形成包封體120。在形成之後，包封體120包封穿孔116及積體電路晶粒50。包封體120可為模製化合物、環氧樹脂或類似材料。可藉由壓縮模製、轉移模製或類似製程施加包封體120，且可在載體基底102之上形成包封體120，進而使得穿孔116及/或積體電路晶粒50被掩埋或被覆蓋。在積體電路晶粒50之間的間隙區中進一步形成包封體120。可以液體或半液體形式施加包封體120，且隨後對包封體120進行固化。
在圖7中，對包封體120實行平坦化製程，以暴露出穿孔116及晶粒連接件66。平坦化製程亦可移除穿孔116、介電層68及/或晶粒連接件66的材料，直至暴露出晶粒連接件66及穿孔116為止。在平坦化製程之後，穿孔116的頂表面、晶粒連接件66的頂表面、介電層68的頂表面及包封體120的頂表面在製程變化內實質上共面。平坦化製程可為例如化學機械研磨（chemical-mechanical polish，CMP）、磨製製程（grinding process）或類似製程。在一些實施例中，舉例而言，若穿孔116及/或晶粒連接件66已被暴露出，則可省略平坦化。
在圖8至圖11中，在包封體120、穿孔116及積體電路晶粒50之上形成前側重佈線結構122（參見圖11）。前側重佈線結構122包括介電層124、介電層128、介電層132及介電層136；以及金屬化圖案126、金屬化圖案130及金屬化圖案134。金屬化圖案亦可被稱為重佈線層或重佈線線。前側重佈線結構122被示出為具有三層金屬化圖案的實例。亦可在前側重佈線結構122中形成更多或更少的介電層及金屬化圖案。若欲形成更少的介電層及金屬化圖案，則可省略以下論述的步驟及製程。若欲形成更多的介電層及金屬化圖案，可重複進行以下論述的步驟及製程。
在圖8中，在包封體120、穿孔116及晶粒連接件66上沉積介電層124。在一些實施例中，介電層124由可使用微影罩幕來圖案化的感光性材料（例如PBO、聚醯亞胺、BCB或類似材料）形成。可藉由旋轉塗佈、疊層、CVD、類似製程或其組合形成介電層124。然後，對介電層124進行圖案化。所述圖案化會形成暴露出穿孔116的部分及晶粒連接件66的部分的開口。可藉由可接受的製程（例如當介電層124是感光性材料時，藉由將介電層124曝光並顯影；或者藉由使用例如非等向性蝕刻進行蝕刻）來進行所述圖案化。
然後形成金屬化圖案126。金屬化圖案126包括導電元件，所述導電元件沿介電層124的主表面延伸並延伸穿過介電層124以實體耦合至及電性耦合至穿孔116及積體電路晶粒50。作為形成金屬化圖案126的實例，在介電層124之上且在延伸穿過介電層124的開口中形成晶種層。在一些實施例中，晶種層是金屬層，其可為單層或包括由不同材料形成的多個子層的複合層。在一些實施例中，晶種層包括鈦層及位於所述鈦層之上的銅層。可使用例如PVD或類似製程形成晶種層。然後在晶種層上形成光阻且對所述光阻進行圖案化。可藉由旋轉塗佈或類似製程形成光阻，且可將所述光阻曝光以用於圖案化。光阻的圖案對應於金屬化圖案126。所述圖案化會形成穿過光阻的開口以暴露出晶種層。然後在光阻的開口中及晶種層的被暴露出的部分上形成導電材料。可藉由鍍覆（例如電鍍或無電鍍覆）或者類似製程形成導電材料。導電材料可包括金屬，例如銅、鈦、鎢、鋁或類似金屬。導電材料與晶種層的下伏部分的組合會形成金屬化圖案126。移除光阻以及晶種層的上面未形成導電材料的部分。可藉由例如使用氧電漿或類似材料的可接受的灰化製程或剝除製程移除光阻。一旦光阻被移除，便例如使用可接受的蝕刻製程（例如藉由濕法蝕刻或乾法蝕刻）移除晶種層的被暴露出的部分。
在圖9中，在金屬化圖案126及介電層124上沉積介電層128。可以與介電層124相似的方式形成介電層128，且介電層128可由與介電層124相似的材料形成。
然後形成金屬化圖案130。金屬化圖案130包括位於介電層128的主表面上且沿所述主表面延伸的部分。金屬化圖案130更包括延伸穿過介電層128以實體耦合至及電性耦合至金屬化圖案126的部分。可以與金屬化圖案126相似的方式及相似的材料形成金屬化圖案130。在一些實施例中，金屬化圖案130具有與金屬化圖案126不同的大小。舉例而言，金屬化圖案130的導線及/或通孔可寬於或厚於金屬化圖案126的導線及/或通孔。此外，可將金屬化圖案130形成為較金屬化圖案126大的間距（pitch）。
在圖10中，在金屬化圖案130及介電層128上沉積介電層132。可以與介電層124相似的方式形成介電層132，且介電層132可由與介電層124相似的材料形成。
然後形成金屬化圖案134。金屬化圖案134包括位於介電層132的主表面上且沿所述主表面延伸的部分。金屬化圖案134更包括延伸穿過介電層132以實體耦合至及電性耦合至金屬化圖案130的部分。可以與金屬化圖案126相似的方式及相似的材料形成金屬化圖案134。金屬化圖案134是前側重佈線結構122的最頂金屬化圖案。因此，前側重佈線結構122的中間金屬化圖案（例如，金屬化圖案126及金屬化圖案130）中的所有者皆設置於金屬化圖案134與積體電路晶粒50之間。在一些實施例中，金屬化圖案134具有與金屬化圖案126及金屬化圖案130不同的大小。舉例而言，金屬化圖案134的導線及/或通孔可寬於或厚於金屬化圖案126及金屬化圖案130的導線及/或通孔。此外，可將金屬化圖案134形成為較金屬化圖案130大的間距。
在圖11中，在金屬化圖案134及介電層132上沉積介電層136。可以與介電層124相似的方式形成介電層136，且介電層136可由與介電層124相同的材料形成。介電層136是前側重佈線結構122的最頂介電層。因此，前側重佈線結構122的金屬化圖案（例如，金屬化圖案126、金屬化圖案130及金屬化圖案134）中的所有者皆設置於介電層136與積體電路晶粒50之間。此外，前側重佈線結構122的中間介電層（例如，介電層124、介電層128、介電層132）中的所有者皆設置於介電層136與積體電路晶粒50之間。
在圖12中，實行載體基底剝離（carrier substrate de-bonding），以將載體基底102自背側重佈線結構106（例如，介電層108）拆離（或「剝離」）。根據一些實施例，剝離包括將例如雷射光或UV光等光投射於釋放層104上，以使得釋放層104在光的熱量下分解，且載體基底102可被移除。
在圖13中，形成延伸穿過介電層108以接觸金屬化圖案110的導電連接件152。穿過介電層108形成開口以暴露出金屬化圖案110的部分。可例如使用雷射鑽孔、蝕刻或類似製程來形成開口。導電連接件152形成於所述開口中。在一些實施例中，導電連接件152包含焊劑（flux），且是在焊劑浸漬製程（flux dipping process）中形成。在一些實施例中，導電連接件152包含導電膏（例如焊料膏、銀膏或類似材料），且是在印刷製程中進行分配。在一些實施例中，以與導電連接件150相似的方式形成導電連接件152，且導電連接件152可由與導電連接件150相似的材料形成。
在圖14中，藉由沿例如位於第一封裝區100A與第二封裝區100B之間的切割道區（scribe line region）進行鋸切（sawing）來實行單體化製程。所述鋸切將第一封裝區100A相對於第二封裝區100B單體化。所得的經單體化的第一封裝組件100來自第一封裝區100A或第二封裝區100B中的一者。單體化製程可包括任何適合的製程，例如雷射剝蝕（laser ablation）、機械鑽孔、機械磨製、類似製程或其組合。作為單體化製程的結果，第一封裝組件100中的每一者可具有處於5毫米至300毫米範圍內的總寬度W1（例如，在外側壁之間量測）（參見圖15A及圖15B）。第一封裝組件100中的每一者可更具有處於0.1毫米至300毫米範圍內的總高度H1（參見圖15A及圖15B）。
在圖15A至圖15T中，可在經單體化的封裝組件100中的每一者中形成一或多個開口160。首先參照圖15A，可將開口160形成為完全延伸穿過第一封裝組件100，例如穿過前側重佈線結構122、包封體120及背側重佈線結構106。可使用任何適合的製程（例如藉由雷射機械加工、機械鑽孔/佈線、電漿蝕刻/轟擊或化學蝕刻）來形成開口160。在其中使用化學蝕刻製程形成開口160的實施例中，可在前側重佈線結構122、包封體120及背側重佈線結構106中形成犧牲材料（未示出）。犧牲材料的位置、大小及形狀可對應於開口160的位置、大小及形狀，且犧牲材料可由可相對於包封體120的材料以及介電層108、介電層112、介電層124、介電層128、介電層132及介電層136的材料而被選擇性地蝕刻的材料形成。舉例而言，犧牲材料可包括藉由一或多個鍍覆製程（例如，沿與重佈線結構106、重佈線結構122中的金屬化圖案以及穿孔116相似的線）形成的導電材料（例如銅或類似材料）。在此種實施例中，化學蝕刻可使用選擇性地移除犧牲材料而不顯著移除包封體120或者介電層108、介電層112、介電層124、介電層128、介電層132及介電層136的化學品。
開口160可藉由增加第一封裝組件100中的散熱表面的數目而有助於將熱量自積體電路晶粒50轉移出去。舉例而言，開口160的側壁可在第一封裝組件100中提供附加的散熱表面。在一些實施例中，開口160可藉由容許隨後的特徵插入開口160中而進一步有助於製程整合（process integration）。舉例而言，在一些實施例中，可隨後將熱轉移結構、EMI屏蔽結構、機械支架或類似元件插入開口160中，以改善所得半導體封裝中的結構完整性（structural integrity）及/或效能。開口160可各自具有處於0.05毫米至10毫米範圍內的最大寬度W2。
圖15A示出完全延伸穿過第一封裝組件100的開口160。在其他實施例中，開口160可僅部分地延伸穿過第一封裝組件100。舉例而言，圖15B示出其中開口160延伸穿過前側重佈線結構122並部分地延伸至包封體120中的實施例。然而，包封體120的一部分可保留於開口160下方，且開口160可不延伸至背側重佈線結構106中。在其他實施例中，開口160可延伸至第一封裝組件100中的不同深度。
圖15C至圖15Q示出第一封裝組件100中的開口160的不同配置的俯視圖。為了易於參考，自該些圖省略了前側重佈線結構122。
開口160可具有任何適合的形狀。舉例而言，參照圖15C及圖15D，開口160在俯視圖中可具有圓狀（例如，圓形）形狀，且可將開口160設置於積體電路晶粒50中相鄰的積體電路晶粒50之間。第一封裝組件100可包括任何數目的圓狀開口160，例如單個開口160（參見圖15C）或多個開口160（參見圖15D）。
在其他實施例中，參照圖15E及圖15F，開口160在俯視圖中可具有矩形形狀，且可將開口160設置於積體電路晶粒50中相鄰的積體電路晶粒50之間。第一封裝組件100可包括任意數目的矩形開口160，例如單個開口160（參見圖15E）或多個開口160（參見圖15F）。
在其他實施例中，參照圖15G，開口160可具有不規則的形狀。舉例而言，可將開口160配置成設置於積體電路晶粒50中相鄰的積體電路晶粒50之間的具有之字形通道形狀的微通道（microchannel）。開口160的其他形狀亦是可能的。
圖15C至圖15G示出具有兩個積體電路晶粒50的第一封裝組件100。在其他實施例中，可將開口160與不同數目的積體電路晶粒50整合於一起。舉例而言，如圖15H及圖15I所示，第一封裝組件100可包括更大數目的積體電路晶粒50（例如，六個）。可以規則的間隔將開口160設置於積體電路晶粒50中相鄰的積體電路晶粒50之間。此外，可將開口160與穿孔116整合於一起（參見圖15H），或者可將開口160設置於與穿孔116分離的行中（參見圖15I）。作為另一實例，第一封裝組件100可包括單個積體電路晶粒50，且可將開口160設置於包封體120的隅角區中。此種配置示出於圖15J中。其他配置亦是可能的。
在圖15C至圖15J中，將開口160中的每一者設置於第一封裝組件100的內部中，且開口160中的每一者在俯視圖中由第一封裝組件100完全環繞。舉例而言，開口160中的每一者在俯視圖中可由至少包封體120的材料包圍。在其他實施例中，可將開口160設置於第一封裝組件100的邊緣處，進而使得第一封裝組件100僅部分地環繞開口160。在此種實施例中，第一封裝組件100在俯視圖中可具有不同的寬度。圖15K至圖15M示出其中開口160設置於封裝組件100的邊緣處的實施例。在圖15K及圖15M的實施例中，可與以上針對圖14闡述的單體化製程同時形成開口160。作為另外一種選擇，可在單體化製程首先利用上述製程（例如，雷射機械加工、機械鑽孔/佈線、電漿蝕刻/轟擊或化學蝕刻）界定實質上矩形的第一封裝組件100之後形成邊緣開口160。在圖15K中，沿第一封裝組件100的整個外周界以規則的間隔設置開口160，以達成扇形邊緣形狀（scalloped edge shape）。在圖15L及圖15M中，可僅在第一封裝組件100的隅角區中圖案化出開口160，以達成修圓隅角。圖15L示出為凸形的開口160，而圖15M示出為凹形的開口160。
在其他實施例中，可將邊緣開口160（例如，如圖15K至圖15M所示）與內部開口160（例如，如圖15C至圖15L所示）組合於一起。圖15N至圖15Q示出其中開口160設置於第一封裝組件100的邊緣及內部處的實施例。具體而言，圖15N示出在包封體120的內部中具有扇形邊緣（例如，多個邊緣開口160）及單個圓狀開口160的第一封裝組件100。圖15O示出在包封體120的內部中具有扇形邊緣（例如，多個邊緣開口160）及多個圓狀開口160的第一封裝組件100。圖15P示出在包封體120的內部中具有扇形邊緣（例如，多個邊緣開口160）及單個矩形開口160的第一封裝組件100。圖15Q示出在包封體120的內部中具有扇形邊緣（例如，多個邊緣開口160）及多個矩形開口160的第一封裝組件100。其他組合亦是可能的。
在圖15A及圖15B中，開口160在剖視圖中自始至終具有實質上均勻的寬度W2。在其他實施例中，開口160在剖視圖中可具有不同的寬度。舉例而言，圖15R示出其中開口160中的每一者具有擁有上述寬度W2的上部部分且更具有擁有寬度W3的下部部分的實施例。寬度W3小於寬度W2，且開口160中設置有分立的台階（step）。圖15S示出其中開口160中的每一者具有不同的寬度的另一實施例。具體而言，開口160中的每一者可逐漸變細（tapered），具有自上述寬度W2過渡至更小的寬度W4的傾斜側壁。寬度W2可設置於前側重佈線結構122的頂表面處，而寬度W4可設置於背側重佈線結構106的底表面處。圖15T示出其中開口160中的每一者具有不同的寬度的另一實施例。具體而言，開口160中的每一者可逐漸變細，具有自上述寬度W2過渡至較小的寬度W5且然後過渡回較大的寬度W6的傾斜側壁。寬度W2可設置於前側重佈線結構122的頂表面處；寬度W5可設置於包封體120的中點處，而寬度W6可設置於背側重佈線結構106的底表面處。寬度W6可等於或可不等於寬度W2。
圖16A及圖16B示出根據一些實施例的裝置堆疊的形成及實施。裝置堆疊由在第一封裝組件100中形成的積體電路封裝形成。裝置堆疊亦可稱為疊層封裝（PoP）結構。圖16A對應於圖15A所示其中開口160完全延伸穿過第一封裝組件100的實施例，而圖16B對應於圖15B所示其中開口160部分地延伸穿過第一封裝組件100的實施例。應理解，圖16A及圖16B的說明可應用於上述圖15C至圖15T所示實施例中的任一者。
在圖16A及圖16B中，將第二封裝組件200耦合至第一封裝組件100。第二封裝組件200包括例如基底202以及耦合至基底202的一或多個堆疊晶粒210（例如，210A與210B）。儘管示出一組堆疊晶粒210（210A與210B），然而在其他實施例中，可將多個堆疊晶粒210（各自具有一或多個堆疊晶粒）設置成並排地耦合至基底202的同一表面。基底202可由半導體材料（例如矽、鍺、金剛石或類似材料）製成。在一些實施例中，亦可使用化合物材料，例如矽鍺、碳化矽、鎵砷、砷化銦、磷化銦、碳化矽鍺、磷化鎵砷、磷化鎵銦、該些材料的組合及類似材料。另外，基底202可為絕緣體上矽（silicon-on-insulator，SOI）基底。一般而言，SOI基底包括由例如磊晶矽、鍺、矽鍺、SOI、絕緣體上矽鍺（silicon germanium on insulator，SGOI）或其組合等半導體材料構成的層。在一個替代性實施例中，基底202是基於例如玻璃纖維加強型樹脂芯（fiberglass reinforced resin core）等絕緣芯。一種實例性芯材料是例如弗朗克功能調節劑4（Frankel’s function regulator 4，FR4）等玻璃纖維樹脂。芯材料的替代品包括雙馬來醯亞胺-三嗪（bismaleimide-triazine，BT）樹脂，或者作為另外一種選擇包括其他印刷電路板（PCB）材料或膜。可對基底202使用例如味之素構成膜（Ajinomoto build-up film，ABF）等構成膜或者其他疊層體。
基底202可包括主動裝置及被動裝置（未示出）。可使用各種各樣的裝置（例如電晶體、電容器、電阻器、該些的組合及類似裝置）來產生第二封裝組件200的設計的結構要求及功能要求。可使用任何適合的方法來形成所述裝置。
基底202亦可包括金屬化層（未示出）及導通孔208。可在主動裝置及被動裝置之上形成金屬化層，且將金屬化層設計成對所述各種裝置進行連接以形成功能電路系統。金屬化層可由介電材料（例如，低介電常數介電材料）與導電材料（例如，銅）構成的交替層形成，其中通孔對導電材料層進行內連，且可藉由任何適合的製程（例如沉積、鑲嵌、雙鑲嵌（dual damascene）或類似製程）形成所述金屬化層。在一些實施例中，基底202實質上不具有主動裝置及被動裝置。
基底202可在基底202的第一側上具有接合接墊（bond pad）204以耦合至堆疊晶粒210，且在基底202的第二側上具有接合接墊206以耦合至導電連接件152，所述第二側與基底202的第一側相對。在一些實施例中，藉由向基底202的第一側及第二側上的介電層（未示出）中形成凹陷（未示出）來形成接合接墊204及接合接墊206。可將凹陷形成為使得接合接墊204及接合接墊206能夠嵌入至介電層中。在其他實施例中，由於接合接墊204及接合接墊206可形成於介電層上，因此省略了凹陷。在一些實施例中，接合接墊204及接合接墊206包括由銅、鈦、鎳、金、鈀、類似材料或其組合製成的薄晶種層（未示出）。可在薄晶種層之上沉積接合接墊204及接合接墊206的導電材料。可藉由電化學鍍覆製程（electro-chemical plating process）、化學鍍覆製程、CVD、原子層沉積（atomic layer deposition，ALD）、PVD、類似製程或其組合形成導電材料。在實施例中，接合接墊204及接合接墊206的導電材料是銅、鎢、鋁、銀、金、類似材料或其組合。
在一些實施例中，接合接墊204及接合接墊206是UBM，所述UBM包括三層導電材料，例如一層鈦、一層銅及一層鎳。可利用材料及層的其他排列形式（例如為鉻/鉻-銅合金/銅/金的排列形式、為鈦/鈦鎢/銅的排列形式或為銅/鎳/金的排列形式）來形成接合接墊204及接合接墊206。可用於接合接墊204及接合接墊206的任何適合的材料或材料層均完全旨在包含於當前申請案的範圍內。在一些實施例中，導通孔208延伸穿過基底202，且將接合接墊204中的至少一者耦合至接合接墊206中的至少一者。
在所示實施例中，儘管可使用例如導電凸塊等其他連接方式，然而藉由引線接合件（wire bond）212將堆疊晶粒210耦合至基底202。在實施例中，堆疊晶粒210是堆疊記憶體晶粒。舉例而言，堆疊晶粒210可為記憶體晶粒，例如低功率（low-power，LP）雙倍資料速率（double data rate，DDR）記憶體模組（例如LPDDR1、LPDDR2、LPDDR3、LPDDR4或類似記憶體模組）。
可藉由模製材料214來包封堆疊晶粒210及引線接合件212。可例如利用壓縮模製將模製材料214模製於堆疊晶粒210及引線接合件212上。在一些實施例中，模製材料214是模製化合物、聚合物、環氧樹脂、氧化矽填料材料、類似材料或其組合。可實行固化製程來對模製材料214進行固化；固化製程可為熱固化、UV固化、類似製程或其組合。
在一些實施例中，將堆疊晶粒210及引線接合件212掩埋於模製材料214中，且在對模製材料214的固化之後，實行平坦化步驟（例如磨製）以移除模製材料214的過量部分且為第二封裝組件200提供實質上平坦的表面。
在形成第二封裝組件200之後，借助於導電連接件152以及前側重佈線結構122的金屬化圖案將第二封裝組件200機械接合至及電性接合至第一封裝組件100。在一些實施例中，可經由引線接合件212、接合接墊204及接合接墊206、導電連接件152及前側重佈線結構122將堆疊晶粒210耦合至積體電路晶粒50A及積體電路晶粒50B。
導電連接件152可為球柵陣列（ball grid array，BGA）連接件、焊料球、金屬柱、受控塌陷晶片連接（controlled collapse chip connection，C4）凸塊、微凸塊、無電鍍鎳鈀浸金技術（electroless nickel-electroless palladium-immersion gold technique，ENEPIG）形成的凸塊或類似元件。導電連接件152可包含例如焊料、銅、鋁、金、鎳、銀、鈀、錫、類似材料或其組合等導電材料。在一些實施例中，藉由最初透過蒸鍍、電鍍、印刷、焊料轉移、植球或類似製程形成焊料層來形成導電連接件152。一旦已在所述結構上形成焊料層，便可實行迴焊，以便將所述材料造型成所期望的凸塊形狀。在另一實施例中，導電連接件152包括藉由濺鍍、印刷、電鍍、無電鍍覆、CVD或類似製程形成的金屬柱（例如銅柱）。金屬柱可不含焊料，且具有實質上垂直的側壁。在一些實施例中，在金屬柱的頂部上形成金屬頂蓋層（metal cap layer）。金屬頂蓋層可包含鎳、錫、錫-鉛、金、銀、鈀、銦、鎳-鈀-金、鎳-金、類似材料或其組合，且可藉由鍍覆製程形成金屬頂蓋層。
可將導電連接件152形成為延伸穿過介電層136以接觸金屬化圖案134。穿過介電層136形成開口以暴露出金屬化圖案134的部分。可例如使用雷射鑽孔、蝕刻或類似製程來形成開口。導電連接件152形成於所述開口中。在一些實施例中，導電連接件152包含焊劑，且是在焊劑浸漬製程中形成。在一些實施例中，導電連接件152包含導電膏（例如焊料膏、銀膏或類似材料），且是在印刷製程中進行分配。
在一些實施例中，在基底202的與堆疊晶粒210相對的一側上形成阻焊劑（未示出）。可在阻焊劑的開口中設置導電連接件152，以電性耦合至及機械耦合至基底202中的導電特徵（例如，接合接墊206）。可使用阻焊劑來保護基底202的區域免受外部損傷。
在一些實施例中，導電連接件152在被迴焊之前具有形成於其上的環氧焊劑（未示出），其中在將第二封裝組件200貼合至第一封裝組件100之後，環氧焊劑的環氧部分中的至少一些環氧部分保留下來。
在一些實施例中，在第一封裝組件100與第二封裝組件200之間形成環繞導電連接件152的底部填充膠220。底部填充膠可減小應力並保護由對導電連接件152的迴焊產生的接頭（joint）。可在貼合第二封裝組件200之後藉由毛細流動製程（capillary flow process）形成底部填充膠，或者可在貼合第二封裝組件200之前藉由適合的沉積方法形成底部填充膠。在其中形成環氧焊劑的實施例中，所述環氧焊劑可充當底部填充膠。儘管底部填充膠220被示出為完全位於開口160上方，然而在其他實施例中，底部填充膠220可部分地延伸至開口160的上部部分中。
如圖16A及圖16B進一步所示，然後可使用導電連接件150將每一第一封裝組件100安裝至封裝基底300。可將導電連接件150形成為延伸穿過介電層108以接觸金屬化圖案110。穿過介電層108形成開口以暴露出金屬化圖案110的部分。可例如使用雷射鑽孔、蝕刻或類似製程來形成開口。導電連接件150形成於所述開口中。在一些實施例中，導電連接件150包含焊劑，且是在焊劑浸漬製程中形成。在一些實施例中，導電連接件150包含導電膏（例如焊料膏、銀膏或類似材料），且是在印刷製程中進行分配。在一些實施例中，使用與導電連接件152相似的製程由相似的材料形成導電連接件150。
封裝基底300包括基底芯302及位於基底芯302之上的接合接墊304。基底芯302可由半導體材料（例如矽、鍺、金剛石或類似材料）製成。作為另外一種選擇，亦可使用化合物材料，例如矽鍺、碳化矽、鎵砷、砷化銦、磷化銦、碳化矽鍺、磷化鎵砷、磷化鎵銦、該些材料的組合及類似材料。另外，基底芯302可為SOI基底。一般而言，SOI基底包括由例如磊晶矽、鍺、矽鍺、SOI、SGOI或其組合等半導體材料構成的層。在一個替代性實施例中，基底芯302是基於例如玻璃纖維加強型樹脂芯等絕緣芯。一種實例性芯材料是例如FR4等玻璃纖維樹脂。芯材料的替代品包括雙馬來醯亞胺-三嗪BT樹脂，或者作為另外一種選擇包括其他PCB材料或膜。可對基底芯302使用例如ABF等構成膜或其他疊層體。
基底芯302可包括主動裝置及被動裝置（未示出）。可使用各種各樣的裝置（例如電晶體、電容器、電阻器、該些的組合及類似裝置）來產生裝置堆疊的設計的結構要求及功能要求。可使用任何適合的方法來形成所述裝置。
基底芯302亦可包括金屬化層及通孔（未示出），其中接合接墊304實體耦合至及/或電性耦合至金屬化層及通孔。可在主動裝置及被動裝置之上形成金屬化層，且將金屬化層設計成對所述各種裝置進行連接以形成功能電路系統。金屬化層可由介電材料（例如，低介電常數介電材料）與導電材料（例如，銅）構成的交替層形成，其中通孔對導電材料層進行內連，且可藉由任何適合的製程（例如沉積、鑲嵌、雙鑲嵌或類似製程）形成所述金屬化層。在一些實施例中，基底芯302實質上不具有主動裝置及被動裝置。
封裝基底300可更包括位於凸塊下金屬（under bump metallization，UBM）312上的外部導電連接件310。在UBM 312上形成導電連接件310。導電連接件310可為球柵陣列（BGA）連接件、焊料球、金屬柱、受控塌陷晶片連接（C4）凸塊、微凸塊、無電鍍鎳鈀浸金技術（ENEPIG）形成的凸塊或類似元件。導電連接件310可包含例如焊料、銅、鋁、金、鎳、銀、鈀、錫、類似材料或其組合等導電材料。在一些實施例中，藉由最初透過蒸鍍、電鍍、印刷、焊料轉移、植球或類似製程形成焊料層來形成導電連接件310。一旦已在所述結構上形成焊料層，便可實行迴焊，以便將所述材料造型成所期望的凸塊形狀。在另一實施例中，導電連接件310包括藉由濺鍍、印刷、電鍍、無電鍍覆、CVD或類似製程形成的金屬柱（例如銅柱）。金屬柱可不含焊料，且具有實質上垂直的側壁。在一些實施例中，在金屬柱的頂部上形成金屬頂蓋層。金屬頂蓋層可包含鎳、錫、錫-鉛、金、銀、鈀、銦、鎳-鈀-金、鎳-金、類似材料或其組合，且可藉由鍍覆製程形成金屬頂蓋層。可使用導電連接件310將封裝基底300貼合至另一封裝組件，例如印刷電路板（PCB）、主機板（mother board）、另一封裝基底或類似組件。
在一些實施例中，對導電連接件150進行迴焊以將第一封裝組件100貼合至接合接墊304。導電連接件150將封裝基底300（包括基底芯302中的金屬化層）電性耦合至及/或實體耦合至第一封裝組件100。在一些實施例中，在基底芯302上形成阻焊劑306。可在阻焊劑306中的開口中設置導電連接件150，以電性耦合至及機械耦合至接合接墊304。可使用阻焊劑306來保護基底202的區域免受外部損傷。
導電連接件150在被迴焊之前可具有形成於其上的環氧焊劑（未示出），其中在將第一封裝組件100貼合至封裝基底300之後，環氧焊劑的環氧部分中的至少一些環氧部分保留下來。此種保留下來的環氧部分可充當底部填充膠，以減小應力並保護由對導電連接件150進行迴焊產生的接頭。在一些實施例中，可在第一封裝組件100與封裝基底300之間且環繞導電連接件150形成底部填充膠308。可在貼合第一封裝組件100之後藉由毛細流動製程形成底部填充膠308，或者可在貼合第一封裝組件100之前藉由適合的沉積方法形成底部填充膠308。
在一些實施例中，亦可將被動裝置（例如，表面安裝裝置（surface mount device，SMD）（未示出））貼合至第一封裝組件100（例如，貼合至UBM 138）或貼合至封裝基底300（例如，貼合至接合接墊304）。舉例而言，可將被動裝置接合至第一封裝組件100或封裝基底300的與導電連接件150相同的表面。可在將第一封裝組件100安裝於封裝基底300上之前將被動裝置貼合至封裝組件100，或者可在將第一封裝組件100安裝於封裝基底300上之前或之後將被動裝置貼合至封裝基底300。
亦可包括其他特徵及製程。舉例而言，可包括測試結構以幫助對三維（three-dimensional，3D）封裝或三維積體電路（three-dimensional integrated circuit，3DIC）裝置進行驗證測試。所述測試結構可例如包括在重佈線層中或基底上形成的測試接墊（test pad），以便能夠對3D封裝或3DIC進行測試、對探針及/或探針卡（probe card）進行使用以及進行類似操作。可對中間結構以及最終結構實行驗證測試。另外，可將本文中所揭露的結構及方法與包含對已知良好晶粒進行中間驗證的測試方法結合使用，以提高良率並降低成本。
因此，提供包括第一封裝組件100、第二封裝組件200及封裝基底300的完成的半導體封裝400。第一封裝組件100包括藉由扇出型結構（具體而言，重佈線結構122及重佈線結構106）而彼此電性連接的積體電路晶粒50。第一封裝組件100可包括設置於其中的一或多個開口160，所述一或多個開口160藉由增加第一封裝組件100中的散熱表面的數目而有助於將熱量自第一封裝組件中的積體電路晶粒50轉移出去。舉例而言，開口160的側壁可在第一封裝組件100中提供附加的散熱表面。開口160可如圖16A所示完全延伸穿過第一封裝組件100，或者開口160可僅部分地延伸穿過第一封裝組件100。因此，半導體封裝400的可靠性可改善。
在一些實施例中，開口160可藉由容許附加特徵插入開口160中而有助於製程整合。舉例而言，圖17A至圖17C示出根據一些實施例的半導體封裝420的剖視圖。半導體封裝420可實質上相似於半導體封裝400，其中除非另有說明，否則相同的參考編號表示藉由相同製程形成的相同元件。圖17A至圖17C對應於圖15A所示實施例，其中開口160完全延伸穿過第一封裝組件100。應理解，圖17A至圖17C的說明可應用於上述圖15C至圖15T所示實施例中的任一者。
如圖17A、圖17B及圖17C中所示，可在開口160中放置支架162，以改善半導體封裝420的結構完整性。此外，為了適應支架162的放置，可自半導體封裝420中的第一封裝組件100上方省略第二封裝組件200。在一些實施例中，支架162可如圖17A及圖17C所示完全延伸穿過第一封裝組件100及封裝基底300。在此種實施例中，可穿過封裝基底300形成一或多個開口，且可將第一封裝組件100放置成使得開口160與封裝基底300中的開口對準。然後，可經由開口160以及封裝基底300中的開口插入金屬支架162。此外，可在第一封裝組件100與封裝基底300之間設置可選的水平的金屬桿164以達成附加的穩定性，且支架162可如圖17C所示延伸穿過金屬桿164。在又一些其他實施例中，支架162可如圖17B所示僅部分地延伸穿過封裝基底300。在此種實施例中，可將支架162直接插入至封裝基底300中，而無需預先形成開口。
在一些實施例中，開口160可藉由容許附加特徵插入開口160中而有助於製程整合。作為另一實例，圖18A及圖18B示出根據一些實施例的半導體封裝440的剖視圖。半導體封裝440可實質上相似於半導體封裝400，其中除非另有說明，否則相同的參考編號表示由相同製程形成的相同元件。圖18A對應於圖15A所示其中開口160完全延伸穿過第一封裝組件100的實施例，而圖18B對應於圖15B所示其中開口160部分地延伸穿過第一封裝組件100的實施例。應理解，圖18A及圖18B的說明可應用於上述圖15C至圖15T所述實施例中的任一者。在圖18A及圖18B中，可將封裝組件166插入開口160中的一或多者中。封裝組件166可為高導熱率材料/組件（例如，包括銅、氮化鋁、加熱管、冷卻管或類似材料/組件）、EMI屏蔽材料/組件（例如，包括銅、鋁或類似材料/組件）、其組合或類似材料/組件。可藉由在開口160中鍍覆導電材料、藉由將預先形成的封裝組件166黏合至開口160中或進行類似操作來形成封裝組件166。藉由包括附加的封裝組件，封裝效能可得到改善。另外，藉由開口160的存在，封裝組件可易於包括於封裝440中。因此，開口160可有利地改善封裝440中的製程整合。
儘管圖1至圖18B將第一封裝組件100示出為具有特定的配置（例如，作為積體扇出型封裝），然而其他配置亦是可能的。舉例而言，圖19至圖20F示出根據其中用於對積體電路晶粒進行連接的扇出型結構是中介層的一些實施例的第一封裝組件100’。根據一些實施例，第一封裝組件100’可與其他封裝組件（例如，封裝基底300）合併，以提供半導體封裝550、半導體封裝560或半導體封裝570。除非另有說明，否則封裝550、封裝560及封裝570可分別與封裝400、封裝420及封裝440實質上相似，其中相同的參考編號表示由相同製程形成的相同元件。然而，在封裝550、封裝560及封裝570中，第一封裝組件100’具有與封裝400、封裝420及封裝440的封裝組件不同的配置。具體而言，封裝組件100’包括接合至中介層500且藉由中介層500而電性內連的積體電路晶粒50，中介層500然後以基底上晶圓上晶片（chip-on-wafer-on-substrate，CoWoS）配置接合至封裝基底300。
圖19示出根據一些實施例的在接合任何積體電路晶粒之前的中介層500。可將中介層500形成為較大晶圓的一部分。可根據適用的製造製程對中介層500進行處理以在中介層500中形成積體電路。舉例而言，中介層500可包括半導體基底502（例如經摻雜或未經摻雜的矽）或者絕緣體上半導體（SOI）基底的主動層。半導體基底502可包含：其他半導體材料，例如鍺；化合物半導體，包括碳化矽、鎵砷、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或者其組合。亦可使用例如多層式基底或梯度基底等其他基底。可在半導體基底502中及/或半導體基底502上形成主動裝置及/或被動裝置，例如電晶體、二極體、電容器、電阻器、電感器等。在一些實施例中，中介層500不具有任何主動裝置，且在半導體基底502中及/或半導體基底502上僅形成有被動裝置。在其他實施例中，中介層500可不具有主動裝置與被動裝置二者。
可藉由內連線結構506對所述裝置進行內連，內連線結構506包括例如位於半導體基底502上的一或多個介電層506B（亦稱為絕緣材料層）中的金屬化圖案506A。介電層506B可由藉由CVD製程沉積的介電材料形成，並利用鑲嵌製程（例如，單鑲嵌製程、雙鑲嵌製程或類似製程）而圖案化。作為鑲嵌製程的實例，可沉積介電層506B，且可在介電層506B中圖案化出（例如，利用光微影（photolithography）及/或蝕刻）開口。隨後，可利用導電材料填充介電層506B中的開口，且可藉由平坦化製程（例如，化學機械研磨（CMP）或類似製程）移除過量的導電材料，以形成金屬化圖案506A。內連線結構506對基底502上的裝置進行電性連接，以形成一或多個積體電路。儘管圖19將內連線結構506示出為具有特定層數的金屬化圖案506A，然而實施例亦設想內連線結構506具有任意數目的金屬化圖案層。
中介層500更包括穿孔501，穿孔501可電性連接至內連線結構506中的金屬化圖案506A。穿孔501可包含導電材料（例如，銅或類似材料），且可自金屬化圖案506A延伸至基底502中。可在基底502中的穿孔501的至少一部分周圍形成一或多個絕緣障壁層503。絕緣障壁層503可包含例如氧化矽、氮化矽、氮氧化矽或類似材料，且可用於將穿孔501彼此實體隔離及電性隔離以及與基底502實體隔離及電性隔離。在隨後的處理步驟中，可對基底502進行薄化以暴露出穿孔501（參見圖20A至圖20F）。在變薄之後，穿孔501提供自基底502的背側至基底502的前側的電性連接。在各種實施例中，基底502的背側可指基底502的與所述裝置及內連線結構506相對的一側，而基底502的前側可指基底502的上面設置有所述裝置及內連線結構506的一側。
在實施例中，中介層500更包括接觸接墊508，接觸接墊508使得能夠連接至內連線結構506及位於基底502上的裝置。接觸接墊508可包含銅、鋁（例如，28K鋁）或另一種導電材料。接觸接墊508電性連接至內連線結構506的金屬化圖案506A。可在內連線結構506及接觸接墊508上設置一或多個鈍化膜。舉例而言，內連線結構506可包括鈍化膜510及鈍化膜512。鈍化膜510及鈍化膜512可各自包含無機材料，例如氧化矽、氮氧化矽、氮化矽或類似物。在一些實施例中，鈍化膜510的材料與鈍化膜512的材料可彼此相同或彼此不同。此外，鈍化膜510及鈍化膜512的材料可與介電層506B的材料相同或不同。在一些實施例中，接觸接墊508在鈍化膜510的邊緣之上延伸並覆蓋所述邊緣，而鈍化膜512在接觸接墊508的邊緣之上延伸並覆蓋所述邊緣。
形成UBM 514以用於與一或多個積體電路晶粒進行外部連接。UBM 514具有位於鈍化膜512的主表面上且沿所述主表面延伸的凸塊部分，且具有延伸穿過鈍化膜512以實體耦合至及電性耦合至接觸接墊508的通孔部分。因此，UBM 514電性耦合至金屬化圖案506A及穿孔501。UBM 514可由與上述金屬化圖案126相同的材料及製程形成。
可將中介層500形成為較大晶圓的一部分（例如，連接至其他中介層500）。在一些實施例中，可在封裝之後將中介層500相對於彼此進行單體化。隨後，如圖20A至圖20F所示實施例所示，將積體電路晶粒50貼合至中介層500。可將積體電路晶粒50貼合至中介層500的前側，進而使得內連線結構506設置於半導體基底502與積體電路晶粒50之間。
在所示實施例中，利用焊料接合件將積體電路晶粒50貼合至中介層500，所述焊料接合件為例如位於積體電路晶粒50的UBM 528上的導電連接件526。可利用例如拾取及放置工具（pick-and-place tool）將積體電路晶粒50放置於中介層500上。導電連接件526可由與以上針對導電連接件152（參見圖16A及圖16B）闡述的材料及方法相似的材料及相似的方法形成，而UBM 528可由與以上針對UBM 514闡述的材料及方法相似的材料及相似的方法形成。將積體電路晶粒50貼合至中介層500可包括將積體電路晶粒50放置於中介層500上並對導電連接件526進行迴焊。導電連接件526在中介層500的UBM 514與積體電路晶粒50的UBM 528之間形成接頭，從而將中介層500電性連接至積體電路晶粒50。
同樣如圖20A至圖20F中所示，可在導電連接件526周圍且在中介層500與積體電路晶粒50之間形成底部填充膠524。底部填充膠524可減小應力並保護由對導電連接件526的迴焊產生的接頭。底部填充膠524可由與以上針對底部填充膠308闡述的材料及方法相似的材料及相似的方法形成。然後，可在積體電路晶粒50及底部填充膠524周圍形成包封體120。
隨後，對基底502的背側進行薄化以暴露出穿孔501。可藉由薄化製程來達成穿孔501的暴露，所述薄化製程為例如磨製製程、化學機械研磨（CMP）、回蝕（etch-back）、其組合或類似製程。在一些實施例中（未單獨示出），用於暴露出穿孔501的薄化製程包括CMP，且穿孔501由於在CMP期間發生的下陷（dishing）而在中介層500的背側處突出。在此種實施例中，可選地，可在基底502的背表面上形成環繞穿孔501的突出部分的絕緣層（未單獨示出）。所述絕緣層可由含矽絕緣體（例如，氮化矽、氧化矽、氮氧化矽或類似材料）形成，且可藉由適合的沉積方法（例如旋轉塗佈、CVD、電漿增強型化學氣相沉積（plasma-enhanced CVD，PECVD）、高密度電漿化學氣相沉積（high density plasma CVD，HDP-CVD）或類似製程）形成所述絕緣層。在對基底502進行薄化之後，穿孔501的被暴露出的表面與絕緣層（若存在的話）或基底502的被暴露出的表面共面（在製程變化內），進而使得其彼此齊平，且在中介層500的背側處暴露出。
在圖16中，在穿孔501的被暴露出的表面及基底502的被暴露出的表面上形成背側重佈線結構（未示出）及UBM 520。背側重佈線結構可由與上述內連線結構506或重佈線結構122（參見圖16A及圖16B）相似的材料及製程形成。舉例而言，背側重佈線結構可包括由絕緣材料構成的一或多個金屬化層。此外，UBM 520可由與上述UBM 542相似的材料及製程形成。
在UBM 520上形成導電連接件522。導電連接件522可為球柵陣列（BGA）連接件、焊料球、金屬柱、受控塌陷晶片連接（C4）凸塊、微凸塊、無電鍍鎳鈀浸金技術（ENEPIG）形成的凸塊或類似元件。導電連接件522可包含例如焊料、銅、鋁、金、鎳、銀、鈀、錫、類似材料或其組合等導電材料。在一些實施例中，藉由最初透過蒸鍍、電鍍、印刷、焊料轉移、植球或類似製程形成焊料層來形成導電連接件522。一旦已在所述結構上形成焊料層，便可實行迴焊，以便將所述材料造型成所期望的凸塊形狀。在另一實施例中，導電連接件522包括藉由濺鍍、印刷、電鍍、無電鍍覆、CVD或類似製程形成的金屬柱（例如銅柱）。金屬柱可不含焊料，且具有實質上垂直的側壁。在一些實施例中，在金屬柱的頂部上形成金屬頂蓋層。金屬頂蓋層可包含鎳、錫、錫-鉛、金、銀、鈀、銦、鎳-鈀-金、鎳-金、類似材料或其組合，且可藉由鍍覆製程形成金屬頂蓋層。
藉由沿中介層500的切割道區進行剖切（cutting）來實行單體化製程。單體化製程可包括鋸切、切割（dicing）或類似製程。舉例而言，單體化製程可包括對包封體120、內連線結構506及基底502進行鋸切。單體化製程將每一封裝組件100’相對於相鄰的封裝組件100’進行單體化。單體化製程自中介層晶圓的經單體化部分形成中介層500。作為單體化製程的結果，中介層500（包括內連線結構506、鈍化膜510/鈍化膜512及基底502）的外側壁與包封體120在側向上相連（在製程變化內）。此外，在平面圖中，包封體120可完全環繞積體電路晶粒50。
將利用導電連接件522藉由倒裝晶片接合（flip chip bonding）而將封裝組件100’貼合至封裝基底300。可在第一封裝組件100’與封裝基底300之間在導電連接件522周圍形成底部填充膠308，且可穿過封裝組件100’形成開口160，從而完成所述積體電路封裝的形成。開口160可具有以上針對圖15A至圖15T闡述的所述配置中的任一者及/或藉由以上針對圖15A至圖15T闡述的製程中的任一者形成。圖20A及圖20B示出根據一些實施例的具有開口160的實施例完成的半導體封裝550。在如圖20A所示的一些實施例中，開口160可穿過第一封裝組件100及底部填充膠308延伸至封裝基底300的頂表面。在如圖20B所示的一些實施例中，除了第一封裝組件100以外，開口160亦可延伸穿過封裝基底300。圖20C及圖20D示出根據一些實施例的具有開口160的實施例完成的半導體封裝560。在封裝560中，可在開口160中放置支架162，以達成附加的結構支撐。圖20C示出其中開口160/支架162延伸至封裝基底300的實施例，而圖20D示出其中開口160/支架162延伸穿過封裝基底300的實施例。圖20E及圖20F示出根據一些實施例的具有開口160的實施例完成的半導體封裝570。在封裝570中，可在開口160中放置封裝組件166（例如，高導熱率材料/組件、EMI屏蔽材料/組件、其組合或類似材料/組件）。圖20E示出其中開口160/封裝組件166延伸至封裝基底300的實施例，而圖20F示出其中開口160/封裝組件166延伸穿過封裝基底300的實施例。
圖19至圖20F示出藉由中介層500而電性內連的積體電路晶粒50。在其他實施例中，可利用另一扇出型結構來代替中介層500。舉例而言，圖21至圖23F示出根據其中扇出型結構是重佈線結構600的一些實施例的第一封裝組件100’’。根據一些實施例，第一封裝組件100’’可與其他封裝組件（例如，封裝基底300）合併，以提供半導體封裝650、半導體封裝660或半導體封裝670。除非另有說明，否則封裝650、封裝660及封裝670可分別與封裝550、封裝560及封裝570實質上相似，其中相同的參考編號表示由相同製程形成的相同元件。然而，在封裝650、封裝660及封裝670中，第一封裝組件100’’具有與封裝550、封裝560及封裝570的封裝組件不同的配置。具體而言，封裝組件100’’包括接合至重佈線結構600且藉由重佈線結構600而電性內連的積體電路晶粒，重佈線結構600然後以重佈線上基底上晶圓上晶片（chip-on-wafer-on-substrate-redistribution，CoWoS-R）配置接合至封裝基底300。
首先參照圖21，可在位於載體基底102之上的釋放層104上形成重佈線結構600。重佈線結構600可包括金屬化圖案604、金屬化圖案610及金屬化圖案612以及介電層602、介電層606及介電層608。重佈線結構可由與上述重佈線結構122（參見圖16A及圖16B）相似的材料及製程形成。具體而言，金屬化圖案604、金屬化圖案610及金屬化圖案612中的每一者可由與金屬化圖案126相似的材料及製程製成，且介電層602、介電層606及介電層608中的每一者可由與介電層124相似的材料及製程製成。在一些實施例中，金屬化圖案612可為重佈線結構600提供UBM。
在圖22中，利用焊料接合件將積體電路晶粒50貼合至重佈線結構600，所述焊料接合件為例如位於積體電路晶粒50的UBM 616上的導電連接件614。可利用例如拾取及放置工具將積體電路晶粒50放置於重佈線結構600上。導電連接件614可由與以上針對導電連接件152（參見圖16A及圖16B）闡述的材料及方法相似的材料及相似的方法形成，且UBM 616可由與以上針對UBM 514闡述的材料及方法相似的材料及相似的方法形成。將積體電路晶粒50貼合至重佈線結構600可包括將積體電路晶粒50放置於重佈線結構600上，並對導電連接件614進行迴焊。導電連接件614在重佈線結構600的UBM 616與積體電路晶粒50的UBM 616之間形成接頭，從而將重佈線結構600電性連接至積體電路晶粒50。
可在導電連接件614周圍且在重佈線結構600與積體電路晶粒50之間形成底部填充膠620。底部填充膠620可減小應力並保護由對導電連接件614的迴焊產生的接頭。底部填充膠620可由與以上針對底部填充膠308闡述的材料及方法相似的材料及相似的方法形成。然後，可在重佈線結構600之上在積體電路晶粒50及底部填充膠620周圍形成包封體120。
藉由沿重佈線結構600的切割道區進行剖切來實行單體化製程。單體化製程可包括鋸切、切割或類似製程。舉例而言，單體化製程可包括對包封體120及重佈線結構600進行鋸切。單體化製程將每一封裝組件100’’相對於相鄰的封裝組件100’’進行單體化。單體化製程自晶圓的經單體化部分形成重佈線結構600。作為單體化製程的結果，重佈線結構600的外側壁與包封體120在側向上相連（在製程變化內）。此外，在平面圖中，包封體120可完全環繞積體電路晶粒50。
形成延伸穿過介電層602以接觸金屬化圖案604的導電連接件622及UBM 624。穿過介電層602形成開口以暴露出金屬化圖案604的部分。可例如使用雷射鑽孔、蝕刻或類似製程來形成開口。導電連接件622/UBM 625形成於所述開口中。導電連接件622/UBM 624可由與以上針對導電連接件150/UBM 514（參見圖16A及圖16B）闡述的材料及方法相似的材料及相似的方法形成。
然後，利用導電連接件622藉由倒裝晶片接合而將第一封裝組件100’’貼合至封裝基底300。可在第一封裝組件100’’與封裝基底300之間在導電連接件622周圍形成底部填充膠308，且可穿過封裝組件100’’形成開口160，從而完成所述積體電路封裝的形成。開口160可具有以上針對圖15A至圖15T闡述的配置中的任一者及/或藉由以上針對圖15A至圖15T闡述的製程中的任一者形成。圖23A及圖23B示出根據一些實施例的具有開口160的實施例完成的半導體封裝650。在如圖23A所示的一些實施例中，開口160可穿過第一封裝組件100’’及底部填充膠308延伸至封裝基底300的頂表面。在如圖23B所示的一些實施例中，除了第一封裝組件100’’以外，開口160亦可延伸穿過封裝基底300。圖23C及圖23D示出根據一些實施例的具有開口160的實施例完成的半導體封裝660。在封裝660中，可在開口160中放置支架162，以達成附加的結構支撐。圖23C示出其中開口160/支架162延伸至封裝基底300的實施例，而圖23D示出其中開口160/支架162延伸穿過封裝基底300的實施例。圖23E及圖23F示出根據一些實施例的具有開口160的實施例完成的半導體封裝670。在封裝670中，可在開口160中放置封裝組件166（例如，高導熱率材料/組件、EMI屏蔽材料/組件、其組合或類似材料/組件）。圖23E示出其中開口160/封裝組件166延伸至封裝基底300的實施例，而圖23F示出其中開口160/封裝組件166延伸穿過封裝基底300的實施例。
圖19至圖23F示出藉由中介層500或重佈線結構600而電性內連的積體電路晶粒50。在其他實施例中，可利用另一扇出型結構來代替中介層500/重佈線結構。舉例而言，圖24至圖25F示出根據其中扇出型結構包括LSI晶粒（有時稱為橋接晶粒（bridge die））的一些實施例的第一封裝組件100’’’。根據一些實施例，第一封裝組件100’’’可與其他封裝組件（例如，封裝基底300）合併，以提供半導體封裝750、半導體封裝760或半導體封裝770。除非另有說明，否則封裝750、封裝760及封裝770可分別與封裝550、封裝560及封裝570實質上相似，其中相同的參考編號表示由相同製程形成的相同元件。然而，在封裝750、封裝760及封裝770中，第一封裝組件100’’’具有與封裝550、封裝560及封裝570的封裝組件不同的配置。具體而言，封裝組件100’’’包括接合至LSI晶粒且藉由LSI晶粒而電性內連的積體電路晶粒，然後LSI晶粒以少矽基底上基底上晶圓上晶片（chip-on-wafer-on-substrate-less silicon substrate，CoWoS-L）配置接合至封裝基底300。
首先參照圖24，示出扇出型結構700。扇出型結構700可包括包封於具有穿孔706的包封體704中的LSI晶粒702。LSI晶粒702可使用與積體電路晶粒50相似的製程由相似的材料形成。然而，LSI晶粒702可不具有任何主動裝置且可更包括TSV 708，TSV 708在LSI晶粒702的矽基底的背側與前側之間提供電性連接。包封體704及穿孔706可分別使用與包封體120及穿孔116（參見圖16A及圖16B）相似的製程由相似的材料形成。可將LSI晶粒702電性連接至重佈線結構718，重佈線結構718可使用與上述前側重佈線結構122（參見圖16A及圖16B）相似的製程由相似的材料形成。重佈線結構718可更包括UBM 724及導電連接件722。在一些實施例中，導電連接件722可使用與導電連接件152（參見圖16A及圖16B）相似的製程由相似的材料形成，且UBM 724可使用與UBM 514相似的製程由相似的材料形成。
在圖22中，利用焊料接合件將積體電路晶粒50貼合至扇出型結構700，所述焊料接合件為例如位於積體電路晶粒50的UBM 716上的導電連接件712。可使用例如拾取及放置工具將積體電路晶粒50放置於扇出型結構700上。導電連接件712可由與以上針對導電連接件152（參見圖16A及圖16B）闡述的材料及方法相似的材料及相似的方法形成，且UBM 716可由與以上針對UBM 514闡述的材料及方法相似的材料及相似的方法形成。將積體電路晶粒50貼合至扇出型結構700可包括將積體電路晶粒50放置於扇出型結構700上並對導電連接件712進行迴焊。導電連接件712在扇出型結構700的UBM 714與積體電路晶粒50的UBM 716之間形成接頭，從而將扇出型結構700電性連接至積體電路晶粒50。LSI晶粒702可包括在積體電路晶粒50之間提供佈線的電路，且穿孔706/重佈線結構718可提供自積體電路晶粒/LSI晶粒702至導電連接件722的附加佈線。UBM 716可由與以上針對UBM 514闡述的材料及方法相似的材料及相似的方法形成，且UBM 716可直接形成於包封體704中的穿孔706上以及LSI晶粒702的TSV 708上。
接下來，在圖25A至圖25E中，可在導電連接件712周圍形成底部填充膠730。底部填充膠730可減小應力並保護由對導電連接件712的迴焊產生的接頭。底部填充膠730可由與以上針對底部填充膠308闡述的材料及方法相似的材料及相似的方法形成。然後，可在LSI晶粒702及包封體704之上在積體電路晶粒50及底部填充膠730周圍形成包封體120。
藉由沿扇出型結構700的切割道區進行剖切來實行單體化製程。單體化製程可包括鋸切、切割或類似製程。舉例而言，單體化製程可包括對包封體120及扇出型結構700進行鋸切。單體化製程將每一封裝組件100’’’相對於相鄰的封裝組件100’’’而單體化。單體化製程自晶圓的經單體化部分形成扇出型結構700。作為單體化製程的結果，扇出型結構700的外側壁與包封體120在側向上相連（在製程變化內）。此外，在平面圖中，包封體120可完全環繞積體電路晶粒50。
然後，利用導電連接件722藉由倒裝晶片接合將第一封裝組件100’’’貼合至封裝基底300。可在第一封裝組件100’’’與封裝基底300之間在導電連接件722周圍形成底部填充膠308，且可穿過封裝組件100’’’形成開口160，從而完成所述積體電路封裝的形成。開口160可具有以上針對圖15A至圖15T闡述的配置中的任一者及/或藉由以上針對圖15A至圖15T闡述的製程中的任一者形成。在一些實施例中，可圍繞積體電路晶粒50的周邊來放置開口160，以避開LSI晶粒702。圖25A及圖25B示出根據一些實施例的具有開口160的實施例完成的半導體封裝750。在如圖25A所示的一些實施例中，開口160可穿過第一封裝組件100’’’及底部填充膠308延伸至封裝基底300的頂表面。在如圖25B所示的一些實施例中，除了第一封裝組件100’’’以外，開口160亦可延伸穿過封裝基底300。圖25C及圖25D示出根據一些實施例的具有開口160的實施例完成的半導體封裝760。在封裝760中，可在開口160中放置支架162，以達成附加的結構支撐。圖25C示出其中開口160/支架162延伸至封裝基底300的實施例，而圖25D示出其中開口160/支架162延伸穿過封裝基底300的實施例。圖25E及圖25F示出根據一些實施例的具有開口160的實施例完成的半導體封裝770。在封裝770中，可在開口160中放置封裝組件166（例如，高導熱率材料/組件、EMI屏蔽材料/組件、其組合或類似材料/組件）。圖25E示出其中開口160/封裝組件166延伸至封裝基底300的實施例，而圖25F示出其中開口160/封裝組件166延伸穿過封裝基底300的實施例。
根據一些實施例，藉由扇出型結構（例如，重佈線結構、中介層、局部矽內連線（LSI）或類似結構）對一或多個積體電路晶粒進行電性連接，且可對積體電路晶粒進行包封以進一步與其他封裝組件（例如，封裝基底或類似組件）封裝於一起。可在模製化合物及/或扇出型結構中形成一或多個開口。包含所述開口可有助於熱量經由所述開口自半導體晶粒散熱。作為另一實例，開口可有助於插入一或多個有利組件，例如散熱特徵、電磁干擾（EMI）屏蔽件、結構支撐（例如，機械支架）或類似組件。因此，可達成改善的封裝效能及/或製造簡易性。
在一些實施例中，一種半導體封裝包括第一封裝組件，所述第一封裝組件包括：積體電路晶粒；包封體，環繞積體電路晶粒；以及扇出型結構，電性連接至積體電路晶粒，其中在剖視圖中，第一開口完全延伸穿過扇出型結構且至少部分地延伸穿過包封體，且其中在俯視圖中，包封體至少完全環繞第一開口。所述半導體封裝更包括封裝基底，所述封裝基底接合至第一封裝組件。可選地，在一些實施例中，第一開口完全延伸穿過第一封裝組件。可選地，在一些實施例中，第一開口完全延伸穿過封裝基底。可選地，在一些實施例中，在剖視圖中，第二開口完全延伸穿過扇出型結構且至少部分地延伸穿過包封體，且其中在俯視圖中，包封體僅部分地環繞第二開口。可選地，在一些實施例中，所述半導體封裝更包括位於所述第一開口中的支架，其中支架至少部分地延伸至封裝基底中。可選地，在一些實施例中， 支架完全延伸穿過封裝基底。可選地，在一些實施例中，扇出型結構包括重佈線結構。可選地，在一些實施例中，扇出型結構包括中介層。可選地，在一些實施例中，扇出型結構包括局部矽內連線（LSI）晶粒。可選地，在一些實施例中，所述半導體封裝更包括延伸穿過包封體的穿孔。
在一些實施例中，一種半導體封裝包括第一封裝組件，所述第一封裝組件包括：第一積體電路晶粒；第二積體電路晶粒；包封體，環繞第一積體電路晶粒及第二積體電路晶粒；扇出型結構，將第一積體電路晶粒電性連接至第二積體電路晶粒；以及導電封裝組件，穿過扇出型結構延伸至包封體中，其中導電封裝組件是高導熱率組件、EMI屏蔽組件或其組合。所述半導體封裝更包括封裝基底，所述封裝基底接合至第一封裝組件。可選地，在一些實施例中，導電封裝組件包含銅或鋁。可選地，在一些實施例中，導電封裝組件僅部分地延伸穿過包封體。可選地，在一些實施例中，導電封裝組件僅完全延伸穿過包封體。
在一些實施例中，一種半導體封裝的形成方法，所述方法包括形成第一封裝組件，形成第一封裝組件包括：將積體電路晶粒包封於模製化合物中；在模製化合物及積體電路晶粒之上形成重佈線結構，其中重佈線結構電性連接至積體電路晶粒；在形成重佈線結構之後，圖案化出穿過重佈線結構延伸至包封體中的開口。所述方法更包括將封裝基底接合至第一封裝組件。可選地，在一些實施例中，圖案化出開口包括雷射機械加工、機械鑽孔/佈線、電漿蝕刻/轟擊或者化學蝕刻。可選地，在一些實施例中，所述方法更包括在開口中放置機械支架，機械支架將第一封裝組件固定至封裝基底。可選地，在一些實施例中，所述方法更包括在開口中放置封裝組件，其中封裝組件是高導熱率組件、EMI屏蔽組件或其組合。可選地，在一些實施例中，在圖案化出開口之後，模製化合物的一部分保持直接設置於所述開口下方。可選地，在一些實施例中，圖案化出開口包括穿過模製化合物而圖案化出所述開口。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、代替及變更。
50:積體電路晶粒 50A:積體電路晶粒 50B:積體電路晶粒 52:半導體基底 54:裝置 56:層間介電質（ILD） 58:導電插塞 60、506:內連線結構 62:接墊 64、510、512:鈍化膜 66:晶粒連接件 68、108、112、124、128、132、136、602、606、608:介電層 100:封裝組件 100’、100’’、100’’’:封裝組件 100A:封裝區 100B:封裝區 102:載體基底 104:釋放層 106:重佈線結構 110、126、130、134、506A、604、610、612:金屬化圖案 114、160:開口 116、501、706:穿孔 118:黏合劑 120、704:包封體 122:重佈線結構 150、152、310、522、526、614、622、712、722:導電連接件 162:支架 164:金屬桿 166:封裝組件 200:第二封裝組件 202:基底 204、206、304:接合接墊 208:導通孔 210A、210B:堆疊晶粒 212:引線接合件 214:模製材料 220、308、524、620、730:底部填充膠 300:封裝基底 302:基底芯 306:阻焊劑 312、514、520、528、616、624、714、716、724:凸塊下金屬（UBM） 400、420、440、550、560、570、650、660、670、750、760、770:封裝 500:中介層 502:基底 503:絕緣障壁層 506B:介電層 508:接觸接墊 600、718:重佈線結構 700:扇出型結構 702:LSI晶粒 708:基底穿孔（TSV） H1:總高度 W1:總寬度 W2、W3、W4、W5、W6:寬度
藉由結合附圖閱讀以下詳細說明，會最佳地理解本揭露的態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1至圖14、圖15A、圖15B、圖15C、圖15D、圖15E、圖15F、圖15G、圖15H、圖15I、圖15J、圖15K、圖15L、圖15M、圖15N、圖15O、圖15P、圖15Q、圖15R、圖15S、圖15T、圖16A、圖16B、圖17A、圖17B、圖17C、圖18A及圖18B示出根據一些實施例的製造裝置封裝的剖視圖及俯視圖。 圖19、圖20A、圖20B、圖20C、圖20D、圖20E及圖20F示出根據一些實施例的製造裝置封裝的剖視圖。 圖21、圖22、圖23A、圖23B、圖23C、圖23D、圖23E及圖23F示出根據一些實施例的製造裝置封裝的剖視圖。 圖24、圖25A、圖25B、圖25C、圖25D、圖25E及圖25F示出根據一些實施例的製造裝置封裝的剖視圖。
50:積體電路晶粒
52:半導體基底
54:裝置
56:層間介電質(ILD)
58:導電插塞
60:內連線結構
62:接墊
64:鈍化膜
66:晶粒連接件
68:介電層

Claims (20)

  1. 一種半導體封裝，包括： 第一封裝組件，包括： 積體電路晶粒； 包封體，環繞所述積體電路晶粒；以及 扇出型結構，電性連接至所述積體電路晶粒，其中在剖視圖中，第一開口完全延伸穿過所述扇出型結構且至少部分地延伸穿過所述包封體，且其中在俯視圖中，所述包封體至少完全環繞所述第一開口；以及 封裝基底，接合至所述第一封裝組件。
  2. 如請求項1所述的半導體封裝，其中所述第一開口完全延伸穿過所述第一封裝組件。
  3. 如請求項1所述的半導體封裝，其中所述第一開口完全延伸穿過所述封裝基底。
  4. 如請求項1所述的半導體封裝，其中在所述剖視圖中，第二開口完全延伸穿過所述扇出型結構且至少部分地延伸穿過所述包封體，且其中在所述俯視圖中，所述包封體僅部分地環繞所述第二開口。
  5. 如請求項1所述的半導體封裝，更包括位於所述第一開口中的支架，其中所述支架至少部分地延伸至所述封裝基底中。
  6. 如請求項1所述的半導體封裝，其中所述支架完全延伸穿過所述封裝基底。
  7. 如請求項1所述的半導體封裝，其中所述扇出型結構包括重佈線結構。
  8. 如請求項1所述的半導體封裝，其中所述扇出型結構包括中介層。
  9. 如請求項1所述的半導體封裝，其中所述扇出型結構包括局部矽內連線晶粒。
  10. 如請求項1所述的半導體封裝，更包括延伸穿過所述包封體的穿孔。
  11. 一種半導體封裝，包括： 第一封裝組件，包括： 第一積體電路晶粒； 第二積體電路晶粒； 包封體，環繞所述第一積體電路晶粒及所述第二積體電路晶粒； 扇出型結構，將所述第一積體電路晶粒電性連接至所述第二積體電路晶粒；以及 導電封裝組件，穿過所述扇出型結構延伸至所述包封體中，其中所述導電封裝組件是高導熱率組件、電磁干擾屏蔽組件或其組合；以及 封裝基底，接合至所述第一封裝組件。
  12. 如請求項11所述的半導體封裝，其中所述導電封裝組件包含銅或鋁。
  13. 如請求項11所述的半導體封裝，其中所述導電封裝組件僅部分地延伸穿過所述包封體。
  14. 如請求項11所述的半導體封裝，其中所述導電封裝組件僅完全延伸穿過所述包封體。
  15. 一種半導體封裝的形成方法，所述方法包括： 形成第一封裝組件，形成所述第一封裝組件包括： 將積體電路晶粒包封於模製化合物中； 在所述模製化合物及所述積體電路晶粒之上形成重佈線結構，其中所述重佈線結構電性連接至所述積體電路晶粒； 在形成所述重佈線結構之後，圖案化出穿過所述重佈線結構延伸至所述包封體中的開口；以及 將封裝基底接合至所述第一封裝組件。
  16. 如請求項15所述的半導體封裝的形成方法，其中圖案化出所述開口包括雷射機械加工、機械鑽孔/佈線、電漿蝕刻/轟擊或者化學蝕刻。
  17. 如請求項15所述的半導體封裝的形成方法，更包括在所述開口中放置機械支架，所述機械支架將所述第一封裝組件固定至所述封裝基底。
  18. 如請求項15所述的半導體封裝的形成方法，更包括在所述開口中放置封裝組件，其中所述封裝組件是高導熱率組件、電磁干擾屏蔽組件或其組合。
  19. 如請求項15所述的半導體封裝的形成方法，其中在圖案化出所述開口之後，所述模製化合物的一部分保持直接設置於所述開口下方。
  20. 如請求項15所述的半導體封裝的形成方法，其中圖案化出所述開口包括穿過所述模製化合物而圖案化出所述開口。
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