JP5063430B2 - 光伝送機構を備えたモジュール基板およびその製造方法 - Google Patents

光伝送機構を備えたモジュール基板およびその製造方法 Download PDF

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Description

本発明は、信号の伝送用として光伝送機構を備えたモジュール基板およびその製造方法に関する。
情報通信の高速化とともに、電気信号にかえて光導波路を用いた光通信を利用する方法が検討されている。たとえば、CPU(中央演算処理装置)とIC(集積回路)との間で信号を伝送するような場合に、従来の電気配線を経由する伝送方法においては、信号の伝送速度(周波数)がきわめて高速になると、配線の長さによって信号の伝播速度が遅れる配線遅延の問題、伝送される信号によって生じる電磁ノイズの問題、インピーダンスの不整合による信号の伝播速度の遅延といった問題が顕著にあらわれる。このため、信号の伝送速度によって、電子装置の処理速度が制約されるという問題が生じている。
これに対し、電気配線にかえて光導波路、すなわち光を通信に利用する方法は、信号の遅延、電磁ノイズ、インピーダンスの不整合といった問題が生じないことから、信号伝送の高速化に有効に利用することができる。たとえば、信号の伝送に光を利用する方法として、ICを搭載する配線基板内に光導波路を形成し、電気配線による信号の伝送とともに、光導波路を利用して光により信号の伝送を可能にする方法が検討されている(たとえば、特許文献1参照)
特開2004−86185号公報 特開2006−39045号公報
ところで、電気配線による信号の伝送機構と、光による信号の伝送機構を配線基板に設ける場合には、電気配線による信号の伝送路をできるだけ短縮するように光による伝送路を配置して、より高速での信号の伝送が可能になるようにする必要がある。また、光による信号の伝送路は、電気配線とは異質な構造となるから、電気配線と光導波路とを確実に組み合わせて配置する必要があり、また、製造工程を複雑にすることなく製造できるようにすることが求められる。
本発明は、光導波路を備え、光による信号の伝送を利用することによって高速な信号伝送を可能とし、複雑な製造工程によらずに製造することができる光伝送機構を備えたモジュール基板およびその製造方法、ならびに光伝送機構を備えたモジュール基板を用いた半導体装置を提供することを目的とする。
上記目的を達成するために、本発明は次の構成を備える。
すなわち、本願の一発明に係る光伝送機構を備えたモジュール基板は、コア部と、該コア部に積層され、配線パターンが形成された絶縁層と、光信号が伝送される光導波路および該光導波路の両端に設けられた受発光素子を含む光伝送部品、および該光伝送部品と電気的に接続して配置され、光信号から変換された電気信号を増幅するドライバ部品を有する光伝送機構と、前記配線パターンを介して前記ドライバ部品に電気的に接続され、前記絶縁層の表面で半導体素子が搭載される搭載部とを備えている。ここで、前記ドライバ部品は、前記コア部に内蔵されている。
また、前記光伝送部品は、前記コア部に内蔵されている。これにより、モジュール基板全体をコンパクトに形成することができる。
また、前記光伝送部品は、前記絶縁層の表面に配置されている。すなわち、基板の表面上に前記光伝送部品を配置することにより、組み立てが容易なモジュール基板として提供できる。なお、基板の表面上とは、基板の表面に接する状態で搭載された場合と、基板の表面から若干離間した状態で搭載される場合を含む意である。
また、前記コア部は、熱硬化型樹脂材料から形成されており、樹脂モールド装置を用いた樹脂成形によって形成されていることにより、所定の保形性を備えることができる。
また、前記絶縁層には、前記配線パターンが形成された配線層が積層され、積層された配線層間には、ビアが形成され、前記搭載部は、前記配線パターンおよび前記ビアを介して前記ドライバ部品に電気的に接続されている。これにより、光伝送部品と半導体素子とを確実に電気的に接続することができる
また、前記光伝送機構は、前記光伝送部品と電気的に接続され、前記コア部に内蔵された回路部品を有する構成からなるものが好適に使用できる。
また、前記配線パターンが形成された前記絶縁層は、前記コア部の両面に積層しており、前記コア部には、該コア部の両面の前記配線パターン間を電気的に接続する貫通電極が設けられている。これにより、コア部を挟んで両面に形成された前記配線パターン間の電気的接続を確実にとることができる。
また、前記モジュール基板は、一方の面が半導体素子の搭載面、他方の面が実装面として形成することも可能であり、両面が半導体素子の搭載面として形成することも可能である。
また、前記モジュール基板の側縁であって前記絶縁層の表面に、前記配線パターンと電気的に接続された外部接続端子を有する。
また、前記モジュール基板と、該モジュール基板の搭載部に搭載された半導体素子とを備えて半導体装置を構成することも可能である。
また、本願の他の発明に係る光伝送機構を備えたモジュール基板の製造方法は、支持板の一方の面に絶縁層を形成する工程と、前記絶縁層の表面の所定位置に、光信号が伝送される光導波路および該光導波路の両端に設けられた受発光素子を含む光伝送部品と、該光伝送部品と電気的に接続して配置され、光信号から変換された電気信号を増幅するドライバ部品と、貫通電極となる導電部品とを配置する工程と、前記支持板の一方の面を、前記光伝送部品と、前記ドライバ部品と、前記導電部品とを樹脂中に埋没させて樹脂モールドする工程と、前記樹脂モールド後の樹脂の外面を前記導電部品の端面が露出する位置まで研削して、前記光伝送部品と前記ドライバ部品を内蔵するコア部を形成するとともに、コア部を厚さ方向に貫通する貫通電極を形成する工程と、前記支持板を除去する工程と、前記コア部の一方の面側に、前記光伝送部品と半導体素子とを電気的に接続するビアおよび配線パターンを形成し、前記コア部の他方の面側に、前記貫通電極を介して、前記一方の面側の配線パターンと電気的に接続し、かつ外部接続端子と電気的に接続されるビアおよび配線パターンを形成する工程とを備える。
また、前記光伝送部品として、光導波路と受発光素子とをあらかじめ組み合わせて形成したユニット部品を用いる。これにより、光伝送機構を備えたモジュール基板を容易に製造することができる。
本発明に係る光伝送機構を備えたモジュール基板によれば、光伝送機構とビルドアップ基板に形成した配線パターンを介して信号を伝送する構造とすることで、モジュール基板にコンパクトに光伝送機構を配置することができ、半導体素子間の信号の伝送に寄与する配線パターンの長さを短縮して、信号伝送の高速化を達成することができる。また、本発明に係る光伝送機構を備えたモジュール基板の製造方法によれば、光伝送機構を備えたモジュール基板を容易にかつ確実に製造することができる。
以下、本発明に係る光伝送機構を備えたモジュール基板の実施の形態、およびその製造方法について、添付図面とともに説明する。
(モジュール基板の構成)
図1は、本発明に係る光伝送機構を備えたモジュール基板(以下、「モジュール基板」という場合がある)の構造を示す断面図である。本実施形態のモジュール基板10は、光伝送機構20を内蔵するコア部30と、コア部30の両面に積層して形成したビルドアップ層40とからなる。
コア部30に内蔵される光伝送機構20は、光導波路21と、光導波路21の両端に設けられた受発光素子22と、ドライバ部品23と、回路部品24とを含む。光導波路21と受発光素子22は、光学レンズを含め光伝送部品としてあらかじめユニット化して組み立てられた部品として使用している。
受光素子にはフォトダイオードが使用でき、発光素子には半導体レーザ素子が使用できる。光導波路21の両端に受発光素子22を配置しているのは、光導波路21を経由して信号の送受信を可能にするためである。
ドライバ部品23は、光信号を電気信号に変換して増幅する作用をなすためのものである。光導波路21の前段と後段にドライバ部品23を配置することによって、光による信号の伝送を確実に行うことができる。ドライバ部品23と受発光素子22との電気的接続は、ビルドアップ層40に形成されたビア41と電気接続用の配線パターン43とによる。
回路部品24は、光伝送機構を構成する上で必要となる回路部品である。回路部品24は製品に応じて適宜使用される。回路部品24とドライバ部品23との電気接続も、ビルドアップ層40に形成されたビア41と配線パターン43とによる。
本実施形態のモジュール基板は、基板の一方の面を半導体素子の搭載面とし、他方の面をマザーボード等への実装面とする。このため、コア部30の一方の面側に積層して形成されたビルドアップ層40の表面に、半導体素子を接合するバンプ50が形成されている。このバンプ50は、ビアにより層間で配線パターンを電気的に接続して光伝送機構20に電気的に接続する。図1では、光伝送機構20を挟む配置に、光伝送機構20の一方側に一方の半導体素子を搭載するバンプ50が形成され、他方側に他方の半導体素子を搭載するバンプ51が形成されていることを示す。
基板の他方のビルドアップ層40の表面には実装用の外部接続端子52が接合されている。ビルドアップ層40の表面に形成された接続用のパッド48aに、はんだボール等の接続体を接合することによって外部接続端子52が形成される。
外部接続端子52と半導体素子との電気的接続は、コア部30を厚さ方向に貫通する貫通電極26を介してなされる。コア部30に積層されるビルドアップ層40は、貫通電極26と電気的に接続する配置にビアおよび配線パターンが形成され、外部接続端子52と半導体素子との電気的導通が確保される。
(半導体装置)
図2は、図1に示す光伝送機構を備えたモジュール基板10に半導体素子60、61を搭載した状態を示す。図示例は、半導体素子60、61をモジュール基板10の半導体素子搭載面にフリップチップ接続し、半導体素子60、61と基板との接合部をアンダーフィルした状態を示す。
モジュール基板に半導体素子を搭載する方法としては、フリップチップ接続によらずにワイヤボンディング接続によることも可能である。ただし、フリップチップ接続の方がワイヤボンディング接続にくらべて配線長が短くなるから、配線遅延が発生しにくくなるという利点がある。
図3は、モジュール基板10に半導体素子60〜67を平面配置した例を示す。半導体素子60がCPUであり、この半導体素子60と半導体素子61、63、65、67とが光伝送機構20を介して電気的に接続されている。半導体素子61と半導体素子62等との間は、ビルドアップ層40に形成された配線パターンを介して電気的に接続される。
本実施形態の半導体装置では、半導体素子60と半導体素子61、63、65、67との間は光伝送機構20を介して電気的に接続されているから、きわめて高速な信号の送受信が可能となる。
とくに、本実施形態では、光伝送機構20を半導体素子間で直線的に接続する配置としたことと、半導体素子と光伝送機構20とを電気的に接続する配線パターンは、ビルドアップ層40を厚さ方向に接続する配置とすることで、電気的配線の長さを極力短縮することができる。これによって、配線長による遅延を最小として高速での信号の送受信を可能にしている。
モジュール基板10の平面領域内における半導体素子の配置は任意に設計することが可能であり、半導体素子の配置にしたがって、モジュール基板10に内蔵させる光伝送機構20の配置と、ビルドアップ層40に形成する配線パターンを設計すればよい。モジュール基板10は、光伝送機構20が内蔵された基板として提供されるから、モジュール基板10に半導体素子を搭載して半導体装置を組み立てることは容易である。
(モールド基板の製造方法)
図4、5は、図1に示す光伝送機構を備えたモジュール基板の製造工程を示す。
図4は、コア部30に光伝送機構20を内蔵させるまでの製造工程を示す。
図4(a)は、コア部30を形成する際に支持体として使用する支持板を示す。支持板11は平坦性のよい板状体であればよく、材質はとくに限定されない。本実施形態では、支持板11として銅板を使用した。
モジュール基板の製造工程では、ワーク基板として大判の基板を使用し、1枚のワーク基板から複数枚のモジュール基板が得られるようにする。図4、5では、説明上、ワーク基板のうち一つのモジュール基板となる単位部分を示している。
図4(b)は、支持板11の表面にアライメントマーク12を形成した状態を示す。アライメントマーク12は、例として、めっきにより所定のパターンに形成すればよい。本実施形態の製造工程では、支持板11に光伝送部品を搭載したり、後工程でビルドアップ層を形成したりする作業を行う。アライメントマーク12はこれらの操作の際に、正確に位置出しするために設ける。
銅板にアライメントマーク12を形成する場合は、銅板上にレジストパターンを形成し、レジストパターンをマスクとして、下地層の銅板と識別して視認でき、銅板をエッチングするエッチング液によって侵されない金属、たとえば金、ニッケルをめっきして形成する。
図4(c)は、支持板11の表面に光伝送部品を搭載する前工程として、支持板11の一方の面に絶縁層13を形成した状態を示す。絶縁層13は、たとえばプリプレグをラミネートして形成することができる。絶縁層13は一定の粘着性を有する状態(Bステージ状態)に形成する。
図4(d)は、絶縁層13の表面に、光伝送部品20a、ドライバ部品23、回路部品24を搭載した状態を示す。光伝送部品20aは、光導波路21と受発光素子22とレンズを組み合わせたユニット部品として提供される製品が好適に利用できる。
これらの光伝送部品20a、ドライバ部品23、回路部品24は、アライメントマーク12を基準位置として、所定の設計位置に正確に配置する。
なお、光伝送機構20の構成部品の他に、コア部30の両面に形成するビルドアップ層40間を電気的に接続する貫通電極となる導電部品26aも合わせて位置決めして配置する。導電部品26aは、円柱状に形成され、絶縁層13上に起立させて配置する。
絶縁層13の表面にそれぞれの部品を搭載した後、加熱キュア工程を経過させ絶縁層13を硬化させる。
図4(e)は、樹脂モールド装置を使用し、支持板11の部品搭載面を樹脂14により成形して、光伝送部品20a、ドライバ部品23、回路部品24、導電部品26aを樹脂14に埋没させた状態を示す。成形用の樹脂14としてはエポキシ系の熱硬化型樹脂を用いることができる。樹脂中のフィラー含有量は20〜95%程度である。樹脂モールド装置を用いて樹脂成形することによって、光伝送部品20a等の部品を確実に封止することができ、所定の強度、保形性を備えたコア部30が得られる。
図4(f)は樹脂モールド後の樹脂14の表面を平坦面に研削し、樹脂14の表面に導電部品26aの端面を露出させる工程である。樹脂14の表面に導電部品26aの端面が露出したところで研削を停止する。これによって、樹脂14の表面が平坦面に加工され、導電部品26aはコア部30の樹脂部分を厚さ方向に貫通する貫通電極26となる。
図4(f)は、支持板11をエッチングして除去した状態を示す。支持板11をエッチングして除去することにより、コア部30に絶縁層13が被着され、コア部30に光伝送部品20a、ドライバ部品23、回路部品24が埋没して封止され、コア部30を厚さ方向に貫通する貫通電極26が設けられた積層体が得られる。
支持板11をエッチングするエッチング液によってアライメントマーク12が侵されないようにすることにより、絶縁層13にアライメントマーク12が残り、ビルドアップ工程でのアライメントマークとして利用することができる。
図5は、コア部30の両面にビルドアップ層40を積層して形成する工程を示す。
図5(a)は、コア部30の絶縁層13が被着された面と反対側の面に電気的絶縁性の絶縁層15を形成した状態を示す。絶縁層15も、たとえばプリプレグをラミネートして形成する。
図5(b)は、レーザ加工により、絶縁層13、15にビア穴13a、15aを形成した状態を示す。ビア穴13a、15aは、光伝送部品20a、ドライバ部品23、回路部品24の接続用電極の位置と、貫通電極26の両端面に位置合わせして形成する。ビア穴13a、15aをレーザ加工する際に、アライメントマーク12を基準位置として形成することによって正確に形成することができる。
図5(c)は、絶縁層13、15に、ビア41、42と配線パターン43、44を形成した状態を示す。ビア41、42と配線パターン43、44は、セミアディティブ法等によって形成することができる。
セミアディティブ法による場合は、絶縁層13、15にビア穴13a、15aを形成した後、無電解銅めっき等によりめっきシード層を形成する工程、めっきシード層上に配線パターン43、44にしたがってレジストパターンを形成する工程、めっきシード層をめっき給電層とする電解めっきにより、ビア穴13a、15aと配線パターン43、44となる導体部(めっき導体)を形成する工程、次いで、レジストパターンを除去し、めっきシード層の外面に露出する部位を選択的にエッチング除去する工程によって、ビア41、42および配線パターン43、44を形成する。
図5(d)は、絶縁層13、15の上層に絶縁層16、17をそれぞれ積層し、絶縁層16、17にビア45、46と配線パターン47、48を形成した状態を示す。絶縁層16、17は、プリプレグを積層して形成することができ、ビア45、46、配線パターン47、48は上述したセミアディティブ法によって形成することができる。このように順次、絶縁層を積層し、層間で電気的に接続して配線層を積層して形成する(ビルドアップ法)ことにより、任意の層数に配線層を積層して形成することができる。
図5(e)は、ビルドアップ法によって形成した配線層の表面を、保護膜18、19としてのソルダーレジスト層により被覆し、保護膜18、19にそれぞれ開口部18a、19aを形成した状態を示す。開口部18aは、半導体素子の電極を接合する位置に合わせて形成し、開口部19aは、外部接続端子を接合する位置に合わせて形成する。開口部18a、19aにそれぞれパッド47a、48aが露出する。次いで、パッド47aにはんだペーストを供給し、はんだリフローによってバンプ50を形成する。また、パッド48aにはんだボールを接合して外部接続端子52を形成する(図1)。
バンプ50および外部接続端子52を形成した後、大判のワーク基板を個片に切断することにより、光伝送機構を備えたモジュール基板が得られる。なお、外部接続端子52はワーク基板を個片に切断した後にパッド48aに接合してもよい。
(モジュール基板の他の構成例)
図6は光伝送機構を備えたモジュール基板の他の構成例を示す断面図である。本実施形態のモジュール基板100は、光導波路21と受発光素子22を備える光伝送部品20aをモジュール基板の外面に配置する構造とした例である。
モジュール基板100において、コア部30に内蔵されているのは、ドライバ部品23、回路部品24および貫通電極26である。ドライバ部品23と受発光素子22との電気的接続は、ビルドアップ層40に形成されたビア41a、41bを介してなされる。
ビア41bの端面を、ビルドアップ層40の外面に露出させ、ビア41bの端面に光伝送部品20aの受発光素子22の接続用の電極を接合することにより、光伝送部品20aとドライバ部品23との電気的接続がなされる。
コア部30にドライバ部品23、回路部品40を組み込むこと、ビルドアップ層40にビア41a、41bを形成する方法は、前述した製造工程と同様の工程による。
本実施形態のモジュール基板100の構成によれば、コア部30とビルドアップ層40を形成した後、光伝送部品20aを基板に搭載して組み立てることができる。光伝送部品20aがユニット品として提供される場合には、本実施形態のモジュール基板100は、組み立てが容易なモジュール基板として有用である。
図7に示すモジュール基板101は、図6に示すモジュール基板100の変形例である。本実施形態のモジュール基板101は、基板内に受発光素子22を内蔵し、基板の表面にコネクタ25を配し、コネクタ25により光導波路21を脱着可能としたものである。 上記実施例と同様に、光導波路21をモジュール基板101の外部に配置することにより、基板の製造工程を簡略化でき、光導波路21等が樹脂からなるような場合でも、リフローによって半導体素子68、69を基板に搭載した後に光導波路21を取り付けることにより、熱履歴を受けずに光導波路21を搭載することができる。
図8は、光伝送機構20を内蔵したモジュール基板102の両面に半導体素子70〜73を搭載した半導体装置の例を示す。基板内に光伝送機構20を配置する構成は、前述した実施形態における構成と同様である。基板の両面に搭載された半導体素子は、コア部に形成された貫通電極26を介して電気的に接続される。
図9は、光伝送機構20を内蔵し、基板の一方の側縁に端子77を形成したモジュール基板103に半導体素子74、75、76を搭載した半導体装置の例である。
これらの実施形態に示すように、本発明に係るモジュール基板は、基板の一方の面が半導体素子の搭載面、他方の面が外部接続端子が接合された実装面に形成される形態に限られるものではなく、基板の両面に半導体素子を搭載することも可能であり、基板の一方の側縁に実装用の端子を設ける構成とすることも可能である。
また、基板にCPUなどの発熱量の大きな半導体素子を搭載する場合や、動作時に光伝送機構が発熱するような場合には、半導体素子あるいはモジュール基板に、放熱用のフィンや冷却用のペルチェ素子を取り付け、動作時にモジュール基板が過熱しないように構成することもできる。
光伝送機構を備えたモジュール基板の断面図である。 モジュール基板に半導体素子を搭載した半導体装置の断面図である。 モジュール基板に半導体素子を搭載した状態を示す平面図である。 光伝送機構を備えたモジュール基板の製造工程を示す断面図である。 光伝送機構を備えたモジュール基板の製造工程を示す断面図である。 光伝送機構を備えたモジュール基板の他の構成を示す断面図である。 モジュール基板に半導体素子を搭載した半導体装置の他の構成例を示す側面図である。 モジュール基板に半導体素子を搭載した半導体装置の他の構成例を示す側面図である。 モジュール基板に半導体素子を搭載した半導体装置の他の構成例を示す斜視図である。
符号の説明
10、100、101、102、103 光伝送機構を備えたモジュール基板
11 支持板
12 アライメントマーク
13、15,16、17 絶縁層
13a、15a ビア穴
14 樹脂
18、19 保護膜
18a、19a 開口部
20 光伝送機構
20a 光伝送部品
21 光導波路
22 受発光素子
23 ドライバ部品
24 回路部品
26 貫通電極
30 コア部
40 ビルドアップ層
41、42、45、46 ビア
43、44、47、48 配線パターン
47a、48a パッド
50、51 バンプ
52 外部接続端子
60〜76 半導体素子
77 端子

Claims (13)

  1. コア部と、
    該コア部に積層され、配線パターンが形成された絶縁層と、
    光信号が伝送される光導波路および該光導波路の両端に設けられた受発光素子を含む光伝送部品、および該光伝送部品と電気的に接続して配置され、光信号から変換された電気信号を増幅するドライバ部品を有する光伝送機構と、
    前記配線パターンを介して前記ドライバ部品に電気的に接続され、前記絶縁層の表面で半導体素子が搭載される搭載部と、を備え、
    前記ドライバ部品は、前記コア部に内蔵されていることを特徴とする光伝送機構を備えたモジュール基板。
  2. 前記光伝送部品は、前記コア部に内蔵されていることを特徴とする請求項1記載の光伝送機構を備えたモジュール基板。
  3. 前記光伝送部品は、前記絶縁層の表面に配置されていることを特徴とする請求項1記載の光伝送機構を備えたモジュール基板。
  4. 前記コア部は、熱硬化型樹脂材料から形成されていることを特徴とする請求項1、2または3記載の光伝送機構を備えたモジュール基板。
  5. 前記絶縁層には、前記配線パターンが形成された配線層が積層され、
    積層された配線層間には、ビアが形成され、
    前記搭載部は、前記配線パターンおよび前記ビアを介して前記ドライバ部品に電気的に接続されていることを特徴とする請求項1〜4のいずれか一項記載の光伝送機構を備えたモジュール基板。
  6. 前記光伝送機構は、前記光伝送部品と電気的に接続され、前記コア部に内蔵された回路部品を有することを特徴とする請求項1〜5のいずれか一項記載の光伝送機構を備えたモジュール基板。
  7. 前記配線パターンが形成された前記絶縁層は、前記コア部の両面に積層しており、
    前記コア部には、該コア部の両面の前記配線パターン間を電気的に接続する貫通電極が設けられていることを特徴とする請求項1〜6のいずれか一項記載の光伝送機構を備えたモジュール基板。
  8. 前記モジュール基板は、一方の面が半導体素子の搭載面、他方の面が実装面として形成されていることを特徴とする請求項1〜7のいずれか一項記載の光伝送機構を備えたモジュール基板。
  9. 前記モジュール基板は、両面が半導体素子の搭載面として形成されていることを特徴とする請求項1〜7のいずれか一項記載の光伝送機構を備えたモジュール基板。
  10. 前記モジュール基板の側縁であって前記絶縁層の表面に、前記配線パターンと電気的に接続された外部接続端子を有することを特徴とする請求項1〜9のいずれか一項記載の光伝送機構を備えたモジュール基板。
  11. 請求項1〜10のいずれか一項記載の光伝送機構を備えたモジュール基板と、
    前記搭載部に搭載された半導体素子と
    を備えていることを特徴とする半導体装置。
  12. 支持板の一方の面に絶縁層を形成する工程と、
    前記絶縁層の表面の所定位置に、光信号が伝送される光導波路および該光導波路の両端に設けられた受発光素子を含む光伝送部品と、該光伝送部品と電気的に接続して配置され、光信号から変換された電気信号を増幅するドライバ部品と、貫通電極となる導電部品とを配置する工程と、
    前記支持板の一方の面を、前記光伝送部品と、前記ドライバ部品と、前記導電部品とを樹脂中に埋没させて樹脂モールドする工程と、
    前記樹脂モールド後の樹脂の外面を前記導電部品の端面が露出する位置まで研削して、前記光伝送部品と前記ドライバ部品を内蔵するコア部を形成するとともに、コア部を厚さ方向に貫通する貫通電極を形成する工程と、
    前記支持板を除去する工程と、
    前記コア部の一方の面側に、前記光伝送部品と半導体素子とを電気的に接続するビアおよび配線パターンを形成し、前記コア部の他方の面側に、前記貫通電極を介して、前記一方の面側の配線パターンと電気的に接続し、かつ外部接続端子と電気的に接続されるビアおよび配線パターンを形成する工程と
    を備えることを特徴とする光伝送機構を備えたモジュール基板の製造方法。
  13. 前記光伝送部品として、光導波路と受発光素子とをあらかじめ組み合わせて形成したユニット部品を用いることを特徴とする請求項12記載の光伝送機構を備えたモジュール基板の製造方法。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9299661B2 (en) * 2009-03-24 2016-03-29 General Electric Company Integrated circuit package and method of making same
US20110156261A1 (en) * 2009-03-24 2011-06-30 Christopher James Kapusta Integrated circuit package and method of making same
US8866301B2 (en) 2010-05-18 2014-10-21 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers with interconnection structures
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
JP2015213124A (ja) * 2014-05-02 2015-11-26 イビデン株式会社 パッケージ基板
US9721812B2 (en) * 2015-11-20 2017-08-01 International Business Machines Corporation Optical device with precoated underfill
US10141623B2 (en) 2016-10-17 2018-11-27 International Business Machines Corporation Multi-layer printed circuit board having first and second coaxial vias coupled to a core of a dielectric waveguide disposed in the circuit board
JP6810346B2 (ja) * 2016-12-07 2021-01-06 富士通株式会社 発光素子接合基板
US10914895B2 (en) * 2018-09-18 2021-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and manufacturing method thereof
JP7176401B2 (ja) * 2018-12-25 2022-11-22 富士通株式会社 光デバイス及び光モジュール
US11635566B2 (en) 2019-11-27 2023-04-25 Taiwan Semiconductor Manufacturing Co., Ltd. Package and method of forming same

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI294262B (en) * 2002-06-28 2008-03-01 Matsushita Electric Ind Co Ltd A light reception/emission device built-in module with optical and electrical wiring combined therein and method of making the same
JP4227471B2 (ja) 2002-06-28 2009-02-18 パナソニック株式会社 受発光素子内蔵光電気混載配線モジュールの製造方法
JP2004069798A (ja) * 2002-08-02 2004-03-04 Canon Inc 光電融合ビアをもつ光電融合配線基板
US6919508B2 (en) * 2002-11-08 2005-07-19 Flipchip International, Llc Build-up structures with multi-angle vias for chip to chip interconnects and optical bussing
JP2005005505A (ja) * 2003-06-12 2005-01-06 Denso Corp 多層配線基板及びその製造方法
AT413891B (de) * 2003-12-29 2006-07-15 Austria Tech & System Tech Leiterplattenelement mit wenigstens einem licht-wellenleiter sowie verfahren zur herstellung eines solchen leiterplattenelements
JP4276143B2 (ja) 2004-07-23 2009-06-10 新光電気工業株式会社 光モジュールの製造方法
JP4760128B2 (ja) * 2005-05-20 2011-08-31 住友ベークライト株式会社 光導波路構造体および光導波路基板
KR100770853B1 (ko) * 2006-02-09 2007-10-26 삼성전자주식회사 광 모듈
WO2007114384A1 (ja) * 2006-04-03 2007-10-11 The University Of Tokyo 信号伝送機器
AT505834B1 (de) * 2007-09-21 2009-09-15 Austria Tech & System Tech Leiterplattenelement

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