KR20220013891A - 반도체 패키지들에서의 방열 및 그 형성 방법 - Google Patents

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    • H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80009—Pre-treatment of the bonding area
    • H01L2224/8001—Cleaning the bonding area, e.g. oxide removal step, desmearing
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80009—Pre-treatment of the bonding area
    • H01L2224/8001—Cleaning the bonding area, e.g. oxide removal step, desmearing
    • H01L2224/80013—Plasma cleaning
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    • H01L2224/80009—Pre-treatment of the bonding area
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    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80905—Combinations of bonding methods provided for in at least two different groups from H01L2224/808 - H01L2224/80904
    • H01L2224/80906—Specific sequence of method steps
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80909—Post-treatment of the bonding area
    • H01L2224/80948—Thermal treatments, e.g. annealing, controlled cooling
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
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    • H01L2224/92—Specific sequence of method steps
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    • H01L2224/9222—Sequential connecting processes
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
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Abstract

반도체 패키지는 제1 패키지 컴포넌트를 포함하고, 제1 패키지 컴포넌트는, 제1 반도체 다이; 제1 반도체 다이 주위에 있는 제1 인캡슐런트; 및 제1 반도체 다이에 전기적으로 연결된 제1 재배선 구조물을 포함한다. 반도체 패키지는, 제1 패키지 컴포넌트에 결합된 제2 패키지 컴포넌트 - 제2 패키지 컴포넌트는 제2 반도체 다이를 포함함 -; 제1 반도체 다이와 제2 패키지 컴포넌트 사이에 있는 히트 스프레더(heat spreader); 및 제1 패키지 컴포넌트와 제2 패키지 컴포넌트 사이에 있는 제2 인캡슐런트를 더 포함하며, 제2 인캡슐런트는 히트 스프레더보다 낮은 열 전도도를 갖는다.

Description

반도체 패키지들에서의 방열 및 그 형성 방법{HEAT DISSIPATION IN SEMICONDUCTOR PACKAGES AND METHODS OF FORMING SAME}
본 출원은 2020년 7월 27일에 출원된 미국 가특허 출원 제63/056,754호 및 2020년 8월 17일에 출원된 미국 가특허 출원 제63/066,368호의 우선권을 청구하며, 이 가특허 출원들은 참조로서 본 명세서 내에서 원용된다.
반도체 산업은 다양한 전자 컴포넌트들(예컨대, 트랜지스터, 다이오드, 저항기, 캐패시터 등)의 계속 진행중인 집적 밀도 향상으로 인해 급격한 성장을 경험해 왔다. 대부분의 경우, 집적 밀도 향상은 최소 피처 크기의 반복적인 감축으로부터 유발되었으며, 이는 주어진 면적 내에 보다 많은 컴포넌트들이 집적되도록 해준다. 전자 디바이스의 축소화에 대한 요구가 커짐에 따라, 반도체 다이의 더 작고 더 창의적인 패키징 기술에 대한 필요성이 대두되고 있다. 이러한 패키징 시스템의 예시는 패키지 온 패키지(Package-on-Package; PoP) 기술이다. PoP 디바이스에서, 최상부 반도체 패키지는 바닥부 반도체 패키지의 최상단 상에 적층되어 고도의 집적과 컴포넌트 밀도를 제공한다. PoP 기술은 일반적으로 향상된 기능과 인쇄 회로 기판(printed circuit board; PCB) 상에서의 작은 풋프린트를 갖는 반도체 디바이스들의 생산을 가능하게 한다.
일부 실시예들에 따르면, 패키지는 하나 이상의 IC 다이를 포함하는 집적 회로(integrated circuit; IC) 패키지 컴포넌트에 결합된 메모리 패키지 컴포넌트를 포함한다. 일부 실시예들에서, 비교적 높은 열 전도도(thermal conductivity)를 갖는 히트 스프레더가 개선된 방열을 위해 메모리 패키지 컴포넌트와 IC 패키지 컴포넌트 사이에 배치된다. 예를 들어, 히트 스프레더는 IC 다이의 뒷면에 부착될 수 있고, 히트 스프레더는 IC 다이로부터 메모리 패키지까지 연장될 수 있다. 다른 실시예들에서, IC 다이는 개선된 방열을 위해 메모리 패키지에 직접 부착될 수 있다. 실시예에 따라, 반도체 패키지들에서, 열은 히트 스프레더를 통해 또는 IC 다이를 메모리 패키지에 직접 부착함으로써 IC 다이로부터 히트 싱크로 효과적으로 방산될 수 있다.
일부 실시예들에서, 반도체 패키지는 제1 패키지 컴포넌트를 포함하고, 제1 패키지 컴포넌트는, 제1 반도체 다이; 제1 반도체 다이 주위에 있는 제1 인캡슐런트; 및 제1 반도체 다이에 전기적으로 연결된 제1 재배선 구조물을 포함한다. 반도체 패키지는, 제1 패키지 컴포넌트에 결합된 제2 패키지 컴포넌트 - 제2 패키지 컴포넌트는 제2 반도체 다이를 포함함 -; 제1 반도체 다이와 제2 패키지 컴포넌트 사이에 있는 히트 스프레더(heat spreader); 및 제1 패키지 컴포넌트와 제2 패키지 컴포넌트 사이에 있는 제2 인캡슐런트를 더 포함하며, 제2 인캡슐런트는 히트 스프레더보다 낮은 열 전도도를 갖는다. 선택적으로, 일부 실시예들에서, 히트 스프레더는 적어도 149W/m*K의 열 전도도를 갖는다. 선택적으로, 일부 실시예들에서, 히트 스프레더는 제2 패키지 컴포넌트의 기판과 접촉해 있다. 선택적으로, 일부 실시예들에서, 제2 인캡슐런트는 히트 스프레더의 최상면과 제2 패키지 컴포넌트의 기판의 바닥면 사이에서 연장된다. 선택적으로, 일부 실시예들에서, 히트 스프레더는 막에 의해 제1 반도체 다이의 반도체 기판에 부착된다. 선택적으로, 일부 실시예들에서, 막은 하이 k 폴리머, 인듐, 주석, 열 인터페이스 물질(TIM), 또는 솔더 페이스트를 포함한다. 선택적으로, 일부 실시예들에서, 제1 반도체 다이와 제2 패키지 컴포넌트 사이에 제2 히트 스프레더가 배치되고, 제2 인캡슐런트는 히트 스프레더와 제2 히트 스프레더 사이에 있다. 선택적으로, 일부 실시예들에서, 반도체 패키지는 제2 패키지 컴포넌트의 기판의 최상면에 부착된 방열 덮개(heat dissipation lid)를 더 포함하고, 제1 패키지 컴포넌트는 제2 패키지 컴포넌트의 기판의 바닥면에 부착된다. 선택적으로, 일부 실시예들에서, 제2 인캡슐런트는 제2 패키지 컴포넌트의 측벽들을 따라 배치된다.
일부 실시예들에서, 반도체 패키지는 제1 패키지 컴포넌트를 포함하고, 제1 패키지 컴포넌트는, 제1 반도체 기판을 포함하는 제1 반도체 다이; 제1 반도체 다이 주위에 있는 제1 인캡슐런트; 및 제1 반도체 다이에 전기적으로 연결된 제1 재배선 구조물을 포함한다. 반도체 패키지는, 제1 패키지 컴포넌트에 결합된 제2 패키지 컴포넌트 - 제2 패키지 컴포넌트는 제2 반도체 기판 상의 제2 반도체 다이를 포함하며, 제1 반도체 기판은 막에 의해 제2 반도체 기판에 직접 부착되어 있음 -; 및 제1 패키지 컴포넌트와 제2 패키지 컴포넌트 사이에 있는 제2 인캡슐런트를 더 포함한다. 선택적으로, 일부 실시예들에서, 제2 인캡슐런트는 제1 반도체 기판보다 낮은 열 전도도를 갖는다. 선택적으로, 일부 실시예들에서, 막은 하이 k 폴리머, 인듐, 주석, 열 인터페이스 물질(TIM), 또는 솔더 페이스트를 포함한다. 선택적으로, 일부 실시예들에서, 반도체 패키지는 제1 인캡슐런트 내에 있는 관통 비아를 더 포함하며, 제1 반도체 다이는 관통 비아보다 높게 연장된다. 선택적으로, 일부 실시예들에서, 제2 인캡슐런트는 제1 반도체 다이의 최상면 아래에서 연장된다.
일부 실시예들에서, 방법은, 재배선 구조물을 형성하는 단계 - 재배선 구조물은 절연층 내에 있는 제1 접촉 패드와 제2 접촉 패드를 포함함 -; 제2 접촉 패드 상에 관통 비아를 형성하는 단계; 재배선 구조물에 제1 다이를 결합시키는 단계 - 제1 다이의 유전체층은 절연층과 접촉하고, 제1 다이의 제3 접촉 패드는 제1 접촉 패드와 접촉함 -; 재배선 구조물과는 반대편의 제1 다이의 표면에 히트 스프레더를 부착시키는 단계; 및 관통 비아에, 제2 다이를 포함하는 패키지 컴포넌트를 결합시키는 단계를 포함하며, 히트 스프레더는 제1 다이와 패키지 컴포넌트 사이에 있다. 선택적으로, 일부 실시예들에서, 방법은 관통 비아와 제1 다이를 제1 인캡슐런트 내에 캡슐화하는 단계를 더 포함한다. 선택적으로, 일부 실시예들에서, 방법은 히트 스프레더 주위에 그리고 제1 다이와 패키지 컴포넌트 사이에 제2 인캡슐런트를 디스펜싱(dispense)하는 단계를 더 포함하며, 히트 스프레더는 제2 인캡슐런트보다 높은 열 전도도를 갖는다. 선택적으로, 일부 실시예들에서, 방법은 히트 스프레더의 최상면과 패키지 컴포넌트의 바닥면 사이에 제2 인캡슐런트를 디스펜싱하는 단계를 더 포함한다. 선택적으로, 일부 실시예들에서, 패키지 컴포넌트를 결합시키는 단계는 히트 스프레더를 패키지 컴포넌트에 접촉시키는 단계를 포함한다. 선택적으로, 일부 실시예들에서, 재배선 구조물과는 반대편의 제1 다이의 표면에 히트 스프레더를 부착시키는 단계는 히트 스프레더를 막으로 제1 다이의 표면에 부착시키는 단계를 포함하며, 막은 하이 k 폴리머, 인듐, 주석, 열 인터페이스 물질(TIM), 또는 솔더 페이스트를 포함한다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 일부 실시예들에 따른 집적 회로 다이의 단면도를 나타낸다.
도 2 내지 도 13은 일부 실시예들에 따른 반도체 패키지를 형성하기 위한 공정 동안의 중간 단계들의 단면도들을 나타낸다.
도 14a, 도 14b, 및 도 14c는 일부 실시예들에 따른 반도체 패키지들의 단면도들을 나타낸다.
도 15 내지 도 19는 일부 실시예들에 따른 반도체 패키지를 형성하기 위한 공정 동안의 중간 단계들의 단면도들을 나타낸다.
도 20은 일부 실시예들에 따른 반도체 패키지의 단면도를 나타낸다.
도 21 내지 도 29는 일부 실시예들에 따른 디바이스 스택들의 패키지 컴포넌트 및 구현을 형성하기 위한 공정 동안의 중간 단계들의 단면도들을 나타낸다.
도 30은 일부 실시예들에 따른 반도체 패키지의 단면도를 나타낸다.
아래의 발명개시는 본 발명의 여러 특징들을 구현하는 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트 및 장치의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 이것들로 한정시키고자 의도한 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상에서의 또는 그 위에서의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 숫자들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 목적으로 한 것이며, 그러한 반복 자체는 개시된 다양한 실시예들 및/또는 구성들 간의 관계에 영향을 주는 것은 아니다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90° 회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
일부 실시예들에 따르면, 패키지는 하나 이상의 IC 다이를 포함하는 집적 회로(integrated circuit; IC) 패키지 컴포넌트에 결합된 메모리 패키지 컴포넌트를 포함한다. 일부 실시예들에서, 비교적 높은 열 전도도를 갖는 히트 스프레더(heat spreader)가 개선된 방열을 위해 메모리 패키지 컴포넌트와 IC 패키지 컴포넌트 사이에 배치된다. 예를 들어, 히트 스프레더는 IC 다이의 뒷면에 부착될 수 있고, 히트 스프레더는 IC 다이로부터 메모리 패키지까지 연장될 수 있다. 다른 실시예들에서, IC 다이는 개선된 방열을 위해 메모리 패키지에 직접 부착될 수 있다. 실시예에 따라, 반도체 패키지들에서, 열은 히트 스프레더를 통해 또는 IC 다이를 메모리 패키지에 직접 부착함으로써 IC 다이로부터 히트 싱크로 효과적으로 방산될 수 있다.
도 1은 일부 실시예들에 따른 집적 회로 다이(50)의 단면도를 나타낸다. 집적 회로 다이(50)는 집적 회로 패키지를 형성하기 위해 후속 처리에서 패키징될 것이다. 집적 회로 다이(50)는 로직 다이(예를 들어, CPU(central processing unit), GPU(graphics processing unit), SoC(system-on-a-chip), AP(application processor), 마이크로제어기 등), 메모리 다이(예를 들어, DRAM(dynamic random access memory) 다이, SRAM(static random access memory) 다이 등), 전력 관리 다이(예를 들어, PMIC(power management integrated circuit) 다이), RF(radio frequency) 다이, 센서 다이, MEMS(micro-electro-mechanical-system) 다이, 신호 처리 다이(예를 들어, DSP(digital signal processing) 다이), 프론트 엔드 다이(예를 들어, AFE(analog front-end) 다이들), 등, 또는 이들의 조합일 수 있다.
집적 회로 다이(50)는 웨이퍼 내에 형성될 수 있으며, 웨이퍼에는 복수의 집적 회로 다이들을 형성하기 위해 후속 단계들에서 단품화되는 상이한 디바이스 영역들이 포함될 수 있다. 집적 회로 다이(50)는 적용가능한 제조 공정들에 따라 처리되어 집적 회로를 형성할 수 있다. 예를 들어, 집적 회로 다이(50)는 도핑되거나 도핑되지 않은 실리콘과 같은 반도체 기판(52), 또는 SOI(semiconductor-on-insulator) 기판의 활성층을 포함한다. 반도체 기판(52)은 게르마늄과 같은 다른 반도체 물질들; 실리콘 탄화물, 갈륨 비소, 갈륨 인, 인듐 인, 인듐 비화물, 및/또는 인듐 안티몬을 비롯한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 비롯한 합금 반도체; 또는 이들의 조합들을 포함할 수 있다. 다층 또는 구배 기판들과 같은, 다른 기판들이 또한 이용될 수 있다. 반도체 기판(52)은 때때로 전면이라고 칭해지는 활성면(예를 들어, 도 1에서 위를 바라보고 있는 표면) 및 때때로 후면이라고 칭해지는 비활성면(예를 들어, 도 1에서 아래를 바라보고 있는 표면)을 갖는다.
디바이스(트랜지스터로 표현됨)(54)는 반도체 기판(52)의 전면에 형성될 수 있다. 디바이스(54)는 능동 디바이스(예를 들어, 트랜지스터, 다이오드 등), 커패시터, 저항기 등일 수 있다. 층간 유전체(inter-layer dielectric; ILD)(56)는 반도체 기판(52)의 전면 위에 있다. ILD(56)는 디바이스(54)를 둘러싸고 이를 덮을 수 있다. ILD(56)는 PSG(Phospho-Silicate Glass), BSG(Boro-Silicate Glass), BPSG(Boron-Doped Phospho-Silicate Glass), USG(undoped Silicate Glass)와 같은 물질들로 형성된 하나 이상의 유전체층 등을 포함할 수 있다.
도전성 플러그(58)는 디바이스(54)와 전기적으로 그리고 물리적으로 결합되도록 ILD(56)를 관통하여 연장된다. 예를 들어, 디바이스(54)가 트랜지스터인 경우, 도전성 플러그(58)는 트랜지스터의 게이트 및 소스/드레인 영역들에 결합될 수 있다. 도전성 플러그(58)는 텅스텐, 코발트, 니켈, 구리, 은, 금, 알루미늄 등, 또는 이들의 조합으로 형성될 수 있다. 상호연결 구조물(60)이 ILD(56) 및 도전성 플러그(58) 위에 있다. 상호연결 구조물(60)은 디바이스(54)를 상호연결하여 집적 회로를 형성한다. 상호연결 구조물(60)은 예를 들어, ILD(56) 상의 유전체층 내의 금속화 패턴들에 의해 형성될 수 있다. 금속화 패턴들은 하나 이상의 로우 k 유전체층 내에 형성된 금속 라인들과 비아들을 포함한다. 상호연결 구조물(60)의 금속화 패턴들은 도전성 플러그(58)에 의해 디바이스(54)에 전기적으로 결합된다.
집적 회로 다이(50)는 알루미늄 패드와 같은 패드(62)를 더 포함하며, 이 패드에 대해 외부 연결이 이루어진다. 패드(62)는 집적 회로 다이(50)의 활성 측면 상에, 예컨대 상호연결 구조물(60) 내에 및/또는 상에 있다. 하나 이상의 패시베이션막(64)이 상호연결 구조물(60) 및 패드(62)의 일부분들과 같은 집적 회로 다이(50) 상에 있다. 개구가 패시베이션막(64)을 관통하여 패드(62)까지 연장된다. 도전성 필라(pillar)(예를 들어, 구리와 같은 금속으로 형성됨)와 같은 다이 커넥터(66)가 패시베이션막(64) 내의 개구를 관통하여 연장되고, 패드(62) 각각에 물리적으로 그리고 전기적으로 결합된다. 다이 커넥터(66)는, 예를 들어, 도금 등에 의해 형성될 수 있다. 다이 커넥터(66)는 집적 회로 다이(50)의 각각의 집적 회로들에 전기적으로 결합된다.
선택적으로, 솔더 영역(예를 들어, 솔더 볼 또는 솔더 범프)이 패드(62) 상에 배치될 수 있다. 솔더 볼은 집적 회로 다이(50)에 대한 칩 프로브(chip probe; CP) 테스트를 수행하는데 사용될 수 있다. 집적 회로 다이(50)가 알려진 양품 다이(known good die; KGD)인지 여부를 확인하기 위해 집적 회로 다이(50)에 대해 CP 테스트가 수행될 수 있다. 따라서, KGD인 집적 회로 다이(50)만이 후속 처리되고 패키징되며, CP 테스트에 실패한 다이들은 패키징되지 않는다. 테스트 후, 솔더 영역은 후속 처리 단계들에서 제거될 수 있다.
유전체층(68)이 패시베이션막(64) 및 다이 커넥터(66) 상에서와 같이, 집적 회로 다이(50)의 활성면 상에 있을 수 있다(또는 그렇지 않을 수 있다). 유전체층(68)은 다이 커넥터(66)를 횡측으로 캡슐화하고, 유전체층(68)은 집적 회로 다이(50)와 횡측으로 동일한 경계를 갖는다. 초기에, 유전체층(68)의 최상면이 다이 커넥터(66)의 최상면 위에 있도록, 유전체층(68)은 다이 커넥터(66)를 매립할 수 있다. 솔더 영역이 다이 커넥터(66) 상에 배치되는 일부 실시예들에서, 유전체층(68)은 솔더 영역도 매립할 수 있다. 대안적으로, 솔더 영역은 유전체층(68)을 형성하기 전에 제거될 수 있다.
유전체층(68)은 PBO, 폴리이미드, BCB 등과 같은 폴리머; 실리콘 질화물 등과 같은 질화물; 실리콘 산화물, PSG, BSG, BPSG 등과 같은 산화물; 등, 또는 이들의 조합일 수 있다. 유전체층(68)은 예를 들어, 스핀 코팅, 라미네이션, 화학적 기상 성막(chemical vapor deposition; CVD) 등에 의해 형성될 수 있다. 일부 실시예들에서, 다이 커넥터(66)는 집적 회로 다이(50)의 형성 동안 유전체층(68)을 통해 노출된다. 일부 실시예들에서, 다이 커넥터(66)는 매립된 상태로 유지되고 집적 회로 다이(50)를 패키징하기 위한 후속 공정 동안 노출된다. 다이 커넥터(66)를 노출시키는 것은 다이 커넥터(66) 상에 존재할 수 있는 임의의 솔더 영역을 제거할 수 있다.
일부 실시예들에서, 집적 회로 다이(50)는 복수의 반도체 기판(52)을 포함하는 적층형 디바이스이다. 예를 들어, 집적 회로 다이(50)는 복수의 메모리 다이를 포함하는 하이브리드 메모리 큐브(hybrid memory cube; HMC) 모듈, 고대역폭 메모리(high bandwidth memory; HBM) 모듈 등과 같은 메모리 디바이스일 수 있다. 이러한 실시예들에서, 집적 회로 다이(50)는 기판 관통 비아(through-substrate via; TSV)에 의해 상호연결된 복수의 반도체 기판(52)을 포함한다. 각각의 반도체 기판(52)은 상호연결 구조물(60)을 가질 수 있다(또는 갖지 않을 수 있다).
도 2 내지 도 13은 일부 실시예들에 따른 개선된 방열을 갖는 집적 회로 패키지를 제조하는 단면도들을 나타낸다. 도 2에서, 캐리어 기판(102)이 제공되고, 박리층(104)이 캐리어 기판(102) 상에 형성된다. 캐리어 기판(102)은 유리 캐리어 기판, 세라믹 캐리어 기판 등일 수 있다. 캐리어 기판(102)은 웨이퍼일 수 있으며, 복수의 패키지들이 캐리어 기판(102) 상에서 동시에 형성될 수 있도록 한다. 예를 들어, 제1 패키지 영역(100A) 및 제2 패키지 영역(100B)이 도시되어 있고, 하나 이상의 집적 회로 다이(50)가 패키징되어, 각각의 패키지 영역들(100A, 100B) 내에서 집적 회로 패키지를 형성한다. 복잡한 집적 회로 패키지들을 통합형 팬 아웃(InFO) 패키지라고도 칭할 수 있다.
박리층(104)은 폴리머계 물질로 형성될 수 있으며, 후속 단계들에서 형성될 위에 있는 구조물들로부터 캐리어 기판(102)과 함께 제거될 수 있다. 일부 실시예들에서, 박리층(104)은 LTHC(Light-to-Heat-Conversion) 박리 코팅과 같이, 가열될 때 자신의 접착 특성을 잃어버리는 에폭시계 열 박리(epoxy-based thermal-release) 물질이다. 다른 실시예들에서, 박리층(104)은 자외선(UV) 광에 노출될 때 자신의 접착 특성을 잃어버리는 UV 아교일 수 있다. 박리층(104)은 액체로서 디스펜싱(dispense)되고 경화될 수 있거나, 캐리어 기판(102) 상에 적층된 라미네이트막일 수 있거나, 이와 유사한 것일 수 있다. 박리층(104)의 최상면은 평탄화될 수 있고 고도의 평탄도를 가질 수 있다.
도 3에서, 전면 재배선 구조물(122)이 박리층(104) 상에 형성될 수 있다. 전면 재배선 구조물(122)은 유전체층들(124, 128, 132, 136); 및 금속화 패턴들(126, 130, 134, 110)(도전성 패터들(110A, 110B)을 포함함)을 포함한다. 금속화 패턴들(126, 130, 134)은 또한 재배선층 또는 재배선 라인이라고도 칭해질 수 있다. 전면 재배선 구조물(122)은 네 개의 층들의 금속화 패턴들을 갖는 예시로서 도시되어 있다. 전면 재배선 구조물(122) 내에는 더 많거나 더 적은 수의 유전체층들 및 금속화 패턴들이 형성될 수 있다. 더 적은 수의 유전체층들 및 금속화 패턴들이 형성된다면, 아래에서 논의되는 단계들 및 공정은 생략될 수 있다. 더 많은 수의 유전체층들 및 금속화 패턴들이 형성된다면, 아래에서 논의된 단계들 및 공정들이 반복될 수 있다.
재배선 구조물(122)을 형성하기 위한 예시로서, 유전체층(124)이 박리층(104) 상에 성막된다. 일부 실시예들에서, 유전체층(124)은 리소그래피 마스크를 사용하여 패터닝될 수 있는 PBO, 폴리이미드, BCB 등과 같은 감광성 물질로 형성된다. 유전체층(124)은 스핀 코팅, 라미네이션, CVD 등, 또는 이들의 조합에 의해 형성될 수 있다.
그 후 금속화 패턴(126)이 유전체층(124) 상에 형성될 수 있다. 금속화 패턴(126)을 형성하는 예시로서, 시드층이 유전체층(124) 위에 형성된다. 일부 실시예들에서, 시드층은 상이한 물질들로 형성된 복수의 서브층들을 포함한 복합층 또는 단일층일 수 있는 금속층이다. 일부 실시예들에서, 시드층은 티타늄층과, 티타늄층 위의 구리층을 포함한다. 시드층은 예컨대, PVD 등을 사용하여 형성될 수 있다. 그 후, 시드층 상에 포토레지스트가 형성되고 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노광될 수 있다. 포토레지스트의 패턴은 금속화 패턴(126)에 대응한다. 패터닝은 시드층을 노출시키는 개구들을 포토레지스트를 통해 형성한다. 그런 후, 도전성 물질이 시드층의 노출된 부분들 상과 포토레지스트의 개구들 내에 형성된다. 도전성 물질은 전기도금 또는 무전해 도금 등과 같은, 도금에 의해 형성될 수 있다. 도전성 물질은 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 도전성 물질과 그 아래에 있는 시드층의 일부분들의 조합은 금속화 패턴(126)을 형성한다. 도전성 물질이 형성되어 있지 않은 시드층의 일부분들 및 포토레지스트가 제거된다. 포토레지스트는 산소 플라즈마 등을 사용하는 것과 같이, 수용가능한 애싱(ashing) 또는 스트리핑(stripping) 공정에 의해 제거될 수 있다. 포토레지스트가 제거되면, 습식 에칭(wet etching) 또는 건식 에칭(dry etching)과 같은 수용가능한 에칭 공정을 사용하여, 시드층의 노출된 부분들은 제거된다.
그 후 유전체층(128)이 금속화 패턴(126) 및 유전체층(124) 상에 성막될 수 있다. 유전체층(128)은 유전체층(124)과 유사한 방식으로 형성될 수 있으며, 유전체층(124)과 유사한 물질로 형성될 수 있다. 그 후 아래에 있는 금속화 패턴(126)을 노출시키기 위해 개구가 유전체층(124)을 관통하도록 패터닝될 수 있다. 패터닝은, 유전체층(124)이 감광성 물질인 경우 유전체층(124)을 광에 노출시키는 것, 또는, 예컨대 이방성 에칭을 사용하여 에칭하는 것과 같은, 허용가능한 공정에 의해 형성될 수 있다. 유전체층(124)이 감광성 물질인 경우, 노광 후 유전체층(124)은 현상될 수 있다.
그 후, 금속화 패턴(130)이 형성된다. 금속화 패턴(130)은 유전체층(128)의 주 표면 상에 있고 주 표면을 따라 연장되는 부분들과, 금속화 패턴(126)과 물리적으로 그리고 전기적으로 결합되도록 유전체층(128)을 관통하여 연장되는 부분들을 갖는다. 금속화 패턴(130)은 금속화 패턴(126)과 유사한 방식 및 유사한 물질로 형성될 수 있다. 일부 실시예들에서, 금속화 패턴(130)은 금속화 패턴(126)과는 상이한 크기를 갖는다. 예를 들어, 금속화 패턴(130)의 도전성 라인들 및/또는 비아들은 금속화 패턴(126)의 도전성 라인들보다 더 폭이 넓거나 두꺼울 수 있다. 또한, 금속화 패턴(130)은 금속화 패턴(126)보다 더 큰 피치로 형성될 수 있다.
유전체층(132)이 금속화 패턴(130)과 유전체층(128) 상에 성막되고, 금속화 패턴(130)을 노출시키도록 유전체층(132)이 패터닝될 수 있다. 유전체층(132)은 유전체층(124)과 유사한 방식으로 형성되고 패터닝될 수 있으며, 유전체층(124)과 유사한 물질로 형성될 수 있다.
그 후, 금속화 패턴(134)이 형성된다. 금속화 패턴(134)은 유전체층(132)의 주 표면 상에 있고 주 표면을 따라 연장되는 부분들과, 금속화 패턴(130)과 물리적으로 그리고 전기적으로 결합되도록 유전체층(132)을 관통하여 연장되는 부분들을 갖는다. 금속화 패턴(134)은 금속화 패턴(126)과 유사한 방식 및 유사한 물질로 형성될 수 있다. 일부 실시예들에서, 금속화 패턴(134)은 금속화 패턴들(126, 130)과는 상이한 크기를 갖는다. 예를 들어, 금속화 패턴(134)의 도전성 라인들 및/또는 비아들은 금속화 패턴들(126, 130)의 도전성 라인들 및/또는 비아들보다 더 폭이 넓거나 두꺼울 수 있다. 또한, 금속화 패턴(134)은 금속화 패턴(130)보다 더 큰 피치로 형성될 수 있다.
유전체층(136)이 금속화 패턴(134)과 유전체층(132) 상에 성막되고, 금속화 패턴(134)을 노출시키도록 유전체층(136)이 패터닝될 수 있다. 유전체층(136)은 유전체층(124)과 유사한 방식으로 형성될 수 있으며, 유전체층(124)과 동일한 물질로 형성될 수 있다.
그 후 유전체층(136)의 개구 내에 금속화 패턴(110)이 형성된다. 금속화 패턴(110)은 도전성 패드들(110A, 110B)을 포함하며, 이 도전성 패드들(110A, 110B)은 아래에 있는 금속화 패턴들(134, 130, 126)에 물리적으로 그리고 전기적으로 결합되도록 유전체층(136)을 관통하여 연장된다.
도 3에 의해 추가로 예시된 바와 같이, 금속화 패턴(110)의 도전성 패트들(110A) 상에 관통 비아(116)가 형성된다. 관통 비아(116)는 재배선 구조물(122)(예컨대, 유전체층(136))의 최상위 유전체층으로부터 멀리 연장될 수 있다. 관통 비아(116)를 형성하기 위한 예시로서, 시드층(도시되지 않음)이 전면 재배선 구조물(122) 위에, 예를 들어, 유전체층(136) 및 금속화 패턴(110) 상에 형성된다. 일부 실시예들에서, 시드층은 상이한 물질들로 형성된 복수의 서브층들을 포함한 복합층 또는 단일층일 수 있는 금속층이다. 특정 실시예에서, 시드층은 티타늄층과, 티타늄층 위의 구리층을 포함한다. 시드층은 예컨대, PVD 등을 사용하여 형성될 수 있다. 대안적으로, 비아(116)가 아래에 있는 도전성 패드(110A)보다 폭이 더 넓지 않은 실시예에서, 별개의 시드층은 생략될 수 있고, 도전성 패드(110A)가 시드층으로서 역할을 할 수 있다.
시드층(존재하는 경우)과 전면 재배선 구조물(122) 상에 포토레지스트가 형성되고 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노광될 수 있다. 포토레지스트의 패턴은 관통 비아(116)에 대응한다. 패터닝은 시드층 또는 도전성 패드(110A)를 노출시키는 개구들을 포토레지스트를 통해 형성한다. 도전성 물질이 시드층의 노출된 부분들 상과 포토레지스트의 개구들 내에 형성된다. 도전성 물질은 전기도금 또는 무전해 도금 등과 같은, 도금에 의해 형성될 수 있다. 도전성 물질은 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 도전성 물질이 형성되어 있지 않은 시드층의 일부분들 및 포토레지스트가 제거된다. 포토레지스트는 산소 플라즈마 등을 사용하는 것과 같이, 수용가능한 애싱(ashing) 또는 스트리핑(stripping) 공정에 의해 제거될 수 있다. 포토레지스트가 제거되면, 습식 에칭 또는 건식 에칭과 같은 허용가능한 에칭 공정을 사용하여, 시드층(존재하는 경우)의 노출된 부분들이 제거된다. 도전성 물질과 시드층의 잔존 부분들은 관통 비아(116)를 형성한다.
도 4에서, 집적 회로 다이(50)(예컨대, 제1 집적 회로 다이(50A)와 제2 집적 회로 다이(50B))가 패키지 영역들(100A, 100B) 각각 내에서 결합된다. 도시된 실시예에서, 제1 패키지 영역(100A)과 제2 패키지 영역(100B) 각각 내에서 제1 집적 회로 다이(50A)와 제2 집적 회로 다이(50B)를 비롯하여, 복수의 집적 회로 다이(50)들이 서로 인접하게 결합된다. 제1 집적 회로 다이(50A)는 CPU(central processing unit), GPU(graphics processing unit), SoC(system-on-a-chip), 마이크로제어기 등과 같은 로직 디바이스일 수 있다. 제2 집적 회로 다이(50B)는 DRAM(dynamic random access memory) 다이, SRAM(static random access memory) 다이, HMC(hybrid memory cube) 모듈, HBM(high bandwidth memory) 모듈 등과 같은 메모리 디바이스일 수 있다. 일부 실시예들에서, 집적 회로 다이들(50A, 50B)은 SoC 다이와 같은 동일한 유형의 다이들일 수 있다. 제1 집적 회로 다이(50A) 및 제2 집적 회로 다이(50B)는 동일한 기술 노드의 공정들에서 형성될 수 있거나, 또는 상이한 기술 노드들의 공정들에서 형성될 수 있다. 예를 들어, 제1 집적 회로 다이(50A)는 제2 집적 회로 다이(50B)보다 더 진보된 공정 노드로 형성될 수 있다. 집적 회로 다이들(50A, 50B)은 상이한 크기(예를 들어, 상이한 높이 및/또는 표면적)를 가질 수 있거나, 또는 동일한 크기(예를 들어, 동일한 높이 및/또는 표면적)를 가질 수 있다. 두 개의 집적 회로 다이(50)들이 각각의 패키지 영역들 내에 배치되는 것으로 도시되어 있지만, 더 적은 수(예를 들어, 한 개) 또는 더 많은 수의 집적 회로 다이가 기판(102) 상의 각각의 패키지 영역들 내에 배치될 수 있다.
다이(50)는, 다이(50)의 전면이 도전성 패드(110B)를 향하고, 다이(50)의 후면이 도전성 패드(110B)를 등지도록 아래를 향하도록 배치된다. 일부 실시예들에서, 집적 회로 다이(50)는 하이브리드 결합 구성으로 금속화 패턴(110)의 도전성 패드(110B)에 결합된다. 예를 들어, 다이(50)의 패시베이션층(68)이 유전체층(136)에 직접 결합될 수 있고, 다이(50)의 접촉 패드(66)가 도전성 패드(110B)에 직접 결합될 수 있다. 실시예에서, 패시베이션층(68)과 유전체층(136) 사이의 결합은 산화물 대 산화물 결합 등일 수 있다. 하이브리드 결합 공정은 추가로 다이(50)의 접촉 패드(66)를 직접적 금속 대 금속 결합을 통해 도전성 패드(110B)에 직접 결합시킨다. 따라서, 다이(50)와 전면 재배선 구조물(122) 사이의 전기적 연결은 접촉 패드(66)와 접촉 패드(110B)의 물리적 연결에 의해 제공된다.
예로서, 하이브리드 결합 공정은 전면 재배선 구조물(122)의 유전체층(136) 및/또는 다이(50)의 패시베이션층(68)에 표면 처리를 적용함으로써 시작할 수 있다. 표면 처리는 플라즈마 처리를 포함할 수 있다. 플라즈마 처리는 진공 환경에서 수행될 수 있다. 플라즈마 처리 후, 표면 처리는 유전체층(136) 및/또는 다이(50)의 패시베이션층(68)에 적용될 수 있는 세정 공정(예를 들어, 탈 이온수를 통한 헹굼 등)을 더 포함할 수 있다. 그 후 하이브리드 결합 공정은 접촉 패드(66)를 접촉 패드(110B)에 정렬시키는 것으로 진행할 수 있다. 다음으로, 하이브리드 결합은 사전 결합 단계를 포함하며, 이 동안 접촉 패드(66)는 접촉 패드(110B)와 물리적으로 접촉하게 된다. 사전 결합은 실온(예를 들어, 약 21℃ 내지 약 25℃)에서 수행될 수 있다. 하이브리드 결합 공정은, 예를 들어, 접촉 패드(66) 내 금속(예컨대, 구리)과 접촉 패드(110B)의 금속(예컨대, 구리)가 서로에 대해 상호 확산되고, 이에 따라 직접적 금속 대 금속 결합이 형성되도록, 약 150℃ 내지 약 400℃의 온도에서 약 0.5시간 내지 약 3시간의 지속기간 동안 어닐링을 수행하는 것으로 이어진다. 어닐링은 패시베이션층(68)과 유전체층(136) 사이에 공유 결합을 추가로 형성할 수 있다. 다른 결합 파라미터들 및/또는 방법들(예를 들어, 솔더 결합)이 또한 다른 실시예들에서 가능하다.
도 4에서 추가로 예시된 바와 같이, 인캡슐런트(120)가 다양한 컴포넌트들 상에 그리고 그 주위에 형성된다. 형성 이후, 인캡슐런트(120)는 관통 비아(116) 및 집적 회로 다이(50)를 캡슐화한다. 인캡슐런트(120)는 몰딩 화합물, 에폭시 등일 수 있다. 인캡슐런트(120)는 압축 몰딩, 전사 몰딩 등에 의해 도포될 수 있고, 관통 비아(116) 및/또는 집적 회로 다이(50)가 매립되거나 덮히도록 캐리어 기판(102) 위에 형성될 수 있다. 인캡슐런트(120)는 집적 회로 다이(50)들 사이의 갭 영역들 내에 추가로 형성된다. 인캡슐런트(120)는 액체 또는 반액체 형태로 도포되고, 그런 후 경화될 수 있다.
도 5에서, 관통 비아(116)와 다이(50)를 노출시키기 위해 인캡슐런트(120)에 대해 평탄화 공정이 수행된다. 평탄화 공정은 또한 관통 비아(116)의 물질을 제거할 수 있다. 관통 비아(116), 다이(50), 및 인캡슐런트(120)의 최상면들은 평탄화 공정 이후에 공정 변동들 내에서 실질적으로 동일 평면 상에 있다. 평탄화 공정은, 예를 들어, CMP(chemical-mechanical polish), 그라인딩 공정 등일 수 있다. 일부 실시예들에서, 평탄화는, 예를 들어, 관통 비아(116)와 다이(50)가 이미 노출된 경우, 생략될 수 있다.
도 6에서, 히트 스프레더(170)가 막(168)에 의해 다이(50)에 접착된다. 히트 스프레더(170)는 적어도 약 149W/m*K 또는 적어도 약 380W/m*K와 같이, 비교적 높은 열 전도도를 갖는 도전성 물질로 형성될 수 있다. 예를 들어, 일부 실시예들에서, 히트 스프레더(170)는 구리, 다이아몬드, 붕소 비소, 은, 실리콘 등으로 제조된다. 히트 스프레더(170)가 약 380W/m*K 미만의 열 전도도를 갖는 물질로 형성되는 경우, 결과적인 패키지에서 방열이 불충분하다는 것이 관찰되었다. 히트 스프레더(170)는 막(168)을 사용하여 다이(50)의 기판(52)의 후면에 부착될 수 있다. 기판(52)의 후면은 능동 디바이스들이 형성되는 표면과 반대되는 면을 가리킬 수 있다. 막(168)은 하이 k 폴리머(예컨대, 하이 k DAF), 리플로우 공정에 의해 부착된 금속(예컨대, In, Sn 등), 열 인터페이스 물질(thermal interface material; TIM), 솔더 페이스트, 등일 수 있다. 예시된 실시예에서, 각각의 히트 스프레더(170)는 다이(50) 각각과 동일한 폭을 갖고 이와 동일한 경계를 갖는다. 다른 실시예들에서, 히트 스프레더(170)는 다이(50)보다 더 폭이 넓거나 좁을 수 있고/있거나, 히트 스프레더(170)의 측벽은 다이(150)로부터 오프셋될 수 있다(예를 들어, 도 14a 내지 도 14c 참조). 또한, 복수의 물리적으로 분리된 히트 스프레더(170)가 각각의 다이(50)에 부착될 수 있다(예를 들어, 도 14a 내지 도 14c 참조).
도 6에 더 도시된 바와 같이, 금속화 패턴(190)이 관통 비아(116) 상에 형성될 수 있다. 금속화 패턴(190)은 접촉 패드(110B)에 대해 전술한 바와 유사한 공정 및 유사한 물질을 사용하여 형성될 수 있다. 다양한 실시예들에서, 금속화 패턴(190)은 히트 스프레더(170)가 다이(50)에 부착되기 전 또는 후에 형성될 수 있다.
따라서, 제1 패키지 컴포넌트(100)가 패키지 영역들(100A, 100B) 각각 내에 형성된다. 제1 패키지 컴포넌트(100)은 집적 회로 다이(50), 인캡슐런트(120), 관통 비아(116), 전면 재배선 구조물(122), 및 금속화 패턴(190)을 포함한다. 히트 스프레더(170)는 제1 패키지 컴포넌트(100)의 집적 회로 다이(50) 상에 형성된다.
도 7에서, 제2 패키지 컴포넌트(200)는 도전성 커넥터(152)에 의해 제1 패키지 컴포넌트(100)에 결합된다. 제2 패키지 컴포넌트들(200) 중 하나가 각각의 패키지 영역들(100A, 100B) 내에서 결합되어 패키지 영역들 각각 상에 집적 회로 디바이스 스택을 형성한다. 일부 실시예들에서, 제2 패키지 컴포넌트(200)는 히트 스프레더(170)와 물리적으로 접촉할 수 있다. 예를 들어, 히트 스프레더(170)는 다이(50)와 제2 패키지 컴포넌트(200) 사이의 거리에 걸쳐 있을 수 있다. 이러한 방식으로, 히트 스프레더(170)는 다이(50)로부터 제2 패키지 컴포넌트(200)로의 방열 경로를 제공할 수 있다. 다른 실시예들에서, 히트 스프레더(170)와 제2 패키지 컴포넌트(200) 사이에 중간층이 배치될 수 있다. 예를 들어, 각각의 히트 스프레더(170)와 각각의 제2 패키지 컴포넌트(200) 사이의 버퍼층으로서 열 전도성 막(명확하게 도시되지 않음)이 사용될 수 있다. 일부 실시예들에서, 열 전도성 막은 하이 k 폴리머(예컨대, 하이 k DAF), 리플로우 공정에 의해 부착된 금속(예컨대, In, Sn 등), TIM, 솔더 페이스트, 등을 포함할 수 있다.
제2 패키지 컴포넌트(200)는, 예를 들어, 기판(202) 및 기판(202)에 결합된 하나 이상의 적층형 다이(210)(예를 들어, 210A, 210B)를 포함한다. 한 세트의 적층형 다이들(210)(210A, 210B))이 도시되어 있지만, 다른 실시예들에서, 복수의 적층형 다이들(210)(각각 하나 이상의 적층형 다이를 가짐)이 기판(202)의 동일면에 나란히 결합되어 배치될 수 있다. 기판(202)은 실리콘, 게르마늄, 다이아몬드 등과 같은 반도체 물질로 제조될 수 있다. 일부 실시예들에서, 실리콘 게르마늄, 실리콘 카바이드, 갈륨 비소, 인듐 비소, 인듐 인, 실리콘 게르마늄 카바이드, 갈륨 비소 인, 갈륨 인듐 인, 이들의 조합 등과 같은 화합물 물질이 또한 이용될 수 있다. 추가적으로, 기판(202)은 SOI(silicon-on-insulator) 기판일 수 있다. 일반적으로, SOI 기판은 에피택셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI(silicon germanium on insulator), 또는 이들의 조합과 같은 반도체 물질층을 포함한다. 기판(202)은, 하나의 대안적인 실시예에서, 유리섬유 강화 수지 코어와 같은 절연 코어를 기반으로 한다. 하나의 예시적인 코어 물질은 FR4와 같은 유리섬유 수지이다. 대안적인 코어 물질에는 BT(bismaleimide-triazine) 수지, 또는 대안적으로는, 다른 PCB(printed circuit board) 물질 또는 막이 포함된다. 기판(202)을 위해 ABF(Ajinomoto build-up film) 또는 다른 라미네이트와 같은 빌드 업 막이 사용될 수 있다.
기판(202)은 능동 디바이스와 수동 디바이스(도시되지 않음)를 포함할 수 있다. 제2 패키지 컴포넌트들(200)에 대한 설계의 구조적 및 기능적 요건들을 생성하기 위해 트랜지스터, 커패시터, 저항기, 이들의 조합 등과 같은 폭넓게 다양한 디바이스들이 사용될 수 있다. 이러한 디바이스들은 임의의 적절한 방법들을 이용하여 형성될 수 있다.
기판(202)은 또한 금속화층들(도시되지 않음) 및 도전성 비아들(208)을 포함할 수 있다. 금속화층은 능동 및 수동 디바이스들 위에 형성될 수 있으며, 기능 회로부를 형성하기 위해 다양한 디바이스들을 연결시키도록 설계된다. 금속층들은 도전성 물질의 층들을 상호연결시키는 비아를 구비하면서 유전체 물질(예컨대, 로우 k 유전체 물질)과 도전성 물질(예컨대, 구리)의 교호 층들로 형성될 수 있고, 이것은 (퇴적, 다마신, 듀얼 다마신 등과 같은) 임의의 적절한 공정을 통해 형성될 수 있다. 일부 실시예들에서, 기판(202)에는 능동 및 수동 디바이스들이 실질적으로 없다.
기판(202)은 적층형 다이들(210)에 결합되도록 기판(202)의 제1 측면 상에 결합 패드(204)를 가질 수 있고, 도전성 커넥터(152)에 결합되도록 기판(202)의 제2 측면 상에 결합 패드(206)를 가질 수 있으며, 제2 측면은 기판(202)의 제1 측면 반대편에 있다. 일부 실시예들에서, 결합 패드들(204, 206)은 기판(202)의 제1 및 제2 측면들 상의 유전체층들(도시되지 않음) 내에 리세스(도시되지 않음)를 형성함으로써 형성된다. 리세스는 결합 패드들(204, 206)이 유전체층 내에 임베딩될 수 있게 하도록 형성될 수 있다. 다른 실시예들에서, 결합 패드들(204, 206)이 유전체층 상에 형성될 수 있으므로 리세스들은 생략된다. 일부 실시예들에서, 결합 패드들(204, 206)은 구리, 티타늄, 니켈, 금, 팔라듐 등 또는 이들의 조합으로 제조된 얇은 시드층(도시되지 않음)을 포함한다. 결합 패드들(204, 206)의 도전성 물질은 얇은 시드층 위에 퇴적될 수 있다. 도전성 물질은 전기 화학 도금 공정, 무전해 도금 공정, CVD, 원자층 성막(ALD), PVD 등 또는 이들의 조합에 의해 형성될 수 있다. 실시예에서, 결합 패드들(204, 206)의 도전성 물질은 구리, 텅스텐, 알루미늄, 은, 금 등, 또는 이들의 조합이다.
일부 실시예들에서, 결합 패드(204) 및 결합 패드(206)는 티타늄층, 구리층, 및 니켈층과 같은 3개의 도전성 물질층들을 포함하는 UBM이다. 결합 패드들(204, 206)의 형성을 위해, 크롬/크롬 구리 합금/구리/금의 배열, 티타늄/티타늄 텅스텐/구리의 배열, 또는 구리/니켈/금의 배열과 같은, 다른 물질들 및 층들의 배열들이 이용될 수 있다. 결합 패드들(204, 206)을 위해 사용될 수 있는 임의의 적절한 물질들 또는 물질층들은 본 출원의 범위 내에 완전히 포함되는 것으로 의도된다. 일부 실시예들에서, 도전성 비아들(208)은 기판(202)을 관통하여 연장되고, 결합 패드들(204) 중 적어도 하나를 결합 패드들(206) 중 적어도 하나에 결합시킨다.
예시된 실시예에서, 적층형 다이(210)는 와이어 결합부(212)에 의해 기판(202)에 결합되지만, 도전성 범프와 같은, 다른 연결부들이 사용될 수 있다. 실시예에서, 적층형 다이(210)는 적층형 메모리 다이이다. 예를 들어, 적층형 다이(210)는 LPDDR1, LPDDR2, LPDDR3, LPDDR4 등의 메모리 모듈과 같은 저전력(LP) DDR(Double Data Rate) 메모리 모듈과 같은 메모리 다이일 수 있다.
적층형 다이(210)와 와이어 결합부(212)는 몰딩 물질(214)에 의해 캡슐화될 수 있다. 몰딩 물질(214)은 예를 들어, 압축 몰딩을 사용하여 적층형 다이(210) 및 와이어 결합부(212) 상에 몰딩될 수 있다. 일부 실시예들에서, 몰딩 물질(214)은 몰딩 화합물, 폴리머, 에폭시, 실리콘 산화물 충전재 등, 또는 이들의 조합이다. 몰딩 물질(214)을 경화시키기 위해 경화 공정이 수행될 수 있고; 경화 공정은 열 경화, UV 경화 등, 또는 이들의 조합일 수 있다.
일부 실시예들에서, 적층형 다이(210)와 와이어 결합부(212)는 몰딩 물질(214) 내에 매립되고, 몰딩 물질(214)의 경화 후에, 몰딩 물질(214)의 과잉 부분들을 제거하고 제2 패키지 컴포넌트(200)를 위한 실질적으로 평면을 제공하기 위해, 그라인딩과 같은 평탄화 단계가 수행된다.
제2 패키지 컴포넌트(200)가 형성된 후, 제2 패키지 컴포넌트(200)는 도전성 커넥터(152), 결합 패드(206), 및 금속화 패턴(190)에 의해 제1 패키지 컴포넌트(100)에 기계적으로 그리고 전기적으로 결합된다. 일부 실시예들에서, 적층형 다이(210)는 와이어 결합부(212), 결합 패드들(204, 206), 도전성 비아(208), 도전성 커넥터(152), 금속화 패턴(190), 관통 비아(116), 및 전면 재배선 구조물(122)을 통해 집적 회로 다이들(50A, 50B)에 결합될 수 있다.
일부 실시예들에서, 솔더 레지스트(도시되지 않음)가 적층형 다이(210)와는 기판(202)의 반대 측면 상에 형성된다. 도전성 커넥터(152)가 기판(202) 내의 도전성 피처들(예컨대, 결합 패드(206))에 전기적으로 그리고 기계적으로 결합되도록 솔더 레지스트 내의 개구 내에 배치될 수 있다. 솔더 레지스트는 외부 손상으로부터 기판(202)의 영역을 보호하기 위해 사용될 수 있다.
일부 실시예들에서, 도전성 커넥터(152)가 리플로우되기 전에 도전성 커넥터(152) 상에 에폭시 플럭스(미도시됨)가 형성되어 있을 수 있고, 제2 패키지 컴포넌트(200)가 제1 패키지 컴포넌트(100)에 부착된 후 에폭시 플럭스의 에폭시 부분의 적어도 일부분은 잔존한다.
도 8에서, 인캡슐런트(250)가 도전성 커넥터(152)와 히트 스프레더(170)를 둘러싸면서, 제1 패키지 컴포넌트(100)와 제2 패키지 컴포넌트(200) 사이에 형성된다. 인캡슐런트(250)는 또한 제2 패키지 컴포넌트(200) 주위에 형성될 수 있고, 인캡슐런트(250)는 제1 패키지 컴포넌트(100)(명확하게 도시되지 않음) 주위에 형성될 수 있다. 인캡슐런트(250)는 몰딩 화합물, 에폭시, 몰딩 언더필 등일 수 있다. 일부 실시예들에서, 인캡슐런트(250)는 히트 스프레더(170)보다 낮은 열 전도도를 가질 수 있다. 예를 들어, 인캡슐런트(250)는 약 10W/m*K 미만의 열 전도도를 가질 수 있다. 따라서, 히트 스프레더(170)는 인캡슐런트(250)를 관통하여 집적 회로 다이(50)로부터 제2 패키지 컴포넌트(200)로의 향상된 방열을 가능하게 해준다. 예를 들어, 인캡슐런트(250)를 관통하도록 히트 스프레더(170)를 포함시킴으로써, 약 22% 이상의 동작 온도 감소가 관찰되었다.
인캡슐런트(250)는 압축 몰딩, 전사 몰딩 등에 의해 도포될 수 있고, 제2 패키지 컴포넌트(200)가 매립되거나 덮힐 때까지 제2 패키지 컴포넌트(200) 위에 형성될 수 있다. 인캡슐런트(250)는 또한 제2 패키지 컴포넌트(200)와 아래에 있는 제1 패키지 컴포넌트(100) 사이의 갭 영역들 내에 형성된다. 인캡슐런트(250)는 액체 또는 반액체 형태로 도포되고, 그런 후 경화될 수 있다. 인캡슐런트(250)가 형성된 후, 제2 패키지 컴포넌트(200)가 노출될 때까지 인캡슐런트(250)에 평탄화 공정(예컨대, CMP, 그라인딩 등)이 적용될 수 있다. 평탄화 공정 후, 제2 패키지 컴포넌트(200)와 인캡슐런트(250)의 최상면은 동일한 높이를 가질 수 있다.
도 9에서, 프레임(252)이 제2 패키지 컴포넌트(200)에 부착된다. 예를 들어, 프레임(252)은 제1 패키지 컴포넌트(100)와는 반대편의 제2 패키지 컴포넌트(200)의 표면에 부착된다.
도 10에서, 전면 재배선 구조물(122), 예컨대, 유전체층(124)으로부터 캐리어 기판(102)을 분리(또는 "결합해제")시키기 위해, 캐리어 기판 결합해제가 수행된다. 일부 실시예들에 따르면, 결합해제는 박리층(104) 상에 레이저 광 또는 UV 광과 같은 광을 투사시켜서 박리층(104)이 이러한 광의 열로 인해 분해되고 캐리어 기판(102)이 제거될 수 있도록 하는 것을 포함한다. 그 후 구조물은 뒤집혀진다.
도 11에서, UBM(138)과 도전성 커넥터(150)가 전면 재배선 구조물(122)에 대한 외부 연결을 위해 형성된다. UBM(138)은 유전체층(124)의 주 표면 상에 있고 주 표면을 따라 연장되는 범프 부분들을 갖고, 금속화 패턴(126)과 물리적으로 그리고 전기적으로 결합되도록 유전체층(124)을 관통하여 연장되는 비아 부분들을 갖는다. 결과적으로, UBM(138)은 관통 비아(116)와 집적 회로 다이(50)에 전기적으로 결합된다. UBM(138)은 금속화 패턴(126)과 동일한 물질과 동일한 공정으로 형성될 수 있다. 일부 실시예들에서, UBM(138)은 금속화 패턴들(110, 126, 130, 134)과는 상이한 크기를 갖는다.
도 11에서, 도전성 커넥터(150)가 UBM(138) 상에 형성된다. 도전성 커넥터(150)는 BGA(ball grid array) 커넥터, 솔더 볼, 금속 필라, C4(controlled collapse chip connection) 범프, 마이크로 범프, ENEPIG(electroless nickel-electroless palladium-immersion gold) 기술로 형성된 범프 등일 수 있다. 도전성 커넥터(150)는 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등, 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다. 일부 실시예들에서, 도전성 커넥터(150)는 증발, 전기도금, 프린팅, 솔더 전사, 볼 배치 등을 통해 솔더층을 초기에 형성함으로써 형성된다. 솔더층이 구조물 상에서 형성되면, 원하는 범프 형상으로 물질을 형상화하기 위해 리플로우가 수행될 수 있다. 다른 실시예에서, 도전성 커넥터(150)는 스퍼터링, 프린팅, 전기도금, 무전해 도금, CVD 등에 의해 형성된 금속 필라(예컨대, 구리 필라)를 포함한다. 금속 필라는 솔더가 없을 수 있고 실질적으로 수직한 측벽들을 갖는다. 일부 실시예들에서, 금속 캡층이 금속 필라의 최상부 상에 형성된다. 금속 캡층은 니켈, 주석, 주석 납, 금, 은, 팔라듐, 인듐, 니켈 팔라듐 금, 니켈 금 등, 또는 이들의 조합을 포함할 수 있고, 도금 공정에 의해 형성될 수 있다.
도 12에서, 예를 들어, 스크라이브 라인 영역을 따라, 예컨대, 제1 패키지 영역(100A)과 제2 패키지 영역(100B) 사이를 소잉(sawing)함으로써 단품화 공정이 수행된다. 소잉은 제2 패키지 영역(100B)으로부터 제1 패키지 영역(100A)을 단품화한다. 결과적으로, 단품화된 디바이스 스택은 제1 패키지 영역(100A) 또는 제2 패키지 영역(100B) 중 하나로부터 나온 것이다. 일부 실시예들에서, 단품화 공정은 제2 패키지 컴포넌트(200)가 제1 패키지 컴포넌트(100)에 결합된 후에 수행된다. 다른 실시예들(도시되지 않음)에서, 단품화 공정은 제2 패키지 컴포넌트(200)가 제1 패키지 컴포넌트(100)에 결합되기 전에 수행된다.
도 13에서, 그 후 각각의 단품화된 제1 패키지 컴포넌트(100)는 도전성 커넥터(150)를 사용하여 패키지 기판(300)에 장착될 수 있다. 패키지 기판(300)은 기판 코어(302) 및 기판 코어(302) 위의 결합 패드(304)를 포함한다. 기판 코어(302)는 실리콘, 게르마늄, 다이아몬드 등과 같은 반도체 물질로 제조될 수 있다. 대안적으로, 실리콘 게르마늄, 실리콘 카바이드, 갈륨 비소, 인듐 비소, 인듐 인, 실리콘 게르마늄 카바이드, 갈륨 비소 인, 갈륨 인듐 인, 이들의 조합 등과 같은 화합물 물질이 또한 이용될 수 있다. 추가적으로, 기판 코어(302)는 SOI 기판일 수 있다. 일반적으로, SOI 기판은 에피택셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI, 또는 이들의 조합과 같은 반도체 물질층을 포함한다. 기판 코어(302)는, 하나의 대안적인 실시예에서, 유리섬유 강화 수지 코어와 같은 절연 코어를 기반으로 한다. 하나의 예시적인 코어 물질은 FR4와 같은 유리섬유 수지이다. 대안적인 코어 물질에는 BT(bismaleimide-triazine) 수지, 또는 대안적으로는, 다른 PCB 물질 또는 막이 포함된다. 기판 코어(302)를 위해 ABF 또는 다른 라미네이트와 같은 빌드 업 막(build up film)이 사용될 수 있다.
기판 코어(302)는 능동 디바이스와 수동 디바이스(도시되지 않음)를 포함할 수 있다. 디바이스 스택에 대한 설계의 구조적 및 기능적 요건들을 생성하기 위해 트랜지스터, 커패시터, 저항기, 이들의 조합 등과 같은 폭넓게 다양한 디바이스들이 사용될 수 있다. 이러한 디바이스들은 임의의 적절한 방법들을 이용하여 형성될 수 있다.
기판 코어(302)는 또한 금속화층들과 비아들(도시되지 않음)을 포함할 수 있으며, 결합 패드(304)는 이 금속화층들과 비아들에 물리적으로 및/또는 전기적으로 결합된다. 금속화층들은 능동 및 수동 디바이스들 위에 형성될 수 있으며, 기능 회로부를 형성하기 위해 다양한 디바이스들을 연결시키도록 설계된다. 금속화층들은 도전성 물질의 층들을 상호연결시키는 비아를 구비하면서 유전체 물질(예컨대, 로우 k 유전체 물질)과 도전성 물질(예컨대, 구리)의 교호 층들로 형성될 수 있고, 이것은 (퇴적, 다마신, 듀얼 다마신 등과 같은) 임의의 적절한 공정을 통해 형성될 수 있다. 일부 실시예들에서, 기판 코어(302)에는 능동 디바이스와 수동 디바이스가 실질적으로 없다.
일부 실시예들에서, 도전성 커넥터(150)는 리플로우(reflow)되어 제1 패키지 컴포넌트(100)를 결합 패드(304)에 부착시킬 수 있다. 도전성 커넥터(150)는 기판 코어(302) 내의 금속화층들을 비롯하여, 패키지 기판(300)을 제1 패키지 컴포넌트(100)에 전기적으로 및/또는 물리적으로 결합시킨다. 일부 실시예들에서, 솔더 레지스트(306)가 기판 코어(302) 상에 형성된다. 도전성 커넥터(150)는 결합 패드(304)에 전기적으로 그리고 기계적으로 결합되도록 솔더 레지스트(306) 내의 개구 내에 배치될 수 있다. 솔더 레지스트(306)는 외부 손상으로부터 기판(202)의 영역들을 보호하기 위해 사용될 수 있다.
도전성 커넥터(150)가 리플로우되기 전에는 도전성 커넥터(150)에 에폭시 플럭스(미도시됨)가 형성되어 있을 수 있고, 에폭시 플럭스의 에폭시 부분의 적어도 일부는 제1 패키지 컴포넌트(100)가 패키지 기판(300)에 부착된 후에 잔존한다. 이 잔존하는 에폭시 부분은 응력을 감소시키고 도전성 커넥터(150)의 리플로우로 인해 초래된 결합을 보호하기 위한 언더필로서 작용할 수 있다. 일부 실시예들에서, 언더필(308)이 제1 패키지 컴포넌트(100)와 패키지 기판(300) 사이에 그리고 도전성 커넥터(150) 주위에 형성될 수 있다. 언더필(308)은 제1 패키지 컴포넌트(100)가 부착된 후에 모세관 유동 공정에 의해 형성될 수 있거나, 또는 제1 패키지 컴포넌트(100)가 부착되기 전에 적절한 성막 방법에 의해 형성될 수 있다.
일부 실시예들에서, 수동 디바이스들(예를 들어, 표면 실장 디바이스(surface mount device; SMD), 도시되지 않음)이 또한 제1 패키지 컴포넌트(100)에(예를 들어, UBM(138)에) 또는 패키지 기판(300)에(예를 들어, 결합 패드(304)에) 부착될 수 있다. 예를 들어, 수동 디바이스들은 도전성 커넥터(150)와 동일한, 제1 패키지 컴포넌트(100) 또는 패키지 기판(300)의 표면에 결합될 수 있다. 수동 디바이스들은 패키지 기판(300) 상에 제1 패키지 컴포넌트(100)를 장착하기 전에 패키지 컴포넌트(100)에 부착될 수 있거나, 또는 패키지 기판(300) 상에 제1 패키지 컴포넌트(100)를 장착하기 전 또는 후에 패키지 컴포넌트(100)에 부착될 수 있다.
다른 피처들 및 공정들이 또한 포함될 수 있다. 예를 들어, 3D 패키징 또는 3DIC 디바이스의 검증 테스트를 지원하기 위해 테스트 구조물이 포함될 수 있다. 테스트 구조물은, 예를 들어, 3D 패키징 또는 3DIC의 테스트, 프로브 및/또는 프로브 카드의 사용 등을 가능하게 해주는, 재배선층 내 또는 기판 상에 형성된 테스트 패드를 포함할 수 있다. 검증 테스트는 중간 구조물뿐만이 아니라 최종 구조물에 대해 수행될 수 있다. 또한, 여기에 개시된 구조물 및 방법은 수율을 증가시키고 비용을 감소시키기 위해 공지된 양품 다이들의 중간 검증을 통합하는 테스트 방법과 함께 사용될 수 있다.
따라서, 제2 패키지 컴포넌트(200)와 제3 패키지 컴포넌트(300)에 결합된 제1 패키지 컴포넌트(100)를 포함하는 반도체 패키지(400)가 형성된다. 제1 패키지 컴포넌트(100)의 다이(50)로부터 제2 패키지 컴포넌트(200)를 거치는 방열을 개선하기 위해 하나 이상의 히트 스프레더(170)가 제1 패키지 컴포넌트(100)와 제2 패키지 컴포넌트(200) 사이에 배치된다. 히트 스프레더(170)는 예를 들어, 제1 패키지 컴포넌트(100)와 제2 패키지 컴포넌트(200) 사이의 인캡슐런트(250)의 열 전도도보다 높은, 상대적으로 높은 열 전도도를 가질 수 있다. 이와 같이, 반도체 패키지(400)에서 개선된 방열 및 디바이스 성능이 달성될 수 있다. 예를 들어, 히트 스프레더(170)를 포함시킴으로써 반도체 패키지(400) 내의 동작 온도를 22% 이상 감소시킬 수 있다.
도 14a, 도 14b, 및 도 14c는 반도체 패키지들(420, 430, 440)의 단면도들을 나타낸다. 반도체 패키지들(420, 430, 440) 각각은 반도체 패키지(400)와 서로 유사할 수 있으며, 여기서 동일한 참조 부호는 동일한 공정을 사용하여 형성된 동일한 엘리먼트를 나타낸다. 그러나, 반도체 패키지들(420, 430, 440) 각각 내의 제2 패키지 컴포넌트(200)는 제2 패키지 컴포넌트(200)의 기판(202)에 부착되는 방열 덮개(254)를 더 포함할 수 있다. 방열 덮개(254)는 구리 등과 같이 비교적 열 전도도가 높은 도전성 물질로 제조될 수 있으며, 방열 덮개(254)는 접착제, 열 인터페이스 물질(TIM) 등에 의해 기판(202)의 최상면에 부착될 수 있다. 기판(202)은 히트 스프레더(170)를 방열 덮개(254)에 열적으로 연결한다. 이와 같이, 열은 다이(50)로부터 히트 스프레더(170)와 기판(202)을 거쳐 방열 덮개(254)로 방산될 수 있다. 또한, 패키지들(420, 430, 440)에서, 인캡슐런트(250)는 제1 패키지 컴포넌트(100)과 제2 패키지 컴포넌트(200) 사이에서만 형성될 수 있고, 인캡슐런트(250)는 제2 패키지 컴포넌트(200)의 측벽들을 따라 연장되지 않을 수 있다.
도 14a의 패키지(420)는 히트 스프레더(170)가 다이(50)와 동일한 폭을 갖고 다이(50)와 동일한 경계를 갖는 실시예를 나타낸다. 또한, 패키지(420) 내의 히트 스프레더(170)는 기판(202)과 접촉할 수 있고, 히트 스프레더(170)는 다이(50)와 기판(202) 사이의 전체 거리에 걸쳐 있을 수 있다.
도 14b의 패키지(430)는 히트 스프레더(170)가 다이(50)보다 폭이 좁고 다이(50)로부터 오프셋되어 있으며, 다수의 히트 스프레더(170)가 다이(50) 각각에 부착되어 있는 실시예를 나타낸다. 예를 들어, 패키지(430)에서, 히트 스프레더(170)는 다이(50)의 측벽들과 오버랩될 수 있다. 또한, 패키지(430) 내의 히트 스프레더(170)는 기판(202)과 접촉할 수 있고, 히트 스프레더(170)는 다이(50)와 기판(202) 사이의 전체 거리에 걸쳐 있을 수 있다.
도 14c의 패키지(440)는 히트 스프레더(170)가 다이(50)와 동일한 폭을 갖고 다이(50)와 동일한 경계를 갖는 실시예를 나타낸다. 또한, 패키지(440) 내의 히트 스프레더(170)는 인캡슐런트(250)에 의해 기판(202)으로부터 물리적으로 분리될 수 있다. 예를 들어, 히트 스프레더(170)는 패키지(200)에 부착되지 않을 수 있고, 인캡슐런트(250)는 히트 스프레더(170)의 최상면과 기판(202)의 바닥면 사이에 형성될 수 있다. 히트 스프레더(170)가 기판(202)과 접촉하지 않지만, 인캡슐런트(250) 내에 히트 스프레더(170)를 포함시키는 것은 여전히 제1 및 제2 패키지 컴포넌트들(100, 200) 간의 방열을 개선시킨다.
도 15 내지 도 19는 일부 다른 실시예들에 따른 반도체 패키지(450)를 형성하는 단면도들을 나타낸다. 패키지(450)는 도 12의 패키지(400)와 유사할 수 있으며, 여기서 동일한 참조 부호는 동일한 공정에 의해 형성된 동일한 엘리먼트를 나타낸다. 도 15는 상기 도 4와 유사한 공정 스테이지이되, 인캡슐런트(120)가 형성되기 전의 단면도를 나타낸다. 예를 들어, 도 15에서, 전면 재배선 구조물(122)이 캐리어 기판(102) 상에 형성되고, 관통 비아(116)가 전면 재배선 구조물(122)의 접촉 패드(110A) 상에 형성되고, 다이(50)가 전면 재배선 구조물(122)의 접촉 패드(110B)에 결합된다. 그러나, 도 15의 구조에서, 다이(50)는 관통 비아(116)보다 더 키가 크고 더 높게 연장될 수 있다.
도 16에서, 인캡슐런트(120)가 다양한 컴포넌트들 상에 그리고 그 주위에 형성된다. 형성 이후, 인캡슐런트(120)는 관통 비아(116) 및 집적 회로 다이(50)의 측벽들을 따라 연장된다. 인캡슐런트(120)는 몰딩 화합물, 에폭시 등일 수 있다. 인캡슐런트(120)는 압축 몰딩, 전사 몰딩 등에 의해 도포될 수 있고, 관통 비아(116) 및/또는 집적 회로 다이(50)가 인캡슐런트(120) 내에 배치되도록 캐리어 기판(102) 위에 형성될 수 있다. 인캡슐런트(120)는 액체 또는 반액체 형태로 도포되고, 그런 후 경화될 수 있다.
인캡슐런트(120)는 집적 회로 다이들(50) 사이의 갭 영역들 내에 형성된다. 그러나, 인캡슐런트(120)는 관통 비아(116)의 최상면을 덮지 않도록 성막될 수 있다. 예를 들어, 인캡슐런트(120)가 성막된 후, 관통 비아(116)의 최상면은 인캡슐런트(120)에 어떠한 패터닝 또는 평탄화 공정도 적용되지 않고서 노출된 채로 남아있을 수 있다. 대안적으로, 인캡슐런트(120)는 관통 비아(116)를 매립하기 위해 성막될 수 있고, 에치백 공정이 적용되어 관통 비아(116)의 최상면을 노출시킬 수 있다. 그러한 실시예들에서, 에치백 공정은 등방성일 수 있다.
일부 실시예들에서, 인캡슐런트(120)는 다이(50)의 측벽들의 적어도 윗부분을 따라 있는 필렛(fillet)을 더 포함할 수 있다. 도 16은 인캡슐런트(120)의 최상면이 관통 비아(116)의 최상면과 동일한 레벨에 있는 것을 나타내지만, 다른 실시예들에서 인캡슐런트(120)는 또한 관통 비아(116)의 최상면보다 낮은 최상면을 가질 수 있다.
도 17에서, 제2 패키지 컴포넌트(200)가 제1 패키지 컴포넌트(100)에 결합된다. 제2 패키지 컴포넌트들(200) 중 하나는 각각의 패키지 영역들(100A, 100B)에서 결합되어 제1 패키지 컴포넌트(100)의 각 영역에서 집적 회로 디바이스 스택을 형성한다. 예를 들어, 제2 패키지 컴포넌트(200)는 도전성 커넥터(152)를 리플로우시킴으로써 관통 비아(116)에 직접 결합될 수 있다. 제2 패키지 컴포넌트(200)는 도 7에서 전술된 것과 유사할 수 있으며, 제2 패키지 컴포넌트(200)의 추가적인 세부사항은 간결함을 위해 생략된다.
패키지(450)에서, 다이(50)는 막(154)에 의해 제2 패키지 컴포넌트(200)에 직접 부착될 수 있다. 막(154)은 하이 k 폴리머(예컨대, 하이 k DAF), 금속(예컨대, In, Sn 등), TIM, 솔더 페이스트, 등일 수 있다. 예를 들어, 다이(50)의 기판(52)은 막(154)에 의해 제2 패키지 컴포넌트(200)의 기판(202)에 부착될 수 있다. 기판(52)이 반도체 물질(예를 들어, 비교적 높은 열 전도도를 가짐)을 포함하기 때문에, 이 반도체 물질을 제2 패키지 컴포넌트(200)에 근접하게 배치시킴으로써 방열이 촉진될 수 있다. 다이(50)와 기판(202) 사이의 인터페이싱 물질로서 비교적 높은 열 전도도를 갖는 물질(예를 들어, 막(154))을 사용함으로써 방열이 더욱 개선될 수 있다. 예를 들어, 비교적 높은 열 전도도 물질을 사용하여 다이(50)를 제2 패키지 컴포넌트(200)에 직접 부착시킴으로써 완성된 패키지 내의 동작 온도가 적어도 18% 감소될 수 있다는 것이 관찰되었다.
도 18에서, 인캡슐런트(250)가 도전성 커넥터(152)를 둘러싸면서, 제1 패키지 컴포넌트(100)와 제2 패키지 컴포넌트(200) 사이에 형성된다. 인캡슐런트(250)는 도 8에서 전술된 것과 유사한 방식과 유사한 물질로 형성될 수 있다. 인캡슐런트(250)는 다이(50)의 기판(52)보다 낮은 열 전도도를 가질 수 있다. 다이(50)가 막(154)에 의해 제2 패키지 컴포넌트(200)에 직접 부착되기 때문에, 인캡슐런트(250)는 다이(50)의 최상면에 바로 수직으로 다이(50)의 최상면과 기판(202)의 바닥면 사이에서 연장되지 않을 수 있다. 따라서, 방열이 개선될 수 있다.
도 19에서, 제1 및 제2 패키지 컴포넌트들(100, 200)을 단품화하고 이들을 제3 패키지 컴포넌트(300)에 결합시키기 위해 도 9 내지 도 13과 관련하여 전술된 것과 유사한 추가 처리가 수행될 수 있다. 따라서, 제2 패키지 컴포넌트(200)와 제3 패키지 컴포넌트(300)에 결합된 제1 패키지 컴포넌트(100)를 포함하는 반도체 패키지(450)가 형성된다. 제1 패키지 컴포넌트(100)의 다이(50)로부터 제2 패키지 컴포넌트(200)로의 방열을 개선하기 위해 제1 패키지 컴포넌트(100)의 다이(50)의 기판(52)이 제2 패키지 컴포넌트(200)의 기판(202)에 직접 부착된다. 다이(50)의 기판(52)은 예를 들어, 제1 패키지 컴포넌트(100)와 제2 패키지 컴포넌트(200) 사이의 인캡슐런트(250)의 열 전도도보다 높은, 상대적으로 높은 열 전도도를 가질 수 있다. 이와 같이, 반도체 패키지(450)에서 개선된 방열 및 디바이스 성능이 달성될 수 있다. 예를 들어, 반도체 패키지(450) 내의 동작 온도는 18% 감소될 수 있다.
도 20은 반도체 패키지(460)의 단면도를 나타낸다. 반도체 패키지(460)는 반도체 패키지(450)와 유사할 수 있으며, 여기서 동일한 참조 부호는 동일한 공정을 사용하여 형성된 동일한 엘리먼트를 나타낸다. 그러나, 반도체 패키지(460) 내의 제2 패키지 컴포넌트(200)는 제2 패키지 컴포넌트(200)의 기판(202)에 부착되는 방열 덮개(254)를 더 포함할 수 있다. 방열 덮개(254)는 구리 등과 같이 열 전도도가 높은 도전성 물질로 제조될 수 있으며, 방열 덮개(254)는 접착제, 열 인터페이스 물질(TIM) 등에 의해 기판(202)의 최상면에 부착될 수 있다. 기판(202)은 다이(50)를 방열 덮개(254)에 열적으로 연결한다. 또한, 반도체 패키지(460)에서, 인캡슐런트(250)는 제1 패키지 컴포넌트(100)과 제2 패키지 컴포넌트(200) 사이에서만 형성될 수 있고, 인캡슐런트(250)는 제2 패키지 컴포넌트(200)의 측벽들을 따라 연장되지 않을 수 있다.
도 21 내지 도 29는 일부 다른 실시예들에 따른 반도체 패키지(470)를 형성하는 단면도들을 나타낸다. 패키지(470)는 도 12의 패키지(400)와 유사할 수 있으며, 여기서 동일한 참조 부호는 동일한 공정에 의해 형성된 동일한 엘리먼트를 나타낸다.
도 20에서, 캐리어 기판(102)이 제공되고, 박리층(104)이 캐리어 기판(102) 상에 형성된다. 후면 재배선 구조물(106)이 박리층(104) 상에 형성될 수 있다. 도시된 실시예에서, 후면 재배선 구조물(106)은 유전체층(108), 금속화 패턴(111)(때때로 재배선층 또는 재배선 라인이라고 칭함), 금속화 패턴(110), 및 유전체층(112)을 포함한다. 금속화 패턴들(110, 111)은 상술한 금속화 패턴(136)과 유사한 공정과 유사한 물질로 형성될 수 있다. 후면 재배선 구조물(106)은 선택적 사항이다. 일부 실시예들에서, 금속화 패턴이 없는 유전체층이 후면 재배선 구조물(106) 대신에 박리층(104) 상에 형성된다.
도 21에서, 개구(113)가 후면 재배선 구조물(106)을 관통하도록 패터닝된다. 개구(113)는, 예를 들어, 포토리소그래피와 에칭의 조합을 사용하여 패터닝될 수 있다. 개구는 박리층(104)을 노출시킬 수 있다.
도 22에서, 히트 스프레더(170)가 개구(113) 내에 형성된다. 히트 스프레더(170)는 예를 들어, 금속화 패턴들(110, 111)과 유사한 방식으로 형성될 수 있다. 히트 스프레더(170)는 구리 등과 같이 비교적 높은 열 전도도를 갖는 도전성 물질을 포함할 수 있다. 일부 실시예들에서, 히트 스프레더(170)는 적어도 약 380W/m*K의 열 전도도를 가질 수 있다. 일부 실시예들에서, 히트 스프레더(170)는 유전체층(112)의 최상면을 덮도록 형성될 수 있고, 히트 스프레더(170)의 과잉 부분을 제거하고 금속화 패턴(110)을 노출시키기 위해 평탄화 공정이 사용될 수 있다.
도 23에서, 관통 비아(116)가 금속화 패턴(110) 상에 형성된다. 관통 비아(116)는 후면 재배선 구조물(106)(예컨대, 유전체층(112))의 최상위 유전체층으로부터 멀리 연장될 수 있다. 관통 비아(116)는 도 3에서 전술된 것과 유사한 공정과 유사한 물질을 사용하여 형성될 수 있다.
도 24에서, 집적 회로 다이(50)(예컨대, 제1 집적 회로 다이(50A)와 제2 집적 회로 다이(50B))가 접착제(118)에 의해 히트 스프레더(170)에 부착된다. 원하는 유형 및 수량의 집적 회로 다이(50)가 각각의 패키지 영역들(100A, 100B) 내에 부착된다. 도시된 실시예에서, 제1 패키지 영역(100A)과 제2 패키지 영역(100B) 각각 내에서 제1 집적 회로 다이(50A)와 제2 집적 회로 다이(50B)를 비롯하여, 복수의 집적 회로 다이들(50)이 서로 인접하게 접착된다. 제1 집적 회로 다이(50A)는 CPU(central processing unit), GPU(graphics processing unit), SoC(system-on-a-chip), 마이크로제어기 등과 같은 로직 디바이스일 수 있다. 제2 집적 회로 다이(50B)는 DRAM(dynamic random access memory) 다이, SRAM(static random access memory) 다이, HMC(hybrid memory cube) 모듈, HBM(high bandwidth memory) 모듈 등과 같은 메모리 디바이스일 수 있다. 일부 실시예들에서, 집적 회로 다이들(50A, 50B)은 SoC 다이와 같은 동일한 유형의 다이들일 수 있다. 제1 집적 회로 다이(50A) 및 제2 집적 회로 다이(50B)는 동일한 기술 노드의 공정들에서 형성될 수 있거나, 또는 상이한 기술 노드들의 공정들에서 형성될 수 있다. 예를 들어, 제1 집적 회로 다이(50A)는 제2 집적 회로 다이(50B)보다 더 진보된 공정 노드로 형성될 수 있다. 집적 회로 다이들(50A, 50B)은 상이한 크기(예를 들어, 상이한 높이 및/또는 표면적)를 가질 수 있거나, 또는 동일한 크기(예를 들어, 동일한 높이 및/또는 표면적)를 가질 수 있다. 제1 패키지 영역(100A)과 제2 패키지 영역(100B) 내의 관통 비아(116)를 위해 이용가능한 공간은 특히, 집적 회로 다이(50)가 SoC와 같은, 대형 풋프린트를 갖는 디바이스들을 포함할 때 제한적일 수 있다. 후면 재배선 구조물(106)의 사용은 제1 패키지 영역(100A)과 제2 패키지 영역(100B)이 관통 비아(116)를 위해 이용가능한 제한된 공간을 가질 때 개선된 상호연결 배열을 가능하게 한다.
접착제(118)는 집적 회로 다이(50)의 후면 상에 있고, 집적 회로 다이(50)를 히트 스프레더(170)에 부착시킨다. 접착제(118)는 하이 k 폴리머(예컨대, 하이 k DAF), 리플로우 공정에 의해 부착된 금속(예컨대, In, Sn 등), 열 인터페이스 물질(TIM), 솔더 페이스트, 등일 수 있다. 접착제(118)는 집적 회로 다이(50)의 후면에 도포될 수 있거나, 또는 후면 재배선 구조물(106)의 윗면에 도포될 수 있다. 예를 들어, 접착제(118)는 집적 회로 다이들(50)을 분리시키는 단품화 이전에 집적 회로 다이들(50)의 후면에 도포될 수 있다. 접착제(118)는 다이들(50)로부터 히트 스프레더(170)로의 방열을 촉진시키도록 상대적으로 높은 열 전도도를 가질 수 있다.
도 26에서, 인캡슐런트(120)가 다양한 컴포넌트들 상에 그리고 그 주위에 형성된다. 형성 이후, 인캡슐런트(120)는 관통 비아(116) 및 집적 회로 다이(50)를 캡슐화한다. 인캡슐런트(120)는 몰딩 화합물, 에폭시 등일 수 있다. 인캡슐런트(120)는 압축 몰딩, 전사 몰딩 등에 의해 도포될 수 있고, 관통 비아(116) 및/또는 집적 회로 다이(50)가 매립되거나 덮히도록 캐리어 기판(102) 위에 형성될 수 있다. 인캡슐런트(120)는 집적 회로 다이(50)들 사이의 갭 영역들 내에 추가로 형성된다. 인캡슐런트(120)는 액체 또는 반액체 형태로 도포되고, 그런 후 경화될 수 있다.
관통 비아(116) 및 다이 커넥터(66)를 노출시키기 위해 인캡슐런트(120)에 대해 평탄화 공정이 수행된다. 평탄화 공정은 또한, 다이 커넥터(66) 및 관통 비아(116)가 노출될 때까지 관통 비아(116), 유전체층(68), 및/또는 다이 커넥터(66)의 물질을 제거할 수 있다. 관통 비아(116), 다이 커넥터(66), 유전체층(68), 및 인캡슐런트(120)의 최상면은 평탄화 공정 후에 공정 변동들 내에서 실질적으로 동일 평면 상에 있다. 평탄화 공정은, 예를 들어, CMP(chemical-mechanical polish), 그라인딩 공정 등일 수 있다. 일부 실시예들에서, 평탄화는, 예를 들어, 관통 비아(116) 및/또는 다이 커넥터(66)가 이미 노출된 경우, 생략될 수 있다.
도 26에서, 전면 재배선 구조물(122)이 인캡슐런트(120), 관통 비아(116), 및 집적 회로 다이(50) 위에 형성된다. 전면 재배선 구조물(122)은 유전체층들(124, 128, 132, 136); 및 금속화 패턴들(126, 130, 134)을 포함한다. 금속화 패턴은 또한 재배선층 또는 재배선 라인이라고도 칭해질 수 있다. 전면 재배선 구조물(122)은 3개의 층들의 금속화 패턴들을 갖는 예시로서 도시되어 있다. 전면 재배선 구조물(122) 내에는 더 많거나 더 적은 수의 유전체층들 및 금속화 패턴들이 형성될 수 있다. 전면 재배선 구조물(122)은 도 3에서 설명된 공정 및/또는 물질을 사용하여 형성될 수 있다.
도 27에서, UBM(138)과 도전성 커넥터(150)가 전면 재배선 구조물(122)에 대한 외부 연결을 위해 형성된다. UBM(138)은 유전체층(136)의 주 표면 상에 있고 주 표면을 따라 연장되는 범프 부분들을 갖고, 금속화 패턴(134)과 물리적으로 그리고 전기적으로 결합되도록 유전체층(136)을 관통하여 연장되는 비아 부분들을 갖는다. 결과적으로, UBM(138)은 관통 비아(116)와 집적 회로 다이(50)에 전기적으로 결합된다. UBM(138)은 금속화 패턴(126)과 동일한 물질로 형성될 수 있다. 일부 실시예들에서, UBM(138)은 금속화 패턴들(126, 130, 134)과는 상이한 크기를 갖는다.
도전성 커넥터(150)가 UBM(138) 상에 형성된다. 도전성 커넥터(150)는 BGA(ball grid array) 커넥터, 솔더 볼, 금속 필라, C4(controlled collapse chip connection) 범프, 마이크로 범프, ENEPIG(electroless nickel-electroless palladium-immersion gold) 기술로 형성된 범프 등일 수 있다. 도전성 커넥터(150)는 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등, 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다. 일부 실시예들에서, 도전성 커넥터(150)는 증발, 전기도금, 프린팅, 솔더 전사, 볼 배치 등을 통해 솔더층을 초기에 형성함으로써 형성된다. 솔더층이 구조물 상에서 형성되면, 원하는 범프 형상으로 물질을 형상화하기 위해 리플로우가 수행될 수 있다. 다른 실시예에서, 도전성 커넥터(150)는 스퍼터링, 프린팅, 전기도금, 무전해 도금, CVD 등에 의해 형성된 금속 필라(예컨대, 구리 필라)를 포함한다. 금속 필라는 솔더가 없을 수 있고 실질적으로 수직한 측벽들을 갖는다. 일부 실시예들에서, 금속 캡층이 금속 필라의 최상부 상에 형성된다. 금속 캡층은 니켈, 주석, 주석 납, 금, 은, 팔라듐, 인듐, 니켈 팔라듐 금, 니켈 금 등, 또는 이들의 조합을 포함할 수 있고, 도금 공정에 의해 형성될 수 있다. 따라서, 제1 패키지 컴포넌트(100)는, 후면 재배선 구조물(106), 히트 스프레더(170), 관통 비아(116), 다이(50), 인캡슐런트(120), 전면 재배선 구조물(122), UBM(138), 및 도전성 커넥터(150)를 포함하도록 형성된다.
도 28에서, 후면 재배선 구조물(106), 예컨대, 유전체층(108)으로부터 캐리어 기판(102)을 분리(또는 "결합해제")시키기 위해, 캐리어 기판 결합해제가 수행된다. 일부 실시예들에 따르면, 결합해제는 박리층(104) 상에 레이저 광 또는 UV 광과 같은 광을 투사시켜서 박리층(104)이 이러한 광의 열로 인해 분해되고 캐리어 기판(102)이 제거될 수 있도록 하는 것을 포함한다.
또한, 도 28에서, 개구(115)가 유전체층(108)을 관통하도록 형성되어 금속화 패턴(111)의 일부를 노출시킨다. 개구(115)는 예를 들어, 레이저 드릴링, 에칭 등을 사용하여 형성될 수 있다.
이어서, 제2 패키지 컴포넌트(200)는 도 7과 관련하여 전술된 것과 유사한 방식으로 제1 패키지 컴포넌트(100)에 부착된다. 예를 들어, 제1 패키지 컴포넌트(100)의 금속화 패턴(111)을 제2 패키지 컴포넌트(200)에 전기적으로 연결시키기 위해 도전성 커넥터는 유전체층(108) 내의 개구를 관통하여 연장된다. 히트 스프레더(170)는, 다이(50)로부터 제2 패키지 컴포넌트(200)으로의 방열을 개선하기 위해 제1 패키지 컴포넌트(100)의 다이(50)와 제2 패키지 컴포넌트(200)의 기판(202) 사이에 배치될 수 있다.
추가 처리(예를 들어, 도 8, 도 12, 도 13에 대해 설명된 것과 유사함)가 도 29의 패키지(470)에 도달하기 위해 수행될 수 있다. 패키지(470)는 제1 패키지 컴포넌트(100)의 후면 재배 선 구조물(106) 내에 형성된 히트 스프레더(170)를 포함할 수 있다. 다이(50)와 제2 패키지 컴포넌트(200) 사이에 히트 스프레더(170)를 배치함으로써, 방열과 디바이스 성능이 개선될 수 있다.
도 30은 일부 대안적인 실시예들에 따른 반도체 패키지(480)의 단면도를 나타낸다. 반도체 패키지(480)는 반도체 패키지(400)와 유사하며, 여기서 동일한 참조 부호는 동일한 공정을 사용하여 형성된 동일한 엘리먼트를 나타낸다. 그러나, 반도체 패키지(480) 내의 다이(50)는 적층 구성으로 서로 직접 결합된다. 일부 실시예들에서, 다이(50A)는 전술된 하이브리드 결합 공정에 의해 다이(50B)에 직접 결합될 수 있다. 예를 들어, 다이(50A)의 패시베이션층(68A)은 유전체 대 유전체 결합으로 다이(50B)의 패시베이션층(68B)에 직접 결합될 수 있고, 다이(50A)의 다이 커넥터(66A)는 금속 대 금속 결합으로 다이(50B)의 다이 커넥터(66B)에 직접 결합될 수 있다. 또한, 다이(50B)는 다이(50B)의 기판(52)을 관통하여 연장되는 기판 관통 비아(through substrate via; TSV)(70)를 포함할 수 있다. TSV(70)는 예를 들어, 하이브리드 결합 구성을 사용하여 전면 재배선층(122)의 접촉 패드(110B)에 직접 결합될 수 있다.
다이들(50A, 50B) 둘 다는 패키지(480) 내의 히트 스프레더(170)에 열적으로 연결된다. 예를 들어, 히트 스프레더(170)는 막(168)을 통해 다이(50A)의 기판(52A)에 직접 부착될 수 있다. 또한, 열 비아(172)가 다이(50B)의 도전성 커넥터(66B) 상에 형성될 수 있고, 열 비아(172)는 다이(50B)를 히트 스프레더(170)에 열적으로 연결시킬 수 있다. 일부 실시예들에서, 열 비아(172)는 관통 비아(116)와 유사한 물질과 유사한 공정으로 형성된다. 일부 실시예들에서, 열 비아(172)는 다이들(50A, 50B) 내의 임의의 활성 디바이스들에 전기적으로 연결되지 않은 더미 비아들일 수 있다. 따라서, 다이들(50A, 50B)에 열적으로 연결된 히트 스프레더(170)를 통해 패키지(480) 내에서 방열이 달성될 수 있다. 열은 또한 전면 재배선 구조물(122)를 통해 다이(50B)로부터 방산될 수 있다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 반도체 패키지에 있어서,
제1 패키지 컴포넌트 - 상기 제1 패키지 컴포넌트는,
제1 반도체 다이;
상기 제1 반도체 다이 주위에 있는 제1 인캡슐런트; 및
상기 제1 반도체 다이에 전기적으로 연결된 제1 재배선 구조물
을 포함함 -;
상기 제1 패키지 컴포넌트에 결합된 제2 패키지 컴포넌트 - 상기 제2 패키지 컴포넌트는 제2 반도체 다이를 포함함 -;
상기 제1 반도체 다이와 상기 제2 패키지 컴포넌트 사이에 있는 히트 스프레더(heat spreader); 및
상기 제1 패키지 컴포넌트와 상기 제2 패키지 컴포넌트 사이에 있는 제2 인캡슐런트
를 포함하며,
상기 제2 인캡슐런트는 상기 히트 스프레더보다 낮은 열 전도도를 갖는 것인 반도체 패키지.
실시예 2. 실시예 1에 있어서, 상기 히트 스프레더는 적어도 149W/m*K의 열 전도도를 갖는 것인 반도체 패키지.
실시예 3. 실시예 1에 있어서, 상기 히트 스프레더는 상기 제2 패키지 컴포넌트의 기판과 접촉해 있는 것인 반도체 패키지.
실시예 4. 실시예 1에 있어서, 상기 제2 인캡슐런트는 상기 히트 스프레더의 최상면과 상기 제2 패키지 컴포넌트의 기판의 바닥면 사이에서 연장된 것인 반도체 패키지.
실시예 5. 실시예 1에 있어서, 상기 히트 스프레더는 막에 의해 상기 제1 반도체 다이의 반도체 기판에 부착된 것인 반도체 패키지.
실시예 6. 실시예 5에 있어서, 상기 막은 하이 k 폴리머, 인듐, 주석, 열 인터페이스 물질(thermal interface material; TIM), 또는 솔더 페이스트를 포함한 것인 반도체 패키지.
실시예 7. 실시예 5에 있어서, 상기 제1 반도체 다이와 상기 제2 패키지 컴포넌트 사이에 제2 히트 스프레더가 배치되고, 상기 제2 인캡슐런트는 상기 히트 스프레더와 상기 제2 히트 스프레더 사이에 있는 것인 반도체 패키지.
실시예 8. 실시예 1에 있어서, 상기 제2 패키지 컴포넌트의 기판의 최상면에 부착된 방열 덮개(heat dissipation lid)를 더 포함하고, 상기 제1 패키지 컴포넌트는 상기 제2 패키지 컴포넌트의 상기 기판의 바닥면에 부착된 것인 반도체 패키지.
실시예 9. 실시예 1에 있어서, 상기 제2 인캡슐런트는 상기 제2 패키지 컴포넌트의 측벽들을 따라 배치된 것인 반도체 패키지.
실시예 10. 반도체 패키지에 있어서,
제1 패키지 컴포넌트 - 상기 제1 패키지 컴포넌트는,
제1 반도체 기판을 포함한 제1 반도체 다이;
상기 제1 반도체 다이 주위에 있는 제1 인캡슐런트; 및
상기 제1 반도체 다이에 전기적으로 연결된 제1 재배선 구조물
을 포함함 -;
상기 제1 패키지 컴포넌트에 결합된 제2 패키지 컴포넌트 - 상기 제2 패키지 컴포넌트는 제2 반도체 기판 상의 제2 반도체 다이를 포함하며, 상기 제1 반도체 기판은 막에 의해 상기 제2 반도체 기판에 직접 부착되어 있음 -; 및
상기 제1 패키지 컴포넌트와 상기 제2 패키지 컴포넌트 사이에 있는 제2 인캡슐런트
를 포함하는 반도체 패키지.
실시예 11. 실시예 10에 있어서, 상기 제2 인캡슐런트는 상기 제1 반도체 기판보다 낮은 열 전도도를 갖는 것인 반도체 패키지.
실시예 12. 실시예 10에 있어서, 상기 막은 하이 k 폴리머, 인듐, 주석, 열 인터페이스 물질(TIM), 또는 솔더 페이스트를 포함한 것인 반도체 패키지.
실시예 13. 실시예 10에 있어서, 상기 제1 인캡슐런트 내에 있는 관통 비아를 더 포함하며, 상기 제1 반도체 다이는 상기 관통 비아보다 높게 연장된 것인 반도체 패키지.
실시예 14. 실시예 10에 있어서, 상기 제2 인캡슐런트는 상기 제1 반도체 다이의 최상면 아래에서 연장된 것인 반도체 패키지.
실시예 15. 방법에 있어서,
재배선 구조물을 형성하는 단계 - 상기 재배선 구조물은 절연층 내에 있는 제1 접촉 패드와 제2 접촉 패드를 포함함 -;
상기 제2 접촉 패드 상에 관통 비아를 형성하는 단계;
상기 재배선 구조물에 제1 다이를 결합시키는 단계 - 상기 제1 다이의 유전체층은 상기 절연층과 접촉하고, 상기 제1 다이의 제3 접촉 패드는 상기 제1 접촉 패드와 접촉함 -;
상기 재배선 구조물과는 반대편의 상기 제1 다이의 표면에 히트 스프레더를 부착시키는 단계; 및
상기 관통 비아에, 제2 다이를 포함하는 패키지 컴포넌트를 결합시키는 단계
를 포함하며, 상기 히트 스프레더는 상기 제1 다이와 상기 패키지 컴포넌트 사이에 있는 것인 방법.
실시예 16. 실시예 15에 있어서, 상기 제1 인캡슐런트 내에 상기 관통 비아와 상기 제1 다이를 캡슐화하는 단계를 더 포함하는 방법.
실시예 17. 실시예 15에 있어서, 상기 히트 스프레더 주위에 그리고 상기 제1 다이와 상기 패키지 컴포넌트 사이에 제2 인캡슐런트를 디스펜싱(dispense)하는 단계를 더 포함하며, 상기 히트 스프레더는 상기 제2 인캡슐런트보다 높은 열 전도도를 갖는 것인 방법.
실시예 18. 실시예 17에 있어서, 상기 히트 스프레더의 최상면과 상기 패키지 컴포넌트의 바닥면 사이에 상기 제2 인캡슐런트를 디스펜싱하는 단계를 더 포함하는 방법.
실시예 19. 실시예 15에 있어서, 상기 패키지 컴포넌트를 결합시키는 단계는 상기 히트 스프레더를 상기 패키지 컴포넌트에 접촉시키는 단계를 포함한 것인 방법.
실시예 20. 실시예 15에 있어서, 상기 재배선 구조물과는 반대편의 상기 제1 다이의 표면에 상기 히트 스프레더를 부착시키는 단계는 상기 히트 스프레더를 막으로 상기 제1 다이의 표면에 부착시키는 단계를 포함하며, 상기 막은 하이 k 폴리머, 인듐, 주석, 열 인터페이스 물질(TIM), 또는 솔더 페이스트를 포함한 것인 방법.

Claims (10)

  1. 반도체 패키지에 있어서,
    제1 패키지 컴포넌트 - 상기 제1 패키지 컴포넌트는,
    제1 반도체 다이;
    상기 제1 반도체 다이 주위에 있는 제1 인캡슐런트; 및
    상기 제1 반도체 다이에 전기적으로 연결된 제1 재배선 구조물
    을 포함함 -;
    상기 제1 패키지 컴포넌트에 결합된 제2 패키지 컴포넌트 - 상기 제2 패키지 컴포넌트는 제2 반도체 다이를 포함함 -;
    상기 제1 반도체 다이와 상기 제2 패키지 컴포넌트 사이에 있는 히트 스프레더(heat spreader); 및
    상기 제1 패키지 컴포넌트와 상기 제2 패키지 컴포넌트 사이에 있는 제2 인캡슐런트
    를 포함하며,
    상기 제2 인캡슐런트는 상기 히트 스프레더보다 낮은 열 전도도(thermal conductivity)를 갖는 것인 반도체 패키지.
  2. 제1항에 있어서,
    상기 히트 스프레더는 적어도 149W/m*K의 열 전도도를 갖는 것인 반도체 패키지.
  3. 제1항에 있어서,
    상기 히트 스프레더는 상기 제2 패키지 컴포넌트의 기판과 접촉해 있는 것인 반도체 패키지.
  4. 제1항에 있어서,
    상기 제2 인캡슐런트는 상기 히트 스프레더의 최상면과 상기 제2 패키지 컴포넌트의 기판의 바닥면 사이에서 연장된 것인 반도체 패키지.
  5. 제1항에 있어서,
    상기 히트 스프레더는 막에 의해 상기 제1 반도체 다이의 반도체 기판에 부착된 것인 반도체 패키지.
  6. 제1항에 있어서,
    상기 제2 패키지 컴포넌트의 기판의 최상면에 부착된 방열 덮개(heat dissipation lid)
    를 더 포함하고,
    상기 제1 패키지 컴포넌트는 상기 제2 패키지 컴포넌트의 상기 기판의 바닥면에 부착된 것인 반도체 패키지.
  7. 제1항에 있어서,
    상기 제2 인캡슐런트는 상기 제2 패키지 컴포넌트의 측벽들을 따라 배치된 것인 반도체 패키지.
  8. 반도체 패키지에 있어서,
    제1 패키지 컴포넌트 - 상기 제1 패키지 컴포넌트는,
    제1 반도체 기판을 포함한 제1 반도체 다이;
    상기 제1 반도체 다이 주위에 있는 제1 인캡슐런트; 및
    상기 제1 반도체 다이에 전기적으로 연결된 제1 재배선 구조물
    을 포함함 -;
    상기 제1 패키지 컴포넌트에 결합된 제2 패키지 컴포넌트 - 상기 제2 패키지 컴포넌트는 제2 반도체 기판 상의 제2 반도체 다이를 포함하며, 상기 제1 반도체 기판은 막에 의해 상기 제2 반도체 기판에 직접 부착되어 있음 -; 및
    상기 제1 패키지 컴포넌트와 상기 제2 패키지 컴포넌트 사이에 있는 제2 인캡슐런트
    를 포함하는 반도체 패키지.
  9. 제8항에 있어서,
    상기 제1 인캡슐런트 내에 있는 관통 비아
    를 더 포함하며,
    상기 제1 반도체 다이는 상기 관통 비아보다 높게 연장된 것인 반도체 패키지.
  10. 방법에 있어서,
    재배선 구조물을 형성하는 단계 - 상기 재배선 구조물은 절연층 내에 있는 제1 접촉 패드와 제2 접촉 패드를 포함함 -;
    상기 제2 접촉 패드 상에 관통 비아를 형성하는 단계;
    상기 재배선 구조물에 제1 다이를 결합시키는 단계 - 상기 제1 다이의 유전체층은 상기 절연층과 접촉하고, 상기 제1 다이의 제3 접촉 패드는 상기 제1 접촉 패드와 접촉함 -;
    상기 재배선 구조물과는 반대편의 상기 제1 다이의 표면에 히트 스프레더를 부착시키는 단계; 및
    상기 관통 비아에, 제2 다이를 포함하는 패키지 컴포넌트를 결합시키는 단계
    를 포함하며,
    상기 히트 스프레더는 상기 제1 다이와 상기 패키지 컴포넌트 사이에 있는 것인 방법.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115172179B (zh) * 2022-09-06 2022-12-13 盛合晶微半导体(江阴)有限公司 芯片封装结构及制备方法
CN117915545A (zh) * 2022-10-12 2024-04-19 奥特斯奥地利科技与系统技术有限公司 部件承载件、布置结构、半成品及制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190055709A (ko) * 2017-11-15 2019-05-23 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 통합 팬-아웃 패키지 및 통합 팬-아웃 패키지 형성 방법
US20190333836A1 (en) * 2018-04-30 2019-10-31 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor packages
US20200091034A1 (en) * 2018-09-19 2020-03-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package with composite thermal interface material structure and method of forming the same

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US9064879B2 (en) 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
US9111949B2 (en) 2012-04-09 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus of wafer level package for heterogeneous integration technology
US9735087B2 (en) * 2012-09-20 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level embedded heat spreader
US9263511B2 (en) 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
US9048222B2 (en) 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
US9484327B2 (en) 2013-03-15 2016-11-01 Qualcomm Incorporated Package-on-package structure with reduced height
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
US9281254B2 (en) 2014-02-13 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuit package
US9496189B2 (en) 2014-06-13 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
US9543170B2 (en) * 2014-08-22 2017-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming the same
US9748212B2 (en) * 2015-04-30 2017-08-29 Taiwan Semiconductor Manufacturing Company, Ltd. Shadow pad for post-passivation interconnect structures
WO2017171889A1 (en) * 2016-04-02 2017-10-05 Intel Corporation Systems, methods, and apparatuses for implementing a thermal solution for 3d packaging
US10541226B2 (en) * 2016-07-29 2020-01-21 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method of forming the same
CN109716509A (zh) 2016-09-30 2019-05-03 英特尔公司 内插器封装上的嵌入式管芯
US10529698B2 (en) * 2017-03-15 2020-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming same
US10290571B2 (en) 2017-09-18 2019-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with si-substrate-free interposer and method forming same
US10347574B2 (en) 2017-09-28 2019-07-09 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out packages
US10916488B2 (en) 2018-06-29 2021-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package having thermal conductive pattern surrounding the semiconductor die
US10832985B2 (en) * 2018-09-27 2020-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Sensor package and method
DE102019126974B4 (de) * 2018-12-26 2022-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. Integriertes schaltungs-package und verfahren
US11915996B2 (en) * 2019-05-09 2024-02-27 Intel Corporation Microelectronics assembly including top and bottom packages in stacked configuration with shared cooling
US11289401B2 (en) * 2019-05-15 2022-03-29 Powertech Technology Inc. Semiconductor package
KR20210018577A (ko) * 2019-08-05 2021-02-18 삼성전자주식회사 반도체 패키지 장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190055709A (ko) * 2017-11-15 2019-05-23 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 통합 팬-아웃 패키지 및 통합 팬-아웃 패키지 형성 방법
US20190333836A1 (en) * 2018-04-30 2019-10-31 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor packages
US20200091034A1 (en) * 2018-09-19 2020-03-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package with composite thermal interface material structure and method of forming the same

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