KR20210018577A - 반도체 패키지 장치 - Google Patents

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KR20210018577A
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interposer
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semiconductor
semiconductor chip
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심종보
김지황
공영철
김영배
김태환
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Abstract

본 발명에 따른 반도체 패키지 장치는 제1 패키지 기판, 상기 패키지 기판 상의 제1 반도체 칩, 상기 제1 반도체 칩 상의 인터포저, 상기 인터 포저 상의 휨 방지 부재, 상기 인터 포저 및 상기 제1 패키지 기판을 덮는 몰딩 부재, 및 상기 몰딩 부재 상부에 형성된 제2 패키지 기판을 포함하고, 상기 몰딩 부재의 상면의 적어도 일부는 상기 제2 패키지 기판의 하면으로부터 이격될 수 있다.

Description

반도체 패키지 장치{Semiconductor package device}
본 발명은 반도체 패키지 장치에 관한 것으로 보다 상세하게는 인터포저를 포함하는 반도체 패키지 장치에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판(PCB) 상에 반도체 칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 반도체 패키지의 전기적 특성 및 동작 신뢰성 향상을 위한 다양한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 워페이지(warpage) 완화 및 열적 특성이 향상된 반도체 패키지 장치를 제공하는 것에 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 이상 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 반도체 패키지 장치는 제1 패키지 기판, 상기 제1 패키지 기판 상의 제1 반도체 칩, 상기 제1 반도체 칩 상의 인터포저, 상기 인터포저 상의 휨 방지 부재, 상기 인터포저 및 상기 제1 패키지 기판을 덮는 몰딩 부재, 및 상기 몰딩 부재 상부에 형성된 제2 패키지 기판을 포함하고, 상기 몰딩 부재의 상면의 적어도 일부는 상기 제2 패키지 기판의 하면으로부터 이격될 수 있다.
일부 실시예들에 따른 반도체 패키지 장치는 제1 패키지 기판, 상기 제1 패키지 기판 상의 제1 반도체 칩, 상기 제1 반도체 칩 상의 인터포저, 상기 인터포저, 제1 반도체 칩 및 제1 패키지 기판을 덮는 몰딩 부재, 상기 인터포저 상의 휨 방지 부재 및 복수개의 연결 단자들, 및 상기 복수개의 연결 단자들과 접촉하는 상기 휨 방지 부재 상부의 제2 패키지 기판을 포함하고, 상기 몰딩 부재의 상면의 적어도 일부는 상기 제2 패키지 기판으로부터 이격되고, 상기 연결 단자들의 상기 제1 패키지 기판의 상면에 수직한 방향으로의 제1 두께는 상기 휨 방지 부재의 두께보다 클 수 있다.
일부 실시예들에 따른 반도체 패키지 장치는 제1 패키지, 상기 제1 패키지 상의 제2 패키지, 및 상기 제1 패키지 및 상기 제2 패키지를 전기적으로 연결하는 복수개의 연결 단자들을 포함하되, 상기 제1 패키지는 제1 패키지 기판, 제1 패키지 기판 상의 제1 반도체 칩, 상기 제1 반도체 칩 상의 인터포저, 상기 제1 반도체 칩 및 상기 인터포저 사이에 개재되는 제1 접착층, 상기 인터포저 상의 휨 방지 부재, 상기 휨 방지 부재 및 상기 인터포저 사이의 제2 접착층, 및 상기 인터포저 및 상기 제1 패키지 기판을 덮는 제1 몰딩 부재를 포함하고, 상기 제2 패키지는, 상기 복수개의 연결단자들에 연결되는 제2 패키지 기판, 상기 제2 패키지 기판 상의 서로 이격되어 배치되는 제2 반도체 칩들, 및 상기 제2 반도체 칩들의 사이 및 측면을 덮는 제2 몰딩부재를 포함하되, 상기 제1 몰딩 부재 상부의 적어도 일부는 상기 제2 패키지 기판으로부터 이격되고, 상기 휨 방지 부재의 상면은 상기 제1 몰딩 부재에 의해 노출되고, 상기 휨 방지 부재의 두께 및 열팽창 계수(CTE)는 각각 상기 인터포저의 두께 및 열팽창 계수 보다 클 수 있다.
본 발명에 따르면 반도체 패키지 장치의 워페이지(warpage)를 완화시킬 수 있고, 열저항을 향상시킬 수 있다.
도 1a는 본 발명의 개념에 따른 반도체 패키지 장치의 일 실시예를 나타내는 평면도이다.
도 1b는 도 1a의 I-I'의 단면도이다.
도 2는 일부 실시예들에 따른 반도체 패키지 장치를 나타내는 단면도이다.
도 3a 내지 도 3d는 본 발명의 일부 실시예들에 따른 반도체 패키지 장치의 제조 방법을 나타내는 단면도들이다.
도 4a는 본 발명의 일부 실시예들에 따른 반도체 패키지 장치를 나타내는 평면도이다.
도 4b는 도 4a의 단면도이다.
도 5a는 본 발명의 일부 실시예들에 따른 반도체 패키지 장치를 나타내는 평면도이다.
도 5b는 도 5a의 단면도이다.
도 6a는 본 발명의 일부 실시예들에 따른 반도체 패키지 장치를 나타내는 평면도이다.
도 6b는 도 6a의 단면도이다.
도 7a 내지 도 7d는 본 발명의 일부 실시예들에 따른 반도체 패키지 장치의 제조 방법을 나타내는 단면도들이다.
이하, 도면들을 참조하여 본 발명의 개념에 따른 반도체 패키지 장치를 설명한다.
도 1a는 본 발명의 개념에 따른 반도체 패키지 장치의 일 실시예를 나타내는 평면도이다. 도 1b는 도 1a의 I-I'의 단면도이다. 도 1a는 본 발명을 명확히 표현하기 위해서 도 1b의 일부 구성요소들은 생략되었다.
도 1a 및 도 1b를 참조하면, 본 발명의 일부 실시예들에 따른 반도체 패키지 장치(1000)는 제1 패키지(PK1) 및 제1 패키지PK1) 상의 제2 패키지(PK2)를 포함할 수 있다. 제1 패키지(PK1) 및 제2 패키지(PK2)는 이들 사이에 개재된 연결 단자(CT)를 통해서 전기적으로 연결될 수 있다.
제1 패키지(PK1)는 제1 패키지 기판(101), 제1 반도체 칩(102), 인터포저(103) 및 휨 방지 부재(104)를 포함할 수 있다.
제1 패키지 기판(101)은 일 예로 PCB 기판을 포함할 수 있다. 제1 패키지 기판(101)의 하면 상에는 복수개의 솔더볼들(SB)이 배치될 수 있다. 솔더볼들(SB)은 제1 패키지 기판(101)의 가장자리 부분에 배치될 수 있다. 솔더볼들(SB)은 반도체 패키지 장치(1000)가 마더 보드에 부착되는 경우, 연결 단자의 역할을 할 수 있다.
제1 반도체 칩(102)은 일 예로 애플리케이션 프로세서(AP) 칩을 포함할 수 있다. 제1 반도체 칩(102)은 제1 반도체 칩(102)의 하면에 부착된 복수개의 범프들(BP)을 통하여 제1 패키지 기판(101)과 전기적으로 연결될 수 있다. 제1 반도체 칩(102)의 하면은 활성면으로 기능할 수 있다. 제1 반도체 칩(102)의 상면은 비활성면일 수 있다. 제1 반도체 칩(102)은 플립칩 본딩(flipchip bonding) 방식으로 제1 패키지 기판(101)에 실장될 수 있다.
언더필막(UF)이 제1 반도체 칩(102) 및 제1 패키지 기판(101) 사이의 갭에 제공되어, 범프들(BP)을 밀봉할 수 있다. 언더필막(UF)은 일 예로 에폭시 물질과 같은 절연성 폴리머를 포함할 수 있다.
인터포저(interposer)(103)가 제1 반도체 칩(102) 상에 배치될 수 있다. 인터포저(103)는 실리콘 인터포저일 수 있다. 인터포저(103)는 서로 대향하는 상면 및 하면을 가질 수 있다. 인터포저(103)의 하면은 제1 반도체 칩(102)을 향할 수 있다.
인터포저(103)의 평면적은 제1 반도체 칩(102)의 평면적보다 클 수 있다. 인터포저(103)의 가장자리 부분의 적어도 일부는 제1 반도체 칩(102)과 수직적으로 중첩되지 않을 수 있다.
제1 접착층(AF1)이 제1 반도체 칩(102) 및 인터포저(103) 사이에 제공될 수 있다. 인터포저(103)는 제1 접착층(AF1)에 의해 제1 반도체 칩(102)에 부착될 수 있다. 제1 접착층(AF1)은 인터포저(103)의 가장자리 부분의 하면으로 더 연장될 수 있다.
인터포저(103)의 상부에는 재배선층(미도시)이 배치될 수 있다. 재배선층(미도시)은 절연층(미도시) 및 재배선 패턴(CL)을 포함할 수 있다. 재배선 패턴(CL)은 비아(미도시) 및 배선 라인(미도시)을 포함할 수 있다.
인터포저(103)의 상면 상에는 복수개의 제1 패드들(PD1) 및 제2 패드들(PD2)이 제공될 수 있다. 제2 패드들(PD2)이 제1 패드들(PD1)보다 인터포저(103)의 가장자리에 부근에 배치될 수 있다. 제1 패드(PD1)는 연결 단자(CT)와 접촉하는 패드일 수 있다. 연결 단자(CT)는 제1 패드(PD1)에 수직으로 연결될 수 있다. 제1 패드(PD1)는 재배선 패턴(CL)을 통해서 제2 패드(PD2)와 전기적으로 연결될 수 있다. 제2 패드(PD2)는 제1 와이어(WL1)를 통하여 제1 패키지 기판(101)과 전기적으로 연결될 수 있다.
휨 방지 부재(104)가 인터포저(103) 상에 배치될 수 있다. 휨 방지 부재(104)는 인터포저(103)보다 열팽창 계수(CTE)가 큰 물질을 포함할 수 있다. 휨 방지 부재(104)는 인터포저(103)보다 열전도도가 큰 물질을 포함할 수 있다. 휨 방지 부재(104)는 일 예로 구리 테이프를 포함할 수 있다.
제1 패키지(PK1) 상에 제2 패키지(PK2)를 실장하는 과정 또는 마더보드에 반도체 패키지 장치를 실장하는 과정에서 고온에 의해 워페이지(warpage)가 발생할 수 있다. 워페이지(warpage)는 인터포저(103)의 열팽창 계수가 제1 패키지 기판(101)의 열팽창 계수보다 작기 때문에 팽창 정도의 차이 등의 이유로 발생할 수 있다. 따라서 인터포저(103)의 상부에 열팽창 계수(CTE)가 큰 휨 방지 부재(104)를 사용함으로써, 인터포저(103)의 상부가 더 팽창함으로써, 실장시의 워페이지를 감소시킬 수 있다. 더하여, 휨 방지 부재(104)의 열전도율이 인터포저(103)의 열 전도율보다 크기 때문에 발열 효과가 좋은 인터포저(103)의 열을 외부로 발열하여 반도체 패키지 장치의 내부의 온도가 상승하는 것을 방지할 수 있다. 또한 후술할 바와 같이 일정 두께 이상의 휨 방지 부재(104) 구조를 통하여 위와 같은 효과 달성이 가능할 수 있다.
휨 방지 부재(104)는 제1 패키지 기판(101)의 상면에 평행한 제1 방향(D1)으로의 폭(△1041)을 가질 수 있다. 인터포저(103)는 제1 방향(D1)으로의 폭(△1031)을 가질 수 있다. 휨 방지 부재(104)의 제1 방향(D1)으로의 폭(△1041)은 인터포저(103)의 제1 방향(D1)으로의 폭(△1031)보다 작을 수 있다. 휨 방지 부재(104)의 제1 방향(D1)으로의 폭(△1041)은 인터포저(103)의 제1 방향(D1)으로의 폭(△1031)의 0.3배 이상일 수 있다. 휨 방지 부재(104)의 제1 방향(D1)으로의 폭(△1041)은 일 예로 5mm일 수 있다.
휨 방지 부재(104)는 제1 패키지 기판(101)의 상면에 수직한 제2 방향(D2)으로의 두께(△1042)를 가질 수 있다. 휨 방지 부재(104)의 제2 방향(D2)으로의 두께(△1042)는 휨 방지 부재(104)의 두께에 해당할 수 있다. 휨 방지 부재(104)의 제2 방향(D2)으로의 두께(△1042)는 인터포저(103)의 제2 방향(D2)으로의 두께(△1032)보다 클 수 있다. 휨 방지 부재(104)의 제2 방향(D2)으로의 두께(△1042)는 100㎛ 내지 150㎛ 일 수 있다.
연결 단자(CT)의 제2 방향(D2)으로의 두께(△CT)는 휨 방지 부재(104)의 제2 방향(D2)의 두께(△H2)와 같거나 더 클 수 있다. 연결 단자(CT)의 제2 방향(D2)으로의 두께(△CT) 및 휨 방지 부재(104)의 제2 방향(D2)으로의 두께(△1042)의 차이는 30㎛ 이내일 수 있다.
휨 방지 부재(104) 및 인터포저(103) 사이에는 제2 접착층(AF2)이 제공될 수 있다. 제2 접착층(AF2)의 상면 및 하면은 휨 방지 부재(104)의 하면에 대응하는 면적을 가질 수 있다. 제2 접착층(AF2)은 제2 방향(D2)을 따라서 휨 방지 부재(104)와 오버랩될 수 있다. 제2 접착층(AF2)의 두께는 일 예로 10㎛일 수 있다.
인터포저(103), 제1 반도체 칩(102) 및 제1 패키지 기판(101)을 덮는 제1 몰딩 부재(105)가 제공될 수 있다. 제1 몰딩 부재(105)는 복수개의 홀들(HL)을 포함할 수 있다. 복수개의 홀들(HL)에 의해서 인터포저(103) 상의 제1 패드들(PD1)이 노출될 수 있다.
제1 몰딩 부재(105)는 휨 방지 부재(104)의 측면의 적어도 일부를 덮을 수 있다. 제1 몰딩 부재(105)는 휨 방지 부재(104)의 상면은 덮지 않을 수 있다. 휨 방지 부재(104)의 상면(104T)의 레벨은 제1 몰딩 부재(105)의 상면(105T)의 레벨과 같거나 더 높을 수 있다. 휨 방지 부재(104)의 측면들 각각의 적어도 일부는 제1 몰딩 부재(105)에 의해 노출될 수 있다.
제1 몰딩 부재(105)의 상면의 적어도 일부는 후술할 제2 패키지 기판(201)의 하면으로부터 이격될 수 있다.
휨 방지 부재(104)의 상면(104T)의 적어도 일부는 제2 패키지(PK2)의 하면(PK2L)으로부터 이격될 수 있다. 휨 방지 부재(104)의 상면(104T) 및 제2 패키지(PK2) 하면(PK2L) 사이의 제2 방향(D2)로의 이격거리(△GP)는 10㎛ 내지 30㎛일 수 있다. 다른 실시예에 있어서는 휨 방지 부재(104)의 상면(104T) 중 일부는 제2 패키지(PK2)의 하면(PK2L)과 접할 수도 있다.
제2 패키지(PK2)는 제2 패키지 기판(201), 복수개의 제2 반도체 칩들 (202a) 및 제2 몰딩 부재(205)를 포함할 수 있다. 제2 패키지 기판(201)은 일 예로 PCB 기판일 수 있다. 제2 패키지 기판(201)은 제2 방향(D2)으로의 두께(△201)를 가질 수 있다. 제2 패키지 기판(201)의 제2 방향(D2)으로의 두께(△201)는 제1 패키지 기판(101)의 제2 방향(D2)으로의 두께(△101)보다 더 작을 수 있다.
복수개의 제2 반도체 칩들(202a)은 제2 패키지 기판(201) 상에서 이격되어 배치될 수 있다. 복수개의 제2 반도체 칩들(202a)의 각각은 일 예로 메모리 칩을 포함할 수 있다. 제2 반도체 칩(202a)의 상면은 활성면으로 기능할 수 있다. 제2 반도체 칩(202a)의 하면은 비활성면일 수 있다. 제2 반도체 칩(202a)의 상면 및 제2 패키지 기판(201)의 상면을 연결하는 제2 와이어 본딩(WL2)을 통해서 제2 반도체 칩(202a) 및 제2 패키지 기판(201)은 전기적으로 연결될 수 있다. 즉, 제2 반도체 칩(202a)은 제2 패키지 기판(201) 상에 와이어 본딩(wire bonding) 방식으로 실장될 수 있다.
제2 패키지(PK2)는 복수개의 제3 반도체 칩(202b)들을 더 포함할 수 있다. 복수개의 제3 반도체 칩들(202b)의 각각은 제2 반도체 칩(202a) 상에 제공될 수 있다. 제3 반도체 칩(202b)은 일 예로 메모리 칩을 포함할 수 있다. 제3 반도체 칩(202b) 및 제2 반도체 칩(202a) 사이에는 접착 필름(미도시)이 제공될 수 있다. 제3 반도체 칩(202b)의 상면은 활성면으로 기능할 수 있다. 제3 반도체 칩(202b)의 하면은 비활성면일 수 있다. 제3 반도체 칩(202b)의 상면 및 제2 패키지 기판(201)의 상면을 연결하는 제3 와이어 본딩(WL3)을 통해서 제3 반도체 칩(202b) 및 제2 패키지 기판(201)은 전기적으로 연결될 수 있다. 즉, 제3 반도체 칩(202b)은 제2 패키지 기판(201) 상에 와이어 본딩(wire bonding) 방식으로 실장될 수 있다.
제2 몰딩 부재(205)는 제2 패키지 기판(201), 제2 반도체 칩(202a) 및 제3 반도체 칩(202b)을 덮을 수 있다. 구체적으로 제2 몰딩 부재(205)는 제2 반도체 칩들(202a)의 사이 및 제2 반도체 칩들(202a) 각각의 측면들을 덮을 수 있다. 제2 몰딩 부재(205)는 제3 반도체 칩들(202b)의 사이 및 제3 반도체 칩들(202a)의 각각의 상면 및 측면들을 덮을 수 있다.
도 2는 본 발명의 일부 실시예들에 따른 반도체 패키지 장치(1001) 나타내는 단면도이다. 이하에서 설명하는 것들을 제외하면, 도 1a 및 도 1b를 통하여 상세하게 설명하였으므로 생략하기로 한다.
도 2를 참조하면, 휨 방지 부재(104)는 실리콘을 포함할 수 있다. 휨 방지 부재(104)는 실리콘 더미일 수 있다. 실리콘은 구리 테이프를 대신하여 사용될 수 있다. 실리콘은 제1 반도체 칩(102)으로부터 인터포저(103)로 전달된 열을 외부로 효과적으로 방출함으로서, 발열효과가 개선될 수 있다.
도 3a 내지 도 3d는 본 발명의 일부 실시예들에 따른 반도체 패키지 장치의 제조 방법을 나타내는 단면도들이다.
도 3a를 참조하면, 인터포저(103) 및 제1 반도체 칩(102)이 실장된 제1 패키지 기판(101)이 준비될 수 있다. 제1 패키지 기판(101) 하면 상에는 복수개의 솔더볼들(SB)이 제공될 수 있다. 제1 반도체 칩(102) 및 제1 패키지 기판(101) 사이에는 복수개의 범프들(BP)들이 제공될 수 있다. 복수개의 범프들(BP) 사이의 갭을 채우는 언더필막(UF)이 제공될 수 있다. 인터포저(103)는 제1 패드(PD1), 제2 패드(PD2), 재배선 패턴(CL)을 포함할 수 있다. 인터포저(103) 및 제1 반도체 칩(102) 사이에는 제1 접착층(AF1)이 개재될 수 있다.
휨 방지 부재(104)가 제2 접착층(AF2)을 통해서 인터포저(103) 상에 실장될 수 있다. 휨 방지 부재(104)는 일 예로 구리 테이프를 포함할 수 있다. 구리 테이프는 일 예로 제1 방향(D1)으로의 폭(△1041)이 5㎛이 되도록 준비될 수 있다. 구리 테이프는 제2 방향(D2)으로의 두께(△1042)가 100㎛내지 150㎛을 가지도록 준비될 수 있다. 구리 테이프의 제1 방향(D1)으로의 폭(△1041) 및 제2 방향(D2)으로의 두께(△1042)는 자유롭게 조절될 수 있다.
도 3b를 참조하면, 제1 패키지 기판(101)을 덮는 제1 몰딩 부재(105)가 형성될 수 있다.
제1 몰딩 부재(105)의 형성동안, 휨 방지 부재(104)의 상면은 휨 방지 부재(104)의 상면 상에 제공되는 마스크(미도시)에 의해서 보호될 수 있다. 즉, 휨 방지 부재(104)가 배치된 제1 패키지 기판(101) 상의 영역(MSK)은 제1 몰딩 부재(105)가 형성되지 않을 수 있다. 마스크(미도시)에 의해 노출된, 제1 패키지 기판(101)의 영역(OP) 상에 제1 몰딩 부재(105)가 선택적으로 형성될 수 있다. 제1 몰딩 부재(105)의 형성시에 제1 몰딩 부재(105)의 상면(105T)의 레벨은 휨 방지 부재(104)의 상면(104T)의 레벨과 같거나 그보다 작게 형성될 수 있다. 제1 몰딩 부재(105)가 형성된 후에 마스크(미도시)는 제거될 수 있다.
도 3c를 참조하면, 제1 몰딩 부재(105) 내에 홀들(HL)이 형성될 수 있다. 홀들(HL)은 레이저 드릴링 공정을 통해서 형성될 수 있다. 홀들(HL)에 의해서 인터포저(103) 상부의 제1 패드들(PD1)들이 노출될 수 있다.
도 3d 및 도 1a를 다시 참조하면, 제1 패키지(PK1) 상에 제2 패키지(PK2)가 실장될 수 있다. 제2 패키지(PK2) 하면에 부착된 복수개의 예비 연결 단자들(PCT)이 제1 패키지(PK1)의 제1 패드들(PD1)과 얼라인(align)되어 부착될 수 있다. 예비 연결 단자들(PCT) 각각은 리플로우 과정을 거쳐서 제1 패드들(PD1)과 부착되는 연결 단자들(CT)을 형성할 수 있다. 제2 패키지(PK2)가 실장되는 공정은 압착 공정(PR)을 포함할 수 있다. 제2 패키지(PK2)가 제1 패키지(PK1) 상에 실장되더라도 휨 방지 부재(104)의 상면(104T)은 제2 패키지(PK2)의 하면(PK2L)으로부터 이격될 수 있다. 다른 실시예에 있어서, 리플로우 과정에서 휨 방지 부재(104)의 상면(104T)의 일부가 제2 패키지(PK2)의 하면(PK2L)과 접촉할 수도 있다.
도 4a는 본 발명의 일부 실시예들에 따른 반도체 패키지 장치(2000)를 나타내는 단면도이다. 도 4b는 도 4a의 평면도이다. 도 4b는 본 발명을 명확히 표현하기 위해서 도 4a의 일부 구성요소들은 생략되었다. 이하에서 설명하는 것을 제외하면 도 1a 및 도 1b를 참조하여 상세하게 설명하였으므로 생략하기로 한다.
도 4a 및 도 4b를 참조하면, 제1 몰딩 부재(105)는 인터포저(103)의 상면을 덮을 수 있다. 제1 몰딩 부재(105)의 상면의 적어도 일부는 제2 패키지 기판(201)의 하면으로부터 이격될 수 있다. 제1 몰딩 부재(105)는 그루브(groove)(gv)를 포함할 수 있고, 그루브(gv)는 인터포저(103) 상에 배치될 수 있다
휨 방지 부재(104)는 그루브(gv)내에 배치될 수 있다. 구체적으로, 휨 방지 부재(104) 및 인터포저(103) 사이에는 제1 몰딩 부재(105)의 일부가 개재 될 수 있다. 휨 방지 부재(104)는 제1 몰딩 부재(105)의 일부를 사이에 두고 인터포저(103)으로부터 이격될 수 있다. 휨 방지 부재(104)의 하면은 제1 몰딩 부재(105)의 일부와 접촉할 수 있다. 휨 방지 부재(104)의 측면의 적어도 일부는 제1 몰딩 부재(105)에 의해 둘러싸일 수 있다. 휨 방지 부재(104)의 일부는 제1 몰딩 부재(105)의 그루브(gv)의 측면으로부터 제1 몰딩 부재(105)의 상면 상으로 연장될 수 있다.
휨 방지 부재(104)의 상면(104T)은 제2 패키지(PK2)의 하면(PK2L)과 접촉할 수 있다. 휨 방지 부재(104)는 연결 단자(CT)와 접촉하지 않을 수 있다. 평면적 관점에서, 휨 방지 부재(104)는 연결 단자들(CT)에 의해서 둘러싸일 수 있다.
휨 방지 부재(104)는 액상인 비전도성 페이스트(Nonconductive paste)(NCP)가 고상화된 것일 수 있다. 비전도성 페이스트는 일 예로 폴리머를 포함할 수 있다. 고상화된 비전도성 페이스트의 열팽창 계수는 인터포저(103)의 열팽창 계수보다 클 수 있다. 휨 방지 부재(104)는 제1 패키지(PK1) 및 제2 패키지(PK2)를 접착시키는 접착제 역할도 동시에 수행할 수 있다.
휨 방지 부재(104)의 제1 방향(D1)으로의 폭(△1041)은 인터포저(103)의 제1 방향(D1)로의 폭(△1031)의 0.3배 이상일 수 있다. 휨 방지 부재(104)의 제2 방향(D2)으로의 두께(△1042)는 인터포저(103)의 제2 방향(D2)로의 두께(△1032)보다 클 수 있다. 휨 방지 부재(104)의 제2 방향(D2)으로의 두께(△1042)는 100㎛ 내지 250㎛일 수 있다. 일 예로 휨 방지 부재(104)의 제2 방향(D2)으로의 두께(△1042)는 150㎛일 수 있다.
그루브(gv)는 제1 방향(D1)에 따른 폭(△gv1)을 가질 수 있고, 홀(HL)은 제 1 방향(D1)에 따른 폭(△HL1)을 가질 수 있다. 그루브(gv)의 제1 방향(D1)에 따른 폭(△gv1)은 홀(HL)의 제1 방향(D1)에 따른 폭(△HL1)보다 클 수 있다. 그루브(gv)는 제2 방향(D2)에 따른 깊이(△gv2)를 가질 수 있고, 홀(HL)은 제2 방향(D2)에 따른 깊이(△HL2)를 가질 수 있다. 그루브(gv)의 제2 방향(D2)에 따른 깊이(△gv2)는 홀(HL)의 제2 방향(D2)에 따른 깊이(△HL2) 보다 작을 수 있다.
도 5a 및 도 5b는 본 발명의 일부 실시예들에 따른 반도체 패키지 장치(2001)를 나타내는 도면들이다. 이하에서 설명하는 것들을 제외하면 도 4a 및 도 4b를 통하여 상세하게 설명하였으므로 생략한다.
도 5a 및 도 5b를 참조하면, 제1 몰딩 부재(105)는 복수개의 제1 그루브들(gv1)을 포함할 수 있다. 각각의 제1 그루브들(gv1) 내에는 제1 휨 방지 부재(104a)가 배치될 수 있다. 제1 휨 방지 부재들(104a) 각각은 평면적으로 원 또는 원에 가까운 형태일 수 있다. 평면적 관점에서, 제1 휨 방지 부재들(104a)은 제1 몰딩 부재(105) 상에서 이차원적으로 배열될 수 있다.
도 6a 및 도 6b는 본 발명의 일부 실시예들에 따른 반도체 패키지 장치(2002)를 나타내는 도면들이다. 이하에서 설명하는 것들을 제외하면 도 4a 및 도 4b를 통하여 상세하게 설명하였으므로 생략한다.
도 5a 및 도 5b를 참조하면, 제1 몰딩 부재(105)는 제1 그루브(gv1) 및 제2 그루브(gv2)를 포함할 수 있다. 제2 휨 방지 부재(104b)는 평면적으로 제1 휨 방지 부재들(104a)을 둘러쌀 수 있다. 제2 그루브(gv2)는 평면적 관점에서 링 형태(일 예로, 사각형 형태)를 가질 수 있다.
도 7a 내지 도 7d는 본 발명의 일부 실시예들에 따른 반도체 패키지 장치의 제조방법을 나타내는 단면도들이다.
도 7a를 참조하면, 인터포저(103) 및 제1 반도체 칩(102)이 실장된 제1 패키지 기판(101)이 준비될 수 있다. 제1 패키지 기판(101) 하면 상에는 복수개의 솔더볼들(SB)이 제공될 수 있다. 제1 반도체 칩(102) 및 제1 패키지 기판(101) 사이에는 복수개의 범프들(BP)들이 제공될 수 있다. 복수개의 범프들(BP) 사이의 갭을 채우는 언더필막(UF)이 제공될 수 있다. 인터포저(103)는 제1 패드(PD1), 제2 패드(PD2), 재배선 패턴(CL)을 포함할 수 있다. 제1 패드(PD1) 상에는 제1 예비 연결 단자(PCT1)들이 제공될 수 있다. 도 3a에서 도시한 바와 같이 제1 예비 연결 단자(PCT1)는 생략될 수도 있다. 인터포저(103) 및 제1 반도체 칩(102) 사이에는 제1 접착층(AF1)이 개재될 수 있다.
제1 패키지 기판(101)을 덮는 제1 몰딩 부재(105)가 형성될 수 있다. 제1 몰딩 부재(105)는 인터포저(103)의 상면 및 측면을 덮을 수 있다. 제1 몰딩 부재(105)의 형성은 몰딩 물질(미도시)을 제1 패키지 기판(101) 상에 덮고, 이를 경화시키는 과정을 포함할 수 있다.
도 7b를 참조하면, 제1 몰딩 부재(105) 상에 그루브(gv) 및 홀들(HL)이 형성될 수 있다. 그루브(gv) 및 홀들(HL)은 레이저 드릴링 공정을 통해서 형성될 수 있다.
다른 실시예에 있어서, 그루브(gv)는 몰딩 물질(미도시)이 경화되기 전에 별도의 금형(미도시)을 이용하여 형성될 수도 있다. 홀들(HL)에 의해서 인터포저(103)의 제1 패드들(PD1)이 노출될 수 있다.
도 7c를 참조하면, 제1 몰딩 부재(105) 상의 소스(SC)로부터 그루브(gv)를 향하여 액상의 휨 방지 물질(P104)이 분사(dispense)될 수 있다. 액상의 휨 방지 물질(P104)은 일 예로 액상의 비전도성 페이스트(NCP)를 포함할 수 있다. 액상의 휨 방지 물질(P104)은 그루브(gv) 내에 선택적으로 채워질 수 있다. 홀(HL) 내부는 액상의 휨 방지 물질(P104)이 채워지지 않을 수 있다.
도 7d 및 도 4a를 다시 참조하면 제1 패키지(PK1) 상에 제2 패키지(PK2)가 실장될 수 있다. 제2 패키지(PK2) 하면에 부착된 복수개의 제2 예비 연결 단자들(PCT2)이 제1 패키지(PK1)의 제1 예비 연결 단자들(PCT1)과 얼라인(align)되어 리플로우 공정으로 연결 단자들(CT)이 형성될 수 있다. 제2 패키지(PK2)가 실장되는 공정은 압착 공정(PR)을 포함할 수 있다. 압착 공정(PR)에 의해서 액상의 휨 방지 물질(P104)은 제2 패키지(PK2)의 하면에 접촉할 수 있다. 이 과정에서 액상의 휨 방지 물질(P104)의 일부는 그루브(gv) 주위의 제1 몰딩 부재(105) 상면을 따라 흘러갈 수 있지만, 홀(HL)의 내부까지는 흘러가지 않을 수 있다.
압착 및 리플로우 공정이 이루어진 후에, 큐어(cure) 공정이 더 이루어질 수 있다. 큐어 공정은 리플로우 공정보다는 온도가 더 낮은 열처리 공정일 수 있다. 큐어 공정에 의해서 아직 완전히 고상화되지 않은 액상의 휨 방지 물질(P104)은 완전히 고상화되어 휨 방지 부재(104)가 형성될 수 있다.
본 발명의 개념에 따르면 반도체 패키지 장치에서 인터포저의 재료 선택에 있어서, 유기 물질 기반의 기판을 사용하는 것보다 실리콘 인터포저를 사용함으로서 발열이 개선될 수 있다. 실리콘 인터포저를 사용하는 과정에서 워페이지 이슈가 생길 수 있는데, 실리콘 인터포저 상부에 열팽창계수가 큰 물질을 부착함으로써, 워페이지 이슈를 효과적으로 해결할 수 있다.
특히 실리콘 인터포저 상의 연결 단자가 배치되지 않는 공간의 효과적인 구조를 제안하고, 그 공간에 휨 방지 부재를 부착시킴으로써, 기존 발명과 대비하여 워페이지가 감소할 수 있다. 또한 휨 방지 부재는 특정한 재료 및 두께를 가짐으로서 효과적으로 워페이지가 감소될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
PK1: 제1 패키지
PK2: 제2 패키지
101: 제1 패키지 기판
102: 제1 반도체 칩
103: 인터포저
104: 휨 방지 부재
AF1: 제1 접착층
AF2: 제2 접착층
PD1: 제1 패드
PD2: 제2 패드
CL: 도전 패턴
201: 제2 패키지 기판
WL1, WL2, WL3: 와이어 본딩
105: 제1 몰딩 부재
205: 제2 몰딩 부재
제2, 제3 반도체 칩(202a, 202b)

Claims (10)

  1. 제1 패키지 기판;
    상기 제1 패키지 기판 상의 제1 반도체 칩;
    상기 제1 반도체 칩 상의 인터포저;
    상기 인터포저 상의 휨 방지 부재;
    상기 인터포저 및 상기 제1 패키지 기판을 덮는 몰딩 부재; 및
    상기 몰딩 부재 상부에 형성된 제2 패키지 기판을 포함하고,
    상기 몰딩 부재의 상면의 적어도 일부는 상기 제2 패키지 기판의 하면으로부터 이격되는 반도체 패키지 장치.
  2. 제1항에 있어서,
    상기 휨 방지 부재의 열팽창 계수(CTE)는 상기 인터포저의 열팽창 계수보다 더 큰 반도체 패키지 장치.
  3. 제1항에 있어서,
    상기 휨 방지 부재의 열전도도는 상기 인터포저의 열전도도보다 더 큰 반도체 패키지 장치.
  4. 제1항에 있어서,
    상기 휨 방지 부재는 구리 또는 실리콘 더미를 포함하는 반도체 패키지 장치.
  5. 제1항에 있어서,
    상기 인터포저는 제1 패드, 제2 패드, 및 상기 제1 및 제2 패드들을 전기적으로 연결하는 재배선 패턴을 포함하고,
    상기 제2 패드는 와이어 선을 통해서 상기 제1 패키지 기판과 전기적으로 연결되고,
    상기 제1 패드에 수직으로 연결되는 연결 단자를 더 포함하고, 상기 연결 단자의 상기 제1 패키지 기판의 상면에 수직한 방향으로의 제1 두께는 상기 휨 방지 부재의 두께보다 크고,
    상기 제1 두께 및 상기 휨 방지 부재의 두께의 차이는 30㎛ 이하인 반도체 패키지 장치.
  6. 제1항에 있어서,
    상기 휨 방지 부재의 상면의 레벨은 상기 몰딩 부재의 상면의 레벨과 같거나 더 높은 반도체 패키지 장치.
  7. 제1 패키지 기판;
    상기 제1 패키지 기판 상의 제1 반도체 칩;
    상기 제1 반도체 칩 상의 인터포저;
    상기 인터포저, 제1 반도체 칩 및 제1 패키지 기판을 덮는 몰딩 부재;
    상기 인터포저 상의 휨 방지 부재 및 복수개의 연결 단자들; 및
    상기 복수개의 연결 단자들과 접촉하는 상기 휨 방지 부재 상부의 제2 패키지 기판을 포함하고,
    상기 몰딩 부재의 상면의 적어도 일부는 상기 제2 패키지 기판으로부터 이격되고,
    상기 연결 단자들의 상기 제1 패키지 기판의 상면에 수직한 방향으로의 제1 두께는 상기 휨 방지 부재의 두께보다 큰 반도체 패키지 장치.
  8. 제7항에 있어서,
    상기 연결 단자들은 평면적 관점에서 상기 휨 방지 부재를 둘러싸는 반도체 패키지 장치.
  9. 제8항에 있어서,
    상기 몰딩 부재는 그루브 및 홀을 포함하고,
    상기 휨 방지 부재는 상기 그루브 내에 배치되고,
    상기 연결 단자들은 상기 홀 내에 배치되고,
    상기 홀의 깊이는 상기 그루브의 깊이보다 더 큰 반도체 패키지 장치
  10. 제1 패키지;
    상기 제1 패키지 상의 제2 패키지; 및
    상기 제1 패키지 및 상기 제2 패키지를 전기적으로 연결하는 복수개의 연결 단자들을 포함하되,
    상기 제1 패키지는:
    제1 패키지 기판;
    제1 패키지 기판 상의 제1 반도체 칩;
    상기 제1 반도체 칩 상의 인터포저;
    상기 제1 반도체 칩 및 상기 인터포저 사이에 개재되는 제1 접착층;
    상기 인터포저 상의 휨 방지 부재;
    상기 휨 방지 부재 및 상기 인터포저 사이의 제2 접착층; 및
    상기 인터포저 및 상기 제1 패키지 기판을 덮는 제1 몰딩 부재를 포함하고,
    상기 제2 패키지는:
    상기 복수개의 연결단자들에 연결되는 제2 패키지 기판;
    상기 제2 패키지 기판 상의 서로 이격되어 배치되는 제2 반도체 칩들; 및
    상기 제2 반도체 칩들의 사이 및 측면을 덮는 제2 몰딩부재를 포함하되,
    상기 제1 몰딩 부재 상부의 적어도 일부는 상기 제2 패키지 기판으로부터 이격되고,
    상기 휨 방지 부재의 상면은 상기 제1 몰딩 부재에 의해 노출되고,
    상기 휨 방지 부재의 두께 및 열팽창 계수(CTE)는 각각 상기 인터포저의 두께 및 열팽창 계수 보다 큰 반도체 패키지 장치.
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