JP2010287859A - 貫通電極を有する半導体チップ及びそれを用いた半導体装置 - Google Patents

貫通電極を有する半導体チップ及びそれを用いた半導体装置 Download PDF

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Abstract

【課題】寄生容量やノイズの影響を受けにくく、安定した信号が得られる貫通電極を有する半導体チップ及び半導体装置の提供。
【解決手段】半導体チップの半導体基板の貫通電極として、少なくとも一つの信号用の第１の貫通電極（２）の周囲を囲んで、固定電位を有する第２の貫通電極（５）を複数配置した。また半導体装置は、上記構成の第１の半導体チップ（１００）と、第１の半導体チップ（１００）を電気的に接続した外部端子（１３）を有する基板（１０）と、少なくとも第１の半導体チップ（１００）を覆う封止体（１５／１６）と、からなる。
【選択図】図１

Description

本発明は、貫通電極を有する半導体チップ及びそれを用いた半導体装置に関する。
近年、半導体装置の小型・大容量化により、配線基板上に、貫通電極を有する複数の半導体チップを積層搭載すると共に、それぞれの半導体チップの貫通電極を電気的に接続したＣｏＣ（Ｃｈｉｐ Ｏｎ Ｃｈｉｐ）型の半導体装置が検討されている。ＣｏＣ型の半導体装置としては、例えば特許文献１（特開２００７−２１４２２０号）が挙げられる。
また配線基板においては、信号ビアの周囲に、絶縁層を介して、ＧＮＤ電位の導体層を配して、シールドする技術がある。このようなシールド技術としては、例えば特許文献２（特開２００１−２９１７９９号）が挙げられる。
特開２００７−２１４２２０号公報 特開２００１−２９１７９９号公報
特許文献１に開示のＣｏＣ型の半導体装置では、特定の信号の貫通電極、例えばメモリチップにおいてはデータバス接点等が、寄生容量やノイズの影響を受け易く、信号が不安定になる恐れがある。
また特許文献２に開示の上記シールド技術を、半導体チップの貫通電極に適用しようとした場合には、寄生容量増となり、特性インピーダンスが低下する恐れがある。またＳｉ基板の開口に多重の導体層を形成する為、製造プロセスの増加やプロセスの複雑化を招く。
さらに信号用の貫通電極の周囲に、絶縁層、ＧＮＤ用導体層、絶縁層が必要となる為、Ｓｉ基板への開口が大型化してしまう。Ｓｉ基板の開口が大型化することで、ＦＣ接続時や機械的な衝撃を受けた時に、大型化した開口が基点となりチップクラックを発生する恐れがある。
また特定の信号用の貫通電極のみ、大型の開口を形成し、多重の導体層を形成するのはプロセスが難しく、全ての貫通電極を多重の導体層を形成すると、貫通電極のサイズが大きくなり、チップサイズの大型化につながる恐れもある。
第１の視点において、本発明に係る半導体チップは、半導体基板に貫通電極を有する半導体チップであって、少なくとも一つの信号用の第１の貫通電極の周囲を囲んで、固定電位を有する第２の貫通電極を複数配置したことを特徴とする。
第２の視点において、本発明に係る半導体装置は、半導体基板に、複数の信号用の第１の貫通電極と、該第１の貫通電極の少なくとも一つの周囲を囲んで配置される固定電位を有する複数の第２の貫通電極とを含む第１の半導体チップと、該第１の半導体チップを電気的に接続した外部端子を有する基板と、少なくとも該第１の半導体チップを覆う封止体と、からなることを特徴とする。
第１の視点に係る半導体チップにより、複数の第２の貫通電極が半導体基板を介して電磁結合され、第１の貫通電極の周囲にシールドを形成することができ、寄生容量やノイズの影響を低減し、第１の貫通電極の信号を安定化できる。
また、第２の視点に係る半導体装置により、積層搭載された第１の半導体チップと基板との間で、第１の貫通電極の周囲に連続的なシールドを形成することができ、寄生容量やノイズの影響を低減し、第１の貫通電極の信号を安定化した小型・大容量の半導体装置が得られる。
本発明に係る半導体チップの一実施例を示す概略平面図である。 図１のＡ−Ａ断面図である。 本発明に係る半導体装置の一実施例を示す概略断面図である。 本発明の一実施例に係る貫通電極の製造工程を示す概略断面図である。 本発明の一実施例に係る半導体装置の製造工程を示す概略断面図である。 本発明に係る半導体チップの他の実施例を示す概略平面図である。 本発明に係る半導体チップの他の実施例を示す概略平面図である。 本発明に係る半導体チップの他の実施例を示す概略平面図である。 本発明に係る半導体チップの他の実施例を示す概略平面図である。 本発明に係る半導体装置の他の実施例を示す概略平面図である。
本発明に係る第１の視点において、第１の貫通電極と第２の貫通電極との間の距離が、該第１の貫通電極の配置ピッチより小さいことが好ましい。また、第１の貫通電極及び第２の貫通電極の周囲はそれぞれ絶縁膜で絶縁されている。また、第１の貫通電極の径よりも第２の貫通電極の径が大きくてもよい。
本発明に係る第２の視点において、各第１と第２の貫通電極は上記と同様の特徴を持つことができる。また、第１の半導体チップを複数有し、該複数の第１の半導体チップを基板上に積層搭載することができる。また、基板は半導体基板（第２の半導体チップ）又は配線基板であることが好ましい。
（実施例１）
図１は、本発明の実施例１のＣｏＣ型の半導体装置に用いる半導体チップの概略構成を示す平面図であり、図２はそのＡ−Ａ断面図である。
半導体チップ１００は、略四角形のＳｉ等からなる板状の半導体基板（以下Ｓｉ基板と表記する）１の一面に所定の回路領域９、例えばメモリ回路が形成されている。半導体チップ１００は、例えば５０μｍ厚で構成されており、略中央領域に長辺方向に沿って、複数の貫通電極（ＴＳＶ）が配置されている。貫通電極は、Ｓｉ基板１の一面側と他面側に配置した複数のバンプ電極と、それらを電気的に接続する貫通配線に構成されている。そして貫通配線の周囲には絶縁膜８、例えば窒化膜或いはＳｉＯ２膜が配置されている。そして複数の貫通電極の形成された領域の周辺には、所定の回路領域９、例えばメモリ回路が形成されている。
また複数の貫通電極は、所定の間隔で、ほぼ１列に配置されており、特定の信号用の貫通電極２（第１の貫通電極２）、例えばデータバス接点等、寄生容量やノイズの影響を受け易い貫通電極の周囲に、ＧＮＤ等の固定電位の貫通電極５（第２の貫通電極５）を、複数配置するように構成されている。実施例１においては、特定信号用の第１の貫通電極２の周囲、十字方向に、４つのＧＮＤ用の第２の貫通電極５を配置している。
第１の貫通電極２は、貫通配線４とその両端部のバンプ電極３とからなり、第２の貫通電極５は、貫通配線７とその両端部のバンプ電極６とからなる。両貫通配線４、７の周囲には絶縁膜８が配設されている。
このように、少なくとも一つの信号用の第１の貫通電極２の周囲近傍に第１の貫通電極２を囲むように、固定電位を有する第２の貫通電極５を複数配置するように構成したことで、複数の第２の貫通電極５がＳｉ基板１を介して電磁結合され、第１の貫通電極２の周囲にシールドを形成することができ、寄生容量やノイズの影響を低減し、第１の貫通電極２の信号を安定化できる。また第１の貫通電極２をシールドできることで、インピーダンスを制御することも期待できる。
また貫通電極２、５は例えば２０μｍ程度の大きさで構成され、それぞれの貫通電極２と５は少なくとも５０μｍ程度、離間するように配置されている。貫通電極２と５を５０μｍ程度、離間するように配置することで、貫通電極を基点としたチップクラックの発生を抑え、第１の貫通電極２の周囲近傍に第２の貫通電極５を配置できる。またこの間隔は、第１の貫通電極２の配置ピッチよりも小さい。こうすることにより効果的に寄生容量やノイズの影響を低減することができる。
（実施例２）
図３は、実施例１の半導体チップ１００を積層搭載したＣｏＣ型の半導体装置２００の概略構成を示す断面図である。
半導体装置２００は、略四角形の板状で、所定の配線パターンの形成された配線基板１０を有している。配線基板１０は、例えば０．２ｍｍ厚で、ガラスエポキシ基材の両面に所定の配線が形成され、配線は部分的に絶縁膜、例えばソルダーレジスト膜（図示せず）で覆われるように構成されている。
配線基板１０の一面（図３では上面）のソルダーレジスト膜から露出された部位には、複数の接続パッド（第１の導体部）１２が形成されており、他面（図３では下面）側のソルダーレジスト膜から露出された部位には、複数のランド（外部端子）（第２の導体部）１３が形成されており、接続パッド１２と対応するランド１３とは配線１４によりそれぞれ電気的に接続されている。また複数のランド１３は、配線基板１０上に所定の間隔、例えば０．８ｍｍ間隔で格子状に配置されている。
配線基板１０の一面には、複数の半導体チップ、例えばメモリチップ１００と、該メモリチップ１００と配線基板１０とをインターフェースするＩＦチップ１５０が搭載されており、半導体チップ１００の第１の貫通電極２（信号用ＴＳＶ）、第２の貫通電極５（ＧＮＤ用ＴＳＶ）と、ＩＦチップ１５０の電極とは電気的に接続されている。メモリチップ１００は、ＩＦチップ１５０を介して、配線基板１０の接続パッド１２さらには外部端子１３に電気的に接続されている。また本実施例ではＩＦチップ１５０上に搭載したメモリチップ１００は同じ機能、例えば同じメモリ回路の半導体チップ１００を積層搭載するように構成しており、それぞれの半導体チップ１００の対応する貫通電極間は電気的に接続されている。
また配線基板１０とＩＦチップ１５０との間及び半導体チップ間には、第１の封止樹脂層（封止体）１５が形成されている。第１の封止樹脂層１５は、例えばアンダーフィル材が用いられており、チップ積層体の隙間及び側方へ略台形状に形成されている。半導体チップ間に第１の封止樹脂層１５を形成したことで、チップ積層体間へのボイドの発生を低減できる。
さらに配線基板１０の一面上には、チップ積層体を覆うように第２の封止樹脂層（封止体）１６が形成されている。第２の封止樹脂層１６は例えば熱硬化性のエポキシ系樹脂が用いられる。
また配線基板１０の他面の複数のランド１３には、半田等からなる金属ボール１７がそれぞれ搭載されている。
このように、複数の信号用の第１の貫通電極２と、第１の貫通電極２の少なくとも一つの周囲近傍に配置され、固定電位を有する複数の第２の貫通電極５からなる半導体チップ１００と、半導体チップ１００を、ＩＦチップを介して電気的に接続し、一面に搭載した配線基板１０と、配線基板１０の他面に形成され、半導体チップの貫通電極と電気的に接続された複数の外部端子（ランド）１３と、配線基板１０の一面に形成され、少なくとも半導体チップを覆う封止体（第１の封止樹脂層１５及び／又は第２の封止樹脂層１６）とから半導体装置２００を構成したことで、複数の積層搭載された半導体チップ１００間で、第１の貫通電極２の周囲に連続的なシールドを形成することができ、寄生容量やノイズの影響を低減し、第１の貫通電極２の信号を安定化した小型・大容量の半導体装置２００が得られる。
（製造方法）
図４は、半導体チップ１００の貫通電極の形成フローを示す断面図である。まず円盤状のＳｉ基板からなり所定の回路が形成されたチップ形成領域を有する半導体ウエハ２０が準備される。そして半導体ウエハ２０のそれぞれのチップ形成領域の一面（図４では上面）側に、エッチング処理により、図４（ａ）に示すように複数の凹部２１を形成する。
次にそれぞれのチップ形成領域に形成した複数の凹部２１に図４（ｂ）に示すように絶縁膜２２を形成する。この絶縁膜２２は、例えばＳｉＯ２膜がＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等により形成される。
次に図４（ｃ）に示すように、凹部２１内に導電材料、例えばＣｕを埋め込むことで、導体層２３が形成される。
次に図４（ｄ）に示すように、半導体ウエハ２０の一面側の導体層の上に、それぞれバンプ電極（表面側）３、６が形成される。
一面側のバンプ電極３、６の形成後、半導体ウエハ２０の他面（図４では下面）側をバックグラインド処理し、導体層２３が露出するまで研削する。これにより、図４（ｅ）に示すようにＳｉ基板を貫通する貫通配線が形成される。
次に図４（ｆ）に示すように、半導体ウエハの他面側に露出した導体層２３の上に、それぞれバンプ電極（裏面側）３、６を形成する。
他面側のバンプ電極３、６の形成後、半導体ウエハ２０をそれぞれのチップ形成領域毎にダイシングすることで、図４（ｇ）に示すような複数の貫通電極を有する半導体チップ１００が得られる。
半導体チップの複数の貫通電極は、前述したように所定の間隔で、ほぼ１列に配置されており、特定の信号用の貫通電極（第１の貫通電極）、例えばデータバス接点等、寄生容量やノイズの影響を受け易い貫通電極の周囲に、ＧＮＤ等の固定電位の貫通電極（第２の貫通電極）を、複数配置するように構成されている。実施例１においては、特定信号用の貫通電極の周囲、十字方向に、４つのＧＮＤ用の貫通電極（第２の貫通電極）を配置している。
さらにＳｉ基板に形成する開口の大きさを一定として貫通電極を形成することで、プロセスの複雑化を抑制できる。
図５は、実施例１の半導体チップ１００を用いた実施例２の半導体装置２００の組立フローを示す断面図である。以下、半導体装置２００の製造方法について説明する。
配線基板１０は、例えば０．２ｍｍ厚のガラスエポキシ配線基板であり、マトリックス状に配置された複数の製品形成部を有している。配線基板１０の複数の製品形成部には、それぞれ所定の配線パターンが形成され、配線は部分的に絶縁膜、例えばソルダーレジスト（図示せず）で覆われている。また製品形成部間はダイシングラインとなる。
製品形成部の一面側の配線のソルダーレジストから露出された部位には、複数の接続パッド１２が形成されている。また製品形成部の他面の配線のソルダーレジストから露出された部位には、複数のランド１３が形成されている。そして接続パッド１２とこれに対応するランド１３とは配線基板１０の配線（図示せず）によりそれぞれ電気的に接続されている。このような配線基板１０を図５（ａ）に示す。
次に配線基板１０の製品形成部にＩＦチップと前述した貫通電極を有する半導体チップ１００を図５（ｂ）に示すようにフリップチップ実装する。
フリップチップ実装は、例えばフリップチップボンダーのボンディングツール３１により、第１の半導体チップ（ＩＦチップ）１５０の他面側を吸着保持し、ボンディングツール３１の加熱機構により、第１の半導体チップ１５０を所定温度まで加熱する。その後、第１の半導体チップ１５０のバンプ電極を、配線基板１０の対応する接続パッド１２上に、所定温度、例えば３００℃程度で熱圧着することでフリップチップ実装する。
その後、同様に第１の半導体チップ１５０上に、第２の半導体チップ（メモリチップ）１００をフリップチップ実装することで、第１の半導体チップ１５０の他面側のバンプ電極３、６と、第２の半導体チップ１００の表面側のバンプ電極３、６が電気的に接続される。さらに同様に、第２の半導体チップ１００上に、第３の半導体チップ（メモリチップ）１００をフリップチップ実装し、第２の半導体チップ１００の他面側のバンプ電極と、第３の半導体チップの表面側のバンプ電極が電気的に接続される。
次に図５（ｃ）に示すように、配線基板１０上に搭載されたチップ積層体の端部近傍位置に、塗布装置のディスペンサー３２により、アンダーフィル材を供給する。供給されたアンダーフィル材は、毛細管現象により配線基板１０と半導体チップ１５０の隙間及び積層された半導体チップ間の隙間に充填される。
チップ積層体へのアンダーフィル材の充填が完了した後、所定温度、例えば１５０℃程度でキュアすることで、アンダーフィル材が硬化され、配線基板１０と半導体チップ１５０の隙間及び積層された半導体チップ間の隙間に第１の封止樹脂層（アンダーフィル材の層）１５が形成される。
次にチップ積層体が搭載された配線基板１０は、モールド工程に移行される。モールド工程では、配線基板１０は、図示しないトランスファモールド装置の上型と下型からなる成型金型にセットされる。成型金型の上型には複数のチップ搭載部を一括的に覆うようにキャビティが形成されており、キャビティ内に配線基板１０上のチップ積層体が配置される。
そしてゲート部からキャビティ内に加熱溶融された封止樹脂を注入し、配線基板のチップ積層体の搭載面側を封止する。封止樹脂は、例えばエポキシ樹脂等の熱硬化性樹脂が用いられる。
そして配線基板の一面側のキャビティが封止樹脂で充填された状態で、所定の温度、例えば１８０℃程度でキュアすることで、封止樹脂が熱硬化され、図５（ｄ）に示すように配線基板１０の複数の製品形成部を一括的に覆う第２の封止樹脂層１６が形成される。その後、第２の封止樹脂層１６を形成した配線基板１０は所定の温度でベークすることで、封止樹脂１６が完全に硬化される。
また配線基板１０に搭載されたチップ積層体のチップ間を第１の封止樹脂層（アンダーフィル材）１５を充填した後、配線基板１０上を一括的に覆う第２の封止樹脂層１６を形成したことで、モールド時のチップ間へのボイドの発生を低減できる。
次に第２の封止樹脂層１６の形成された配線基板１０は、ボールマウント工程に移行され、図５（ｅ）に示すように配線基板１０の他面に形成されたランド１３に、導電性の金属ボール、例えば半田ボール１７を搭載する。
ボールマウント工程では、配線基板上に配置された複数のランドに合せて、複数の吸着孔が形成されたボールマウンターのマウントツール３３を用いて、半田等からなる金属ボールをマウントツール３３で吸着保持し、吸着保持された半田ボール１７にフラックスを転写形成し、配線基板１０上の複数のランド１３に一括搭載する。そして全ての製品形成部への半田ボール１７の搭載後、配線基板１０をリフローすることで外部端子が形成される。
次に半田ボール１７の搭載された配線基板１０は基板ダイシング工程に移行され、図５（ｆ）に示すように、配線基板１０を切断し、個々の製品形成部毎に分離する。
基板ダイシング工程では、配線基板１０の第２の封止樹脂層１６をダイシングテープ３４に貼着し、ダイシングテープ３４によって配線基板１０を支持する。その後、ダイシング装置のダイシングブレード３５により縦横に切断して、製品形成部毎に分離する。そして配線基板１０の切断分離後、ダイシングテープ３４からピックアップすることで、前述したように寄生容量やノイズの影響を低減し、貫通電極の信号を安定化できる小型・大容量の半導体装置２００が効率良く製造できる。
（実施例３〜５）
図６は、半導体チップの貫通電極の配置の実施例３〜５である半導体チップ３００〜５００を示す平面図である。図６（ａ）〜（ｃ）に示すように、第２の貫通電極５は、信号用の第１の貫通電極２の周囲近傍で、電磁結合するように配置していれば、第１の貫通電極２の周囲に配置される第２の貫通電極５の配置数や配置はどのように構成しても良い。
（実施例６）
図７は、実施例６である半導体チップ６００を示す平面図である。図７に示すように、貫通電極を等ピッチで配置し、影響を受け易い信号用の第１の貫通電極２の周囲に位置する貫通電極を、ＧＮＤ用の第２の貫通電極５とするように構成しても良い。貫通電極を多列の等ピッチで配置したことで、チップ実装を安定化することも可能となる。
（実施例７）
図８は、実施例７である半導体チップ７００を示す平面図である。図８に示すように、半導体チップ７００の周辺領域に、ＮＣ（Ｎｏｎ Ｃｏｎｎｅｃｔ）用の貫通電極（第３の貫通電極）４０を配置するように構成しても良い。半導体チップ７００の周辺領域に、ＮＣ用の貫通電極４０を配置したことで、フリップチップ実装時の接続が安定化できる。
（実施例８）
図９は、実施例８である半導体チップ８００を示す平面図である。図９に示すように、第１の貫通電極２の周囲に配置される第２の貫通電極５の径を、第１の貫通電極２の径より大きく構成することで、より良好にシールドできる。
（実施例９）
図１０は、半導体チップを搭載した半導体装置９００を示す断面図である。図１０に示すように、実施例１と同様に構成された貫通電極を有する第１の半導体チップ、例えばメモリチップ５０が複数積層配置されている。本実施例では積層されたメモリチップ５０の第１の貫通電極２は、メモリチップ５０と異なる機能或いは大きさ異なる第２の半導体チップ、例えばロジックチップ６０に形成された導体層である電極パッド６２に電気的に接続されるように構成されている。また、配線基板１０とロジックチップ６０とはワイヤ６１で接続されている。
第１の貫通電極２の周辺近傍に複数の第２の貫通電極５を配置するように構成した第１の半導体チップ（メモリチップ）５０を、異なる構成の第２の半導体チップ（ロジックチップ）６０等、他の電子部品の導体層（電極パッド６２）に電気的に接続することで、配線基板１０に搭載するように構成しても、同様にシールド効果が得られる。さらには異なる機能の第２の半導体チップ（ロジックチップ）６０を搭載したことで、半導体装置の高機能化も図ることができる。
実施例９では、複数のメモリチップを、貫通電極により積層した場合について説明したが、貫通電極により電気的に接続されたチップ積層体であれば、メモリチップとロジックチップの組み合わせ等、どのような機能のチップの組み合わせ、或いはサイズの異なるチップの組合せでも良い。
また実施例９では、２つのメモリチップを積層した場合について説明したが、貫通電極により電気的に接続された２段以上のチップ積層体であれば、積層数は何段でも良い。またＢＧＡタイプの半導体装置について説明したが、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）等、他のパッケージ構造に適用しても良い。
以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものではなく、本発明の範囲内で当業者であればなしうるであろう各種変形、修正を含むことはもちろんである。なお、半導体基板としてはＳｉ基板を例示したが、各種の半導体基板であればよく、Ｓｉ基板に限定されるものではない。
１ 半導体基板
２ 第１の貫通電極（信号用ＴＳＶ）
３ 第１の貫通電極のバンプ電極
４ 第１の貫通電極の貫通配線
５ 第２の貫通電極（ＧＮＤ用ＴＳＶ）
６ 第２の貫通電極のバンプ電極
７ 第２の貫通電極の貫通配線
８ 絶縁膜
９ 回路領域
１０ 配線基板
１１ 絶縁基材
１２ 接続パッド（第１の導体部）
１３ ランド（外部端子）（第２の導体部）
１４ 配線
１５ 第１の封止樹脂層（封止体）
１６ 第２の封止樹脂層（封止体）
１７ 半田ボール
２０ 半導体ウエハ
２１ 凹部
２２ 絶縁膜
２３ 導体層
３１ ボンディングツール
３２ ディスペンサー
３３ ボールマウントツール
３４ ダイシングテープ
３５ ダイシングブレード
４０ 第３の貫通電極（ＮＣ用ＴＳＶ）
５０ メモリチップ
６０ ロジックチップ
６１ ワイヤ
６２ 電極パッド
１５０ ＩＦチップ
１００、３００〜８００ 半導体チップ
２００、９００ 半導体装置

Claims (10)

  1. 半導体基板に貫通電極を有する半導体チップであって、少なくとも一つの信号用の第１の貫通電極の周囲を囲んで、固定電位を有する第２の貫通電極を複数配置したことを特徴とする、半導体チップ。
  2. 前記第１の貫通電極と前記第２の貫通電極との間の距離が、該第１の貫通電極の配置ピッチより小さいことを特徴とする、請求項１に記載の半導体チップ。
  3. 前記第１の貫通電極及び前記第２の貫通電極の周囲がそれぞれ絶縁膜で絶縁されていることを特徴とする、請求項１又は２に記載の半導体チップ。
  4. 前記第１の貫通電極の径よりも前記第２の貫通電極の径が大きいことを特徴とする、請求項１〜３のいずれか一に記載の半導体チップ。
  5. 半導体基板に、複数の信号用の第１の貫通電極と、該第１の貫通電極の少なくとも一つの周囲を囲んで配置される固定電位を有する複数の第２の貫通電極とを含む第１の半導体チップと、
    該第１の半導体チップを電気的に接続した外部端子を有する基板と、
    少なくとも該第１の半導体チップを覆う封止体と、からなる半導体装置。
  6. 前記第１の貫通電極と前記第２の貫通電極との間の距離が、該第１の貫通電極の配置ピッチより小さいことを特徴とする、請求項５に記載の半導体装置。
  7. 前記第１の貫通電極及び前記第２の貫通電極の周囲が絶縁膜で絶縁されていることを特徴とする、請求項５又は６に記載の半導体装置。
  8. 前記第１の貫通電極の径よりも前記第２の貫通電極の径が大きいことを特徴とする、請求項５〜７のいずれか一に記載の半導体装置。
  9. 前記第１の半導体チップを複数有し、該複数の第１の半導体チップが前記基板上に積層搭載されることを特徴とする、請求項５〜８のいずれか一に記載の半導体装置。
  10. 前記基板は半導体基板（第２の半導体チップ）又は配線基板であることを特徴とする、請求項５〜９のいずれか一に記載の半導体装置。
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