JP5783307B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP5783307B2
JP5783307B2 JP2014161309A JP2014161309A JP5783307B2 JP 5783307 B2 JP5783307 B2 JP 5783307B2 JP 2014161309 A JP2014161309 A JP 2014161309A JP 2014161309 A JP2014161309 A JP 2014161309A JP 5783307 B2 JP5783307 B2 JP 5783307B2
Authority
JP
Japan
Prior art keywords
substrate
semiconductor chip
main surface
manufacturing
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2014161309A
Other languages
English (en)
Other versions
JP2014207489A (ja
Inventor
渋谷　明信
明信 渋谷
浩一 竹村
浩一 竹村
明 大内
明 大内
朝夫 村上
朝夫 村上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP2014161309A priority Critical patent/JP5783307B2/ja
Publication of JP2014207489A publication Critical patent/JP2014207489A/ja
Application granted granted Critical
Publication of JP5783307B2 publication Critical patent/JP5783307B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H01L23/295—Organic, e.g. plastic containing a filler
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68377—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support with parts of the auxiliary support remaining in the finished device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05575—Plural external layers
    • H01L2224/0558—Plural external layers being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3205—Shape
    • H01L2224/32057—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83104—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus by applying pressure, e.g. by injection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83385—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01025—Manganese [Mn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01044—Ruthenium [Ru]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0106—Neodymium [Nd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10329—Gallium arsenide [GaAs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18165—Exposing the passive side of the semiconductor or solid-state body of a wire bonded chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance

Description

本発明は半導体装置の製造方法に関する。
半導体基板の上に複数の半導体チップを積み重ねた３次元半導体集積回路装置が知られている（たとえば、特許文献１参照）。この３次元半導体集積回路装置は、半導体基板の一主面の上に複数の半導体チップを積み重ねて、他の主面側から半導体基板を薄化することにより製造される。
製造する際には、まず半導体基板の一主面に凹部が設けられ、その凹部に導電部が形成される。次に、半導体基板の一主面側に複数の半導体チップが積み重ねられる。そして、半導体チップの周囲の空間に、封止材が充填される。このようにして３次元の構造が形成された後、導電部が他の主面に貫通するまで半導体基板が他の主面側から薄化される。
特開２００５−５１１５０号公報
しかし、上述した製造方法では、一種類の封止材を用いるため、さまざまな問題が生じる。即ち、半導体チップと半導体基板との間の空隙が狭い場合には、この空隙に封止材が十分に注入されないため、ボイド（void）が生じやすい。また、封止材が硬化する際に封止材が収縮するため、半導体基板が大きく反る場合がある。更に、半導体基板の他の主面にパッドを形成する際に、封止材の熱変化によって半導体基板が劣化又は変形する場合がある。
以上から、封止材中のボイドの発生を抑制でき、基板の変形を抑制できる３次元構造の半導体装置の製造方法が要望されている。
半導体装置の製造方法は、
基板の一主面に接続パッドを形成する接続パッド形成工程と、
半導体チップを前記基板の一主面に対向させて配置し、前記接続パッドと当該半導体チップの一主面に設けられた入出力端子とを接続する接続工程と、
前記基板と前記半導体チップの間の空隙にアンダーフィル材を充填するアンダーフィル材充填工程と、
前記基板の他の主面とフィルム状の治具との間にスペーサーを挿入して前記基板を前記フィルム状の治具に固定し、前記基板と前記半導体チップをモールド材溶融体に浸し、当該フィルム状の治具の側から加圧してプレスして、前記半導体チップの側面と、前記アンダーフィル材に覆われていない前記基板の一主面と、前記基板の他の主面を覆う前記モールド材を形成するモールド材形成工程と、
前記基板の他の主面側から薄化する第１の薄化工程と、
前記基板の他の主面側から前記基板に貫通電極を形成する貫通電極形成工程と、を有する。
好ましくは、前記基板上に素子を搭載する素子搭載工程を有し、前記貫通電極形成工程で、前記基板と前記素子とに貫通電極を形成する。
本発明によれば、封止材中のボイドの発生を抑制でき、基板の変形を抑制できる３次元構造の半導体装置の製造方法を提供することができる。
本発明の実施形態に係る半導体装置を示す断面図である。 本発明の実施形態に係る半導体装置の変形例を示す断面図である。 本発明の実施形態に係る半導体装置の製造工程を示す図である。 図３に続く製造工程を示す図である。 図４に続く製造工程を示す図である。 図５に続く製造工程を示す図である。 図６に続く製造工程を示す図である。 図７に続く製造工程を示す図である。 図８に続く製造工程を示す図である。 図９に続く製造工程を示す図である。 本発明の別の実施形態に係る半導体装置の製造工程を示す図である。 図１１に続く製造工程を示す図である。 本発明の更に別の実施形態に係る半導体装置の製造工程を示す図である。 図１３に続く製造工程を示す図である。 図１４に続く製造工程を示す図である。
以下、本発明の実施形態について添付の図面を参照して具体的に説明する。図１は、本実施形態に係る半導体装置を示す断面図である。
本実施形態に係る半導体装置では、図１に示すように、基板１の表面に素子４が形成されている。基板１として、例えば基板上に素子を形成するために表面が平滑なシリコン（Ｓｉ）またはガリウム砒素（ＧａＡｓ）のような半導体基板が用いられる。半導体基板としては、特に高抵抗シリコン基板が加工しやすく、高速に信号が伝搬する点から好適である。また、ガラス、サファイア、セラミックス及び樹脂等の絶縁体基板も使用することができる。高速に信号が伝搬し、基板１を貫通する電極を容易に形成でき、更に半導体装置を薄型化できる点から、基板１の厚さは１００μｍ以下が好ましく、特に５０μｍ以下が好適である。また、基板１に、基板１を貫通する電極を形成するための孔を設ける場合には、基板１の厚さは３０μｍ以下が好適である。以下、基板１において素子４が形成されている面を一主面といい、反対側の面を他の主面という。
素子４は、例えば電源電圧のデカップリング用のキャパシタである。ただし、素子４は能動素子、受動素子のいずれでもよい。貫通電極２は、基板１を貫通する電極である。貫通電極２は、例えばＣｕのように抵抗値が小さい導電体で形成される。接続パッド３は、素子４の上に貫通電極２と接続されるように形成される。ただし、接続パッド３は必ずしも素子４上に形成される必要はなく、基板１上に形成されてもよい。つまり、図１において貫通電極２は素子４を貫通するように形成されているが、素子４が形成されていない場所に貫通電極２が形成されていてもよい。入出力パッド９は、基板１の他の主面に貫通電極２と接続されるように形成される。
本実施形態の半導体装置においては素子４の上に半導体チップ５が積み重ねられる。半導体チップ５は、基板１の一主面に対向する一主面に回路と入出力端子１０が形成されている。回路は、例えば、トランジスタや抵抗で構成される。接続パッド３、入出力パッド９及び半導体チップ５の入出力端子１０は、例えばＣｕのように抵抗値の小さい導電体で形成される。なお、図示しないが、これらの導電体は必要に応じて、例えばＡｕ／Ｎｉで表面を覆われる。半導体チップ５の入出力端子１０と接続パッド３は、バンプ（bump）６を介してフリップチップ（flip chip）接続される。バンプ６の材料は、例えば半田及びＡｕである。
半導体チップ５と基板１との間には、アンダーフィル（underfill）材７が充填される。アンダーフィル材７は、後述のように最大粒径が５μｍ以下で含有量が４０乃至６０質量％のフィラー（filler）と樹脂との複合体である。また、アンダーフィル材７で覆われていない基板１の一主面及び半導体チップ５の側面は、モールド（mold）材８によって封止される。モールド材８は、後述のように含有量が７５質量％以上のフィラーとガラス転移温度が１８０℃以上の樹脂との複合体である。
図１に示す半導体装置においては、貫通電極２の位置は半導体チップ５の入出力端子１０の位置と一致している。また、入出力パッド９の位置は半導体チップ５の入出力端子１０の位置と一致している。この構造とすることで、例えば基板１に形成された素子４がキャパシタの場合、素子４を半導体チップ５の電源端子と接地端子のデカップリング用キャパシタとして使用することができる。電源端子は半導体チップ５に電源電位を供給するために用いられる入出力端子１０であり、接地端子は半導体チップ５に接地電位を供給するために用いられる入出力端子１０である。後述するように、例えば、素子４の上部に設けられた電極（以下、上部電極という。）と下部に設けられた電極（以下、下部電極という。）を接続パッド３に接続する。そして、上部電極が接続された接続パッド３を半導体チップ５の電源端子に接続し、下部電極が接続された接続パッド３を半導体チップ５の接地端子に接続する。半導体チップ５の電源端子と接地端子以外の端子が接続される接続パッド３は、素子４の上部電極及び下部電極と接続しない。これにより、デカップリング用キャパシタを含まない半導体チップ５を使用する場合でも、本実施形態に係る半導体装置を搭載する実装基板又はインターポーザ（interposer）の設計を変更することなく、半導体チップ５の電源端子と接地端子にデカップリング用キャパシタを付加することができる。
半導体チップ５が多数の入出力端子１０を有する場合、入出力端子１０は貫通電極２又は素子４の上の接続パッド３とバンプ６を介してフリップチップ接続される。フリップチップ接続（flip-chip interconnection）を保護するために半導体チップ５と基板１又は素子４の間にはアンダーフィル材７が充填される。
アンダーフィル材７としては、半導体チップ５との熱膨張差が小さい方が好ましい。また、入出力端子１０のピッチが例えば２００μｍ以下に微細化する場合又は半導体チップ５と基板１との間隔が狭くなる場合でも、ボイドが発生することなく十分にアンダーフィル材７が充填される必要がある。更に、アンダーフィル材７に含有されるフィラーが半導体チップ５及び基板１上に形成された素子４に損傷を与えないことが必要である。
これらの観点から、アンダーフィル材７には最大粒径が５μｍ以下で含有量が４０乃至６０質量％のフィラーと樹脂との複合体が適している。ここで、フィラーの材料としてはシリカガラスが低収縮及び低熱膨張の観点から好ましい。さらに流動性の観点からフィラーの材料としては球状のシリカガラスであることがより好ましい。フィラーの最大粒径を５μｍ以下、および含有量を４０乃至６０質量％としたのは、アンダーフィル材７にボイドが発生せず、完成した半導体装置の信頼性が優れている範囲を実際に検証した結果である。その結果、フィラーの粒径が大きい場合はボイドが発生しやすく、フィラーの含有量が６０質量％を超える場合もボイドが発生しやすいことが見出された。また、フィラーの含有量が４０質量％未満の場合は、温度サイクル試験で破壊しやすい傾向があることが見出された。上記のアンダーフィル材７を用いることにより、ボイドの発生を効果的に抑制し、半導体チップ５及び素子４に損傷を与えることなく、フリップチップ接続された半導体チップ５の入出力端子１０と接続パッド３を保護することができる。
また、基板１の一主面及び半導体チップ５の側面をモールド材８で封止することにより、製造方法におけるいくつかの工程が容易になる。詳しくは後述する製造方法の説明で示すが、主な効果として、モールド材８が形成された状態で基板１及び半導体チップ５を薄化することができる。基板１及び半導体チップ５を単独で薄化することがないため、これらの部品の破損を防止できる。
また、基板１の厚さをより小さくすることもできる。基板１の厚さがより小さくなるほど、貫通電極２を形成する時間がより短縮される。
モールド材８は、低収縮、低熱膨張及び高耐熱であることが必要である。モールド材８としては、含有量が７５質量％以上のフィラーとガラス転移温度が１８０℃以上の樹脂との複合体が適している。ここで、フィラーの材料としては、シリカガラスが低収縮及び低熱膨張の観点から好ましい。さらに流動性の観点から球状のシリカガラスであることがより好ましい。実際に検証した結果、７５質量％未満のフィラー含有量ではモールド材８で封止する際にウエハの反りが大きくなることが見出された。また、実際に検証した結果、ガラス転移温度１８０℃未満の樹脂を使用して半導体装置を製作すると基板の裏面の入出力パッドを形成する際に半導体装置の反りが大きくなることが見出された。モールド材８として含有量が７５質量％以上のフィラーとガラス転移温度が１８０℃以上の樹脂との複合体を用いることで、モールド材８を形成する際に収縮による基板１の変形を効果的に防止することができる。また、モールド材８が高耐熱性であるため、プロセス温度が高温でもモールド材８の熱変化が起き難い。このため、例えば基板１の裏面に入出力パッド９を形成するなどの工程を容易に行うことができる。
なお、完成後の半導体装置は、図１に示すように、放熱の観点から基板１の一主面と対向しない半導体チップ５の面がモールド材８で覆われていない方が好ましい。
以上説明したように、本実施形態によれば、半導体チップ５と基板１との間を充填するアンダーフィル材７として最大粒径が５μｍ以下で含有量が４０乃至６０質量％のフィラーと樹脂との複合体が用いられる。このため、半導体チップ５が多ピン化しフリップチップ接続された接続パッド３と半導体チップ５の入出力端子１０の周囲の空間が狭い場合でも、ボイドを発生することなく十分にアンダーフィル材７を充填することができる。また、フィラーの最大粒径を５μｍ以下とすることで、フィラーが半導体チップ５及び基板１上に形成された素子４に損傷を与えることなくフリップチップ接続された接続パッド３と半導体チップ５の入出力端子１０を保護することができる。
更に、本実施形態によれば、基板１の一主面及び半導体チップ５の側面が、含有量が７５質量％以上のフィラーとガラス転移温度が１８０℃以上の樹脂との複合体であるモールド材８により封止される。このモールド材８は低収縮及び低熱膨張の性質を有しているので、モールド材８で封止する際及び基板１を薄化する際における基板１の反りを効果的に防止することができる。また、このモールド材８の耐熱性により、例えば基板１の他の主面に入出力パッド９を形成する際に高温となってもモールド材が熱変化を起こさない。
なお、上述の本実施形態において、図１に示す基板１の他の主面の貫通電極２の位置に入出力パッド９を形成しているが、これに限定されない。例えば、図２に示すように、基板１の他の主面にファンアウト配線１１を形成し、ファンアウト配線１１の上に入出力パッド９を形成することとしてもよい。
以下に、本発明の実施形態に係る半導体装置の製造方法について説明する。図３乃至１０及び図１は、本実施形態に係る半導体装置の製造方法をその工程順に示す。
図３は、１つの基板１で３×３個の半導体装置を製造する場合の例である。図３は、一主面に３×３個の素子４を形成した基板１の断面を示す。基板１は例えば５００μｍ厚さの４インチガラスウエハである。
まず、図３に示すように、基板１の一主面に素子４を形成する。素子４として、例えば２０ｍｍ角のＭＩＭ（Metal Insulation Metal）構造のキャパシタを９個形成する。１個の半導体装置に対応して１個のキャパシタを形成する。この場合、まず基板１上に下部電極を基板１側からＴｉ、Ｒｕの順にＤＣマグネトロンスパッタ（DC magnetron sputter）法により成膜する。Ｔｉ、Ｒｕの膜厚は、例えば５０ｎｍである。次に、誘電体薄膜としてＭｎが例えば５％添加されたＳｒＴｉＯ３（ＳＴＯ）を、ＲＦスパッタ（radio frequency sputter）法により例えば４００℃で６０ｎｍの厚さに成膜する。そして、誘電体薄膜上に上部電極としてＲｕをＤＣマグネトロンスパッタ法により成膜する。Ｒｕの膜厚は、例えば５０ｎｍである。
なお、素子４は半導体チップ５の入出力端子１０と電気的接続を確保する部分以外は、例えばＳｉ酸化膜又はＳｉ窒化膜により保護されていることが好ましい。また、素子４は後述する工程で貫通電極２が形成される部分を除いて形成することとしても良い。
次に、Ｓｉ（ＯＣ２Ｈ５）４（ＴＥＯＳ）を原料としたプラズマＣＶＤ（Chemical Vapor Deposition）法により、ＳｉＯ２膜を例えば１μｍの厚さで成膜する。その後、このＳｉＯ２膜に、キャパシタの上部電極及び下部電極と接続する開口並びにキャパシタの上部電極及び下部電極とは接続しない開口を、夫々ＲＩＥ（Reactive Ion Etching）により形成する。
次に、Ｃｕ／Ｔｉスパッタ膜をシード層（seed layer)とし、レジストをマスクとしてＣｕめっきを行う。その後、レジストを剥離し、シード層をエッチングにより除去して接続パッド３を得る。接続パッド３の位置は、全て貫通電極２を形成する位置に一致しており、例えば２００μｍピッチでエリアアレイ状の配列である。この接続パッド３は、ＳｉＯ２膜に形成される開口を介してキャパシタに接続されるが、キャパシタに接続されないものも存在する。本実施形態の半導体装置においては、キャパシタに接続される半導体チップ５の電源端子に対応する接続パッド３を上部電極に、接地端子に対応する接続パッド３を下部電極に夫々接続する。電源端子と接地端子以外の端子に対応する接続パッド３はキャパシタ素子に接続しない。
次に、接続パッド３の表面に、無電解めっきによりＡｕ／Ｎｉを夫々例えば０．０５μｍ、５μｍの厚さで成膜する。次に、Ｐｂフリー半田ペーストを接続パッド３上に印刷し、リフローすることにより予備半田を形成する。
次に、図４に示すように、基板１と半導体チップ５を接続する。半導体チップ５は、例えば２０ｍｍ角で厚さが６７５μｍのＣＰＵである。半導体チップ５には、予めＰｂフリー半田にてバンプ６が形成されている。この半導体チップ５の入出力端子１０と接続パッド３とを、フラックスを使用してフリップチップ接続する。
次に、フラックスを洗浄後、図５に示すようにアンダーフィル材７を充填する。本実施形態では、アンダーフィル材７として最大粒径が５μｍ以下、例えば３μｍで含有量が４０乃至６０質量％、例えば５０質量％のフィラーと樹脂との複合体を使用する。
次に、図６及び図７に示すように、コンプレッションモールド法により、基板１の一主面と半導体チップ５の他の主面及び基板１と半導体チップ５の側面をモールド材８で封止する。図６において、先ず、基板１の他の主面を接着フィルム１３に接着する。接着フィルム１３は、本工程の治具の一部である。接着フィルム１３の材質は限定されないが、耐熱性に優れている方が好ましく、接着剤付きポリイミドフィルムが好適である。また、基板１と同様に、フレーム治具１２を接着フィルム１３に接着する。フレーム治具１２は、接着フィルム１３に接着されている基板１の他の主面以外の表面をモールド材溶融体１４で覆うために設けられる。フレーム治具１２の材質は特に限定されないが、モールド加工の容易さ及びモールド加工後の取り外しの容易さを考慮して金属が望ましく、例えばＣｕが好適である。
次に、基板１とフレーム治具１２が接着フィルム１３に接着されて一体となったものを、接着フィルム１３が上になるように、キャビティー型１５の中のモールド材溶融体１４に浸す。その後、プレス定盤１６でプレス方向１７の方向に一軸加圧する。モールド材８は、含有量が７５質量％以上のフィラーとガラス転移温度が１８０℃以上の樹脂との複合体である。例えば、１７５℃で２時間、真空中で加圧してプレスし、モールド材溶融体１４を硬化させる。以上により、図７に示すように、基板１の一主面と半導体チップ５の他の主面及び基板１と半導体チップ５の側面にモールド材８が形成される。
本実施形態の製造方法においては、モールド材８の性質が低収縮及び低熱膨張であることにより、モールド材８を形成した後の基板１の変形（反り）を抑制することができる。また、コンプレッションモールド法を使用することにより、加圧した状態で樹脂硬化及び冷却をすることができるためモールド材８を形成した後の基板１の変形をより効果的に防止することができる。
また、本実施形態の製造方法において、フレーム治具１２を使用することにより種々のサイズの基板１に合わせて高価なキャビティー型１５を作製する必要が無くなる。フレーム治具１２はモールド材８を形成する高さに応じて作製される。ただし、キャビティー型１５は基板１のサイズに合わせて作製してもよい。
なお、本実施形態の製造方法においてはモールド材８の原料は粉末状又は顆粒状である。キャビティー型１５内にモールド材８の原料を必要量敷き詰めた後、溶融してプレス加工する。
次に、図８に示すように、モールド材８で覆われた半導体チップ５と基板１を研削する。先ず、半導体チップ５の他の主面を覆うモールド材８を、半導体チップ５の他の主面が露出するまで研削する。
なお、本実施形態では、半導体チップ５は、トランジスタを含む回路の存在する一主面が基板１に対向するように配置されている。すなわち、研削される半導体チップ５の他の主面に回路は存在しない。このため、半導体チップ５の上を覆うモールド材８を研削しても、半導体チップ５の機能には影響しない。
次に、一体となった半導体チップ５と基板１の全体の厚さが例えば８００μｍとなるまで研削した後、基板１を例えば２０μｍの厚さとなるまで他の主面側から研削により薄化する。
なお、基板１を研削した後で、半導体チップ５の他の主面を覆うモールド材８を研削しても良い。また、研削以外の方法によってもよいが、本実施形態の製造方法では研削が速度、平坦性共に適している。
次に、ＲＩＥにより基板１の他の主面を例えば２μｍエッチングする。ここで、基板１の薄化では、研削後にドライエッチングすることにより、研削で生じる傷を除去するため、基板１の反りの抑制に有効である。その後、図９に示すように、レジストをマスクとして基板１の他の主面側からＲＩＥにより例えば内径を５０μｍとする貫通孔１９を形成する。
次に、貫通孔１９内にＣｕ／Ｔｉのシード層をスパッタ法により形成し、レジストをマスクとして電解フィリングめっきによりＣｕのめっきを行う。これにより、図１０に示す貫通電極２を形成する。なお、接続される半導体チップ５のピン数が多くピッチが狭くなる程貫通電極２のアスペクト比は大きくなる。このため、フィリングめっきによりＣｕなど低抵抗の材料で貫通電極２を形成するのが好適である。また、貫通電極２を形成する際に、図１に示す入出力パッド９も同時に形成する。
最後に、一体となっている基板１と半導体チップ５をダイシングソーで半導体チップ５単位に切断することにより、図１に示す半導体装置が得られる。
モールド材８で基板１と半導体チップ５を覆うことは種々の効果を奏する。
第１に、モールド材８で覆われて一体となった状態で基板１と半導体チップ５を薄化する。このため、基板１及び半導体チップ５を単独で薄化する必要がない。例えば、基板１の場合には従来のように台座基板に仮固定することなく薄化することができる。
第２に、上述のように基板１を単独で薄化する必要がない。このため、基板１を単独で薄化する場合よりも基板１の厚さがより小さくなるように加工することができる。従来、例えばシリコン基板を単独で薄化する場合には、基板の厚さがおよそ５０μｍ以下になるとクラック等の不良が多発していた。しかし、本実施形態の製造方法によれば、基板１の厚さを２０μｍ以下としても、ほとんど不良を起こすことなく薄化することができる。また、基板１の厚さを小さくすることにより貫通孔１９の形成に必要なエッチング量が少なくなるため、貫通孔１９の形成に要する時間を短縮することができる。同様に、貫通電極２の形成に要する時間を短縮することもできる。
第３に、モールド材８が、含有量が７５質量％以上のフィラーとガラス転移温度が１８０℃以上の樹脂との複合体であるため、高温下で作業してもモールド材８の熱変化によって半導体チップ５と基板１の接続が不良となることがなく、また、基板１が変形することもない。このため、例えば基板１の他の主面に対する入出力パッド９及び絶縁膜の形成、並びにドライエッチングを容易に行うことができる。
第４に、真空中で加圧しながらモールド材８を形成するため、モールド材８を形成する際にボイドの発生を効果的に抑制することができる。
更に、例えば基板１の一主面と半導体チップ５の側面がモールド材８で覆われているため、基板１の他の主面を薄化する際に基板１の端部から破壊されることを防止することができる。
また、アンダーフィル材７が、最大粒径が５μｍ以下で含有量が４０乃至６０質量％のフィラーと樹脂との複合体であるため、フィラーが半導体チップ５及び素子４に損傷を与えることなく、フリップチップ接続された接続パッド３と半導体チップ５の入出力端子１０を保護することができる。更に、充填したアンダーフィル材７のボイドの発生が効果的に抑制されるため、信頼性の高いアンダーフィル材７を形成することができる。
更に、基板１の一主面に素子４としてキャパシタを形成することにより、半導体装置の外部にデカップリング用キャパシタを設けなくても良くなる。このため、本実施形態の半導体装置が搭載される機器を小型化することができる。
なお、上述の製造方法では、基板１としてガラス基板を使用したが、基板１として、例えば樹脂等の絶縁性基板又はシリコン基板等の半導体基板を使用することもできる。なお、基板１が絶縁性基板でない場合には、薄化された基板１の他の主面及び貫通孔１９の内壁には絶縁膜を形成する必要がある。
また、上述の製造方法では、図７に示す半導体チップ５の他の主面を覆うモールド材８を、半導体チップ５の他の主面が露出するまで研削することとしたが、例えば、半導体チップ５の他の主面を更に薄化して完成時の半導体装置の厚さをより小さくすることとしてもよい。
上述の本実施形態の製造方法に基づき半導体装置を試作した。いずれの工程においても基板１の変形及び基板１と半導体チップ５の接続不良は発生しなかった。基板１の研削工程においては、基板１を２０μｍの厚さまで研削してもガラス基板にはクラック等の不良は発生しなかった。なお、試作した半導体装置について半導体チップ５の電源端子に接続された入出力パッド９と接地端子に接続された入出力パッド９の間の容量を測定したところ７μＦの容量が得られた。これを実装基板に搭載して動作確認したところ、半導体装置の外部にキャパシタを設けなくても、半導体チップ５であるＣＰＵが正常動作した。これにより、素子４がデカップリング用キャパシタとして機能することが確認された。以上の結果から、従来製造が困難であった半導体チップ５及び素子４が基板１上に積み重ねられた３次元構造の半導体装置を容易に製造できることが確認された。
次に、本発明の別の実施形態に係る半導体装置の製造方法について説明する。図３乃至５、図１１、図１２、図８乃至１０及び図１は、前述の製造方法とは別の製造方法をその工程順に示す。なお、図３乃至５、図８乃至１０及び図１については前述の製造方法と同一であるので、その詳細な説明は省略する。
本製造方法において、図５に示す基板１と半導体チップ５の間にアンダーフィル材７を充填する工程までは、前述の製造方法と同様である。
次に、図１１及び図１２に示すように、コンプレッションモールド法により基板１と半導体チップ５を覆うモールド材８を形成する。本製造方法では、基板１の他の主面側もモールド材８で覆われる。
先ず、スペーサー１８を介して基板１を接着フィルム１３に固定する。スペーサー１８は、基板１の他の主面及び接着フィルム１３に夫々接着される。次に、前述の製造方法と同様にコンプレッションモールド法によりモールド材８を形成する。以上により、図１２に示すようなモールド材８で覆われた基板１と半導体チップ５が得られる。
図１２において、基板１と半導体チップ５は、スペーサー１８が接着されている部分を除いて全面がモールド材８で覆われている。前述の図６に示す方法によっても基板１の反りが小さい半導体装置を得ることができるが、本製造方法によれば基板１の反りを更に小さくすることができる。以下、図８に示す薄化以降の工程は前述の製造方法と同様である。
次に、本発明の更に別の実施形態に係る半導体装置の製造方法について説明する。図１３、図４乃至７、図１４、図１５及び図１は、本製造方法をその工程順に示す。なお、図４乃至７及び図１については前述の製造方法と同一であるので、その詳細な説明は省略する。
図１３において、基板１の一主面に素子４を形成する工程までは図３に示す前述の製造方法と同様である。本製造方法は、後工程で貫通電極２となる縦方向電極２０が予め形成される点で前述の製造方法と異なっている。
先ず、ＩＣＰ（Inductivity Coupled Plasma）エッチングにより例えば深さが５０μｍ、内径が５０μｍのキャビティー（cavity）を形成する。次に、Ｓｉ（ＯＣ２Ｈ５）４（ＴＥＯＳ）を原料としたプラズマＣＶＤ法により基板１の一主面と素子４の表面に形成される膜厚を例えば１μｍとしてＳｉＯ２を形成する。この際、キャビティーの内壁には０．４μｍ程度のＳｉＯ２が形成される。次に、Ｃｕ／Ｔｉのめっきシード層を形成し、レジストをマスクとしてフィリングめっきを行う。次に、レジストを剥離しシード層をエッチングすることにより、図１３に示す縦方向電極２０と接続パッド３を同時に形成する。その後、図４乃至７に示す基板１と半導体チップ５の接続からモールド材８の形成までの工程は前述の製造方法と同様である。
次に、図１４に示すように、モールド材８で覆われた基板１と半導体チップ５を一体として薄化する。図１４は、半導体チップ５の他の主面側から半導体チップ５の他の主面が露出するまで薄化し、基板１の他の主面側から縦方向電極２０が露出する直前まで薄化した状態を示している。一体となった半導体チップ５と基板１の全体の厚さが例えば８００μｍとなるまで研削し、基板１の厚さが例えば６０μｍとなるまで研削する。
次に、基板１の他の主面においてＲＩＥなどの方法でドライエッチングを行うことにより縦方向電極２０を露出させる。これにより、図１５に示すように貫通電極２が得られる。
最後に、前述の製造方法と同様に、一体となっている基板１と半導体チップ５をダイシングソーで半導体チップ５単位に切断することにより、図１に示す半導体装置が得られる。
本製造方法によっても、アンダーフィル材７及びモールド材８のボイドの発生並びに基板１の反り等の変形を抑制する効果は前述の製造方法と同様である。
上述の製造方法によって半導体装置を試作した。なお、基板１として高抵抗シリコンウエハを使用し、基板１の他の主面等必要な箇所に絶縁膜を形成した。本製造方法により試作された半導体装置についても、前述の製造方法による半導体装置と同様のキャパシタ容量が得られ、ＣＰＵの正常動作も確認された。これにより、本製造方法によっても、従来製造が困難であった半導体チップ５及び素子４が基板１上に積み重ねられた３次元構造の半導体装置を容易に製造できることが確認された。
なお、上記実施形態では、半導体チップ５が基板１にフリップチップ実装されている例を示したが、半導体チップ５に変えて、３次元半導体集積回路を用いることもできる。この３次元半導体集積回路は、複数の半導体チップを貼り合わせたものであっても、素子を形成した上に絶縁膜を作り、その絶縁膜の上に単結晶を作り、その単結晶を用いて素子を形成する方法によって製造されたものであっても良い。
また、半導体チップ５または３次元半導体集積回路に含まれる各々の半導体チップの回路が形成された面が基板１と反対方向を向くように半導体チップ５または３次元半導体集積回路を配置してもよい。この場合、半導体チップ５または３次元半導体集積回路に含まれる基板１と対向する半導体チップの入出力端子は、その半導体チップを貫通する電極を介して基板１の接続パッドに接続される。
以上、本発明の実施形態について説明したが、設計上の都合やその他の要因によって必要となる様々な修正や組み合わせは、請求項に記載されている発明や発明の実施形態に記載されている具体例に対応する発明の範囲に含まれると理解されるべきである。
また、本出願は、２００７年３月１日にされた、日本国特許出願特願２００７−０５２１０３号に基づく。本明細書中に、その明細書、特許請求の範囲、図面全体を参照として取り込むものとする。
本発明は、例えば基板の表面にキャパシタが形成され、そのキャパシタの上に半導体チップが積み重ねられた３次元構造の半導体装置に好適に利用することができる。
１ 基板
２ 貫通電極
３ 接続パッド
４ 素子
５ 半導体チップ
６ バンプ
７ アンダーフィル材
８ モールド材
９ 入出力パッド
１０ 入出力端子
１１ ファンアウト配線
１２ フレーム治具
１３ 接着フィルム
１４ モールド材溶融体
１５ キャビティー型
１６ プレス定盤
１７ プレス方向
１８ スペーサー
１９ 貫通孔
２０ 縦方向電極

Claims (2)

  1. 基板の一主面に接続パッドを形成する接続パッド形成工程と、
    半導体チップを前記基板の一主面に対向させて配置し、前記接続パッドと当該半導体チップの一主面に設けられた入出力端子とを接続する接続工程と、
    前記基板と前記半導体チップの間の空隙にアンダーフィル材を充填するアンダーフィル材充填工程と、
    前記基板の他の主面とフィルム状の治具との間にスペーサーを挿入して前記基板を前記フィルム状の治具に固定し、前記基板と前記半導体チップをモールド材溶融体に浸し、当該フィルム状の治具の側から加圧してプレスして、前記半導体チップの側面と、前記アンダーフィル材に覆われていない前記基板の一主面と、前記基板の他の主面を覆う前記モールド材を形成するモールド材形成工程と、
    前記基板の他の主面側から薄化する第１の薄化工程と、
    前記基板の他の主面側から前記基板に貫通電極を形成する貫通電極形成工程と、を有する半導体装置の製造方法。
  2. 前記基板上に素子を搭載する素子搭載工程を有し、前記貫通電極形成工程で、前記基板と前記素子とに貫通電極を形成する請求項１に記載の半導体装置の製造方法。
JP2014161309A 2007-03-01 2014-08-07 半導体装置の製造方法 Expired - Fee Related JP5783307B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2014161309A JP5783307B2 (ja) 2007-03-01 2014-08-07 半導体装置の製造方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2007052103 2007-03-01
JP2007052103 2007-03-01
JP2014161309A JP5783307B2 (ja) 2007-03-01 2014-08-07 半導体装置の製造方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2009501322A Division JPWO2008105535A1 (ja) 2007-03-01 2008-02-29 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2014207489A JP2014207489A (ja) 2014-10-30
JP5783307B2 true JP5783307B2 (ja) 2015-09-24

Family

ID=39721357

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2009501322A Pending JPWO2008105535A1 (ja) 2007-03-01 2008-02-29 半導体装置及びその製造方法
JP2014161309A Expired - Fee Related JP5783307B2 (ja) 2007-03-01 2014-08-07 半導体装置の製造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2009501322A Pending JPWO2008105535A1 (ja) 2007-03-01 2008-02-29 半導体装置及びその製造方法

Country Status (3)

Country Link
US (2) US8237292B2 (ja)
JP (2) JPWO2008105535A1 (ja)
WO (1) WO2008105535A1 (ja)

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010135501A (ja) * 2008-12-03 2010-06-17 Elpida Memory Inc 半導体装置の製造方法
TWI381496B (zh) * 2009-01-23 2013-01-01 Everlight Electronics Co Ltd 封裝基板結構與晶片封裝結構及其製程
US20110186960A1 (en) * 2010-02-03 2011-08-04 Albert Wu Techniques and configurations for recessed semiconductor substrates
US9177926B2 (en) 2011-12-30 2015-11-03 Deca Technologies Inc Semiconductor device and method comprising thickened redistribution layers
US8604600B2 (en) * 2011-12-30 2013-12-10 Deca Technologies Inc. Fully molded fan-out
US9576919B2 (en) 2011-12-30 2017-02-21 Deca Technologies Inc. Semiconductor device and method comprising redistribution layers
US8922021B2 (en) 2011-12-30 2014-12-30 Deca Technologies Inc. Die up fully molded fan-out wafer level packaging
US10373870B2 (en) 2010-02-16 2019-08-06 Deca Technologies Inc. Semiconductor device and method of packaging
DE102010025966B4 (de) 2010-07-02 2012-03-08 Schott Ag Interposer und Verfahren zum Herstellen von Löchern in einem Interposer
WO2013102146A1 (en) 2011-12-30 2013-07-04 Deca Technologies, Inc. Die up fully molded fan-out wafer level packaging
US10050004B2 (en) 2015-11-20 2018-08-14 Deca Technologies Inc. Fully molded peripheral package on package device
US10672624B2 (en) 2011-12-30 2020-06-02 Deca Technologies Inc. Method of making fully molded peripheral package on package device
US9831170B2 (en) 2011-12-30 2017-11-28 Deca Technologies, Inc. Fully molded miniaturized semiconductor module
US9613830B2 (en) 2011-12-30 2017-04-04 Deca Technologies Inc. Fully molded peripheral package on package device
US8975183B2 (en) * 2012-02-10 2015-03-10 Taiwan Semiconductor Manufacturing Co., Ltd. Process for forming semiconductor structure
JP5908578B2 (ja) * 2012-03-14 2016-04-26 パナソニック株式会社 半導体装置
KR101867489B1 (ko) * 2012-06-20 2018-06-14 삼성전자주식회사 웨이퍼 레벨 패키지 형성방법
US9082748B2 (en) * 2012-10-05 2015-07-14 Micron Technology, Inc. Devices, systems, and methods related to removing parasitic conduction in semiconductor devices
US9633869B2 (en) 2013-08-16 2017-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with interposers and methods for forming the same
JP5784775B2 (ja) * 2014-03-19 2015-09-24 新光電気工業株式会社 半導体パッケージ及びその製造方法
FR3019188B1 (fr) * 2014-03-27 2017-11-24 Commissariat Energie Atomique Procede de croissance d'un element allonge a partir d'un germe forme dans un creux d'une couche ou d'un plot de nucleation
US9184104B1 (en) * 2014-05-28 2015-11-10 Stats Chippac, Ltd. Semiconductor device and method of forming adhesive layer over insulating layer for bonding carrier to mixed surfaces of semiconductor die and encapsulant
US10797025B2 (en) 2016-05-17 2020-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Advanced INFO POP and method of forming thereof
CN109727944B (zh) * 2017-10-31 2021-02-05 长鑫存储技术有限公司 一种集成封装半导体器件
US10957672B2 (en) * 2017-11-13 2021-03-23 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of manufacturing the same
US10510634B2 (en) * 2017-11-30 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method
TWI759441B (zh) * 2018-03-07 2022-04-01 優顯科技股份有限公司 光電半導體裝置的製造方法
KR20200017240A (ko) * 2018-08-08 2020-02-18 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
US11264334B2 (en) 2018-12-27 2022-03-01 Nanya Technology Corporation Package device and method of manufacturing the same
US11056453B2 (en) 2019-06-18 2021-07-06 Deca Technologies Usa, Inc. Stackable fully molded semiconductor structure with vertical interconnects
TWI712135B (zh) * 2019-09-16 2020-12-01 矽品精密工業股份有限公司 電子封裝件及其製法
KR20210096883A (ko) * 2020-01-29 2021-08-06 삼성전자주식회사 반도체 패키지 제조용 프레임 지그, 프레임 지그를 포함하는 반도체 패키지 제조 장치, 및 프레임 지그를 이용한 반도체 패키지 제조 방법
TW202231146A (zh) * 2021-01-25 2022-08-01 優顯科技股份有限公司 電子裝置及其製造方法
JP7200436B1 (ja) 2021-05-18 2023-01-06 キヤノンアネルバ株式会社 積層体及び積層体の製造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4063944B2 (ja) 1998-03-13 2008-03-19 独立行政法人科学技術振興機構 ３次元半導体集積回路装置の製造方法
JP3339838B2 (ja) 1999-06-07 2002-10-28 ローム株式会社 半導体装置およびその製造方法
US6373142B1 (en) * 1999-11-15 2002-04-16 Lsi Logic Corporation Method of adding filler into a non-filled underfill system by using a highly filled fillet
KR100559664B1 (ko) * 2000-03-25 2006-03-10 앰코 테크놀로지 코리아 주식회사 반도체패키지
US6794058B2 (en) * 2000-09-12 2004-09-21 Shin-Etsu Chemical Co., Ltd. Flip-chip type semiconductor device
JP3952143B2 (ja) * 2001-12-25 2007-08-01 信越化学工業株式会社 液状エポキシ樹脂組成物及び半導体装置
TW544784B (en) * 2002-05-27 2003-08-01 Via Tech Inc High density integrated circuit packages and method for the same
TW557536B (en) * 2002-05-27 2003-10-11 Via Tech Inc High density integrated circuit packages and method for the same
JP2004063841A (ja) * 2002-07-30 2004-02-26 Sony Corp 半導体装置
JP2004179552A (ja) 2002-11-28 2004-06-24 Nec Corp 半導体装置の実装構造、実装方法およびリワーク方法
JP4283588B2 (ja) * 2003-04-22 2009-06-24 パナソニック電工株式会社 半導体装置
JP4098673B2 (ja) * 2003-06-19 2008-06-11 新光電気工業株式会社 半導体パッケージの製造方法
US7352070B2 (en) * 2003-06-27 2008-04-01 Delphi Technologies, Inc. Polymer encapsulated electrical devices
JP2005051150A (ja) * 2003-07-31 2005-02-24 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP2005129899A (ja) * 2003-08-28 2005-05-19 Kyocera Corp 配線基板および半導体装置
JP2005109221A (ja) * 2003-09-30 2005-04-21 Toshiba Corp ウェーハレベルパッケージ及びその製造方法
JP4499731B2 (ja) * 2004-07-15 2010-07-07 富士通株式会社 容量素子とその製造方法、及び半導体装置
JP2007027527A (ja) * 2005-07-20 2007-02-01 Shinko Electric Ind Co Ltd 基板及びその製造方法
JP2008130704A (ja) * 2006-11-20 2008-06-05 Sony Corp 半導体装置の製造方法
US7608921B2 (en) * 2006-12-07 2009-10-27 Stats Chippac, Inc. Multi-layer semiconductor package

Also Published As

Publication number Publication date
US8237292B2 (en) 2012-08-07
JPWO2008105535A1 (ja) 2010-06-03
JP2014207489A (ja) 2014-10-30
US20100308474A1 (en) 2010-12-09
US20130005085A1 (en) 2013-01-03
US8669138B2 (en) 2014-03-11
WO2008105535A1 (ja) 2008-09-04

Similar Documents

Publication Publication Date Title
JP5783307B2 (ja) 半導体装置の製造方法
TWI476888B (zh) 嵌埋穿孔中介層之封裝基板及其製法
US9385056B2 (en) Packaging substrate having embedded interposer and fabrication method thereof
US10714456B2 (en) Dual sided fan-out package having low warpage across all temperatures
US9627226B2 (en) Fabrication method of semiconductor package
KR101476894B1 (ko) 다중 다이 패키징 인터포저 구조 및 방법
US20120146209A1 (en) Packaging substrate having through-holed interposer embedded therein and fabrication method thereof
TWI614848B (zh) 電子封裝結構及其製法
JP5091221B2 (ja) 半導体装置
KR101605600B1 (ko) 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스
KR20080038035A (ko) 반도체 패키지 및 적층형 반도체 패키지
US20110031606A1 (en) Packaging substrate having embedded semiconductor chip
US7973399B2 (en) Embedded chip package
KR20110047016A (ko) 전자소자 내장형 인쇄회로기판
JP2004311574A (ja) インターポーザー及びその製造方法ならびに電子装置
TWI574333B (zh) 電子封裝件及其製法
WO2014130959A1 (en) Carrier-less silicon interposer
US20080174002A1 (en) Stress relieving layer for flip chip packaging
JP5171726B2 (ja) 半導体装置
CN115602640A (zh) 半导体封装
JP2010287859A (ja) 貫通電極を有する半導体チップ及びそれを用いた半導体装置
US8603911B2 (en) Semiconductor device and fabrication method thereof
US9892985B2 (en) Semiconductor device and method for manufacturing the same
TWI819440B (zh) 電子封裝件及其製法
US20230042800A1 (en) Electronic package and method of forming the same

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150515

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150623

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150706

R150 Certificate of patent or registration of utility model

Ref document number: 5783307

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees