JP4499731B2 - 容量素子とその製造方法、及び半導体装置 - Google Patents
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Description
本発明は、容量素子とその製造方法、及び半導体装置に関する。
マイクロプロセッサ等のLSIは配線基板上に実装されて使用されるが、LSIのみを配線基板に実装するのは稀で、通常はデカップリングキャパシタも配線基板に実装される。そのデカップリングキャパシタは、LSIの負荷インピーダンスが急激に変動したとき等に電源電圧が変動するのを抑えたり、スイッチングノイズを低減させることにより、高周波領域でのLSIの動作を安定させる役割を担う。そして、LSI等の半導体装置の更なる高速化や低消費電力化を推し進めるには、このデカップリングキャパシタの性能を向上させる必要がある。なお、文献によっては、デカップリングキャパシタのことをデカップリングコンデンサやバイパスコンデンサと呼ぶこともある。
そのデカップリングキャパシタとLSIとの間には、これらを電気的に接続するための配線が必要であるが、その配線が長すぎると、配線のインダクタンスによって、電源電圧の変動や高周波リップルをデカップリングキャパシタで吸収し難くなり、デカップリングキャパシタの機能を十分に引き出せない。
この点に鑑みて、特許文献１では、セラミック配線基板上に誘電体層と電極とを積層して薄膜キャパシタを形成することにより、キャパシタとLSIとの間の配線長を短くするようにしている。
また、特許文献２−４では、支持基板上に下部電極、キャパシタ誘電体層、及び上部電極を積層することにより、インターポーザタイプの容量素子を構成し、配線基板とLSIとの間にそのインターポーザを挿入する構造が提案されている。
図１（ａ）、（ｂ）は、そのようなインターポーザタイプの容量素子を用いてLSIを配線基板に実装した場合の断面図である。
図１（ａ）に示されるように、この従来例では、マザーボード１０１の端子１０２と、実装基板１０５の端子１０４とが、第１はんだバンプ１０３によって電気的に接続されている。そして、実装基板１０５には凹部１０５ａが設けられており、その凹部１０５ａの中にインターポーザタイプの容量素子１０７が収められ、容量素子１０７と実装基板１０５とが第２はんだバンプ１０６によって電気的に接続される。更に、容量素子１０７と実装基板１０５のそれぞれの上面には第３はんだバンプ１０８が設けられ、LSI等の半導体素子１０９がその第３はんだバンプ１０８によって容量素子１０７と実装基板１０５とに電気的に接続される。
このような構造によれば、半導体素子１０９の直下に容量素子１０７が配されるので、半導体素子１０９と容量素子１０７との間の配線長を短くできると共に、凹部１０５ａに半導体素子１０９を収めることによりパッケージの高さを低くすることができる。
なお、このようにパッケージの高さを低くする必要が無い場合には、図１（ｂ）のように凹部１０５ａを省く構造もある。
次に、上記の図１（ａ）の構造で使用される容量素子の製造方法について、図２（ａ）〜（ｄ）を参照しながら説明する。図２（ａ）〜（ｄ）は、従来例に係る容量素子の製造
途中の断面図である。
途中の断面図である。
最初に、図２（ａ）に示すように、シリコン基板１１０の上に二酸化シリコン層等の絶縁層１１１を形成した後、その上に下部電極１１２、キャパシタ誘電体層１１３、及び上部電極１１３をこの順に形成する。
これらの層のうち、キャパシタ誘電体層１１３としては、大きなキャパシタ容量を得るために、比誘電率の高い複合酸化物誘電体材料が使用される。また、この誘電体材料の結晶配向性を高くし、且つキャパシタ誘電体層１１３の成膜時の高温環境下に耐えうる材料として、下部電極１１２を構成する材料としてはPt（プラチナ）やIr（イリジウム）が使用される。
そして、上記の下部電極１１２、キャパシタ誘電体層１１３、及び上部電極１１４によってキャパシタＱが構成される。
次いで、図２（ｂ）に示すように、フォトリソグラフィ法により上部電極１１２とキャパシタ誘電体層１１３とをパターニングし、下部電極１１２に至る深さのホール１１５をこれらの層に形成する。
続いて、図２（ｃ）に示すように、感光性ポリイミドを全面にスピンコートしてそれをベークすることにより絶縁性保護層１１６とした後、この絶縁性保護層１１６を露光、現像して、ホール１１５内に下部電極用開口１１６ａを形成すると共に、上部電極１１４が露出する上部電極用開口１１６ｂを形成する。
次に、図２（ｄ）に示すように、電解めっき等を採用して各開口１１６ａ、１１６ｂ内に金属層を成長し、それを下部電極引出しパッド１１７、及び上部電極引出しパッド１１８とする。
以上により、従来例に係る容量素子の基本構造が完成したことになる。
ところで、絶縁性保護層１１６を構成するポリイミドをベークするとき、ポリイミドを構成する酸無水化物とジアミンとが脱水縮重合反応して水を放出する。この反応式の一例を図３に示す。この例では、ワニスの状態で市販されているポリイミドにおいて、酸無水物とジアミンとからポリアミック酸が生成され、これをベークすることで脱水縮重合反応によってH2Oが放出されている。
しかしながら、キャパシタ誘電体層１１３は、水等の還元性雰囲気によってその電気的特性が劣化し、それにより電極層１１２、１１４の間のショートを誘発させる恐れがある。このような問題は、ポリイミドをベークするときだけでなく、外部環境の水分がキャパシタ誘電体層１１３に吸湿される場合や、還元雰囲気となるはんだバンプ１０６、１０８（図１（ａ）参照）のリフロー雰囲気にキャパシタ誘電体層１１３が曝されるときにも見られる。
特に、下部電極１１２をPtで構成する場合は、水との触媒作用によってPtがラジカルな水素を発生し、さらにその水素がPtを容易に通り抜けてキャパシタ誘電体層１１３に至ってしまうので、キャパシタ誘電体層１１３の劣化を防ぐ対策が必要となる。また、このラジカルな水素は、下部電極１１２との界面におけるキャパシタ誘電体層に酸素欠損を生じさせるので、これにより容量素子のリーク電流が増大する恐れもある。
この点に鑑み、キャパシタ誘電体層を強誘電体材料で構成するFeRAM(Ferroelectric Ra
ndom Access Memory)では、特許文献５に記載されるように、シリコン、チタン、及びアルミニウムのそれぞれの窒化物からなる保護膜を形成してキャパシタ誘電体層を保護している。
ndom Access Memory)では、特許文献５に記載されるように、シリコン、チタン、及びアルミニウムのそれぞれの窒化物からなる保護膜を形成してキャパシタ誘電体層を保護している。
また、特許文献６では、チタン又はイリジウムの窒化物、或いはそれらの酸化物で水素バリア層を構成し、この水素バリア層により、水素がキャパシタ誘電体層に浸入するのを防いでいる。
更に、特許文献７では、水と反応して硬化する金属有機化合物（シリコンアルコキシド類）で保護層を構成することも提案されている。
そして、特許文献８では、La5Niのような水素を貯蔵する性質のある材料で保護層を構成することが提案されている。
特開平４−２１１１９１号公報
特開２００１−６８５８３号公報
特開２００１−３５９９０号公報
特開平７−１７６４５３号公報
特開平７−１１１３１８号公報
特開２００３−２８２８２７号公報
特開平７−２７３２９７号公報
特開２００３−２８２８３０号公報
本発明の目的は、上記したインターポーザ構造を採用せずに半導体素子との接続距離を短くすることができ、且つ、還元性雰囲気におけるキャパシタ特性の劣化を防止することができる容量素子とその製造方法、及び半導体装置を提供することにある。
本発明の一観点によれば、基材と、前記基材の上に形成された下部バリア層と、前記下部バリア層の上に下部電極、キャパシタ誘電体層、及び上部電極を順に形成してなるキャパシタと、少なくとも前記キャパシタ誘電体層と前記下部バリア層とを覆う上部バリア層とを有し、前記下部電極が、前記下部バリア層上に形成されたTi-W合金層を有する容量素子が提供される。
この容量素子によれば、下部バリア層と上部バリア層とによってキャパシタがその上下から包まれる構造となる。そのため、高湿度環境における水分や、その水分から生成された水素がこれらのバリア層でブロックされるので、水素等の還元性雰囲気によってキャパシタ誘電体層に酸素欠陥等のダメージが入るのが防止され、容量素子の信頼性が向上する。
また、上記の上部バリア層をキャパシタ誘電体層と同じ材料で構成することにより、キャパシタ誘電体層と上部バリア層との熱膨張係数が同じになる。その結果、キャパシタ誘電体層と上部バリア層とをそれぞれ異種の材料で構成する場合と比較してこれらの密着性が良好になるので、熱や機械的なストレスが印加されたときに、これらが接する部分における膜の剥離を防止でき、容量素子の信頼性がより一層高まる。
更に、下部バリア層をもキャパシタ誘電体層と同じ材料で構成することにより、共に同じ材料よりなる下部バリア層と上部バリア層によりキャパシタが挟まれるので、熱膨張係数の違いに起因する膜剥がれがさらに効果的に防止される。
このような容量素子を構成する基材としてフィルム状のものを採用することで、容量素子の厚さが極めて薄くなり、電子機器の小型化に寄与することが可能となる。
その容量素子の厚さは１０μm以下であるのが好ましい。
また、本発明の別の観点によれば、半導体素子と、基材と、前記基材の上に形成された下部バリア層と、前記下部バリア層の上に下部電極、キャパシタ誘電体層、及び上部電極を順に形成してなるキャパシタと、少なくとも前記キャパシタ誘電体層と前記下部バリア層とを覆う上部バリア層とを有し、前記半導体素子の一方の面上に実装された容量素子とを備え、前記下部電極が、前記下部バリア層上に形成されたTi-W合金層を有する半導体装置が提供される。
この半導体装置を構成する容量素子は、上記のように還元性雰囲気に対する耐性が良好なので、この半導体装置の信頼性も高められる。
更に、本発明の他の観点によれば、支持基板の上に密着層を形成する工程と、前記密着 層の上に基材を形成する工程と、前記基材の上に下部バリア層を形成する工程と、前記下部バリア層の上に、第１導電層、誘電体層、及び第２導電層を順に形成する工程と、前記第１導電層、前記誘電体層、及び前記第２導電層をパターニングして、下部電極、キャパシタ誘電体層、及び上部電極で構成されるキャパシタを形成する工程と、少なくとも前記キャパシタ誘電体層と前記下部バリア層とを覆う上部バリア層を形成する工程と、前記上部バリア層を形成した後に、前記支持基板を除去する工程と、有する容量素子の製造方法が提供される。
この容量素子の製造方法によれば、支持基板の上にキャパシタを形成し、そのキャパシタが形成された後に支持基板を除去するので、容量素子の製造途中におけるハンドリングが良好になる。
また、キャパシタの形成後に、キャパシタ誘電体層と下部バリア層とを覆う上部バリア層を形成するので、下部バリア層と上部バリア層とによってキャパシタが包まれ、これらのバリア層によって水素や水等がキャパシタ誘電体層に浸入するのが防がれて、キャパシタ誘電体層が劣化するのが防がれる。
特に、上部バリア層の上に保護層を形成する場合、保護層の形成時に発生する水や水素がこれらのバリア層によって効果的にブロックされ、保護層の形成とキャパシタの劣化の防止とを両立させることが可能となる。
そのような保護層としては例えばポリイミド樹脂を含む層があり、このポリイミド樹脂をベークする際に生成される水が上記の下部バリア層と上部バリア層とによって効果的にブロックされる。
また、基材を形成する工程は、支持基板の上に樹脂を塗布し、該樹脂を熱硬化させて基材とすることにより行われるのが好ましい。このようにすることで、容量素子が可撓性を得ると共にその厚さが薄くなるので、電子機器の小型化を推し進めることができる。
そして、基材を形成する工程において、支持基板の上に密着層を形成し、この密着層の上に基材を形成してもよい。これにより、支持基板と密着層との密着強度が高められ、製造途中にこれらが互いに剥離するのが防がれ、容量素子の生産性を高めることが可能となる。
以下に、本発明を実施するための最良の形態について、添付図面を参照しながら詳細に説明する。
（１）第１実施形態
図４〜図７は、本発明の第１実施形態に係る容量素子の製造途中の断面図である。
図４〜図７は、本発明の第１実施形態に係る容量素子の製造途中の断面図である。
この容量素子を製造するには、まず図４（ａ）に示すように、スパッタ法により厚さ３００nmのTi(チタン)層と厚さ約２５０nmの銅層とをシリコン基板（支持基板）１０の上に形成し、これらを密着層１１とする。
次いで、シリコン基板１０をスピンコータ（不図示）内に入れ、回転数１０００rpm、塗布時間３０秒の条件で、溶剤に溶解された液状（ワニス）のポリイミド樹脂を密着層１１の上にスピンコートする。続いて、ホットプレート（不図示）の上にシリコン基板１０を載せ、基板温度９０℃でこのポリイミド樹脂を加熱してプリキュアした後、基板温度４００℃でベークして熱硬化することにより、厚さ約５μmのフィルム状の基材１２を形成する。
基材１２は、このようにポリイミド樹脂のような可撓性樹脂材料で構成されるのが好ましい。その可撓性樹脂材料としては、ポリイミド樹脂の他に、エポキシ樹脂、ビスマレイド・トリアジン（BT）樹脂、ポリテトラフルオロエチレン（PTFE）樹脂、ベンゾシクロブテン（BCB）樹脂、アクリル樹脂、及びジアリルフタレート樹脂のいずれかがある。
このうち、エポキシ樹脂で基材１２を構成する場合は、回転数２０００rpm、塗布時間３０秒の条件で、密着層１１の上にエポキシワニスを１０μmの厚さにスピンコートする。その後、基板温度６０℃の条件でこのエポキシワニスをプリベークした後、基板温度３００℃で本ベークを行い基材１２とする。
その基材１２は、密着層１１によってシリコン基板１０との密着強度が高められており、製造途中でシリコン基板１０から剥離されるのが防止されている。
続いて、図４（ｂ）に示すように、ArガスとO2ガスとの混合ガスをスパッタガスとして使用するスパッタ法により、絶縁性の下部バリア層１３として非晶質金属酸化物層、例えばアルミナ（Al2O3）層を約１００nmの厚さに形成する。そのスパッタの条件としては、例えば、基板温度８０℃、RF（高周波電力）のパワー５００W、ガス圧力０．１Pa、ArガスとO2ガスとの流量比５：１が採用される。
この下部バリア層１３を構成するアルミナ層は、外部の水から後述のキャパシタ誘電体層を保護する目的で形成されるが、アルミナ層の膜密度を２．６g/cm3とすることにより、水をブロックする効果が最も高められる。
なお、下部バリア層１３を構成する材料は非晶質金属酸化物材料に限定されず、酸化シリコン（SiO2）又は窒化シリコン（Si3N4）で下部バリア層１３を構成してもよい。
次に、図４（ｃ）に示す断面構造を得るまでの工程について説明する。
まず、DCスパッタ法により、厚さ約５０nmのTi-W合金層と厚さ２００nmのPt（プラチナ）層とをこの順に形成し、これらを第１導電層１４とする。この第１導電層１４を構成する層のうち、Ti-W合金層は、その上のPt層と基材１２との密着性を高める層として機能するが、その応力が大きすぎると基材１２にクラックが入る恐れがある。そこで、このTi-W合金層を形成するDCスパッタ法では、基板バイアスを印加することによりTi-Wの粒成長を促進させ、Ti-W合金層の応力を緩和させるのが好ましい。
なお、第１導電層１４を構成する材料は上記に限定されず、Au、Cr、Cu、W、Pt、Pd、Ru、Ru酸化物、Ir、Ir酸化物、及びPt酸化物のうちのいずれかで第１導電層１４を構成してもよい。
続いて、ArガスとO2ガスとの混合ガスをスパッタガスとするスパッタ法を用いて、第１導電層１４の上に誘電体層１５としてBaxSr1-xTiO3（以下、BSTと言う）を厚さ１００nmに形成する。このBSTの成膜条件は特に限定されないが、本実施形態では、基板温度２００℃、ガス圧力０．１Pa、ArガスとO2ガスとの流量比４：１、ターゲットへの印加電力５００W、成膜時間３０分の条件を採用する。このような条件によれば、誘電率が１００で誘電損失が１％以下のBSTを成膜することができる。
このBSTは、その下の第１導電層１４を構成するPt層の作用により配向が一方向に揃えられ、高誘電体特性が改善される。
なお、誘電体層１５を構成する材料はBSTに限定されず、Pb(Zr,Ti)O3（以下、PZTと言う）により誘電体層１５を構成してもよい。このPZTは、ArガスとO2ガスとの混合ガスをスパッタガスとして使用するスパッタ法により形成され、その成膜条件としては、例えば、基板温度２００℃、ガス圧力０．５Pa、ArガスとO2ガスとの流量比９：１、ターゲットへの印加電力１２０W、成膜時間６０分の条件が採用される。この条件によれば、誘電率が２００で厚さが１００nmのPZT層を形成することができる。
また、BSTやPZTの他に、Sr、Ba、Pb、Zr、Bi、Ta、Ti、Mg、及びNbの少なくとも一つを含む複合酸化物で誘電体層１５を構成してもよい。
その後に、スパッタ法によりPt層を厚さ２００nmに形成し、それを第２導電層１６とする。なお、Pt層に代えて、Au、Cr、Cu、W、Pd、Ru、Ru酸化物、Ir、Ir酸化物、及びPt酸化物のうちのいずれかで第２導電層１６を構成してもよい。
次に、図５（ａ）に示すように、上部電極形状の第１レジストパターン１７を第２導電層１６の上に形成し、この第１レジストパターン１７をマスクにしてArイオンミリング法により第２導電層１６をエッチングして上部電極１６ａとする。この後に、第１レジストパターン１７は除去される。
次に、図５（ｂ）に示すように、キャパシタ誘電体層形状の第２レジストパターン１８を誘電体層１５の上に形成し、第２レジストパターン１８をマスクにしながらArイオンミリング法により誘電体層１５をエッチングしてキャパシタ誘電体層１５ａとする。この後に、第２レジストパターン１８は除去される。
更に、図５（ｃ）に示されるように、下部電極形状の第３レジストパターン１９を第１導電層１４の上に形成し、この第３レジストパターン１９をマスクにしてArイオンミリング法により第１導電層１４をエッチングして下部電極１４ａとする。この後に、第３レジストパターン１９は除去される。
以上により、図６（ａ）に示すように、下部電極１４ａ、キャパシタ誘電体層１５ａ、及び上部電極１６ａをこの順に積層してなる二つのキャパシタＱ1、Ｑ2が、下部電極１４ａを共通にして形成されることになる。
続いて、図６（ｂ）に示すように、ArガスとO2ガスとの混合ガスをスパッタガスとして使用するスパッタ法により、絶縁性の上部バリア層２０としてアルミナ（Al2O3）層を約１００nmの厚さに形成する。そのスパッタの条件は特に限定されず、例えば、下部バリア層１３の成膜条件と同様の条件が採用される。
また、上部バリア層２０を構成する材料はアルミナのような非晶質金属酸化物材料に限定されず、酸化シリコン（SiO2）又は窒化シリコン（Si3N4）で上部バリア層２０を構成してもよい。
次に、図６（ｃ）に示す断面構造を得るまでの工程について説明する。
まず、上部バリア層２０の上に、回転数１５００rpm及び塗布時間３０秒の条件で、シランカップリング剤としてアミノプロピルトリエトキシシラン（NH2(CH2)3Si(OCH2)3）をスピンコートし、それを基板温度４００℃の条件でホットプレート上でキュアする。続いて、回転数１０００rpm及び塗布時間３０秒の条件で、上記のシランカップリング剤の上に感光性ポリイミド樹脂を塗布する。次いで、この感光性ポリイミド樹脂を露光、現像することによりパターニングし、基板温度４００℃の条件でそれをベークすることにより、厚さが約３μmの保護層２１とする。上記の露光、現像により、その保護層２１には、上部電極１６ａの上に第１ホール２１ａ、２１ｂが形成されると共に、上部電極１６ａで覆われていない下部電極１４の上に第２ホール２１ｃが形成される。
なお、保護層２１を構成する材料はポリイミド樹脂に限定されず、感光性BCB樹脂で保護層２１を構成してもよい。その場合は、回転数２０００rpm及び塗布時間３０秒の条件で、上部バリア層２０の上にBCBワニスを厚さ４．５μmにスピンコートする。次いで、基板温度７０℃でこのBCBワニスをプリベークした後、露光、現像して各ホール２１ａ〜２１ｃを形成し、基板温度２６０℃の条件で本ベークを行い、厚さが３μmの保護層２１を形成する。
続いて、図７（ａ）に示すように、Arをエッチングガスとするプラズマエッチングにより、保護層２１をマスクにしながら上部バリア層２０をエッチングする。これにより、上
部バリア層２０には、上部電極１６ａが露出する第１開口２０ａ、２０ｂと、下部電極１４ａが露出する第２開口２０ｃとが形成されることになる。
部バリア層２０には、上部電極１６ａが露出する第１開口２０ａ、２０ｂと、下部電極１４ａが露出する第２開口２０ｃとが形成されることになる。
次に、図７（ｂ）に示す断面構造を得るまでの工程について説明する。
まず、スパッタ法により厚さ０．５μmのCr（クロム）層と厚さ１μmの銅層とをこの順に形成した後、電解めっきによりこれらの上に金層を厚さ１０μに形成する。その後に、これらの金属層をパターニングすることにより、第１開口２０ａと第１ホール２１ａを介して上部電極１６ａと電気的に接続される上部電極引出しパッド２２ａ、２２ｂと、第２開口２０ｂと第２ホール２１ｃを介して下部電極１４ａと電気的に接続される下部電極引出しパッド２２ｃとを形成する。
次に、図７（ｃ）に示す断面構造を得るまでの工程について説明する。
まず、CMP(Chemical Mechanical Polishing)法により、キャパシタＱ1、Ｑ2が作製されていない側のシリコン基板１０の表面を研磨し、シリコン基板１０の厚さを５０μm程度に薄くして、次のウエットエッチングによるシリコン基板１０のエッチングを容易にする。その後、フッ酸の中にシリコン基板１０を浸すことにより、シリコン基板１０をウエットエッチングして完全に除去すると共に、密着層１１もフッ酸によってエッチングして除去する。
図８は、この工程を終了した後の平面図であり、先の図７（ｃ）は、図８のI−I線に沿う断面図に相当する。なお、図８では、基材１２と、キャパシタＱ1、Ｑ2を構成する下部電極１４ａ、キャパシタ誘電体層１５ａ、及び上部電極１６ａのみを示し、それ以外の要素は省いてある。
以上により、本実施形態に係る容量素子２３の基本構造が完成したことになる。
この容量素子２３は、それを構成する基材１２と保護層２１のいずれもがスピンコートで成膜されたポリイミドよりなるので可撓性を有する。更に、上記のスピンコートと併せて、キャパシタ誘電体層１５ａをスパッタ法により形成したので、基材１２から保護層２１までを合わせた容量素子の厚さを１０μm以下にまで薄くすることができる。なお、基材１２としてエポキシ樹脂を使用する場合は、容量素子２３の厚さは約７μmとなる。
これに対し、BaTiO3のような高誘電率材料を主成分とするセラミックフィラーとエポキシ樹脂とを混合し、それらをドクターブレード法によって伸延して得られたフィルム材料をキャパシタ誘電体層として使用することも考えられる。この場合は、多層配線基板の層間にこのフィルム材料を挿入し、多層配線基板の配線層とフィルム材料とでキャパシタを構成することになる。しかしながら、この構造では、キャパシタ誘電体層となるフィルム材料の誘電率を高めるために、平均粒径が数μmの誘電体フィラーをフィルム材料に含有させる必要があるため、そのフィラーによってキャパシタの厚さが２０〜１００μmとなり、本実施形態のような極薄の容量素子を実現することはできない。
上記した本実施形態によれば、図７（ｃ）に示されるように、下部バリア層１３と上部バリア層２０によりキャパシタＱ1、Ｑ2をその上下から包むようにした。そのため、電極１４ａ、１５ａを構成するPtの触媒作用により、ポリイミドを熱硬化して保護層２１とする際に生成する水や、高湿度環境における水分等から水素が発生しても、その水素や水が各バリア層１３、２０によってブロックされる。そのため、水素等の還元性雰囲気によってキャパシタ誘電体層１５ａに酸素欠陥等のダメージが入るのが防止され、容量素子２３の信頼性を向上させることができると共に、その寿命を従来よりも延伸させることが可能
となる。
となる。
更に、上記によれば、リジッドなシリコン基板１０の上にキャパシタＱ1、Ｑ2を形成し、キャパシタＱ1、Ｑ2の基本構造が完成した後にシリコン基板１０をエッチングして除去するので、容量素子２３の製造途中におけるハンドリングを良好にすることができる。
しかも、容量素子２３を構成する基材１２と保護層２１のいずれもがスピンコートで成膜されたポリイミドよりなるので、薄くて可撓性を有する容量素子２３を得ることができ、電子機器の小型化に寄与することができる。
（２）第２実施形態
本実施形態は、第１実施形態と比較して下部バリア層１３及び上部バリア層２０を構成する材料のみが異なり、それ以外は第１実施形態と同じなので、第１実施形態の図４〜図７を参照して説明する。
本実施形態は、第１実施形態と比較して下部バリア層１３及び上部バリア層２０を構成する材料のみが異なり、それ以外は第１実施形態と同じなので、第１実施形態の図４〜図７を参照して説明する。
第１実施形態では上部バリア層２０をアルミナ層で構成した。これに対し、本実施形態では、図６（ｂ）の工程において、キャパシタ誘電体層１５ａと同じ材料、例えばBSTやPZTでバリア層２０を構成する。
例えば、キャパシタ誘電体層１５ａがBSTよりなる場合は、ArガスとO2ガスとの混合ガスをスパッタガスとして使用するスパッタ法により、キャパシタＱ1、Ｑ2上にBSTを厚さ１００nmに堆積し、それを上部バリア層２０とする。そして、この場合の成膜条件としては、例えばArガスとO2ガスとの流量比８：１、ガス圧力０．２Pa、RFパワー８００W、基板温度を室温とする条件が採用される。このように基板温度を加熱しない条件を採用することで、BSTは結晶化せず、アモルファス状態となる。
上記のように、キャパシタ誘電体層１５ａと同じ材料で上部バリア層２０を構成することにより、キャパシタ誘電体層１５ａと上部バリア層２０との熱膨張係数が同じになる。そのため、キャパシタ誘電体層１５ａと上部バリア層２０とをそれぞれ異種の材料で構成する場合と比較してこれらの密着性が良好になるので、熱や機械的なストレスが印加されたときに、これらが接する部分（図７（ｃ）のＡ部）における膜の剥離を防止でき、容量素子２３の信頼性をより一層高めることができる。
なお、本実施形態はこれに限定されず、下部バリア層１３もキャパシタ誘電体層１６ａと同じ材料であるBSTで構成してもよい。このようにすると、共に同じ材料よりなる下部バリア層１３と上部バリア層２０によりキャパシタＱ1、Ｑ2がその上下から挟まれるので、熱膨張係数の違いに起因する膜剥がれをさらに効果的に防止することができる。
（３）第３実施形態
図９は、本実施形態に係る半導体装置の断面図である。
図９は、本実施形態に係る半導体装置の断面図である。
図９に示されるように、この半導体装置は、第１、第２実施形態で作製した容量素子２３を、LSI等の半導体素子３２上に実装したものである。半導体素子３２には、容量素子２３の各パッド２２ａ〜２２ｃに対応する第１電極パッド３３ａ〜３３ｃが設けられる。その電極パッド３３ａ〜３３ｃは、Auよりなり、超音波接合によりパッド２２ａ〜２２ｃと電気的且つ機械的に接続される。
この場合の容量素子２３の機能は特に限定されないが、半導体素子３２に対するデカップリングキャパシタとして容量素子２３を使用するのが好ましい。
更に、この半導体素子３２には第２電極パッド３４が設けられており、その第２電極パッド３４は、はんだバンプ３１を介してマザーボード等の実装基板３０の端子３６と電気的且つ機械的に接続される。
そのような半導体装置によれば、第１、第２実施形態で作製した容量素子２３の厚さが約１０μm以下であり、バンプ３１の高さよりも薄いので、容量素子２３を収める凹部を実装基板３０に設ける必要が無く、実装基板３０に容易に実装することができ、半導体装置の小型化に寄与することができる。
また、容量素子２３をデカップリングキャパシタとして使用する場合には、半導体素子３２の上に容量素子２３が直接実装されているので、半導体素子３２と容量素子２３との間の配線の長さを極力短くすることができる。その結果、配線のインダクタンスを小さくすることができ、半導体素子３２の電圧変動を容量素子２３で効果的に吸収することができ、半導体素子３２の電気的な特性を向上させることができる。
（４）第４実施形態
図１０は、本実施形態に係る半導体装置の断面図である。
図１０は、本実施形態に係る半導体装置の断面図である。
図１０に示すように、この半導体装置では、リードフレーム４１のダイパッド４１ａの上に、不図示の接着剤によりLSI等の半導体素子４０が固着される。その半導体素子４０の回路形成面には、容量素子２３の各パッド２３ａ〜２３ｃに対応するAuよりなる電極パッド４４ａ〜４４ｃが形成されている。そして、各パッド２３ａ〜２３ｃと電極パッド４４ａ〜４４ｃとは、超音波接合によって電気的且つ機械的に接続される。
半導体素子４０の外周近傍にはボンディングパッド４３が形成され、そのボンディングパッド４３とリード４１の先端とが金線等の金属細線４２を介してワイヤボンディングされている。その金属細線４２と半導体素子４０、及び容量素子２３は、封止樹脂（封止体）４５によって封止されており、それらが外気に触れて劣化するのが防止されている。
このような半導体装置では、第１、第２実施形態で作製した容量素子２３の厚さが１０μm以下と薄く、金属細線４２の高さＨ（＝１５０μm）を越えない。そのため、封止樹脂４５を成型するのに使用されるモールド金型のキャビティと容量素子２３とが干渉せず、既存の半導体装置の外形サイズを変更すること無しにそのまま流用することができ、半導体装置の設計を簡略化することが可能となる。
更に、半導体素子４０に対するデカップリングキャパシタとしてこの容量素子２３を使用することで、第３実施形態と同じ理由により、半導体素子４０の電気的な特性を向上させることができる。
以上説明したように、本発明に係る容量素子によれば、キャパシタ下の下部バリア層と、少なくともキャパシタ誘電体層と下部バリア層とを覆う上部バリア層とを有するので、これらのバリア層によって水等がブロックされ、還元性雰囲気によってキャパシタ誘電体層が劣化するのを防止することができ、ひいては容量素子の信頼性を高めることができる。
また、本発明に係る容量素子の製造方法によれば、支持基板の上にキャパシタを形成し、キャパシタを形成した後に支持基板を除去するので、容量素子の製造途中におけるハンドリングを良好にすることができる。
しかも、キャパシタの形成後に、キャパシタ誘電体層と下部バリア層とを覆う上部バリ
ア層を形成するので、これらのバリア層によって外部からの水等がキャパシタ誘電体層に浸入するのが防がれて、キャパシタ誘電体層が劣化するのを防ぐことができる。
ア層を形成するので、これらのバリア層によって外部からの水等がキャパシタ誘電体層に浸入するのが防がれて、キャパシタ誘電体層が劣化するのを防ぐことができる。
以下に、本発明の特徴について付記する。
（付記１） 基材と、
前記基材の上に形成された下部バリア層と、
前記下部バリア層の上に下部電極、キャパシタ誘電体層、及び上部電極を順に形成してなるキャパシタと、
少なくとも前記キャパシタ誘電体層と前記下部バリア層とを覆う上部バリア層と、
を有することを特徴とする容量素子。（１）
（付記２） 前記上部バリア層は、前記キャパシタ誘電体層と同じ材料で構成されることを特徴とする付記１に記載の容量素子。（２）
（付記３） 前記上部バリア層と前記キャパシタ誘電体層は、共にBST(BaxSr1-xTiO3)又はPZT(Pb(Zr,Ti)O3)により構成されることを特徴とする付記２に記載の容量素子。（３）
（付記４） 前記下部バリア層は、前記キャパシタ誘電体層と同じ材料で構成されることを特徴とする付記２に記載の容量素子。（４）
（付記５） 前記下部バリア層と前記上部バリア層の少なくとも一方は、非晶質金属酸化物材料、酸化シリコン、及び窒化シリコンのいずれかで構成されることを特徴とする付記１に記載の容量素子。
前記基材の上に形成された下部バリア層と、
前記下部バリア層の上に下部電極、キャパシタ誘電体層、及び上部電極を順に形成してなるキャパシタと、
少なくとも前記キャパシタ誘電体層と前記下部バリア層とを覆う上部バリア層と、
を有することを特徴とする容量素子。（１）
（付記２） 前記上部バリア層は、前記キャパシタ誘電体層と同じ材料で構成されることを特徴とする付記１に記載の容量素子。（２）
（付記３） 前記上部バリア層と前記キャパシタ誘電体層は、共にBST(BaxSr1-xTiO3)又はPZT(Pb(Zr,Ti)O3)により構成されることを特徴とする付記２に記載の容量素子。（３）
（付記４） 前記下部バリア層は、前記キャパシタ誘電体層と同じ材料で構成されることを特徴とする付記２に記載の容量素子。（４）
（付記５） 前記下部バリア層と前記上部バリア層の少なくとも一方は、非晶質金属酸化物材料、酸化シリコン、及び窒化シリコンのいずれかで構成されることを特徴とする付記１に記載の容量素子。
（付記６） 前記基材は可撓性樹脂材料で構成されることを特徴とする付記１に記載の容量素子。（５）
（付記７） 前記可撓性樹脂材料は、ポリイミド樹脂、エポキシ樹脂、ビスマレイド・トリアジン（BT）樹脂、ポリテトラフルオロエチレン（PTFE）樹脂、ベンゾシクロブテン（BCB）樹脂、アクリル樹脂、及びジアリルフタレート樹脂のいずれかであることを特徴とする付記６に記載の容量素子。
（付記７） 前記可撓性樹脂材料は、ポリイミド樹脂、エポキシ樹脂、ビスマレイド・トリアジン（BT）樹脂、ポリテトラフルオロエチレン（PTFE）樹脂、ベンゾシクロブテン（BCB）樹脂、アクリル樹脂、及びジアリルフタレート樹脂のいずれかであることを特徴とする付記６に記載の容量素子。
（付記８） 前記基材はフィルム状であることを特徴とする付記１に記載の容量素子。
（付記９） 前記基材、前記下部バリア層、前記キャパシタ、及び前記上部バリア層を合わせた高さが１０μmよりも低いことを特徴とする付記１に記載の容量素子。
（付記１０） 前記上部バリア層の上に保護層が形成されたことを特徴とする付記１に記載の容量素子。
（付記１１） 前記キャパシタ誘電体層は、Sr、Ba、Pb、Zr、Bi、Ta、Ti、Mg、及びNbの少なくとも一つを含む複合酸化物であることを特徴とする付記１に記載の容量素子。
（付記１２） 前記下部電極と前記上部電極の少なくとも一方は、Au、Cr、Cu、W、Pt、Pd、Ru、Ru酸化物、Ir、Ir酸化物、及びPt酸化物のうちのいずれかで構成されることを特徴とする付記１に記載の容量素子。
（付記１３） 前記上部電極と前記下部電極の上の前記上部バリア層にそれぞれ第１、第２開口が形成され、
前記第１開口を通じて前記下部電極と電気的に接続される下部電極用引出しパッドと、
前記第２開口を通じて前記上部電極と電気的に接続される上部電極用引出しパッドとを更に備えたことを特徴とする付記１に記載の容量素子。
前記第１開口を通じて前記下部電極と電気的に接続される下部電極用引出しパッドと、
前記第２開口を通じて前記上部電極と電気的に接続される上部電極用引出しパッドとを更に備えたことを特徴とする付記１に記載の容量素子。
（付記１４） 半導体素子と、
基材と、前記基材の上に形成された下部バリア層と、前記下部バリア層の上に下部電極、キャパシタ誘電体層、及び上部電極を順に形成してなるキャパシタと、少なくとも前記キャパシタ誘電体層と前記下部バリア層とを覆う上部バリア層とを有し、前記半導体素子の一方の面上に実装された容量素子と、
を有することを特徴とする半導体装置。（６）
（付記１５） 前記容量素子が、前記半導体素子に対するデカップリングキャパシタとして機能することを特徴とする付記１４に記載の半導体装置。
基材と、前記基材の上に形成された下部バリア層と、前記下部バリア層の上に下部電極、キャパシタ誘電体層、及び上部電極を順に形成してなるキャパシタと、少なくとも前記キャパシタ誘電体層と前記下部バリア層とを覆う上部バリア層とを有し、前記半導体素子の一方の面上に実装された容量素子と、
を有することを特徴とする半導体装置。（６）
（付記１５） 前記容量素子が、前記半導体素子に対するデカップリングキャパシタとして機能することを特徴とする付記１４に記載の半導体装置。
（付記１６） ダイパッド及びリードを有するリードフレームを備え、
前記半導体素子の他方の面が前記ダイパッド上に固着され、前記半導体素子の一方の面のボンディングパッドと前記リードとが金属細線によってワイヤボンディングされると共に、少なくとも前記容量素子、前記半導体素子、及び前記金属細線が封止体によって封止されたことを特徴とする付記１４に記載の半導体装置。
前記半導体素子の他方の面が前記ダイパッド上に固着され、前記半導体素子の一方の面のボンディングパッドと前記リードとが金属細線によってワイヤボンディングされると共に、少なくとも前記容量素子、前記半導体素子、及び前記金属細線が封止体によって封止されたことを特徴とする付記１４に記載の半導体装置。
（付記１７） 支持基板の上に基材を形成する工程と、
前記基材の上に下部バリア層を形成する工程と、
前記下部バリア層の上に、第１導電層、誘電体層、及び第２導電層を順に形成する工程と、
前記第１導電層、前記誘電体層、及び前記第２導電層をパターニングして、下部電極、キャパシタ誘電体層、及び上部電極で構成されるキャパシタを形成する工程と、
少なくとも前記キャパシタ誘電体層と前記下部バリア層とを覆う上部バリア層を形成する工程と、
前記上部バリア層を形成した後に、前記支持基板を除去する工程と、
を有することを特徴とする容量素子の製造方法。（７）
（付記１８） 前記上部バリア層として、前記キャパシタ誘電体層と同じ材料の層を形成することを特徴とする付記１７に記載の容量素子の製造方法。（８）
（付記１９） 前記下部バリア層として、前記キャパシタ誘電体層と同じ材料の層を形成することを特徴とする付記１７に記載の容量素子の製造方法。（９）
（付記２０） 前記下部バリア層と前記上部バリア層の少なくとも一方として、非晶質金属酸化物材料、酸化シリコン、及び窒化シリコンのいずれかで構成されることを特徴とする付記１７に記載の容量素子の製造方法。
前記基材の上に下部バリア層を形成する工程と、
前記下部バリア層の上に、第１導電層、誘電体層、及び第２導電層を順に形成する工程と、
前記第１導電層、前記誘電体層、及び前記第２導電層をパターニングして、下部電極、キャパシタ誘電体層、及び上部電極で構成されるキャパシタを形成する工程と、
少なくとも前記キャパシタ誘電体層と前記下部バリア層とを覆う上部バリア層を形成する工程と、
前記上部バリア層を形成した後に、前記支持基板を除去する工程と、
を有することを特徴とする容量素子の製造方法。（７）
（付記１８） 前記上部バリア層として、前記キャパシタ誘電体層と同じ材料の層を形成することを特徴とする付記１７に記載の容量素子の製造方法。（８）
（付記１９） 前記下部バリア層として、前記キャパシタ誘電体層と同じ材料の層を形成することを特徴とする付記１７に記載の容量素子の製造方法。（９）
（付記２０） 前記下部バリア層と前記上部バリア層の少なくとも一方として、非晶質金属酸化物材料、酸化シリコン、及び窒化シリコンのいずれかで構成されることを特徴とする付記１７に記載の容量素子の製造方法。
（付記２１） 前記上部バリア層の上に保護層を形成する工程を有することを特徴とする付記１７に記載の容量素子の製造方法。
（付記２２） 前記保護層としてポリイミド樹脂を含む層を形成することを特徴とする付記２１に記載の容量素子の製造方法。
（付記２３） 前記支持基板としてシリコン基板を使用し、
前記支持基板を除去する工程において、フッ酸によって前記シリコン基板をエッチングして除去することを特徴とする付記１７に記載の容量素子の製造方法。（１０）
（付記２４） 前記基材を形成する工程は、前記支持基板の上に樹脂を塗布し、該樹脂を熱硬化させて前記基材とすることにより行われることを特徴とする付記１７に記載の容量素子の製造方法。
前記支持基板を除去する工程において、フッ酸によって前記シリコン基板をエッチングして除去することを特徴とする付記１７に記載の容量素子の製造方法。（１０）
（付記２４） 前記基材を形成する工程は、前記支持基板の上に樹脂を塗布し、該樹脂を熱硬化させて前記基材とすることにより行われることを特徴とする付記１７に記載の容量素子の製造方法。
（付記２５） 前記樹脂として、ポリイミド樹脂、エポキシ樹脂、ビスマレイド・トリアジン（BT）樹脂、ポリテトラフルオロエチレン（PTFE）樹脂、ベンゾシクロブテン（BCB）樹脂、アクリル樹脂、及びジアリルフタレート樹脂のいずれかを採用することを特徴とする付記２４に記載の容量素子の製造方法。
（付記２６） 前記基材を形成する工程において、前記支持基板の上に密着層を形成し、該密着層の上に前記基材を形成することを特徴とする付記１７に記載の容量素子の製造方法。
（付記２７） 前記密着層としてTi-W合金層を形成することを特徴とする付記２６に記載の容量素子の製造方法。
（付記２８） 前記Ti-W合金層を、基板バイアスを印加するDCスパッタ法により形成することを特徴とする付記２７に記載の容量素子の製造方法。
Claims (29)
- 基材と、
前記基材の上に形成された下部バリア層と、
前記下部バリア層の上に下部電極、キャパシタ誘電体層、及び上部電極を順に形成してなるキャパシタと、
少なくとも前記キャパシタ誘電体層と前記下部バリア層とを覆う上部バリア層とを有し、
前記下部電極が、前記下部バリア層上に形成されたTi-W合金層を有することを特徴とする容量素子。 - 前記上部バリア層は、前記キャパシタ誘電体層と同じ材料で構成されることを特徴とする請求項１に記載の容量素子。
- 前記上部バリア層と前記キャパシタ誘電体層は、共にBST(BaxSr1-xTiO3)又はPZT(Pb(Zr,Ti)O3)により構成されることを特徴とする請求項２に記載の容量素子。
- 前記下部バリア層は、前記キャパシタ誘電体層と同じ材料で構成されることを特徴とする請求項２に記載の容量素子。
- 前記下部バリア層と前記上部バリア層の少なくとも一方は、非晶質金属酸化物材料、酸化シリコン、及び窒化シリコンのいずれかで構成されることを特徴とする請求項１に記載の容量素子。
- 前記基材は可撓性樹脂材料で構成されることを特徴とする請求項１に記載の容量素子。
- 前記可撓性樹脂材料は、ポリイミド樹脂、エポキシ樹脂、ビスマレイド・トリアジン（BT）樹脂、ポリテトラフルオロエチレン（PTFE）樹脂、ベンゾシクロブテン（BCB）樹脂、アクリル樹脂、及びジアリルフタレート樹脂のいずれかであることを特徴とする請求項６に記載の容量素子。
- 前記基材はフィルム状であることを特徴とする請求項１に記載の容量素子。
- 前記基材、前記下部バリア層、前記キャパシタ、及び前記上部バリア層を合わせた高さが１０μmよりも低いことを特徴とする請求項１に記載の容量素子。
- 前記上部バリア層の上に保護層が形成されたことを特徴とする請求項１に記載の容量素子。
- 前記キャパシタ誘電体層は、Sr、Ba、Pb、Zr、Bi、Ta、Ti、Mg、及びNbの少なくとも一つを含む複合酸化物であることを特徴とする請求項１に記載の容量素子。
- 前記下部電極と前記上部電極の少なくとも一方は、Au、Cr、Cu、W、Pt、Pd、Ru、Ru酸化物、Ir、Ir酸化物、及びPt酸化物のうちのいずれかで構成されることを特徴とする請求項１に記載の容量素子。
- 前記上部電極と前記下部電極の上の前記上部バリア層にそれぞれ第１、第２開口が形成され、
前記第１開口を通じて前記下部電極と電気的に接続される下部電極用引出しパッドと、
前記第２開口を通じて前記上部電極と電気的に接続される上部電極用引出しパッドとを更に備えたことを特徴とする請求項１に記載の容量素子。 - 前記下部電極は、前記下部バリア層と前記上部バリア層の双方に接触することを特徴とする請求項１に記載の容量素子。
- 半導体素子と、
基材と、前記基材の上に形成された下部バリア層と、前記下部バリア層の上に下部電極、キャパシタ誘電体層、及び上部電極を順に形成してなるキャパシタと、少なくとも前記キャパシタ誘電体層と前記下部バリア層とを覆う上部バリア層とを有し、前記半導体素子の一方の面上に実装された容量素子とを備え、
前記下部電極が、前記下部バリア層上に形成されたTi-W合金層を有することを特徴とする半導体装置。 - 前記容量素子が、前記半導体素子に対するデカップリングキャパシタとして機能することを特徴とする請求項１５に記載の半導体装置。
- ダイパッド及びリードを有するリードフレームを備え、
前記半導体素子の他方の面が前記ダイパッド上に固着され、前記半導体素子の一方の面のボンディングパッドと前記リードとが金属細線によってワイヤボンディングされると共に、少なくとも前記容量素子、前記半導体素子、及び前記金属細線が封止体によって封止されたことを特徴とする請求項１５に記載の半導体装置。 - 前記下部電極は、前記下部バリア層と前記上部バリア層の双方に接触することを特徴とする請求項１５に記載の半導体装置。
- 支持基板の上に密着層を形成する工程と、
前記密着層の上に基材を形成する工程と、
前記基材の上に下部バリア層を形成する工程と、
前記下部バリア層の上に、第１導電層、誘電体層、及び第２導電層を順に形成する工程と、
前記第１導電層、前記誘電体層、及び前記第２導電層をパターニングして、下部電極、キャパシタ誘電体層、及び上部電極で構成されるキャパシタを形成する工程と、
少なくとも前記キャパシタ誘電体層と前記下部バリア層とを覆う上部バリア層を形成する工程と、
前記上部バリア層を形成した後に、前記支持基板を除去する工程と、
を有することを特徴とする容量素子の製造方法。 - 前記上部バリア層として、前記キャパシタ誘電体層と同じ材料の層を形成することを特徴とする請求項１９に記載の容量素子の製造方法。
- 前記下部バリア層として、前記キャパシタ誘電体層と同じ材料の層を形成することを特徴とする請求項１９に記載の容量素子の製造方法。
- 前記下部バリア層と前記上部バリア層の少なくとも一方として、非晶質金属酸化物材料、酸化シリコン、及び窒化シリコンのいずれかで構成されることを特徴とする請求項１９に記載の容量素子の製造方法。
- 前記上部バリア層の上に保護層を形成する工程を有することを特徴とする請求項１９に記載の容量素子の製造方法。
- 前記保護層としてポリイミド樹脂を含む層を形成することを特徴とする請求項２３に記載の容量素子の製造方法。
- 前記支持基板としてシリコン基板を使用し、
前記支持基板を除去する工程において、フッ酸によって前記シリコン基板をエッチングして除去することを特徴とする請求項１９に記載の容量素子の製造方法。 - 前記基材を形成する工程は、前記支持基板の上に樹脂を塗布し、該樹脂を熱硬化させて前記基材とすることにより行われることを特徴とする請求項１９に記載の容量素子の製造方法。
- 前記樹脂として、ポリイミド樹脂、エポキシ樹脂、ビスマレイド・トリアジン（BT）樹脂、ポリテトラフルオロエチレン（PTFE）樹脂、ベンゾシクロブテン（BCB）樹脂、アクリル樹脂、及びジアリルフタレート樹脂のいずれかを採用することを特徴とする請求項２６に記載の容量素子の製造方法。
- 前記密着層としてチタン層又は銅層を形成することを特徴とする請求項１９に記載の容量素子の製造方法。
- 前記第１導電層を形成する工程は、下部バリア層の上に、基板バイアスを印加するDCスパッタ法によりTi-W合金層を形成する工程を含むことを特徴とする請求項１９に記載の容量素子の製造方法。
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