JP4126093B2

JP4126093B2 - 薄膜電子部品

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Publication number: JP4126093B2
Application number: JP2002278462A
Authority: JP
Inventors: 利昌鈴木; 正之藤本
Original assignee: Taiyo Yuden Co Ltd
Current assignee: Taiyo Yuden Co Ltd
Priority date: 2002-09-25
Filing date: 2002-09-25
Publication date: 2008-07-30
Anticipated expiration: 2022-09-25
Also published as: JP2004119540A

Description

【０００１】
【発明の属する技術分野】
本発明は、薄膜電子部品に関するものであり、更に具体的には、高周波特性が改善された電子部品に関するものである。
【０００２】
【背景技術】
ペロブスカイト型の結晶構造をもつ酸化物誘電体薄膜は、種々の優れた誘電特性を示す。このため、近年は、その高誘電性を利用した高集積化対応のＤＲＡＭ用キャパシタや、その強誘電性を利用した不揮発性メモリ用キャパシタの応用が盛んに検討されている。更に、最近の高周波通信機器デバイスの発展に伴い、これら誘電体薄膜の高周波（ＧＨｚ）帯域における優れた誘電特性や直流バイアスに対する誘電率の非線形性（チューナビリティ）を利用した高周波バイパスキャパシタ，各種高周波チューナブルフィルタ，高周波チューナブルフェイズシフタなどへの応用も注目されており、研究開発が活発化している。特に、自発分極の反転に起因する誘電率の大きな周波数分散を示さない典型的な常誘電体材料であるＳｒＴｉＯ_３や、固溶化率を変化させることにより常誘電体／強誘電体構造の相転移温度をシフトさせ、室温付近で優れた常誘電体特性が得られるＢａＴｉＯ_３−ＳｒＴｉＯ_３固溶体材料などは、上述した高周波帯域で使用される誘電体素子に好適な材料として注目されている。
【０００３】
一般に、多結晶ＳｒＴｉＯ_３薄膜は、１００ＧＨｚ以上の高周波動作においても分極反転（主にイオン分極）が追従し、誘電率は周波数に対しておおよそ２００〜３００程度の一定の値を示すとともに、誘電率の印加電界に対する非線形応答も保持されることが知られている。また、ＳｒＴｉＯ_３薄膜よりも高い誘電率をもつ（Ｂａ，Ｓｒ）ＴｉＯ_３系薄膜（ＢａＴｉＯ_３−ＳｒＴｉＯ_３固溶体）は、高周波帯域における誘電率低下が一部示唆されているが、数十ＧＨｚまでは高誘電率及び高非線形性を維持することが確認されている。いずれの材料系も、上述した高周波帯域用の誘電体素子として適用可能な特性を有しているが、実用レベルに達するには更なる高チューナビリティ化，低損失化などの特性改善が必要とされている。
【０００４】
これらのうち、特に低損失化に対しては様々な検討がなされており、上述したＳｒＴｉＯ_３薄膜や（Ｂａ，Ｓｒ）ＴｉＯ_３系薄膜のようなペロブスカイト型構造の酸化物材料に対して、遷移金属のＭｎやアルカリ土類金属のＭｇ等といった微量添加物の導入や、あるいはＴｉ過剰域での非化学量論組成の導入による低損失化が図られている。また、薄膜微細構造を、一般的な多結晶柱状構造からエピタキシャル単結晶構造とすることにより、結晶性の向上による低損失化を図るとともに、格子ミスマッチに基づいた基板拘束による２次元応力効果を有効に利用して、高誘電率（高容量）化やチューナビリティの向上を目指した検討もなされている。
【０００５】
ところで、上記のようなキャパシタをシリコン基板上に形成する場合には、上述した薄膜材料自体の損失だけではなく、下地となる基板による損失や、素子を構成する電極等に起因する導体損も重要であり、電子部品全体としての構造最適化が必要となる。
【０００６】
まず、基板に関しては、半導体プロセスで一般的に使用されているシリコン基板は、ドープ量を調整した高抵抗（１ｋΩｃｍ以上）のものであっても、ＤＣバイアス印加時の導電性に伴うリーク電流，ＭＯＳ構造形成，比較的高い誘電体損（１ＧＨｚにおいてtanδ＝０．０１５）等の理由により、上述した高周波帯域用の誘電体素子への適用が難しい。このため、半導体プロセスではあまり一般的でない低損失，低誘電率，高絶縁性のＭｇＯやＬａＡｌＯ_３などの単結晶が研究開発用として用いられている。ただし、前記シリコン基板は、その表面を熱酸化することにより、低誘電率，低損失の高品位のＳｉＯ_２層を形成することが可能であり、その上に素子を形成することで損失を低減することができる。特に、既存の膨大な技術蓄積があるシリコン半導体技術を流用できるという利点もある。
【０００７】
次に、電極層に関しては、上記ＳｉＯ_２層上に高温高酸素雰囲気下での誘電体薄膜層成長に耐えうる高耐蝕性を有し、かつ高周波特性において極めて重要な導体抵抗による損失が小さい貴金属系をベースとした多結晶薄膜電極が一般に用いられている。この場合、貴金属多結晶電極層は表面エネルギー低減のため、自発的に（１１１）結晶面を最表面とする優先配向を示すため、下記特許文献１で開示されているように、層状ペロブスカイト緩衝層を電極/ＳｉＯ_２層間に挿入することにより電極層の配向性を制御し、誘電特性の優れたｃ軸配向ペロブスカイト誘電体層を形成することも行われている。一方、強誘電体メモリ応用として、以下の特許文献２に見られるように、非晶質ＳｉＯ_２上にＹＳＺを形成し、その上に誘電膜をエピタキシャル成長させる方法もある。
【０００８】
【特許文献１】
特表平８−５０５２６５号公報
【特許文献２】
特開平８−１８１２８９号公報
【０００９】
【発明が解決しようとする課題】
しかしながら、上述した特許文献１の技術では、非晶質ＳｉＯ_２上に層状ペロブスカイトを緩衝層として形成しているため、この緩衝層はｃ軸のみが配向した微構造、即ち、面内配向性がない微構造となり、その結果、この緩衝層上に局所的にエピタキシャル成長させた誘電膜も同様の構造となる。このため、方位が不規則に異なる結晶粒子間の原子配列の乱れた接合面（粒界）の存在により信頼性、誘電特性は低下し、十分な特性改善が期待できない。また、上述した特許文献２に見られる構造は、ＭＩＭ型構造ではなくＭＦＩＳ（Metal-Ferroelectrics-Insulator-Semiconductor）構造でゲート機能を主にしたものであるため、キャパシタとしては高抵抗性Ｓｉ、及び低誘電率絶縁層のため、高周波化，大容量化に限界が生じる。
【００１０】
本発明は、以上の点に着目したもので、その目的は、シリコン基板を利用したときに、基板による損失を低減するとともに、該基板上にエピタキシャル構造を有するＭＩＭ型キャパシタを提供することである。
【００１１】
【課題を解決するための手段】
前記目的を達成するため本発明は、シリコン基板上にエピタキシャル成長した酸化物緩衝層，該酸化物緩衝層と前記シリコン基板の間に形成されたＳｉＯ _２層，前記酸化物緩衝層上にエピタキシャル成長するとともに、面内配向性を有し、かつ面垂直方向には単一の結晶方位をもつ貴金属下部電極層，該下部電極層上にエピタキシャル成長した誘電体薄膜，とを備えたことを特徴とする。この面内配向性を有する新規な薄膜キャパシタ構造は、キャパシタの特性改善に大きく貢献する。ここで、面内配向性とは、面内の結晶軸（例えばｃ軸配向立方晶構造薄膜の場合、ａ軸およびｂ軸が面内結晶軸）がある幾何学的規則をもって整列することを意味し、単一の規則で完全整合する場合が単結晶構造に相当するが、下地膜との表面構造の対称性の関係から相互に結晶学的方位関係をもつ数種のドメインから構成されている場合も含むものとする。この場合、ドメイン間は整合界面を形成し、単結晶構造のみならず、これら面内構造を整合させることが誘電体薄膜の物性値制御に大きく影響する。例えば、酸化物緩衝層（１００）ＹＳＺ上にはある成長条件下で（１１１）Ｐｔが成長し、これらＰｔは通常の（１１１）配向多結晶構造とは異なり、面内配向性は有し、４つの結晶学的方位関係をもつドメインから構成される。
【００１２】
この構造により、大容量、高信頼性に適した面内、及び面垂直方向の配向性を有するＭＩＭ型キャパシタを低損失状態で得ることができる。
【００１３】
本発明の新規な点は、酸化物緩衝層（例えばＹＳＺ）とシリコン基板の間に非晶質ＳｉＯ_２を成長させたときに、酸化物緩衝層が面内配向性を維持し、該酸化物緩衝層の上に形成した貴金属下部電極層（例えばＰｔ）もこの面内配向を受けつぎ、その結果、面内、及び面垂直方向の配向性を有する誘電膜を備えたＭＩＭ型キャパシタを形成することが可能な点にある。
【００１４】
この新規な構造はシリコン基板の上に、非晶質ＳｉＯ_２を介して面内、及び面垂直方向の配向性を有するＭＩＭ型キャパシタを形成するという技術検討があって初めて想到し得る独特の構造である。本発明の前記及び他の目的，特徴，利点は、以下の詳細な説明及び添付図面から明瞭になろう。
【００１５】
【発明の実施の形態】
＜実施形態の基本構成＞……以下、本発明の実施の形態について詳細に説明する。最初に、図１〜図３を参照して、実施形態１について説明する。図１（Ａ）は、本形態の基本構造を示す断面図である。同図に示すように、本形態のキャパシタ素子１０は、下地基板１２上に、キャパシタ層２０が形成された平行平板型の構成となっている。下地基板１２は、表面に自然酸化膜程度のＳｉＯ_２が被覆した，あるいは、湿式処理等を施し表面の酸化膜および不純物を除去したシリコン基板１４上に、シリコン結晶と格子整合性を有し、かつ、高い酸素拡散性を有する第１の酸化物緩衝層１８をエピタキシャル成長させたのち、高温酸素雰囲気下でアニールすることにより、シリコン基板１４と第１の酸化物緩衝層１８との界面に、ＳｉＯ_２層１６を成長させたものである。ここで、形成されたＳｉＯ_２層１６は、アモルファスないし非結晶質の状態である。
【００１６】
キャパシタ層２０は、前記下地基板１２の酸化物緩衝層１８と良好な構成整合性を有する導電性酸化物または金属をエピタキシャル成長させた下部電極層２２，該下部電極層２２と格子整合性を有するペロブスカイト型酸化物をエピタキシャル成長させて形成した誘電体層２４，該誘電体層２４上に形成された上部電極層２６，の積層構造により構成されている。
【００１７】
まず、第１の酸化物緩衝層１８としては、シリコン結晶格子（格子定数０．５４３１ｎｍ）と１０％以内の格子整合性を有し、かつ、低原子価陽イオン（Ｃａ^２＋，Ｙ^３＋，Ｍｇ^２＋，Ｓｃ^３＋，Ｙｂ^３＋，Ｇｄ^３＋，Ｎｄ^３＋等）を添加することにより、補償酸素空孔を介した高い酸素拡散性をもつとともに、高温立方構造が安定化された蛍石型酸化物ＺｒＯ_２、ＨｆＯ_２、ＴｈＯ_２固溶体の一群，例えば、ＴｈＯ_２−ＣａＯ，ＴｈＯ_２−Ｙ_２Ｏ_３，ＺｒＯ_２−ＣａＯ（ＣＳＺ），ＺｒＯ_２−Ｙ_２Ｏ_３（ＹＳＺ），ＨｆＯ_２−ＣａＯ，ＨｆＯ_２−Ｙ_２Ｏ_３等が用いられる。
【００１８】
これら蛍石型酸化物固溶体の一群の中から選択される第１の酸化物緩衝層１８の酸化エンタルピーは、ＳｉＯ_２よりエネルギー的に安定である。このため、シリコン基板１４上への初期成長段階において、シリコン表面が過剰に酸化されない程度の低酸素分圧下であれば、若干酸素欠損した蛍石型酸化物が、酸素と結合したシリコン基板表面上の非晶質ＳｉＯ_２層を容易に還元し、シリコン結晶格子の構造を受け継いだ高結晶性のエピタキシャル酸化物緩衝層を形成することができる。図２（Ａ）には、シリコン基板１４と、該シリコン基板１４上にエピタキシャル成長により１０ｎｍの厚みに形成されたＹＳＺ（８ｍｏｌ％Ｙ_２Ｏ_３添加ＺｒＯ_２）酸化物緩衝層との界面付近の高分解能電子顕微鏡による断面像が示されている。同図より、シリコン基板１４の表面は、非晶質のＳｉＯ_２層１６を介して、蛍石型立方晶ＹＳＺの酸化物緩衝層１８により被覆されていることが分かる。
【００１９】
前記第１の酸化物緩衝層１８は、高温において高い酸素拡散性を示すため、シリコン熱酸化膜が形成されるような高温高酸素雰囲気化で熱処理を行うと、酸化物緩衝層１８−シリコン基板１４界面に、従来の熱酸化膜同様の高品位な非晶質のＳｉＯ_２層１６を成長させることができる。図２（Ｂ）には、前記図２（Ａ）のシリコン基板１４を、１０００℃で２時間、酸素雰囲気中で熱処理した後の断面高分解能電子顕微鏡像が示されており、シリコン基板１４と酸化物緩衝層１８の界面のＳｉＯ_２層１６が成長している様子が見られる。
【００２０】
図３（Ａ）及び（Ｂ）には、それぞれ、前記図２（Ａ）及び（Ｂ）の酸化物緩衝層１８に対応する電子線回折図形が示されている。これら図２及び図３に示すように、上述した高酸素雰囲気下での熱処理前後において、高い融点をもつ酸化物緩衝層１８の結晶性，エピタキシャル及び表面ラフネスはほとんど変化が見られず、エピタキシャル成長のための緩衝層としての機能を失っていないことが分かる。また、酸化物緩衝層１８が被覆している場合の熱酸化膜（すなわちＳｉＯ_２膜）の膜厚成長速度は、図２に示した酸化物緩衝層１８としてＹＳＺ（８ｍｏｌ％Ｙ_２Ｏ_３添加ＺｒＯ_２）を１０ｎｍ被覆した場合を例にあげると、ベースのシリコン基板１４の熱酸化膜厚成長速度の約１／３となる。また、ＳｉＯ_２層１６の膜厚をより厚くするため、ＳＯＩ（Silicon On Insulator）基板を用いてもよい。この場合、表層部のシリコン層が１μｍ以下で、かつ、ＳｉＯ_２層が数十μｍのＳＯＩ基板を利用することにより、短時間の熱処理で数十μｍ以上のＳｉＯ_２層をもつ低損失の下地基板１２が容易に得られる。
【００２１】
第１の酸化物緩衝層１８とシリコン基板１４の界面に成長させるＳｉＯ_２層１６の厚みは、高周波における基板損失を低減するという観点から、１μｍ以上が好ましい。また、酸化物緩衝層１８は、酸素拡散性を高めるためには薄膜化したほうが好都合であり、更に、比誘電率が約２０と高く、若干のイオン導電性も示すことから、その厚みは、数ｎｍ程度に設定することが好ましい。
【００２２】
次に、下部電極層２２としては、第１の酸化物緩和層１８と格子整合性が良好で、かつ耐蝕性のある金属系のＰｔ，Ｉｒ，Ｐｄ，Ａｕ及びその合金だけでなく、導電性酸化物，例えば、Ｃａ｛Ｒ1｝Ｏ_３（Ｒ1はＶ，Ｃｒ，Ｆｅ，Ｒｕのいずれか），Ｓｒ｛Ｒ2｝Ｏ_３（Ｒ2はＶ，Ｃｒ，Ｆｅ，Ｒｕのいずれか），Ｌａ｛Ｒ3｝ＢＯ_３（Ｒ3はＴｉ，Ｃｏ，Ｎｉ，Ｃｕのいずれか），Ｌａ_１−ｘＳｒ_ｘ｛Ｒ4｝Ｏ_３（Ｒ4はＶ，Ｍｎ，Ｃｏのいずれか，ｘ＞０．２３），ＢａＰｂＯ_３，ＳｒＲｕＯ_３，ＳｒＩｒＯ_３，Ｓｒ_２ＲｕＯ_４，ＳｒＩｒＯ_４及び（Ｌａ_１−ｘＳＲ_ｘ）_２ＣｕＯ_４（ｘ＜０．３），Ｌａ，Ｎｂ−doped ＳｒＴｉＯ_３などが適用可能であるが、ＧＨｚ帯などの高周波領域における応用においては、電極層の抵抗による導体損失が重要となるため、抵抗値が低い金属系電極材料が最良で、その膜厚は更なる抵抗低下のため、１００ｎｍ以上であることが好ましい。
【００２３】
なお、第１の酸化物緩衝層１８と下部電極層２２との間で充分な格子整合性が確保できず、良好なエピタキシャル成長が行われない場合には、図１（Ｂ）に示すように、必要に応じて他の酸化物緩衝層２８を挿入するようにしてもよい。他の酸化物緩衝層２８は、１層のみでもよいし、必要に応じて複数層挿入してもよい。例えば、ＹＳＺを用いた第１の酸化物緩衝層１８上に、下部電極層２２としてＰｔを再現性良くエピタキシャル成長させる場合は、ＰｔとＹＳＺの中間の格子定数を有するＣｅＯ_２（０．５４１１ｎｍ）を第２の酸化物緩衝層２８として挿入することが有効である。他の酸化物緩衝層２８としては、ＭｇＯ，ＭｇＡｌ_２Ｏ_４，Ａｌ_２Ｏ_３などが適用可能である。
【００２４】
前記下部電極層２２上にエピタキシャル成長により形成される誘電体層２４としては、高周波帯域で強誘電性の自発分極反転に伴う誘電分散や損失を示さず、かつ、動作温度範囲内で常誘電体相を示すペロブスカイト型構造のＳｒＴｉＯ_３や（Ｂａ，Ｓｒ）ＴｉＯ_３，Ｂａ（Ｚｒ，Ｔｉ）Ｏ_３固溶体，それらに各種添加物を導入した系が用いられる。
【００２５】
次に、上部電極層２６としては、必ずしも誘電体層２４とエピタキシャル方位関係をもつ必要はなく、多結晶質や非結晶質でも特性上問題はない。しかしながら、導体損失を低減するという観点からは、膜厚が厚く、かつ、抵抗値の低い材料あるいは当該材料を含む積層電極構造を有する積層膜などを用いることが好ましい。
【００２６】
前記酸化物緩衝層１８及び２８，下部電極層２２，誘電体層２４，上部電極層２６の各層は、レーザアブレーション法，ＭＢＥ（Molecular Beam Epitaxy）法，ＣＶＤ（Chemical Vapor Deposition）法，ゾルゲル法，スパッタリング法など、各種の薄膜作成方法によって形成することができる。
【００２７】
本実施形態を具体的な例を上げて説明すると、例えば、典型的な蛍石型立方晶酸化物（Ｙ_０．５Ｚｒ_０．８５Ｏ_１．９３の格子定数は０．５１３９ｎｍ）は、シリコン（１００）基板１４上にCube-on-Cubeの幾何学的な関係で容易にエピタキシャル成長し、（１００）[１００]ＹＳＺ//（１００）［１００］Ｓｉの結晶学的方位関係を保つ。このような蛍石型立方晶酸化物からなる第１の酸化物緩衝層１８の（１００）面内格子に対し、ペロブスカイト誘電体薄膜の代表的な下部電極層２２として用いられる貴金属のＰｔ（格子定数０．３９２３ｎｍ），Ｉｒ（格子定数０．３８３９ｎｍ），Ａｕ（格子定数０．４０７９ｎｍ）などの（１００）面内格子は、若干不整合性が大きいものの、成長条件を適切に設定することにより、酸化物緩衝層１８上にエピタキシャル成長させることが可能である。例えば、下部電極層２２としてＰｔを用いる場合、Ｐｔ（１００）［１１０］//（１００）［１００］［ＹＳＺ］//（１００）［１０００］Ｓｉの結晶学的関係を持つ積層構造が得られる。
【００２８】
これらエピタキシャル形成した下部電極層２２上には、例えば、ＳｒＴｉＯ_３，（Ｂａ，Ｓｒ）ＴｉＯ_３，ＢａＴｉＯ_３，ＰＺＴ等のペロブスカイト誘電体薄膜（誘電体層２４）が容易にエピタキシャル成長可能である。そして、更に、誘電体層２４の表面に任意の上部電極層２６を形成することにより、優れた誘電特性を有するエピタキシャル構造の誘電体層２４と、低損失の下地基板１２を備えたキャパシタ素子１０を得ることができる。
【００２９】
本実施形態のように、上部電極層２６／エピタキシャル誘電体層２４／エピタキシャル下部電極層２２／単層あるいは積層酸化物緩衝層２２（及び２８）／ＳｉＯ_２層１６／シリコン基板１４の積層構造を備えたキャパシタ素子１０は、高周波帯域でも優れた特性を示すため、高周波平行平板型ＭＩＭ（Metal Insulator Metal）バイパスキャパシタ，チューナブルキャパシタなどに適用可能である。
【００３０】
＜実施例＞……以下、図４及び図５を参照しながら、本発明の実施例について説明する。図４は、本実施例の積層構造を示す断面図であり、図５は、本実施例の製造手順を示す図である。これらの図に示すように、本実施例のキャパシタ素子５０は、平行平板型の積層構造を有している。
【００３１】
まず、製造手順から説明すると、表面に自然酸化膜程度の極薄層ＳｉＯ_２（図示せず）が被覆した高抵抗（３ｋΩｃｍ）の（１００）シリコン基板５４を用意する。そして、第１の酸化物緩衝層５８として、このシリコン基板１４上に、基板温度６００℃，Ａｒ雰囲気中で、スパッタ法により１〜２ｎｍ程度の初期ＹＳＺ層を成膜したのち、酸素を導入しながら１０ｎｍの膜厚までＹＳＺ（Ｙ_０．０８Ｚｒ_０．９２Ｏ_１．９６）層を成膜する。（１００）ＹＳＺ層は、シリコン基板１４の結晶格子の構造を反映し、Cube-on-Cubeの形態でエピタキシャル成長するが、その成長段階において、酸化物緩衝層５８とシリコン基板１４の界面に、１ｎｍ程度の厚さのＳｉＯ_２層５６が成長する。次に、図５（Ａ）に示すように、酸化物緩衝層（ＹＳＺ）５８で被覆されたシリコン基板１４を、１０００℃，大気圧１００％雰囲気下の熱処理炉でアニール化し、図５（Ｂ）に示すように、ＳｉＯ_２層５６を約１μｍまで成長させる。
【００３２】
そして、図５（Ｃ）に示すように、前記第１の酸化物緩衝層５８上に、第２の酸化物緩衝層６０，下部電極層６２，誘電体層６４を順に積層する。まず、第１の酸化物緩衝層５８上には、次に積層する下部電極層６２との格子整合性を良好なものとするために、（１００）ＣｅＯ_２層が第２の酸化物緩衝層６０としてエピタキシャル成長により形成され、シリコン基板５４，ＳｉＯ_２層５６，第１の酸化物緩衝層５８と合わせて下地基板５２となる。
【００３３】
次いで、平行平板型のキャパシタ素子５０を形成するため、前記（１００）ＣｅＯ_２層上に、Ａｒ／Ｏ_２分圧比９：１，基板温度５００℃の条件下で、スパッタ法により、Ｐｔを約２００ｎｍの膜厚になるまでエピタキシャル成長させ、下部電極層６２を形成する。この場合、最密安定面である（１１１）面を表面とするＰｔ粒の成長を抑制し、（１００）Ｐｔ層を優先的に成長させるためには、スパッタガスであるＡｒに対し１０％程度の酸素を導入することが有効である。その後、エピタキシャル成長により形成された（１００）Ｐｔ下部電極層６２上に、Ｍｎを０．５％添加した（Ｂａ_０．３Ｓｒ_０．７）ＴｉＯ_３をＡｒ／Ｏ_２分圧比２：１，基板温度６００℃の条件下で、膜厚約２００ｎｍとなるまでエピタキシャル成長させ、下部電極層６２／誘電体層６４の積層膜構造を形成する。
【００３４】
続いて、前記誘電体層６４上に、フォトリソグラフィによりフォトレジストをパターニングし（図示せず）、図５（Ｄ）に示すように、下部電極層６２と誘電体層６４を、２段階でＢＣｌ_３／Ａｒによるプラズマイオンエッチングにより加工する。その後、図５（Ｅ）に示すように、プラズマＣＶＤにより、保護膜層６６としてＳｉＯ_２層を全面に成膜し、フォトリソグラフィとプラズマエッチングにより、下部電極層６２からの引出用電極７４を形成するための開口７０を設けるとともに、上部電極層７２を形成するための適切な位置に、キャパシタ容量に対応するサイズで開口６８を設ける。そして、図５（Ｆ）に示すように、開口６８に、２５０℃，真空中でのスパッタにより、Ｐｔ及びＡｕを、それぞれ膜厚５０ｎｍ，１５０ｎｍとなるように順に成膜，加工し、上部電極層７２を形成する。同時に、引出用電極７４も形成される。
【００３５】
以上のようにして、酸化物緩衝層５８及び６０で被覆された厚いＳｉＯ_２層５６を有するシリコン基板５４（ないし下地基板５２）上に、下部電極層６２と上部電極層７２との間に、エピタキシャル成長により形成されたペロブスカイト型構造を有する誘電体層６４が挟まれた積層キャパシタ素子構造が形成される。実際にデバイスとして機能させるため、公知の各種の層間絶縁膜や配線の形成が引き続き行われる。
【００３６】
以上のようにして得られた実施例のＭＩＭ型キャパシタ素子５０のサンプルについてデバイス損失を示すＱ値を測定したところ、１０ＧＨｚにおいて「５２」であり、１０ｋＨｚにおけるＤＣ（直流）電界０．５ＭＶ／ｃｍ印加に至る容量変化比は「８５％」であった。これは、従来の多結晶薄膜で構成されたＭＩＭ型キャパシタ素子のＱ値「４１」，容量変化比「７２％」と比べて、優れた低損失性及び容量変化特性を示しており、高周波帯域での誘電特性が良好に改善されていることが分かる。
【００３７】
＜他の実施形態＞……本発明には数多くの実施形態があり、以上の開示に基づいて多様に改変することが可能である。例えば、次のようなものも含まれる。
（１）前記形態及び実施例で示した製造方法や製造条件は一例であり、何ら前記実施形態及び実施例に限定されるものではなく、同様の作用を奏する他の公知のものを適用してよい。
（２）前記形態で示した形状・寸法も一例であり、同様の作用を奏するように設計変更可能である。酸化物緩衝層の積層数，電極の引き出し構造なども任意であり、それぞれ必要に応じて変更してよい。
（３）本発明は、上述したキャパシタ素子のほか、高周波回路基板などにも適用可能である。また、いわゆる集積回路中に他の回路素子ととともに形成される場合が多いが、単独の回路素子として形成することを妨げるものではない。
【００３８】
【発明の効果】
以上説明したように、本発明によれば、シリコン基板上にエピタキシャル成長した酸化物緩衝層と、該酸化物緩衝層と前記シリコン基板の間に形成されたＳｉＯ _２層と、前記酸化物緩衝層上にエピタキシャル成長するとともに、面内配向性を有し、かつ面垂直方向には単一の結晶方位をもつ貴金属下部電極層と、該前記下部電極層上にエピタキシャル成長した誘電体薄膜とを備えたＭＩＭ型構造の薄膜キャパシタを形成することとしたので、高周波帯域での良好な誘電特性を備えた薄膜電子部品を得ることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態にかかるキャパシタ素子の積層構造を示す断面図である。
【図２】前記形態の基板表面付近の断面を示す図であり、（Ａ）は緩衝層で被覆した基板表面付近を示し、（Ｂ）は、前記（Ａ）の熱処理後の状態を示す図である。
【図３】前記図２の緩衝層に対応する電子線回析図形を示す図である。
【図４】本発明の実施例のキャパシタ素子の積層構造を示す断面図である。
【図５】前記実施例の製造工程を示す図である。
【符号の説明】
１０…キャパシタ素子
１２…下地基板
１４…シリコン基板
１６…ＳｉＯ_２層
１８…酸化物緩衝層
２０…キャパシタ層
２２…下部電極層
２４…誘電体層
２６…上部電極層
２８…酸化物緩衝層
５０…キャパシタ素子
５２…下地基板
５４…シリコン基板
５６…ＳｉＯ_２層
５８，６０…の酸化物緩衝層
６２…下部電極層
６４…誘電体層
６６…保護膜層
６８，７０…開口
７２…上部電極層
７４…引出用電極

Claims

シリコン基板上にエピタキシャル成長した酸化物緩衝層，
該酸化物緩衝層と前記シリコン基板の間に形成されたＳｉＯ_２層，
前記酸化物緩衝層上にエピタキシャル成長するとともに、面内配向性を有し、かつ面垂直方向には単一の結晶方位をもつ貴金属下部電極層，
該下部電極層上にエピタキシャル成長した誘電体薄膜，
を備えたことを特徴とする薄膜電子部品。
前記酸化物緩衝層は、低原子価陽イオンを添加した蛍石型酸化物の固溶体であり、前記下部電極層はＰｔ，Ｉｒ，Ａｕ，Ｐｄ及びそれらを含む合金から選択されることを特徴とする請求項１記載の薄膜電子部品。