JP4734823B2 - 膜多層構造体及びこれを用いるアクチュエータ素子、容量素子、フィルタ素子 - Google Patents

膜多層構造体及びこれを用いるアクチュエータ素子、容量素子、フィルタ素子 Download PDF

Info

Publication number
JP4734823B2
JP4734823B2 JP2003166569A JP2003166569A JP4734823B2 JP 4734823 B2 JP4734823 B2 JP 4734823B2 JP 2003166569 A JP2003166569 A JP 2003166569A JP 2003166569 A JP2003166569 A JP 2003166569A JP 4734823 B2 JP4734823 B2 JP 4734823B2
Authority
JP
Japan
Prior art keywords
layer
plane
multilayer structure
epitaxially grown
zirconium oxide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2003166569A
Other languages
English (en)
Other versions
JP2005005450A (ja
Inventor
正雄 近藤
和明 栗原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2003166569A priority Critical patent/JP4734823B2/ja
Priority to US10/832,428 priority patent/US7368172B2/en
Priority to EP20040010561 priority patent/EP1486590B1/en
Priority to CNB2004100479686A priority patent/CN1302564C/zh
Publication of JP2005005450A publication Critical patent/JP2005005450A/ja
Application granted granted Critical
Publication of JP4734823B2 publication Critical patent/JP4734823B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02197Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides the material having a perovskite structure, e.g. BaTiO3
    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B23/00Single-crystal growth by condensing evaporated or sublimed materials
    • C30B23/02Epitaxial-layer growth
    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10Inorganic compounds or compositions
    • C30B29/16Oxides
    • C30B29/22Complex oxides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02189Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing zirconium, e.g. ZrO2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02293Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process formation of epitaxial layers by a deposition process
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314Inorganic layers
    • H01L21/316Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604Deposition from a gas or vapour
    • H01L21/31641Deposition of Zirconium oxides, e.g. ZrO2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314Inorganic layers
    • H01L21/316Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31691Inorganic layers composed of oxides or glassy oxides or oxide based glass with perovskite structure
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03HIMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
    • H03H9/02Details
    • H03H9/02535Details of surface acoustic wave devices
    • H03H9/02543Characteristics of substrate, e.g. cutting angles
    • H03H9/02574Characteristics of substrate, e.g. cutting angles of combined substrates, multilayered substrates, piezoelectrical layers on not-piezoelectrical substrate
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N30/00Piezoelectric or electrostrictive devices
    • H10N30/01Manufacture or treatment
    • H10N30/07Forming of piezoelectric or electrostrictive parts or bodies on an electrical element or another base
    • H10N30/074Forming of piezoelectric or electrostrictive parts or bodies on an electrical element or another base by depositing piezoelectric or electrostrictive layers, e.g. aerosol or screen printing
    • H10N30/079Forming of piezoelectric or electrostrictive parts or bodies on an electrical element or another base by depositing piezoelectric or electrostrictive layers, e.g. aerosol or screen printing using intermediate layers, e.g. for growth control
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N30/00Piezoelectric or electrostrictive devices
    • H10N30/1051Piezoelectric or electrostrictive devices based on piezoelectric or electrostrictive films or coatings
    • H10N30/10513Piezoelectric or electrostrictive devices based on piezoelectric or electrostrictive films or coatings characterised by the underlying bases, e.g. substrates
    • H10N30/10516Intermediate layers, e.g. barrier, adhesion or growth control buffer layers
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N30/00Piezoelectric or electrostrictive devices
    • H10N30/20Piezoelectric or electrostrictive devices with electrical input and mechanical output, e.g. functioning as actuators or vibrators
    • H10N30/204Piezoelectric or electrostrictive devices with electrical input and mechanical output, e.g. functioning as actuators or vibrators using bending displacement, e.g. unimorph, bimorph or multimorph cantilever or membrane benders
    • H10N30/2047Membrane type
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N30/00Piezoelectric or electrostrictive devices
    • H10N30/01Manufacture or treatment
    • H10N30/07Forming of piezoelectric or electrostrictive parts or bodies on an electrical element or another base
    • H10N30/074Forming of piezoelectric or electrostrictive parts or bodies on an electrical element or another base by depositing piezoelectric or electrostrictive layers, e.g. aerosol or screen printing
    • H10N30/077Forming of piezoelectric or electrostrictive parts or bodies on an electrical element or another base by depositing piezoelectric or electrostrictive layers, e.g. aerosol or screen printing by liquid phase deposition
    • H10N30/078Forming of piezoelectric or electrostrictive parts or bodies on an electrical element or another base by depositing piezoelectric or electrostrictive layers, e.g. aerosol or screen printing by liquid phase deposition by sol-gel deposition
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N30/00Piezoelectric or electrostrictive devices
    • H10N30/80Constructional details
    • H10N30/85Piezoelectric or electrostrictive active materials
    • H10N30/853Ceramic compositions
    • H10N30/8548Lead based oxides
    • H10N30/8554Lead zirconium titanate based

Description

【0001】
【発明の属する技術分野】
本発明は、半導体基板上に強誘電体による誘電体層を設けることで、不揮発性の半導体メモリ等として利用できる膜多層構造体及びこれを用いる容量素子、アクチュエータ素子、フィルタ素子に関するものである。
【0002】
【従来の技術】
強誘電体層のもつ分極は物質の結晶に由来するものであり、酸化物の強誘電体層を利用する場合、酸素の存在下で数百度に加熱して結晶化を行うことで、分極特性を得ることができる。この強誘電体を薄層実装して大きい分極を得るには、組成が均一で欠陥のない酸化物単結晶層にする必要がある。
しかし、多くの場合単結晶層を得るのは非常に困難で、通常は多結晶体としてしか得られない。一方、多結晶体には、粒界等の欠陥が存在するため漏れ電流も大きくなり、また、各結晶粒の配向が揃わないために、単結晶体より分極が小さくなる。したがって、基準となる基板に対する垂直方向だけでなく、基板面と同一面を持つように配向した層、いわゆるエピタキシャル層が、大きい分極を得るためには好ましい。
【0003】
このために、強誘電体のエピタキシャル層を成長させるためには、シリコン等の単結晶半導体基板表面の配向を利用する。しかし、このシリコン単結晶基板は金属であり、高い温度で酸素雰囲気に曝らされると表面が容易に酸化し、シリコン酸化層(SiO2)を生成する。シリコン酸化層は、非晶質で配向を持たないので、この上には強誘電体のエピタキシャル層を成長させるのは困難である。また、成長させる強誘電体層とシリコン単結晶基板の間の反応や拡散が少ないことも、強誘電体層のエピタキシャル成長には重要である。従って、これまでにシリコン単結晶基板上にエピタキシャル成長できる物質として、イットリウム安定化ジルコニア(以下、「YSZ」と記す。)、酸化セリウム等の希土類元素の酸化物、酸化マグネシウム、マグネシアスピネル、チタン酸ストロンチウムなどの例が、非特許文献1に開示されている。
【0004】
また、シリコン単結晶基板と強誘電体の単純ペロブスカイト酸化物との反応やシリコン単結晶基板表面のSiO2形成を防止するため、シリコン単結晶基板上でエピタキシャル層の形成が報告されているイットリア安定化ジルコニア(YSZ)や酸化マグネシウム、マグネシアスピネル等を中間層として形成して、その上部にペロブスカイト構造をもった酸化物をエピタキシャル成長させることが試みられている。例として、シリコン(001)基板上にペロブスカイト構造の(001)エピタキシャル層を実現した構造には、SrTiO3(001)/MgAl24(001)/Si(001)のエピタキシャル構造が非特許文献2に、PZT(001)/MgO(001)/Si(001)のエピタキシャル構造が非特許文献3に開示されている。
また、酸化ジルコニウム層もシリコン基板上にエピタキシャル成長できることから中間層として考えられる。酸化ジルコニウム層上にペロブスカイト構造をもつ物質を形成した場合、酸化ジルコニウム(001)面に対しペロブスカイト構造(011)面がエピタキシャル関係を持って成長することが非特許文献4に開示されている。
【0005】
しかし、単純ペロブスカイト構造をもつ強誘電体の分極には方向性があるので、分極の方向と動作させるための方向とを一致した方向に強誘電体層を配向させることが必要である。例えば、自発分極をもつ強誘電体をキャパシタ部分に用いた不揮発性メモリ(FeRAM)は、次世代のメモリとして、非接触のICカード等の応用が期待されている。不揮発性メモリ(FeRAM)などのキャパシタ部分には通常、正方晶の強誘電体ペロブスカイト酸化物が用いられているが、正方晶の強誘電体の残留分極方向は(001)面上にある。酸化ジルコニウム層上のペロブスカイト酸化物が(011)面に配向してしまうと、残留分極の向きが傾くことになり、高い誘電率を得ることができず、誘電特性の低下を招くという問題点があった。この問題点は、不揮発メモリ(FeRAM)だけでなく、容量素子、アクチュエータ素子及びフィルタ素子に共通する問題点である。
【0006】
そこで、CeO2などの希土類酸化物を添加した酸化ジルコニウム層とペロブスカイト層の間に中間層として設ける積層薄層が、一定の条件において、単純ペロブスカイト構造を有する酸化物の(001)方向に配向したエピタキシャル薄層を得られることが特許文献1に開示されている。これは、酸化ジルコニウムの格子定数は0.51nm、チタン酸バリウムやPZTなどの代表的な単純ペロブスカイト酸化物の格子定数は約0.39nmで、不整合の割合(ここでは、(1−0.39/0.51)×100%で表す。)は23%となる。単純ペロブスカイト酸化物の(011)面上の面間隔は√2×0.39nmで約0.55nmとなり、結晶格子の不整合の割合は−8%と小さくなる。これによって、エピタキシャル成長できるものと考えられる。しかし、完全に(001)方向に配向した単純ペロブスカイト層を得ることは困難で多くの場合(011)方向の配向が残留し、高い誘電率を得ることができない。また、結晶性も低く、さらに、配向性が低いことで分極率を大きくできないと言う問題がある。ところが、特許文献1では、チタン酸バリウム層は酸化ジルコニウム層に対して面内回転することなく成長し、チタン酸バリウム格子4格子(0.39nm×4=1.56nm)対して酸化ジルコニウム格子3格子(0.51nm×3=1.53nm)が整合して成長している旨が記載されている。しかし、このように大きな不整合を内包させて成長している層は、界面に応力が集中しやすく、剥がれやすくなる。また格子同士の整合性がよくないので、結晶性も低いという問題点があった。さらに、特許文献1では、単純ペロブスカイト酸化物は酸化ジルコニウム層上に(001)面で回転することなく成長し、45°面内回転して整合性がとれたエピタキシャル成長させた構成の層を得ることは困難だと述べている。
【0007】
【非特許文献1】
Mat.Res.Soc.Symp.Proc.Vol.341(1994)P73
【非特許文献2】
J. Appl. Phys. Vol.66 (1989) P5826
【非特許文献3】
J. Crystal Growth Vol.158 (1996) P84
【非特許文献4】
Appl. Phys. Lett. Vol.67 (1995) P1387
【特許文献1】
特開平09−110592号公報
【0008】
【発明が解決しようとする課題】
そこで、本発明は、上記問題点に鑑みてなされたものであり、その課題は、半導体基板上に下地基板と整合性を持たせながら結晶配列させることで、分極を大きくした膜多層構造体を提供することを課題とする。また、この下地基板と整合性を持たせながら結晶配列させることで、キャパシタンスを大きくした容量素子、分極率を高くして移動量、作用する力を大きくしたアクチュエータ素子、広い周波数領域に対応するフィルタ素子を提供することを課題とする。
【0009】
【課題を解決するための手段】
上記課題を解決するために、例えば、本発明は以下の手段とする。第1の手段は、半導体基板の(001)面上に複数の層を備える膜多層構造体において、前記膜多層構造体は、Y、Scのいずれかを含む軽希土類金属又はアルカリ土類金属を含み、酸化ジルコニウムを主成分とする、エピタキシャル成長した(001)面配向の第1の層と、第1の層の(001)面の直上に配置され、第1の層の(001)面が45°面内回転してエピタキシャル成長した単純ペロブスカイト構造の第2の層とを有する膜多層構造体である。
第2の手段は、半導体基板の(001)面上に複数の層を備える膜多層構造体において、前記膜多層構造体は、Y、Scのいずれかを含む軽希土類金属又はアルカリ土類金属を含み、酸化ジルコニウムを主成分とする、エピタキシャル成長した(001)面配向の第1の層と、前記第1の層の(001)面の直上に配置され、エピタキシャル成長した(001)面配向の中間層と、前記中間層の(001)面の直上に設けられ、前記第1の層の(001)面が45°面内回転してエピタキシャル成長した単純ペロブスカイト構造の第2の層とを有する膜多層構造体である
また、上記第1又は第2の手段において、前記半導体基板をシリコンとしてもよい。さらに、上記第1又は第2の手段において、前記膜多層構造体は、第2の層の上に、エピタキシャル成長した、白金族を含む金属層をさらに設けてもよい。
また、第3の手段は、前記中間層の格子定数が、単純ペロブスカイト構造を有する薄層の格子定数に対して、65〜75%の範囲内にすることが好ましい。
上記第1、第2又は第3の手段において、前記第2の層は、複数の単純ペロブスカイト構造を有する薄層を有し、少なくとも1層が、酸化ジルコニウムを主成分とする層の直上にエピタキシャル成長し、圧電効果又は電歪効果を有する薄層としてもよい。
【0010】
また、第4の手段は、誘電体層と、前記誘電体層の上方に設けた電極とを有し、 前記誘電体層は、半導体基板の(001)面上にエピタキシャル成長した、Y、Scのいずれかを含む軽希土類金属又はアルカリ土類金属を含み、酸化ジルコニウムを主成分とする(001)面配向の第1の層と、前記第1の層の(001)面の直上に配置され、前記第1の層の(001)面が45°面内回転してエピタキシャル成長した単純ペロブスカイト構造を有する第2の層とを有するアクチュエータ素子として構成してもよい。
また、第5の手段は、誘電体層と、前記誘電体層の上方に設けた電極とを有し、 前記誘電体層は、半導体基板の(001)面上にエピタキシャル成長した、Y、Scのいずれかを含む軽希土類金属又はアルカリ土類金属を含み、酸化ジルコニウムを主成分とする(001)面配向の第1の層と、前記第1の層の(001)面の直上に配置され、前記第1の層の(001)面が45°面内回転してエピタキシャル成長した単純ペロブスカイト構造を有する第2の層とを有する容量素子として構成してもよい
また、第6の手段は、誘電体層と、前記誘電体層の上方に設けた電極とを有し、前記誘電体層は、半導体基板の(001)面上にエピタキシャル成長した、Y、Scのいずれかを含む軽希土類金属又はアルカリ土類金属を含み、酸化ジルコニウムを主成分とする、エピタキシャル成長した(001)面配向の第1の層と、前記第1の層の(001)面の直上に配置され、エピタキシャル成長した(001)面配向の中間層と、前記中間層の(001)面の直上に設けられ、前記第1の層の(001)面が45°面内回転してエピタキシャル成長した単純ペロブスカイト構造を有する第2の層とを有する容量素子として構成してもよい。
た、第の手段は、誘電体層と、前記誘電体層の上方に設けた電極とを有し、前記誘電体層は、半導体基板の(001)面上にエピタキシャル成長した、Y、Scのいずれかを含む軽希土類金属又はアルカリ土類金属を含み、酸化ジルコニウムを主成分とする(001)面配向の第1の層と、前記第1の層の(001)面の直上に配置され、前記第1の層の(001)面が45°面内回転してエピタキシャル成長した単純ペロブスカイト構造を有する第2の層とを有するフィルタ素子として構成してもよい。
【0011】
【発明の実施の形態】
以下に、本発明の実施の形態を図面に基づいて説明する。
図1は、本発明の一実施形態である膜多層構造体の層構造を示す概略構成図である。本発明に係る膜多層構造体は、半導体基板の(001)面上にエピタキシャル成長させる酸化ジルコニウムを主成分とする薄層と、エピタキシャル成長させて、(001)面が45°面内回転している単純ペロブスカイト構造の薄層とを有する。
また、図2は、本発明の他の実施形態である膜多層構造体の層構造を示す概略構成図である。本発明に係る膜多層構造体は、半導体基板の(001)面上にエピタキシャル成長させる酸化ジルコニウムを主成分とする薄層と、エピタキシャル成長させて、(001)面が45°面内回転している単純ペロブスカイト構造の薄層と酸化ジルコニウムを主成分とする薄層と単純ペロブスカイト構造を有する薄層との間に中間層とを有する。
半導体基板としては、シリコン(Si)、ガリウム・ヒ素(GaAs)等の金属単結晶を用いる。この半導体基板としては、シリコンが好ましい。シリコンは、原料が低価であり、また、広く利用されており、種々の素子に利用することが容易である。
【0012】
このシリコン単結晶基板上に、酸化ジルコニウム(ZrO)を主成分とする薄層(以下、特に断らない限り「ZrO層」と記す。)を設け、このZrO層の上に、エピタキシャル成長させた中間層と、エピタキシャル成長させて、単純ペロブスカイト構造を有する薄層(以下、特に断らない限り「単純ペロブスカイト層」と記す。)を設ける。図1及び図2に示すように、単純ペロブスカイト層の(001)面は、ZrO層の(001)面に対して(001)面で配向し、さらに、単純ペロブスカイト層は、シリコン単結晶基板とZrO層に対して、(001)面の配列は同じで、(001)面内で45°面内回転させる積層構造を有する。
また、図2に示すように、中間層として、岩塩構造を有する層が設けられている。岩塩構造も、ZrO層と単純ペロブスカイト層と同様に、立方晶構造を有している。図3は、各薄層構造の結晶の層構成を示しており、図3(a)は酸化ジルコニウムの蛍石構造を示し、図3(b)は中間層の酸化ストロンチウムの岩塩構造を示し、図3(c)は単純ペロブスカイト構造を示している。
【0013】
従来技術において説明したように、単純ペロブスカイト層の格子定数は、ZrO層の格子定数との差異が大きく、整合性が小さいために、図4は、単純ペロブスカイト(011)面とZrO(001)面がエピタキシャル関係を持って成長した膜多層構造体の層構造を示す概略構成図である。図4(a)に示すように、単純ペロブスカイト層はZrO層に対して45°傾いて、ZrO層の(001)面と単純ペロブスカイト層の(011)面がエピタキシャル関係を持って成長する。これは、ZrOの格子定数は0.51nmであり、双方とも立方晶であるが、同じ立方晶でも、チタン酸バリウムやPZTなどの代表的な単純ペロブスカイトは0.39nmであり、(011)面の格子間距離が√2×0.39=0.55nmとZrOの格子定数0.51nmに近い値になり、不整合の差異は小さくなる。そこで、図4(b)に示すように、単純ペロブスカイト層の(001)面ではなく、45°傾いている(011)面とエピタキシャル関係を持って成長する。しかしながら、単純ペロブスカイト層の残留分極は、(001)面上であり、シリコン単結晶基板の動作方向である垂直方向に対してこの(001)面が傾いてしまい、その分、分極率が低くなり、また、分極させるのに高い電圧と応答するための遅延時間を要するなどにより、膜多層構造体として用いる場合の誘電特性が低くなる。
【0014】
本発明では、図2に示すように、中間層を設けて、単純ペロブスカイト層が、(001)面が配列したままエピタキシャル関係を持たせている。エピタキシャル成長するには、下部層と上部のエピタキシャル成長する層との整合性が重要になる。
ZrO層からエピタキシャル成長した中間層の格子定数と単純ペロブスカイト層の(001)面内の対角上にある格子間距離(以下、単に「格子間距離」と記す。)の差異を小さくして、整合性を小さくするために、単純ペロブスカイトを(001)面配列を維持したまま、(001)面内で45°面内回転させることで、格子間距離による不整合の差異を小さくした。このときに、中間層の格子定数と単純ペロブスカイトの(001)面の格子間距離との差異によって不整合性を表すことができる。
ここで、上述したように、45°面内回転しない場合の差異は23%から、45°面内回転する場合の差異は、面が45°傾いたときと同様に、−8%となり、単純ペロブスカイトの方が大きくなるが、エピタキシャル成長を阻害するほどの差異ではない。したがって、少なくとも対応する原子の差異が8%以内で、45°面内回転してエピタキシャル成長することを考慮すると、格子定数又は格子間距離が92%〜108%の範囲にあることが必要となり、単純ペロブスカイト層の格子定数に対して、中間層の格子定数は65〜75%の範囲にあることが好ましい。
【0015】
また、この他に原子の配列も考慮しなければならない。本発明では、この中間層は、その両側に隣接するエピタキシャル関係を阻害せず、かつ、単純ペロブスカイトがZrO層とのエピタキシャル関係を阻害せず、単純ペロブスカイト層をエピタキシャル成長させることができる。
また、図3(a)に示すように、酸化ジルコニムの蛍石構造は、(001)面の隅に陽イオンがあり、図3(b)に示すように、中間層の岩塩構造は、隅に陽イオンがあり、結晶格子の辺の真ん中に陰イオンがある。ここで、岩塩構造の例として、酸化ストロンチウム(以下、「SrO」と記す。)は、格子定数は0.52nmである。図3(c)に示すように、単純ペロブスカイト層は、結晶構造として、(001)面の隅に陽イオンを有している。
ZrO層と中間層のSrO層は、格子定数がほとんど同じで、ZrO層とのSrOの中間層は、同じ陽イオンの配列に関係なくエピタキシャル成長する。しかし、SrO層と単純プロ部スカイと層を、上述したZrO層と単純ペロブスカイト層と同様であるとすると、格子定数が異なるために、単純ペロブスカイト層は(001)面でエピタキシャル成長できない。しかしながら、SrO層の結晶構造として、(001)面内に陰イオンが存在すれば、これと引き合いことがある。したがって、格子定数又は格子間距離の差異が65〜75%の範囲にあり、イオンの力が作用することで、(001)面のエピタキシャル関係を維持しつつ45°面内回転しても安定に存在することができる。
【0016】
このように、本発明の膜多層構造体では、ZrOを主成分とするエピタキシャル層を形成したシリコン半導体基板(001)面と単純ペロブスカイト構造酸化物の間に、様々な物質を形成した結果、岩塩構造の中間層を形成し、その上に単純ペロブスカイト構造の層を形成することにより、完全に各層とも(001)面方向に配列するようにエピタキシャル成長させて、結晶性の非常に高い単純ペロブスカイト構造の層を形成することができる。
ここで、図5は、中間層の有無による単純ペロブスカイト層の(001)面の配向率を示す図であり、図5(a)は、中間層を設けたときの各薄層の結晶面を観察したX線回折図であり、図5(b)は、中間層を設けないときの各薄層の結晶面を観察したX線回折図である。図5中の、Siは、シリコン単結晶基板、STOは単純ペロブスカイト構造のチタン酸ストロンチウム、YSZは、Y添加による安定化させた酸化ジルコニア(以下、単に「YSZ」と記す。)、SrOは中間層の酸化ストロンチウムを示している。
【0017】
図5(b)に示すように、中間層を設けず積層した場合は、チタン酸ストロンチウムの(001)面が観察されず、ほとんど(011)面に配列していることがわかる。それに対して、図5(a)では、1.5nmのSrOの中間層を設けている。ここでは、SrO/YSZも(001)に配列しており、また、単純ペロブスカイト層のSTOも、(011)面への配向が存在せず、ほとんどが(001)面に配列しているのが観察された。このように、YSZ層上に岩塩構造を有する中間層を設けることで、その上部に形成される単純ペロブスカイト層のSTO層を(001)面に配列させることができる。
この中間層となる中間層として、(001)面の隅に陽イオン、辺の間に陰イオンを有する岩塩構造が好ましく、具体的には、酸化マグネシウム、酸化カルシウム、酸化バリウム、酸化ストロンチウムで構成される群から選択される少なくとも1の酸化物を挙げることができ、さらに、YSZに格子定数の近いSrOが一層好ましい。
【0018】
また、図で示した膜多層構造体は、岩塩構造を有するSrO初期層が厚く形成されている。岩塩構造をもつSrOを、極めて薄く形成することによって、その直上に形成される単純ペロブスカイト酸化物内にSrOを成層中に熱拡散させてしまうことにより、図のようなYSZエピタキシャル層上に直接(001)配向のペロブスカイト構造エピタキシャル層を形成した多層構造を得ることができる。このときに、熱拡散させる前の中間層は、元素の配列には最隣接原子の影響が最も大きいために、1nm以下の非常に薄い薄層で十分である。しかも、一旦配列した後は、結晶の変態も生じない範囲で高温で熱処理して拡散させ消滅させても、量が少ないために、単純ペロブスカイト層の当初の結晶構造を維持することができる。
このように、単純ペロブスカイト層の(001)面の配列をZrO層、シリコン半導体基板と一致させることで、分極率を高くし、また、膜多層構造体として動作させるときに低い電圧で応答時間を短くすることができる。
【0019】
また、ZrO層としては、Y、Scを含む軽希土類金属又はアルカリ土類金属を含有することが好ましい。純酸化ジルコニウムは高温で正方晶、室温で単斜晶であり、冷却時に相転移が伴う。この相変化に伴う体積変化が非常に大きいので、良く密着した層は得られにくい。Y、Scを含む軽希土類金属又はアルカリ土類金属を添加することによって、相転移の温度が低くなって安定化する。したがって、この安定化された立方晶のZrO層を用いるのが好ましい。添加量は、例えば、Yを添加したイットリウム安定化ジルコニア(YSZ)におけるZrとYの原子比Zr/Yは、0.3〜3.0が好ましい。
【0020】
また、この単純ペロブスカイト構造を有する酸化物は、多くは強誘電体であり、圧電性、誘電性、焦電性、半導性、電気伝導性、電気光学効果をもつ材料がある。これらの材料を適宜用いて膜多層構造体としてもちいることができる。単純ペロブスカイトしては、SrTiO3、BaSrTiO3、(Ba、Sr)TiO3、SrTiO3、(Pb、La)(Zr、Ti)O3、Pb(Zr、Ti)O3、PbTiO3の他にMg、Caを2価の金属元素として含むものであってもよい。さらに、Ag、Al、Ba、Bi、Ca、Ce、Cd、Co、Cu、Dy、Eu、Fe、Ga、Gd、Hf、Ir、In、La、Sb、Sc、Sm、Sn、Sr、Ta、Te、Th、Tl、U、V、W、Y、Yb、Zr等を含むものであっても良い。これらは、化学量論組成に限るものではなく、例えば、SrTiO3では、Sr/Tiの原子比が、0.7〜1.3の範囲が好ましい。また、酸素Oは、3を中心に、2.7〜3.3の範囲が好ましい。この単純ペロブスカイト構造を維持する限りは、誘電特性に応じて原子比は適宜選択可能である。
【0021】
特に、この中で、単純ペロブスカイト構造を有する物質として、SrRuO3、CaRuO3、LaNiO3、(LaxSr1-x)CoO3(ただし、0<x<1)、CaTiO3、(BaxSr1-x)TiO3(ただし、0<x<1)で構成される群から選択される少なくとも1の酸化物を用いることができる。これらは、例えば、強誘電体を用いた不揮発性メモリ(FeRAM)に用いることができる。強誘電体のヒステリシス効果を利用することで不揮発性メモリにするもので、大きな残留分極を持つ強誘電体材料で、整合性の高い層を形成することで、繰り返し使用に対する層疲労に強い膜多層構造体を得ることができる。また、比誘電率が高いことで、層コンデンサとして容量素子に用いることができる。形態は、基板上に下部電極、誘電体層、上部電極を積層する構造で、下部電極としての機能を有する半導体基板をそのまま用いても良い。容量素子として、誘電体層の比誘電率、tanδ(誘電損失)が大きい材料を用いることで、容量の大きい容量素子を得ることができる。
【0022】
また、本発明の膜多層構造体は、誘電体層の少なくとも1層が、圧電効果又は電歪効果を有する。圧電効果は、外力が加えられと分極する現象をいい、電歪効果は、電界を印加されたときに誘電分極が生じて、その結果歪みが生ずる現象をいう。この圧電効果・電歪効果を有する材料として、Pb(Zr1-xTix)O3(0<x<1)、(Pb1-yLay)(Zr1-xTix)O3(0<x、y<1)、Pb(B’0.33B’’ 0.57xTiyZr1-x-y3(0<x、y<1、B’は2価の遷移金属、B’’は5価の遷移金属)、Pb(B’0.5B’’ 0.5 xTiyZr1-x-y3(0<x、y<1、B’は3価の遷移金属、B’’は5価の遷移金属)、Pb(B’0.33B’’ 0.67 xTiyZr1-x-y3( 0<x、y<1、B’は6価の遷移金属、B’’は3価の遷移金属)の群から構成される少なくとも1以上の酸化物を挙げることができる。例えば、圧電効果が大きいことで、微少の変位を感知して、応答性に優れた極めて薄いアクチュエータ素子を得ることができる。
【0023】
また、単純ペロブスカイト構造を有する薄層の他に、タングステンブロンズ構造を有する薄層を設けても良い。タングステンブロンズ構造を有する薄層が、(SrxBa1-x)Nb26(ただし、0<x<1)、(Sr1-xBax)Ta26(ただし、0<x<1)、PbNb26、Ba2NaNb515、(BaxSr1-x)TiO3(ただし、0<x<1)で構成される群から選択される少なくとも1の酸化物を用いることができる。これらをペロブスカイト層上にはペロブスカイト層がエピタキシャル成長しやすいので、これらの層を多層化してもよい。なお、これらは、化学量論組成に限るものではなく、誘電特性を示す範囲で適宜組成を選択することができる。
一般にタングステン・ブロンズ構造は、多くは単純ペロブスカイト構造における陽イオンのサイトの一部が欠損した構造を基本にしている。したがって、八面体を形成する酸素の揺らぎによって強誘電体となっており、さらに、エピタキシャル関係において、単純ペロブスカイト構造と同様に考えることができる。
【0024】
また、単純ペロブスカイト構造を有する薄層の他に、ビスマス層状構造を有する薄層を設けても良い。ビスマス層状構造を有する薄層としては、(Bi1-xx4Ti312(ただし、RはY、Scを含む軽希土類金属、0<x<1)、SrBi2Ta29、SrBi4Ti415で構成される群から選択される少なくとも1の酸化物を用いることができる。ビスマス層状構造は、(Bi222(Am1m3m+12で表される結晶構造で、(Bi222層の間に複数のペロブスカイト構造が挟まれている。これらも、単純ペロブスカイト構造と同様に、中間層によって、エピタキシャル成長することができる。これらを、ペロブスカイト層上にはペロブスカイト層がエピタキシャル成長しやすいので、これらの層を多層化してもよい。このビスマス層状構造を有する八面体を形成する酸素の揺らぎによって強誘電体となっている。(Bi1-xx4Ti312等を用いることで膜多層構造体を得ることができる。なお、これらは、化学量論組成に限るものではなく、誘電特性を示す範囲で適宜組成を選択することができる。
【0025】
また、この膜多層構造体は、単純ペロブスカイト層の上に白金族の金属を含有する金属層を、エピタキシャル成長させて設ける。膜多層構造体は、STO上にエピタキシャル成長可能な白金、イリジウムといった白金族の層を形成して用いてもよい。
更に多層構造を形成後、層の結晶性を向上させるために酸素中で成層温度より高い温度に上げて加熱するアニールを行っても良い。その場合、酸素が層を通して基板中に入り込むため、岩塩構造をもつ層と基板の間にシリコン熱酸化層が形成される。既に、エピタキシャル成長した後であり、ここの新たなシリコン熱酸化層が形成されても、他の薄層の構造に影響を及ぼすことはない。
【0026】
【実施例】
また、半導体基板の(001)面上に、エピタキシャル成長させる酸化ジルコニウムを主成分とする薄層とエピタキシャル成長させて、かつ、(001)面が45°面内回転している単純ペロブスカイト構造を有する薄層とを有する層積層構造体を設けることで、アクチュエータ素子として用いることができる。このときに、半導体基板と単純ペロブスカイトとの双方又はいずれか一方に電極を設ける。以下に、その実施例を説明する。
【0027】
(実施例1)
以下に、本発明のアクチュエータ素子の具体的な製造方法について説明する。図6は、実施例1で得られるアクチュエータ素子の層構成を示す概略図である。
初めに、(001)方位を持つ2インチのシリコン単結晶基板を洗浄後、9%の希ふっ酸に浸して、基板表面のSiO2層を除去する。このシリコン単結晶基板を成層チャンバ内にセットし、800℃に保持する。5×10-4Torrの圧力で、12sccmの酸素を流しながら、7分、イットリウム安定化ジルコニアターゲット(以下、「YSZターゲット」と記す。)にKrFエキシマレーザを照射して、パルスレーザ蒸着法によりYSZ層をエピタキシャル成長させる。
次に、赤外炉にて大気圧下で5L/分で酸素を流しながら、1000℃で、2時間加熱し、YSZとシリコン基板の間にシリコン熱酸化層を形成し、YSZ層の結晶性を向上させる。
次に、再びチャンバに戻し、大気圧下で酸素を流しながら、1000℃で、2時間加熱した炭酸ストロンチウムターゲットに変更し、10mTorrの圧力で、酸素を6sccm流しながら、800℃に保持し、2分レーザを照射して酸化ストロンチウム層をYSZ層上にエピタキシャル成長させる。
次に、ターゲットをチタン酸ストロンチウムに変更し、10mTorrの圧力で、酸素を6sccmしながら、10分レーザを照射してチタン酸ストロンチウム層をSrO/YSZ層上にエピタキシャル成長させる。
冷却後、基板をチャンバから取り出す。スパッタ装置のチャンバに入れて、600℃に保持し、アルゴン30sccm、酸素1sccm流しながら、白金を20分スパッタして白金のエピタキシャル層を形成する。
【0028】
冷却後、基板をチャンバから取り出す。PLZTゾルゲル液(組成:PLZT113/3/45/55)を0.3cc滴下してスピンコータで回転させる。350℃にあらかじめ昇温しておいたホットプレート上に1分載せて溶媒を揮発させ、室温まで冷却する。これを3回繰り返して溶媒を完全に除去する。
次に、基板を大気圧、5L/分で酸素流しながら65℃、10分加熱して、PLZT層を結晶化させる。これに、メタルマスクを基板上に載せ、スパッタ法により円形の白金層を形成する。
次に、底面にレジスト樹脂を塗布してパターニングし、所定の大きさに開口部をあける。その後、80℃の飽和KrOH溶液に浸けて、シリコン基板を異方性エッチングし、ダイヤフラム構造とする。
さらに、基板を大気圧、5L/分で酸素を流しながら600℃で、60分加熱して、PLZT層を回復アニールする。
以上によりアクチュエータ素子が得られた。
【0029】
また、半導体基板の(001)面上に、エピタキシャル成長させる酸化ジルコニウムを主成分とする薄層とエピタキシャル成長させて、かつ、(001)面が45°面内回転している単純ペロブスカイト構造を有する薄層とを有する誘電体層を設けることで、容量素子として用いることができる。このときに、半導体基板と単純ペロブスカイトとの双方又は単純ペロブスカイトの一方に電極を設ける。以下に、その実施例を説明する。
(実施例2)
以下に、本発明の容量素子の具体的な製造方法について説明する。図7は、実施例2で得られる容量素子の層構成を示す概略図である。
初めに、(001)方位を持つ2インチのシリコン単結晶基板を洗浄後、9%の希ふっ酸に浸して、基板表面のSiO2層を除去する。このシリコン単結晶基板を成層チャンバ内にセットし、800℃に保持する。5×10-4Torrの圧力で、12sccmの酸素を流しながら、7分、イットリウム安定化ジルコニアターゲット(以下、「YSZターゲット」と記す。)にKrFエキシマレーザを照射して、パルスレーザ蒸着法によりYSZ層をエピタキシャル成長させる。・赤外炉にて大気圧下で酸素を5リットル/分流しながら1000℃、2時間加熱し、YSZとシリコン基板の間にシリコン熱酸化層を形成し、YSZ層の結晶性を向上させる。
【0030】
次に、再びチャンバに戻し、大気圧下で酸素を流しながら、1000℃で、2時間加熱した炭酸ストロンチウムターゲットに変更し、10mTorrの圧力で、酸素を6sccm流しながら、800℃に保持し、2分レーザを照射して酸化ストロンチウム層をYSZ層上にエピタキシャル成長させる。
ターゲットをルテニウム酸ストロンチウムに変更し、10mTorrの圧力で、酸素を6sccm流しながら、10分レーザを照射してルテニウム酸ストロンチウム層をSrO/YSZ層上に(001)方向にエピタキシャル成長させる。
次に、ターゲットをPZT52/48に変更し、200mTorrの圧力で、酸素を6sccm流しながら、10分レーザを照射してPZT層をSrRu03/SrO/YSZ層上にエピタキシャル成長させる。
その後、メタルマスクを基板上に載せ、スパッタ法により円形の白金層を形成する。基板を大気圧、5mL/分で酸素流しながら600℃、60分加熱して、PLZT層を回復アニールする。
以上により容量素子が得られた。
【0031】
また、半導体基板の(001)面上に、エピタキシャル成長させる酸化ジルコニウムを主成分とする薄層とエピタキシャル成長させて、かつ、(001)面が45°面内回転している単純ペロブスカイト構造を有する薄層とを有する誘電体層を設けることで、フィルタ素子として用いることができる。このときに、半導体基板と単純ペロブスカイトとの双方又はいずれか一方に電極を設ける。
SAWフィルタ素子として用いるには、圧電性を有する層を形成する必要がある。圧電性を有する層は、岩塩構造をもつ中間層上に圧電層を直接形成しても良いし、単純ペロブスカイト構造を有する絶縁層、例えばSTO層などの上に、形成してもよい。得られた圧電層上に櫛形の上部電極を形成することで、SAWフィルタが得られる。以下に、その実施例を説明する。
【0032】
(実施例3)
図8は、実施例3で得られたフィルタ素子の層構成を示す概略図で、図8(a)は断面図で、図8(b)は平面図である。
初めに、(001)方位を持つ2インチのシリコン単結晶基板を洗浄後、9%の希ふっ酸に浸して、基板表面のSiO2層を除去する。このシリコン単結晶基板を成層チャンバ内にセットし、800℃に保持する。5×10-4Torrの圧力で、12sccmの酸素を流しながら、7分、イットリウム安定化ジルコニアターゲット(以下、「YSZターゲット」と記す。)にKrFエキシマレーザを照射して、パルスレーザ蒸着法によりYSZ層をエピタキシャル成長させる。
次に、大気圧下で酸素を流しながら1000℃で、2時間加熱した炭酸ストロンチウムターゲットに変更し、10mTorrの圧力で、酸素を6sccm流しながら、800℃に保持し、2分レーザを照射して酸化ストロンチウム層をYSZ層上にエピタキシャル成長させる。
次に、ターゲットをチタン酸ストロンチウムに変更し、10mTorrの圧力で、酸素を6sccm流しながら、10分レーザを照射してチタン酸ストロンチウム層をYSZ層上にエピタキシャル成長させる。
冷却後、基板をチャンバから取り出す。スパッタ装置のチャンバに入れて、600℃に保持し、アルゴン30sccm、酸素1sccm流しながら、白金を20分スパッタして白金のエピタキシャル層を形成する。
【0033】
冷却後、基板をチャンバから取り出す。PLZTゾルゲル液(組成:PLZT113/3/45/55)を0.3cc滴下してスピンコータで回転させる。350℃にあらかじめ昇温しておいたホットプレート上に1分載せて溶媒を揮発させ、室温まで冷却する。これを3回繰り返して溶媒を完全に除去する。
次に、基板を大気圧、5L/分で酸素流しながら65℃、10分加熱して、PLZT層を結晶化させる。これに、メタルマスクを基板上に載せ、スパッタ法により円形の白金層を形成する。
さらに、基板を大気圧、5L/分で酸素を流しながら600℃で、60分加熱して、PLZT層を回復アニールする。
以上によりフィルタ素子が得られた。
【0034】
ここで示したように、YSZのエピタキシャル層を形成した(001)面が表れたシリコン単結晶基板を用い、岩塩構造をもつSrO中間層として、単純ペロブスカイト構造をもつSTO層のX線回折図形の結果を図9(a)に、φスキャン結果を図9(b)に示す。X線回折法による2θ−θスキャン結果は基板垂直方向の配向を示し、φスキャン結果は、基板面内方向の配向を示している。図9(a)の2θ−θスキャン結果では、でシリコン単結晶の{001}とYSZの{001}、SrOの{001}、ペロブスカイト構造の{001}のピークしか見られない。YSZとSrOは共に格子定数が約0.51nmであり、X線回折法でピーク分離ができない。{011}や{111}といった他の指数の回折が観察されないことから、これは全ての薄層が(001)配向していることを示している。また、図9(b)のφスキャン結果では、シリコンの面内の(202)、YSZおよびSrOの(202)面、STOの(101)面は、それぞれ4本のピークとして得られていることから、4回対称をもっており、全ての薄層はエピタキシャル成長していることを示している。STOの(101)面はシリコンやYSZ、SrOに対してピーク発現角度が45°ずれている。STOの格子が基板面内に対して45°面内回転して(001)面の配列方向に成長していることを示している。
【0035】
図10に、(001)面に配向したYSZエピタキシャル層の直上に形成したSTOエピタキシャル層の(001)面のピークのωロッキングカーブを示す。半値幅は0.78°で、1°を切っており、シリコン基板上に形成されたペロブスカイト酸化物薄層として、非常に高い結晶性を有している。ペロブスカイト酸化物層が、酸化ジルコニウムに対して面内で45°面内回転して成長することで、格子整合性が向上したためである。従って、この上部に積層される多層層は、この層の結晶性を引き継いで成長するので、結晶性の良い層の層積層構造体が得られていることがわかる。
【0036】
以上が本発明の一実施形態による説明であるが、発明として、例えば、下記のような特徴を抽出することができるので、ここで列挙しておく。
(付記1)半導体基板の(001)面上に複数の薄層を備える膜多層構造体において、前記膜多層構造体は、エピタキシャル成長させる酸化ジルコニウムを主成分とする薄層と、酸化ジルコニウムを主成分とする薄層に対して(001)面が45°面内回転して、エピタキシャル成長させる単純ペロブスカイト構造を有する薄層とが設けらている膜多層構造体である。
(付記2)また、半導体基板の(001)面上に複数の薄層を備える膜多層構造体において、前記膜多層構造体は、エピタキシャル成長させる酸化ジルコニウムを主成分とする薄層と、酸化ジルコニウムを主成分とする薄層に対して(001)面が45°面内回転して、エピタキシャル成長させる単純ペロブスカイト構造を有する薄層と、酸化ジルコニウムを主成分とする薄層と単純ペロブスカイト構造を有する薄層との間に中間層とが設けられている膜多層構造体である。
【0037】
(付記3)また、付記1又は2に記載の膜多層構造体において、前記半導体基板がシリコンである膜多層構造体である。
(付記4)また、付記1又は2に記載の膜多層構造体において、前記酸化ジルコニウムを主成分とする薄層が、Y、Scを含む軽希土類金属又はアルカリ土類金属を含有する膜多層構造体である。
(付記5)また、付記1又は2に記載の膜多層構造体において、前記膜多層構造体は、白金族を含む金属層が、エピタキシャル成長させて、単純ペロブスカイト構造を有する薄層の上に設けられる膜多層構造体である。
(付記6)また、付記5に記載の膜多層構造体において、前記白金族を含む金属層が、白金とイリジウムの混合物又はいずれか一方の金属を含有する膜多層構造体である。
(付記7)また、付記2に記載の膜多層構造体において、前記中間層の格子定数は、単純ペロブスカイト構造を有する薄層の格子定数に対して、65〜75%の範囲内にある膜多層構造体である。
(付記8)また、付記7に記載の膜多層構造体において、前記中間層の結晶構造は、隅に陽イオンがあり、結晶格子の辺の真ん中に陰イオンがある膜多層構造体である。
(付記9)また、付記7又は8に記載の膜多層構造体において、前記中間層は、岩塩構造を有する膜多層構造体である。
(付記10)また、付記9に記載の膜多層構造体において、前記中間層が、酸化マグネシウム、酸化カルシウム、酸化バリウム、酸化ストロンチウムで構成される群から選択される少なくとも1の酸化物を含有する膜多層構造体である。
【0038】
(付記11)また、付記1、2、9に記載の膜多層構造体において、前記単純ペロブスカイト構造を有する薄層が、SrRuO3、CaRuO3、LaNiO3、(LaxSr1-x)CoO3(ただし、0<x<1)、CaTiO3、(BaxSr1-x)TiO3(ただし、0<x<1)で構成される群から選択される少なくとも1の酸化物を含有する膜多層構造体である。
(付記12)また、付記1、2、9に記載の膜多層構造体において、前記誘電体層は、複数の単純ペロブスカイト構造を有する薄層を有し、少なくとも1層が、酸化ジルコニウムを主成分とする層に対してエピタキシャル成長し、圧電効果又は電歪効果を有する薄層である膜多層構造体である。
(付記13)また、付記12に記載の膜多層構造体において、前記圧電効果又は電歪効果を有する薄層が、Pb(Zr1-xTix)O3(0<x<1)、(Pb1-yLay)(Zr1-xTix)O3(0<x、y<1)、Pb(B’0.33B’’ 0.57xTiyZr1-x-y3(0<x、y<1、B’は2価の遷移金属、B’’は5価の遷移金属)、Pb(B’0.5B’’ 0.5 xTiyZr1-x-y3(0<x、y<1、B’は3価の遷移金属、B’’は5価の遷移金属)、Pb(B’0.33B’’ 0.57 xTiyZr1-x-y3( 0<x、y<1、B’は6価の遷移金属、B’’は3価の遷移金属)の群から構成される少なくとも1以上の酸化物を含有する膜多層構造体である。
【0039】
(付記14)また、付記1、2、9に記載の膜多層構造体において、前記膜多層構造体は、タングステンブロンズ構造を有する薄層が、単純ペロブスカイト構造を有する薄層の上に設けられる膜多層構造体である。
(付記15)また、付記14に記載の膜多層構造体において、前記タングステンブロンズ構造を有する薄層が、(SrxBa1-x)Nb26(ただし、0<x<1)、(Sr1-xBax)Ta26(ただし、0<x<1)、PbNb26、Ba2NaNb515、(BaxSr1-x)TiO3(ただし、0<x<1)で構成される群から選択される少なくとも1の酸化物を含有する膜多層構造体である。
(付記16)また、付記1、2、9に記載の膜多層構造体において、前記膜多層構造体は、ビスマス層状構造を有する薄層が、単純ペロブスカイト構造を有する薄層の上に設けられる膜多層構造体である。
(付記17)また、付記16に記載の膜多層構造体において、前記ビスマス層状構造を有する薄層が、(Bi1-xx4Ti312(ただし、RはY、Scを含む軽希土類金属)、0<x<1)、SrBi2Ta29、SrBi4Ti415で構成される群から選択される少なくとも1の酸化物を含有する膜多層構造体である。
(付記18)また、付記1、2、9のいずれかに記載の膜多層構造体において、前記膜多層構造体は、絶縁性薄層が、半導体基板と酸化ジルコニウムを主成分とする酸化物薄層との間に設けられる膜多層構造体である。
(付記19)また、付記18に記載の膜多層構造体において、前記膜多層構造体は、絶縁性薄層がシリコン熱酸化層である膜多層構造体である。
【0040】
(付記20)金属基板に誘電体層を設けるアクチュエータ素子において、前記誘電体層は、半導体基板の(001)面上にエピタキシャル成長させる酸化ジルコニウムを主成分とする薄層と、エピタキシャル成長させて、かつ、(001)面が45°面内回転している単純ペロブスカイト構造を有する薄層とが設けられるアクチュエータ素子である。
(付記21)また、付記20に記載のアクチュエータ素子において、前記誘電体層は、半導体基板の(001)面上に複数の薄層を備え、エピタキシャル成長させる酸化ジルコニウムを主成分とする薄層と、酸化ジルコニウムを主成分とする薄層に対して(001)面が45°面内回転して、エピタキシャル成長させる単純ペロブスカイト構造を有する薄層と、酸化ジルコニウムを主成分とする薄層と単純ペロブスカイト構造を有する薄層との間に中間層とが設けられている誘電体層であるアクチュエータ素子である。
(付記22)また、付記20に記載のアクチュエータ素子において、前記中間層は、岩塩構造を有するアクチュエータ素子である。
【0041】
(付記23)金属基板に誘電体層を設ける容量素子において、前記誘電体層は、半導体基板の(001)面上にエピタキシャル成長させる酸化ジルコニウムを主成分とする薄層と、エピタキシャル成長させて、かつ、(001)面が45°面内回転している単純ペロブスカイト構造を有する薄層とが設けられる誘電体層からなる容量素子である。
(付記24)また、付記23に記載の容量素子において、前記誘電体層は、前記誘電体層は、半導体基板の(001)面上に複数の薄層を備え、エピタキシャル成長させる酸化ジルコニウムを主成分とする薄層と、酸化ジルコニウムを主成分とする薄層に対して(001)面が45°面内回転して、エピタキシャル成長させる単純ペロブスカイト構造を有する薄層と、酸化ジルコニウムを主成分とする薄層と単純ペロブスカイト構造を有する薄層との間に中間層とが設けられている誘電体層である容量素子である。
(付記25)また、付記23に記載の容量素子において、前記中間層は、岩塩構造を有する容量素子である。
【0042】
(付記26)金属基板に誘電体層を設けるフィルタ素子において、前記誘電体層は、半導体基板の(001)面上にエピタキシャル成長させる酸化ジルコニウムを主成分とする薄層と、エピタキシャル成長させて、かつ、(001)面が45°面内回転している単純ペロブスカイト構造を有する薄層とが設けられる膜多層構造体からなるフィルタ素子である。
(付記27)また、付記26に記載のフィルタ素子において、前記誘電体層は、前記誘電体層は、半導体基板の(001)面上に複数の薄層を備え、エピタキシャル成長させる酸化ジルコニウムを主成分とする薄層と、酸化ジルコニウムを主成分とする薄層に対して(001)面が45°面内回転して、エピタキシャル成長させる単純ペロブスカイト構造を有する薄層と、酸化ジルコニウムを主成分とする薄層と単純ペロブスカイト構造を有する薄層との間に中間層とが設けられている誘電体層であるフィルタ素子である。
(付記28)また、付記26に記載のフィルタ素子において、前記中間層は、岩塩構造を有するフィルタ素子である。
【0043】
【発明の効果】
本発明の層積層構造体を用いることにより、分極が増大し、より小さく、高性能な膜多層構造体及びこれを用いる容量素子、アクチュエータ素子およびフィルタ素子を提供することができる。
【図面の簡単な説明】
【図1】本発明の一実施形態である膜多層構造体の層構造を示す概略構成図である。
【図2】本発明の他の実施形態である膜多層構造体の層構造を示す概略構成図である。
【図3】各薄層構造の結晶の層構成を示しており、図3(a)は酸化ジルコニウムの蛍石構造を示し、図3(b)は酸化ストロンチウムのの岩塩構造を示し、図3(c)は単純ペロブスカイトの構造を示している。
【図4】単純ペロブスカイト(011)面と酸化ジルコニウム(001)面がエピタキシャル関係を持って成長した膜多層構造体の層構造を示す概略構成図である。
【図5】中間層の有無による単純ペロブスカイト層の(001)面の配向率を示す図であり、図5(a)は、中間層を設けたときの各薄層の結晶面を観察したX線回折図であり、図5(b)は、中間層を設けないときの各薄層の結晶面を観察したX線回折図である。
【図6】実施例1で得られたアクチュエータ素子の層構成を示す概略図である。
【図7】実施例2で得られた容量素子の層構成を示す概略図である。
【図8】実施例3で得られたフィルタ素子の層構成を示す概略図で、図8(a)は断面図で、図8(b)は平面図である。
【図9】図9(a)は、得られた層の層のX線回折図形の結果で、図9(b)は、φスキャン結果を示す。
【図10】(001)面に配向したYSZエピタキシャル層の直上に形成したSTOエピタキシャル層の(001)面のピークのωロッキングカーブを示す。
【符号の説明】
11 半導体基板(シリコン単結晶基板)
12 酸化ジルコニウム層(ZrO、YSZ層)
13 中間層(SrO層)
14 単純ペロブスカイト層
15 白金族層
16 強誘電体層
17 上部電極層
18 シリコン熱酸化層

Claims (9)

  1. 半導体基板の(001)面上に複数の層を備える膜多層構造体において、
    前記膜多層構造体は、
    Y、Scのいずれかを含む軽希土類金属又はアルカリ土類金属を含み、酸化ジルコニウムを主成分とする、エピタキシャル成長した(001)面配向の第1の層と、
    前記第1の層の(001)面の直上に配置され、前記第1の層の(001)面が45°面内回転してエピタキシャル成長した単純ペロブスカイト構造の第2の層と
    を有することを特徴とする膜多層構造体。
  2. 半導体基板の(001)面上に複数の層を備える膜多層構造体において、
    前記膜多層構造体は、
    Y、Scのいずれかを含む軽希土類金属又はアルカリ土類金属を含み、酸化ジルコニウムを主成分とする、エピタキシャル成長した(001)面配向の第1の層と、
    前記第1の層の(001)面の直上に配置され、エピタキシャル成長した(001)面配向の中間層と、
    前記中間層の(001)面の直上に設けられ、前記第1の層の(001)面が45°面内回転してエピタキシャル成長した単純ペロブスカイト構造の第2の層と
    を有することを特徴とする膜多層構造体。
  3. 請求項1又は2に記載の膜多層構造体において、
    前記第2の層の上に、エピタキシャル成長した、白金族を含む金属層をさらに有することを特徴とする請求項1又は2に記載の膜多層構造体。
  4. 請求項2に記載の膜多層構造体において、
    前記中間層の格子定数は、前記第2の層の格子定数に対して、65〜75%の範囲内にあることを特徴とする膜多層構造体。
  5. 請求項1又は2に記載の膜多層構造体において、
    前記第2の層は、複数の単純ペロブスカイト構造を有する薄層を有し、少なくとも1層が、酸化ジルコニウムを主成分とする層の直上にエピタキシャル成長し、圧電効果又は電歪効果を有する薄層であることを特徴とする膜多層構造体。
  6. 誘電体層と、
    前記誘電体層の上方に設けた電極と
    を有し
    前記誘電体層は、
    半導体基板の(001)面上にエピタキシャル成長した、Y、Scのいずれかを含む軽希土類金属又はアルカリ土類金属を含み、酸化ジルコニウムを主成分とする(001)面配向の第1の層と、
    前記第1の層の(001)面の直上に配置され、前記第1の層の(001)面が45°面内回転してエピタキシャル成長した単純ペロブスカイト構造を有する第2の層と
    を有することを特徴とするアクチュエータ素子。
  7. 誘電体層と、
    前記誘電体層の上方に設けた電極と
    を有し
    前記誘電体層は、
    半導体基板の(001)面上にエピタキシャル成長した、Y、Scのいずれかを含む軽希土類金属又はアルカリ土類金属を含み、酸化ジルコニウムを主成分とする(001)面配向の第1の層と、
    前記第1の層の(001)面の直上に配置され、前記第1の層の(001)面が45°面内回転してエピタキシャル成長した単純ペロブスカイト構造を有する第2の層と
    を有することを特徴とする容量素子。
  8. 誘電体層と、
    前記誘電体層の上方に設けた電極と
    を有し、
    前記誘電体層は、
    半導体基板の(001)面上にエピタキシャル成長した、Y、Scのいずれかを含む軽希土類金属又はアルカリ土類金属を含み、酸化ジルコニウムを主成分とする、エピタキシャル成長した(001)面配向の第1の層と、
    前記第1の層の(001)面の直上に配置され、エピタキシャル成長した(001)面配向の中間層と、
    前記中間層の(001)面の直上に設けられ、前記第1の層の(001)面が45°面内回転してエピタキシャル成長した単純ペロブスカイト構造を有する第2の層と
    を有することを特徴とする容量素子。
  9. 誘電体層と、
    前記誘電体層の上方に設けた電極と
    を有し、
    前記誘電体層は、
    半導体基板の(001)面上にエピタキシャル成長した、Y、Scのいずれかを含む軽希土類金属又はアルカリ土類金属を含み、酸化ジルコニウムを主成分とする(001)面配向の第1の層と、
    前記第1の層の(001)面の直上に配置され、前記第1の層の(001)面が45°面内回転してエピタキシャル成長した単純ペロブスカイト構造を有する第2の層と
    を有することを特徴とするフィルタ素子。
JP2003166569A 2003-06-11 2003-06-11 膜多層構造体及びこれを用いるアクチュエータ素子、容量素子、フィルタ素子 Expired - Fee Related JP4734823B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2003166569A JP4734823B2 (ja) 2003-06-11 2003-06-11 膜多層構造体及びこれを用いるアクチュエータ素子、容量素子、フィルタ素子
US10/832,428 US7368172B2 (en) 2003-06-11 2004-04-27 Membrane multi-layer structure, and actuator element, capacitive element and filter element using the same
EP20040010561 EP1486590B1 (en) 2003-06-11 2004-05-04 Multi-layer structure, and actuator element, capacitive element and filter element using the same
CNB2004100479686A CN1302564C (zh) 2003-06-11 2004-06-09 多层膜结构及采用该多层膜结构的致动元件、电容元件和滤波元件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003166569A JP4734823B2 (ja) 2003-06-11 2003-06-11 膜多層構造体及びこれを用いるアクチュエータ素子、容量素子、フィルタ素子

Publications (2)

Publication Number Publication Date
JP2005005450A JP2005005450A (ja) 2005-01-06
JP4734823B2 true JP4734823B2 (ja) 2011-07-27

Family

ID=33296845

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003166569A Expired - Fee Related JP4734823B2 (ja) 2003-06-11 2003-06-11 膜多層構造体及びこれを用いるアクチュエータ素子、容量素子、フィルタ素子

Country Status (4)

Country Link
US (1) US7368172B2 (ja)
EP (1) EP1486590B1 (ja)
JP (1) JP4734823B2 (ja)
CN (1) CN1302564C (ja)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4365712B2 (ja) * 2004-03-25 2009-11-18 富士通株式会社 半導体装置の製造方法
JP2005294308A (ja) * 2004-03-31 2005-10-20 Fujitsu Ltd 強誘電体膜を含んだ電子素子とその製造方法
KR100642635B1 (ko) * 2004-07-06 2006-11-10 삼성전자주식회사 하이브리드 유전체막을 갖는 반도체 집적회로 소자들 및그 제조방법들
JP2006303219A (ja) * 2005-04-21 2006-11-02 Murata Mfg Co Ltd 可変容量素子
JP2008147233A (ja) * 2006-12-06 2008-06-26 Seiko Epson Corp アクチュエータ装置の製造方法及び液体噴射ヘッド
CN101631605B (zh) * 2007-02-20 2012-10-03 国际壳牌研究有限公司 气体分离膜系统及其制备或修复方法和用途
JP2009070926A (ja) * 2007-09-11 2009-04-02 Tokyo Institute Of Technology ペロブスカイト型酸化物薄膜の成膜方法および積層体
JP2011044579A (ja) * 2009-08-21 2011-03-03 Murata Mfg Co Ltd 圧電薄膜素子及びその製造方法
WO2011065317A1 (ja) * 2009-11-26 2011-06-03 株式会社村田製作所 圧電デバイス及び圧電デバイスの製造方法
JP5791370B2 (ja) * 2010-06-10 2015-10-07 キヤノン株式会社 圧電材料、圧電素子、液体吐出ヘッド、超音波モータおよび塵埃除去装置
JP5427835B2 (ja) 2011-05-25 2014-02-26 太陽誘電株式会社 圧電駆動素子及び圧電駆動装置
US9761785B2 (en) 2011-10-17 2017-09-12 The United States Of America As Represented By The Secretary Of The Army Stylo-epitaxial piezoelectric and ferroelectric devices and method of manufacturing
US8866367B2 (en) 2011-10-17 2014-10-21 The United States Of America As Represented By The Secretary Of The Army Thermally oxidized seed layers for the production of {001} textured electrodes and PZT devices and method of making
KR101305271B1 (ko) * 2012-03-22 2013-09-06 한국기계연구원 자기전기 복합체
JP6024502B2 (ja) * 2013-02-13 2016-11-16 三菱マテリアル株式会社 LaNiO3薄膜形成用組成物及びこの組成物を用いたLaNiO3薄膜の形成方法
US10340082B2 (en) 2015-05-12 2019-07-02 Capacitor Sciences Incorporated Capacitor and method of production thereof
JP6953306B2 (ja) 2014-05-12 2021-10-27 キャパシター サイエンシズ インコーポレイテッドCapacitor Sciences Incorporated エネルギー蓄積装置及びその製造方法
US10347423B2 (en) 2014-05-12 2019-07-09 Capacitor Sciences Incorporated Solid multilayer structure as semiproduct for meta-capacitor
AU2015343211A1 (en) 2014-11-04 2017-04-27 Capacitor Sciences Incorporated Energy storage devices and methods of production thereof
US9852846B2 (en) 2015-02-26 2017-12-26 Capacitor Sciences Incorporated Self-healing capacitor and methods of production thereof
US9932358B2 (en) 2015-05-21 2018-04-03 Capacitor Science Incorporated Energy storage molecular material, crystal dielectric layer and capacitor
US9941051B2 (en) 2015-06-26 2018-04-10 Capactor Sciences Incorporated Coiled capacitor
US10026553B2 (en) 2015-10-21 2018-07-17 Capacitor Sciences Incorporated Organic compound, crystal dielectric layer and capacitor
US10305295B2 (en) 2016-02-12 2019-05-28 Capacitor Sciences Incorporated Energy storage cell, capacitive energy storage module, and capacitive energy storage system
US10153087B2 (en) 2016-04-04 2018-12-11 Capacitor Sciences Incorporated Electro-polarizable compound and capacitor
US9978517B2 (en) 2016-04-04 2018-05-22 Capacitor Sciences Incorporated Electro-polarizable compound and capacitor
US11495670B2 (en) 2016-09-22 2022-11-08 Iqe Plc Integrated epitaxial metal electrodes
JP7005604B2 (ja) 2016-09-22 2022-01-21 アイキューイー ピーエルシー 統合されたエピタキシャル金属電極
US10395841B2 (en) 2016-12-02 2019-08-27 Capacitor Sciences Incorporated Multilayered electrode and film energy storage device
KR20180090116A (ko) * 2017-02-02 2018-08-10 삼성전자주식회사 광 필터 및 이를 포함하는 광 분광기
US20200388489A1 (en) * 2019-06-06 2020-12-10 Iqe Plc Integrated epitaxial metal electrodes for modified devices
KR102441000B1 (ko) * 2020-06-02 2022-09-05 연세대학교 산학협력단 압전발광 구조체, 압전 구조체, 이의 제조 방법 및 이를 이용하는 고감도 압력 센서

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6369280A (ja) * 1986-09-10 1988-03-29 Hitachi Ltd 圧電素子及びその製造方法
JP3310881B2 (ja) 1995-08-04 2002-08-05 ティーディーケイ株式会社 積層薄膜、電子デバイス用基板、電子デバイスおよび積層薄膜の製造方法
US5753934A (en) 1995-08-04 1998-05-19 Tok Corporation Multilayer thin film, substrate for electronic device, electronic device, and preparation of multilayer oxide thin film
US6258459B1 (en) 1998-04-28 2001-07-10 Tdk Corporation Multilayer thin film
JP4036544B2 (ja) * 1998-09-22 2008-01-23 Tdk株式会社 電圧制御発振器
US6319730B1 (en) * 1999-07-15 2001-11-20 Motorola, Inc. Method of fabricating a semiconductor structure including a metal oxide interface
JP2001122698A (ja) * 1999-10-26 2001-05-08 Seiko Epson Corp 酸化物電極薄膜
JP2001313429A (ja) * 2000-04-27 2001-11-09 Tdk Corp 積層薄膜その製造方法および電子デバイス
US6709776B2 (en) 2000-04-27 2004-03-23 Tdk Corporation Multilayer thin film and its fabrication process as well as electron device
JP2003142479A (ja) * 2001-11-02 2003-05-16 Fujitsu Ltd 半導体装置、エピタキシャル膜の製造方法、およびレーザアブレーション装置

Also Published As

Publication number Publication date
EP1486590A1 (en) 2004-12-15
US20040253466A1 (en) 2004-12-16
JP2005005450A (ja) 2005-01-06
CN1302564C (zh) 2007-02-28
CN1574357A (zh) 2005-02-02
EP1486590B1 (en) 2013-12-11
US7368172B2 (en) 2008-05-06

Similar Documents

Publication Publication Date Title
JP4734823B2 (ja) 膜多層構造体及びこれを用いるアクチュエータ素子、容量素子、フィルタ素子
US7339219B2 (en) Capacitance device including a perovskite film having (001) orientation
KR100671375B1 (ko) 박막 적층체, 그 박막 적층체를 이용한 전자 장치, 및액추에이터와, 액추에이터의 제조 방법
JP3310881B2 (ja) 積層薄膜、電子デバイス用基板、電子デバイスおよび積層薄膜の製造方法
JP4483849B2 (ja) 強誘電体薄膜
US8075795B2 (en) Piezoelectrics, piezoelectric element, and piezoelectric actuator
US20070045595A1 (en) Capacitative element, integrated circuit and electronic device
JP3999300B2 (ja) 強誘電体薄膜およびその製造方法
WO2016031986A1 (ja) 強誘電性薄膜、電子素子及び製造方法
JP2005294452A (ja) 薄膜積層体、その薄膜積層体を用いたアクチュエータ素子、フィルター素子、強誘電体メモリ、および光偏向素子
JP2000169297A (ja) 酸化物強誘電体薄膜の製造方法、酸化物強誘電体薄膜及び酸化物強誘電体薄膜素子
JP3669860B2 (ja) 積層薄膜
JP2005294308A (ja) 強誘電体膜を含んだ電子素子とその製造方法
JP3994468B2 (ja) 酸化物積層構造およびその製造方法ならびに強誘電体不揮発性メモリ
JPH09252094A (ja) 薄膜キャパシタ及び半導体装置
JP4142128B2 (ja) 積層薄膜およびその製造方法
JP4142127B2 (ja) 積層薄膜およびその製造方法
JPH11261028A (ja) 薄膜キャパシタ
KR100795664B1 (ko) (001) 배향된 페로브스카이트막의 형성 방법, 및 이러한페로브스카이트막을 갖는 장치
JP4977640B2 (ja) 機能性酸化物構造体、及び機能性酸化物構造体の製造方法
JPH11274419A (ja) 薄膜キャパシタ
JP3480767B2 (ja) 薄膜キャパシタ
Norga et al. Growth of (111)-oriented Pb (Zr, Ti) O3 layers on nanocrystalline RuO2 electrodes using the sol-gel technique
JP4126093B2 (ja) 薄膜電子部品
JPH08340087A (ja) 強誘電体不揮発性メモリ

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060525

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20091217

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091222

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100212

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110329

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110411

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 4734823

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140513

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees