JPH11261028A - 薄膜キャパシタ - Google Patents

Abstract

(57)【要約】 【課題】 エピタキシャル効果を利用した強誘電体薄膜
や高誘電率薄膜を使用した薄膜キャパシタを、界面での
酸化などによる膜剥がれや特性劣化を抑制した上で、Ｓ
ｉ基板上に良好な膜質および結晶状態を維持して作製す
る。 【解決手段】 Ｓｉ基板１上に順にエピタキシャル成長
させた、バリア層２、酸化防止層３、下部電極層４、誘
電体薄膜５および上部電極層６を具備する薄膜キャパシ
タである。バリア層２は、Ｓｉ基板側に配置されたＴｉ
Ｎ、ＶＮ、ＣｒＮなどからなる金属窒化物層７と、下部
電極層４側に配置された複合金属窒化物、例えばＴｉ
_1-x Ｍ_x Ｎ（Ｍ：Ａｌ，Ｚｒ）、Ｖ_1-x Ｍ′_x Ｎ、Ｃｒ
_1-x Ｍ′_x Ｎ（Ｍ′：Ｓｉ，Ａｌ，Ｔｉ，Ｚｒ，Ｎｂ）
などからなる複合金属窒化物層８との積層膜を有する。
あるいは、Ｍ元素もしくはＭ′元素の濃度を膜厚方向に
変化させた傾斜組成を持つ複合金属窒化物層を有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置な
どに用いられる薄膜キャパシタに関する。

【０００２】

【従来の技術】近年、集積回路技術の発展に伴って、半
導体記憶装置はますます小型化されており、半導体記憶
装置に必須の回路である薄膜キャパシタもより一層の小
型化が求められている。薄膜キャパシタの小型化には誘
電率の大きな誘電体の使用が有効である。ＳｒＴｉ
Ｏ₃ 、ＢａＴｉＯ₃ 、ＰｂＴｉＯ₃ 、ＰｂＺｒＯ₃ など
のペロブスカイト型酸化物は、単一組成並びに相互の固
溶体組成で 100以上1000にも及ぶ誘電率を有することが
知られており、セラミックコンデンサに広く用いられて
いる。これらの材料の薄膜化は薄膜キャパシタの小型化
に極めて有効であり、比較的良好な特性が得られてい
る。

【０００３】一方、記憶媒体として強誘電体薄膜を用い
た記憶装置（強誘電体メモリ（ＦＲＡＭ））の開発が行
われている。強誘電体メモリは不揮発性であり、電源を
落とした後も記憶内容が失われず、しかも強誘電体薄膜
の膜厚が十分薄い場合には自発分極の反転が速く、ＤＲ
ＡＭ並みに高速の書き込みおよび読み出しが可能である
などの特徴を有している。また、 1ビットのメモリセル
を 1つのトランジスタと 1つの強誘電体キャパシタで作
製することができるため、大容量化にも適している。強
誘電体メモリに用いる強誘電体薄膜には、残留分極が大
きい、残留分極の温度依存性が小さい、残留分極の長時
間保持が可能である（リテンション）などの特性が求め
られている。

【０００４】現在、強誘電体材料としては、主としてジ
ルコン酸チタン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃ （ＰＺ
Ｔ））が用いられている。しかし、ＰＺＴはキュリー温
度が高い(300℃）ことや自発分極が大きいなどの特徴を
有する反面、主成分であるＰｂの拡散および蒸発が比較
的低い温度で起こりやすい(500℃程度）という問題を有
しており、微細化には対応しにくいと言われている。

【０００５】ＰＺＴ以外ではチタン酸バリウム（ＢａＴ
ｉＯ₃ （ＢＴＯ））が代表的な強誘電体として知られて
いる。ＢＴＯはＰＺＴと同じくペロブスカイト型結晶構
造を持ち、キュリー温度は約393Kである。Ｐｂと比べる
とＢａは蒸発しにくく、組成や結晶構造の制御が容易で
あるというような特徴を有している。しかしながら、Ｂ
ＴＯはＰＺＴと比べて残留分極が小さく、しかもキュリ
ー温度が低いために残留分極の温度依存性が大きいなど
の難点を有しており、これらに起因して強誘電体メモリ
の記憶媒体としての用途には適さないと考えられてい
た。

【０００６】これに対して、本発明者らは先に、下部電
極にＰｔやルテニウム酸ストロンチウム（ＳｒＲｕＯ₃
（ＳＲＯ））を用いると共に、これより大きな格子定数
を持つチタン酸バリウムストロンチウム（Ｂａ_x Ｓｒ
_1-x ＴｉＯ₃ （ＢＳＴＯ）を誘電体として選択し、かつ
これらをエピタキシャル成長させることによって、ＢＳ
ＴＯのｃ軸方向の格子を伸長させ、かつａ軸方向に収縮
させた状態が維持されることを見出した。

【０００７】その結果、Ｂａリッチ組成のＢＳＴＯを使
用することによって、強誘電キュリー温度を高温側にシ
フトさせ、室温領域で大きな残留分極を示し、かつ85℃
程度まで温度を上げても十分大きな残留分極を保持する
ことができる、ＦＲＡＭに好適な強誘電体膜が実現可能
であることを確認している。また同様に、Ｓｒリッチ組
成のＢＳＴＯを使用することによって、多結晶膜でキャ
パシタを作製したときの誘電率、例えば膜厚20nmで誘電
率 200程度の数倍の 800以上に達する誘電率を有する薄
膜キャパシタが作製でき、ＤＲＡＭに好適な誘電特性が
実現できることを実験的に確認している。このようなエ
ピタキシャル成長させた誘電体膜を有する薄膜キャパシ
タを用いて、ＦＲＡＭやＤＲＡＭなどの半導体メモリを
構成することができることから、それらの実用化が期待
される。

【０００８】半導体メモリとして実用化するためには、
Ｓｉ基板上にエピタキシャルキャパシタを作製すること
が必須であるが、エピタキシャルＰｔ／ＢＳＴＯもしく
はＳＲＯ／ＢＳＴＯ膜をＳｉ基板上に直接成長させる
と、界面での酸化や混合層の発生などに起因して表面形
状の荒れや結晶性の低下などが起こり、リーク電流の増
大やひいてはエピタキシャル成長の阻害を発生させ、特
性の劣化を引き起こしてしまう。しかも、例えばスイッ
チ用トランジスタを形成した半導体基板とペロブスカイ
ト型誘電体からなるメモリセルとを組み合わせる場合、
下部電極や誘電体薄膜を構成するＰｔ、Ｒｕ、Ｓｒ、Ｂ
ａなどの元素がトランジスタ中を拡散するとスイッチン
グ動作に悪影響を及ぼすという問題がある。

【０００９】このようなことから、半導体基板との間に
は相互拡散を防ぐバリア層を形成する必要がある。ま
た、エピタキシャル効果を得るためには、バリア層自体
を半導体基板上にエピタキシャル成長させる必要があ
る。このようなバリア層としては、ＴｉＮやＴｉＮとＡ
ｌＮとの固溶体であるＴｉ_l-x Ａｌ_x Ｎを用いることが
検討されている。

【００１０】

【発明が解決しようとする課題】ＴｉＮはＡｌなどに対
するバリア性が高く、現在のＳｉデバイスにおいてもバ
リアメタルとして利用されている。さらに、高融点の化
合物（3000℃以上）であるために熱的安定性も高く、ま
た比抵抗がエピタキシャル膜で18μΩ・cm程度と非常に
低いことから、膜厚方向での電気特性を利用しようとし
た場合に、コンタクト抵抗が下げられるという利点があ
る。

【００１１】ＴｉＮの格子定数は0.4235nmであり、Ｓｉ
の格子定数は0.5431nmであり、その間のミスフィット量
((a-b)/a：a=ＴｉＮの格子定数，b=Ｓｉの格子定数）は
28%にもなるが、実際にはＳｉ 3格子に対してＴｉＮ 4
格子が概ね整合するため、ＴｉＮはＳｉ基板上に良好に
エピタキシャル成長させることができる。本発明者らの
実験によれば、Ｘ線回折におけるＴｉＮ(002) ピークの
ロッキングカーブの半値幅（ＦＷＨＭ）にして 1°以下
の比較的良好なＴｉＮ結晶が成長することが確認されて
いる。

【００１２】しかしながら、ＴｉＮでは界面での酸化や
混合層の発生などを十分に抑制することができず、上述
したように誘電体薄膜の成膜時に酸化による膜剥がれや
特性劣化が生じてしまう。

【００１３】一方、ＴｉＮにＡｌを添加してＴｉ_l-x Ａ
ｌ_x Ｎとすることによって、耐酸化性を付与することが
できる。本発明者らによる酸素雰囲気中での酸化速度の
検討結果によれば、ＳＲＯ／ＢＳＴＯ膜の成膜温度であ
る 600℃付近の酸素拡散の活性化エネルギーが 2.7eVか
ら 4.2eVまで上昇することが確認されている。これによ
って、ＴｉＮを用いた場合に形成されるＴｉＯ_x 層とそ
の体積膨張により引き起こされる界面での剥離を抑制す
ることができる。

【００１４】しかしながら、Ｓｉ基板上にＴｉ_l-x Ａｌ
_x Ｎバリア層を適用してＳＲＯ／ＢＳＴＯ膜を形成しよ
うとした場合、ＳｉとＴｉ_l-x Ａｌ_x ＮとＳｉとの格子
定数差に加えて、Ａｌを固溶させることで結晶性はＴｉ
Ｎに比べて著しく低下することから、上部に形成したＳ
ＲＯ／ＢＳＴＯ膜の結晶性や表面平滑性が悪化し、ひい
ては誘電特性に悪影響を及ぼすという欠点がある。

【００１５】すなわち、例えばＳｉ基板上に形成したエ
ピタキシャルＴｉ_0.9 Ａ１_0.1 Ｎ膜では、ＦＷＨＭが
1.6゜以上になってしまう。この下地膜としてのＴｉ
_l-x Ａｌ_x Ｎの結晶性は、上部にＰｔ／ＳＲＯ／ＢＳＴ
Ｏ積層膜を形成した場合、上部の膜の結晶性に大きく影
響を及ぼすことになる。

【００１６】例えば、ＳｒＴｉＯ₃ （ＳＴＯ）基板上に
ＳＲＯ／ＢＳＴＯ膜を形成した場合、ＳＲＯとＢＳＴＯ
のＦＷＨＭはそれぞれ 0.1゜、 0.3゜程度であるが、Ｔ
ｉ_{0. 95}Ａｌ_0.05Ｎバリア層を適用した場合には、それぞ
れ 1.5゜、 1.7゜以上の膜しか得られていない。この結
晶性の悪化は、主にミスフィットによる亜粒界の形成、
転位密度の増大、平坦性の悪化などによるものであり、
その結果として界面の実効的なバリアハイトを下げるこ
とによるリーク電流の増大、およびＢＳＴＯの格子緩和
による残留分極量の低下、飽和特性の悪化などをもたら
すことになる。

【００１７】本発明はこのような課題に対処するために
なされたもので、エピタキシャル効果を利用して強誘電
性を発現させた強誘電体薄膜、あるいはエピタキシヤル
効果により誘電率を増大させた高誘電率薄膜を使用した
キャパシタを、界面での酸化などによる膜剥がれや特性
劣化を抑制した上で、半導体基板上に良好な膜質および
結晶状態を維持して作製することを可能とすることによ
って、室温で良好なキャパシタ特性が得られ、かつリー
ク電流なども小さい薄膜キャパシタを提供することを目
的としている。

【００１８】

【課題を解決するための手段】上記目的を達成するため
に、本発明者らは残留分極量やリーク電流などに及ぼす
下地バリア層とＳｉとの格子整合量の影響やバリア層の
耐酸化性などに関して詳細な検討を行った結果、半導体
基板上のバリア層を 2重構造とし、第１のバリア層とし
て例えば結晶性に優れた窒化チタン（ＴｉＮ）、窒化バ
ナジウム（ＶＮ）、窒化クロム（ＣｒＮ）を用い、その
上に第２のバリア層として耐酸化性を付与した複合金属
窒化物、例えばＴｉ_1-x Ｍ_x Ｎ（Ｍ：ＡｌおよびＺｒか
ら選ばれる少なくとも 1種の元素）、Ｖ_1-x Ｍ′_x Ｎ、
Ｃｒ_1-x Ｍ′_x Ｎ（Ｍ′：Ｓｉ、Ａｌ、Ｔｉ、Ｚｒおよ
びＮｂから選ばれる少なくとも 1種の元素）を積層した
後、例えばＳＲＯ／ＢＳＴＯ積層膜を形成することで、
界面での酸化や混合層の発生を抑制した上で、半導体基
板上に良好な膜質および結晶状態を維持してエピタキシ
ャル膜を作製することが可能であることを見出した。

【００１９】ＴｉＮ、ＶＮ、ＣｒＮは、例えばＳｉ 3格
子に対して窒化物 4格子が概ね整合し、この際の格子ミ
スマッチはＴｉＮで3.8%、ＶＮでは1.3%、ＣｒＮでは1.
6%と小さいため、Ｓｉ基板上に良好にエピタキシャル成
長させることができる。この上に少なくとも 2種の金属
窒化物を固溶させた第２のバリア層を形成すると、Ｓｉ
基板上に直接複合窒化物層を形成するよりも、エピタキ
シャル成長させた場合の結晶性の悪化、主にミスフィッ
トによる亜粒界の形成、転位密度の増大、平坦性の悪化
などが抑制される。その結果、界面の実効的なバリアハ
イトを下げることによるリーク電流の増大、およびＢＳ
ＴＯの格子緩和による残留分極量や誘電率の低下、飽和
特性の悪化などを抑制することが可能となる。

【００２０】さらに、上記した効果は傾斜組成を持った
複合金属窒化物層、すなわちＭ元素量やＭ′元素量を膜
厚方向に x=0から適当な範囲まで変化させた複合金属窒
化物層を用いた場合にも同様に得られることを見出し
た。積層構造のバリア層と傾斜組成を持つ複合金属窒化
物層とは併用することも可能である。

【００２１】すなわち、本発明の薄膜キャパシタは、請
求項１に記載したように、半導体基板と、前記半導体基
板上に順にエピタキシャル成長させた、バリア層、下部
電極層、誘電体薄膜、および上部電極層とを具備する薄
膜キャパシタにおいて、前記バリア層は、前記半導体基
板側に配置された金属窒化物と、前記下部電極層側に配
置され、 2種以上の金属元素を含む複合金属窒化物とを
有することを特徴としている。なお、上部電極層は誘電
体薄膜上にエピタキシャル成長していることが望ましい
が、必ずしもエピタキシャル成長していなくてもよい。

【００２２】本発明の薄膜キャパシタのより具体的な構
造は、例えば請求項２に記載したように、前記バリア層
は前記金属窒化物層と前記複合金属窒化物層との積層膜
を有している。あるいは、請求項３に記載したように、
前記バリア層は前記複合金属窒化物中の少なくとも 1種
の金属元素の濃度を膜厚方向に変化させた傾斜組成を持
つ複合金属窒化物層を有している。

【００２３】

【発明の実施の形態】以下、本発明を実施するための形
態について説明する。

【００２４】図１は、本発明の薄膜キャパシタの一実施
形態の構成を示す図である。同図において、１はＳｉ基
板に代表される半導体基板であり、このＳｉ基板１はポ
リシリコンやタングステンなどからなるプラグを有する
ものであってもよい。また、Ｓｉ−Ｇｅ基板などのＳｉ
基板以外の半導体基板を適用することも可能である。Ｓ
ｉ基板１上にはエピタキシャル成長させたバリア層２が
設けられている。バリア層２上には、例えばＰｔやＲｕ
などの貴金属からなる酸化防止層３を介して、膜厚 5〜
50nm程度の下部電極層４、膜厚10〜 100nm程度の誘電体
薄膜５および膜厚10〜 100nm程度の上部電極層６が順に
形成されている。これら各層３、４、５、６はいずれも
下層に対してエピタキシャル成長させたものである。

【００２５】誘電体薄膜５の構成材料には、ペロブスカ
イト型結晶構造を有する誘電性材料が好適である。この
ような誘電性材料としては、ＡＢＯ₃ で表されるペロブ
スカイト型酸化物が挙げられる。特に、チタン酸バリウ
ム（ＢａＴｉＯ₃ （ＢＴＯ））を主成分とし、そのＡサ
イト元素（Ｂａ）の一部をＳｒやＣａなどの元素で置換
したり、またＢサイト元素（Ｔｉ）の一部をＺｒ、Ｈ
ｆ、Ｓｎなどの元素で置換したペロブスカイト型酸化物
が好ましく用いられる。ＳｒやＣａなどによるＡサイト
置換は、強誘電性や誘電率の向上、またキュリー温度の
向上などに寄与する。Ａサイト元素の置換量は95モル%
以下とすることが好ましい。Ｚｒ、Ｈｆ、Ｓｎなどによ
るＢサイト置換は、抗電界の低下などに寄与する。Ｂサ
イト元素の置換量は90モル% 以下とすることが好まし
い。

【００２６】ＢＴＯを主成分とし、Ｂサイト元素やＡサ
イト元素の一部を置換したペロブスカイト型酸化物は、
Ｂサイト元素やＡサイト元素の置換量、さらには歪量に
より、強誘電体もしくは常誘電体となる。従って、ペロ
ブスカイト型酸化物の組成や歪量を適宜設定することに
よって、薄膜キャパシタの使用目的に応じた誘電体薄膜
を得ることができる。例えば、Ｂａ_x Ｓｒ_1-x ＴｉＯ₃
（ＢＳＴＯ）の場合、Ｂａのモル分率ｘが0.30〜 1の範
囲であると強誘電性を示す。一方、Ｂａのモル分率ｘが
0〜 0.3の範囲であると常誘電性を示す。これらはＢサ
イト元素の置換量によっても変化する。

【００２７】また、Ｂサイト元素がＴｉ、Ｓｎ、Ｚｒ、
Ｈｆおよびこれらの固溶系からなるペロブスカイト型酸
化物、さらにはＭｇ_1/3 Ｔａ_2/3 、Ｍｇ_1/3 Ｎｂ_2/3 、
Ｚｎ_1/3 Ｎｂ_2/3 、Ｚｎ_1/3 Ｔａ_2/3 などの複合酸化物
およびそれらの固溶系からなるペロブスカイト型酸化物
を用いてもよい。この際、Ａサイト元素はＢａ、Ｓｒ、
Ｃａおよびこれらの固溶系などが適用される。このよう
なぺロブスカイト型酸化物としては、チタン酸ストロン
チウム（ＳｒＴｉＯ₃ ）、チタン酸カルシウム（ＣａＴ
ｉＯ₃ ）、スズ酸バリウム（ＢａＳｎＯ₃ ）、ジルコニ
ウム酸バリウム（ＢａＺｒＯ₃ ）などの単純ぺロブスカ
イト型酸化物、マグネシウム酸ニオブ酸バリウム（Ｂａ
（Ｍｇ_1/3 Ｎｂ_2/3 ）Ｏ₃ ）、マグネシウム酸タンタル
酸バリウム（Ｂａ（Ｍｇ_1/3 Ｔａ_2/3 ）Ｏ₃ ）などの複
合ぺロブスカイト型酸化物、およびこれらの固溶系など
が例示される。なお、ぺロブスカイト型酸化物の組成に
ついては、化学量論比からの多少のずれは許容されるこ
とは言うまでもない。

【００２８】なお、誘電体薄膜５には、Ｐｂ（Ｚｒ，Ｔ
ｉ）Ｏ₃ （ＰＺＴ）、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ
₃ （ＰＬＺＴ）、Ｂｉ−Ｓｒ−Ｔａ−Ｏ、Ｂｉ−Ｓｒ−
Ｔｉ−Ｏなどの強誘電性ペロブスカイト型酸化物を適用
することも可能である。

【００２９】上述したような誘電体材料からなる誘電体
薄膜５を下部電極４上にエピタキシャル成長させるとき
の成長方位としては、誘電体薄膜５と下部電極４の正方
晶系の (001)面あるいは立方晶系の (100)面が互いに平
行となるように成長させることが好ましい。誘電体薄膜
５の成膜方法としては、反応性蒸着法、ＲＦスパッタリ
ング法、レーザーアブレーション法、ＭＯＣＶＤ法など
が用いられ、特にスパッタリング法が好ましい。また、
誘電体薄膜５の膜厚は、強誘電体メモリまたは常誘電体
メモリとして使用した際に、十分な残留分極量あるいは
実効誘電率を得る観点から10nm以上とすることが好まし
く、実用上は10nm以上 100nm以下の範囲とすることが望
ましい。

【００３０】下部電極４には、例えば上記したようなペ
ロブスカイト型結晶構造を有する誘電性材料と格子定数
が近似し、また金属窒化物および複合金属窒化物からな
るバリア層２に対してエピタキシャル成長させることが
可能な各種導電性材料、例えばＳｒＲｕＯ₃ 、ＣａＲｕ
Ｏ₃ 、ＢａＲｕＯ₃ およびこれらの固溶系（（Ｂａ，Ｓ
ｒ）ＲｕＯ₃ や（Ｓｒ，Ｃａ）ＲｕＯ₃ など）、ＳｒＭ
ｏＯ₃ 、ＢａＭｏＯ₃、ＣａＭｏＯ₃ およびこれらの固
溶系などの導電性ペロブスカイト型酸化物が使用され
る。さらに、Ｐｔ、Ａｕ、Ｐｄ、Ｉｒ、Ｒｈ、Ｒｅ、Ｒ
ｕなどの貴金属、およびそれらの合金（Ｐｔ−ＲｈやＰ
ｔ−Ｒｕなど）で下部電極４を構成することも可能であ
る。

【００３１】なお、上部電極６の構成材料は特に限定さ
れるものではないが、下部電極４と同様な導電性ペロブ
スカイト型酸化物や貴金属（合金を含む）などで構成す
ることが好ましい。

【００３２】そしてバリア層２は、Ｓｉ基板１側に配置
された金属窒化物と、下部電極層４側（具体的には酸化
防止層３側）に配置され、 2種以上の金属元素を含む複
合金属窒化物とを有している。Ｓｉ基板１側に配置され
る金属窒化物としては、例えば結晶性に優れ、かつＳｉ
基板１に対する格子ミスマッチが小さい、ＴｉＮ、ＶＮ
およびＣｒＮから選ばれる 1種の単純金属窒化物を用い
ることが好ましい。

【００３３】ＴｉＮ、ＶＮおよびＣｒＮはＳｉ 3格子に
対して金属窒化物 4格子の関係で概ね整合し、この際の
格子ミスマッチはＴｉＮで3.8%、ＶＮで1.3%、ＣｒＮで
1.6%と小さい。従って、Ｓｉ基板１上に結晶性に優れる
良質なエピタキシャル膜を形成することができる。

【００３４】一方、下部電極層４側に配置される複合金
属窒化物としては、上記したＴｉＮ、ＶＮおよびＣｒＮ
から選ばれる 1種の金属窒化物と、これら金属窒化物の
耐酸化性を向上させ得る金属元素を含む金属窒化物との
固溶体などが用いられる。

【００３５】例えば、ＶＮ、ＣｒＮの他にＢ１型構造が
安定な窒化物としては、３Ａ族ではＳｃＮ、ＹＮ、４Ａ
族ではＺｒＮ、ＨｆＮ、ＴｉＮ、５Ａ族ではＮｂＮ、Ｔ
ａＮ、ランタノイドではＬａＮ、ＣｅＮ、ＰｒＮ、Ｎｄ
Ｎ、ＳｍＮ、ＥｕＮ、ＧｄＮ、ＴｂＮ、ＤｙＮ、Ｈｏ
Ｎ、ＥｒＮ、ＴｍＮ、ＹｂＮ、ＬｕＮ、アクチノイドで
はＴｈＮ、ＵＮ、ＰｕＮなどが挙げられる。これらは何
れも配位数が 6であり、ＴｉＮ、ＶＮ、ＣｒＮと固溶体
を形成しやすい。また特別な例として、ウルツ鉱型構造
をとるＡｌＮ、Ｓｉ₃ Ｎ₄ とも固溶体を形成する。

【００３６】これらの金属窒化物の中で、特にＴｉＮの
場合にはＡｌＮやＺｒＮとの固溶体を用いることが、Ｖ
ＮおよびＣｒＮの場合にはＡｌＮ、ＮｂＮ、ＴｉＮ、Ｚ
ｒＮ、Ｓｉ₃ Ｎ₄ との固溶体を用いることが好ましい。
すなわち、複合金属窒化物としては、Ｔｉ_1-x Ｍ_x Ｎ
（ただし、ＭはＡｌおよびＺｒから選ばれる少なくとも
1種の元素を示す）、Ｖ_1-x Ｍ′_x Ｎ（ただし、Ｍ′は
Ｓｉ、Ａｌ、Ｔｉ、ＺｒおよびＮｂから選ばれる少なく
とも 1種の元素を示す）、またはＣｒ_1-x Ｍ′_xＮを適
用することが好ましい。

【００３７】上記したＴｉＮ、ＶＮ、ＣｒＮに添加する
各金属元素は、その酸化物生成自由エネルギーが母体と
なるＴｉＮ、ＶＮ、ＣｒＮのそれと同等もしくはそれ以
下であるため、下部電極層４および誘電体薄膜を形成す
る際に耐酸化性を付与することができ、これによって膜
剥がれやエピタキシャル成長の阻害を抑制することが可
能となる。

【００３８】具体的なバリア層２の構造としては、例え
ば図１に示すように、Ｓｉ基板１側に配置されたＴｉ
Ｎ、ＶＮまたはＣｒＮからなる金属窒化物層７と、下部
電極層４側に配置されたＴｉ_1-x Ｍ_x Ｎ、Ｖ_1-x Ｍ′_x
ＮまたはＣｒ_1-x Ｍ′_x Ｎからなる複合金属窒化物層８
との積層膜が挙げられる。

【００３９】また図２に示すように、Ｔｉ_1-x Ｍ_x Ｎ、
Ｖ_1-x Ｍ′_x ＮまたはＣｒ_1-x Ｍ′_x Ｎからなる複合金
属窒化物中のＭ元素もしくはＭ′元素を、 x=0から適当
な xの値まで膜厚方向に変化させた、傾斜組成を持つ複
合金属窒化物層９でバリア層２を構成してもよい。さら
に、図３に示すように、予めＳｉ基板１上にＴｉＮ、Ｖ
ＮまたはＣｒＮからなる金属窒化物層７を形成し、その
上にＴｉ_1-x Ｍ_x Ｎ、Ｖ_1-x Ｍ′_x ＮまたはＣｒ
_1-x Ｍ′_x Ｎからなる傾斜組成を持つ複合金属窒化物層
９を積層して、バリア層２を構成することも可能であ
る。傾斜組成を持つ複合金属窒化物層９において、Ｍ元
素もしくはＭ′元素の濃度変化は連続的であっても、ま
た断続的であってもよい。

【００４０】このように、バリア層２はＳｉ基板１側に
単純金属窒化物が配置され、かつ下部電極層４側に複合
金属窒化物が配置されていればよく、その間は単純な積
層構造、複合金属窒化物中のＭ元素もしくはＭ′元素を
傾斜組成させた構造、これらの組合せ構造のいずれであ
ってもよい。図１に示すバリア層２は構造が単純で製造
が容易である。一方、図２や図３に示すバリア層２は、
ミスフィットによる亜粒界の形成や転位密度の増大など
の抑制に対して特に効果的である。

【００４１】また、図１、図２および図３に示したバリ
ア層２において、ＴｉＮ、ＶＮまたはＣｒＮからなる金
属窒化物と、Ｔｉ_1-x Ｍ_x Ｎ、Ｖ_1-x Ｍ′_x ＮまたはＣ
ｒ_1-x Ｍ′_x Ｎからなる複合金属窒化物との組合せは、
同一元素系に限られるものではなく、例えばＳｉ基板１
とのミスフィット量が小さいＶＮまたはＣｒＮと、バリ
アとしての実績に優れるＴｉ_1-x Ｍ_x Ｎとを組合せても
よい。逆に、ＴｉＮ上にＶ_1-x Ｍ′_x ＮやＣｒ_1-x Ｍ′
_x Ｎを配置してもよい。

【００４２】Ｔｉ_1-x Ｍ_x Ｎ、Ｖ_1-x Ｍ′_x Ｎ、Ｃｒ
_1-x Ｍ′_x ＮにおけるＭ元素やＭ′元素の固溶量x は、
バリア層２の最表面部分において、モル比で 1〜 50%の
範囲とすることが好ましい。Ｍ元素やＭ′元素の固溶量
が1%未満であると、十分な耐酸化性を付与することがで
きず、一方 50%を超えると結晶が不安定になって結晶性
が悪化したり、またイオン半径が大きいために界面での
ミスフィットが大きくなることにより結晶性が悪化す
る。さらに、Ａｌを固溶させる場合には導電性が悪化
し、コンタクト抵抗の上昇が起きるおそれがある。

【００４３】図２に示すバリア層２は、x=0(すなわちＴ
ｉＮ、ＶＮまたはＣｒＮ）から上記した最表面部分の適
当な固溶量x まで、Ｍ元素もしくはＭ′元素の濃度を膜
厚方向に変化させた傾斜組成層９である。一方、図３に
示す傾斜組成を持つ複合金属窒化物層９は、Ｓｉ基板１
上にＴｉＮ、ＶＮまたはＣｒＮからなる金属窒化物層７
が形成されているため、図２に示す傾斜組成層９と同様
に、 x=0から適当な固溶量x までＭ元素もしくはＭ′元
素の濃度を膜厚方向に変化させてもよいし、あるいは適
当な xの範囲内で濃度変化させてもよい。

【００４４】バリア層２の膜厚は、拡散防止効果が得ら
れる範囲内で薄い方がよく、具体的には10〜50nmの範囲
とすることが好ましい。また、図１や図３に示したよう
な積層構造の場合、第２層としての複合金属窒化物層８
もしくは傾斜組成層９の膜厚は、連続膜を形成しかつ酸
素の拡散防止効果が得られる範囲内で薄い方がよく、具
体的には10nm以下とすることが好ましい。Ｓｉ基板１上
に形成するＴｉＮ、ＶＮまたはＣｒＮからなる金属窒化
物は、Ｓｉ基板１に対してエピタキシャル成長した状態
が得られる程度の膜厚を有していればよく、例えば図２
に示す傾斜組成層９では数原子層程度の厚さであっても
よい。

【００４５】そして、上述したようなバリア層２におい
ては、Ｓｉ基板１側に配置されたＴｉＮ、ＶＮ、ＣｒＮ
などからなる金属窒化物によって、Ｓｉ基板１に対して
良好な膜質および結晶状態を有するエピタキシャル成長
膜を得ることができる。このような金属窒化物上であれ
ば、耐酸化性を付与したＴｉ_1-x Ｍ_x Ｎ、Ｖ_1-x Ｍ′_x
Ｎ、Ｃｒ_1-x Ｍ′_x Ｎなどからなる複合金属窒化物であ
っても、エピタキシャル成長させた場合の結晶性の悪
化、主にミスフィットによる亜粒界の形成、転位密度の
増大、平坦性の悪化などを抑制することができる。

【００４６】従って、下部電極層４や誘電体薄膜５を形
成する際の界面での酸化による膜剥がれや特性劣化を、
バリア層２中の複合金属窒化物により抑制した上で、複
合金属窒化物を含むバリア層２全体の結晶性を高めるこ
とができる。例えば、バリア層２全体としてＸ線回折に
おけるロッキングカーブの半値幅（ＦＷＨＭ）が 1°以
下というような良好な結晶性を有するエピタキシャル膜
を得ることができる。その結果、界面の実効的なバリア
ハイトを下げることによるリーク電流の増大、例えばＢ
ＳＴＯの格子緩和による残留分極量や誘電率の低下、飽
和特性の悪化などを抑制することが可能となる。このよ
うな効果は複合金属窒化物中の少なくとも 1種の金属元
素の濃度を膜厚方向に変化させた傾斜組成を持つ複合金
属窒化物層９からなるバリア層２であっても、同様に得
ることができる。

【００４７】上述したような各構成要素によって、この
実施形態の薄膜キャパシタが構成されている。この薄膜
キャパシタは、例えばＦＲＡＭ（強誘電体メモリ（不揮
発性メモリ））の電荷蓄積部（記憶媒体）、あるいは誘
電率を増大させたＤＲＡＭの電荷蓄積部（記憶媒体）と
して使用される。なお、薄膜キャパシタの具体的なデバ
イス構造は特に限定されるものではなく、平面型、スタ
ック型、内堀り式トレンチ型など、いかなる構造であっ
てもよい。

【００４８】本発明によれば、例えばエピタキシャル成
長時に導入される歪により誘起された強誘電体膜や高誘
電率膜を使用したキャパシタを、Ｓｉ基板上に良好な膜
質で作製することができる。従って、このような本発明
の薄膜キャパシタとトランジスタとをＳｉ基板上に高度
に集積することによって、実用性が高く、かつ信頼性の
高い超高集積化したＦＲＡＭやＤＲＡＭなどの半導体メ
モリを作製することが可能になる。

【００４９】

【実施例】以下、本発明の具体的な実施例およびその評
価結果について述べる。

【００５０】実施例１ Ｓｉ(100) 基板の表面を 1vol%弗化水素酸溶液で 3分間
エッチング処理した後、超純水にて30分間リンスオフし
た。これをＳｉ基板１として用いて、図１に示した構造
を有する薄膜キャパシタを以下のようにして作製した。

【００５１】まず、上記したＳｉ基板１上にバリア層２
の第１層（金属窒化物層）７として、ＴｉＮ膜を基板温
度 650℃においてＴｉターゲット(2inch径、 5mm厚）を
用いたＤＣマグネトロンスパッタにより成膜した。この
際、膜厚は50nmとし、スパッタ雰囲気はアルゴンと窒素
との混合ガスを用いた。

【００５２】次いで、ＴｉターゲットとＡｌターゲット
を用いた二元スパッタにより、バリア層２の第２層（複
合金属窒化物層）８としてＴｉ_l-x Ａｌ_x Ｎ膜を10nm堆
積させた。Ａｌ量x はＡｌターゲット側に投入する電力
量により変化させた。この膜を真空チャンバ内のＲＨＥ
ＥＤにより観察したところ、 xの値が 0.1〜 0.3のいず
れの組成でもストリーク状の回折パターンを示し、平坦
なエピタキシャル膜が形成されていることが確認され
た。さらに、オージェ電子分光およびイオン散乱分光測
定により、化学量論組成を有していることを確認した。

【００５３】次に、Ｐｔ膜を基板温度 500℃でＤＣマグ
ネトロンスパッタにより形成し、酸化防止層３とした。
この際、Ｐｔ膜の厚さは約10nmとした。さらに、その上
部に下部電極層４として、膜厚40nmのＳｒＲｕＯ₃ 膜を
基板温度 500℃のＲＦマグネトロンスパッタにより形成
した。この際、スパッタガスはアルゴン100%とした。こ
のＳｒＲｕＯ₃ 膜上に、成膜温度 600℃のＲＦマグネト
ロンスパッタにより誘電体薄膜５としてＢａ_0.6 Ｓｒ
_0.4 ＴｉＯ₃ 膜を30nm形成し、さらに上部電極層６とし
て膜厚50nmのＰｔ膜をＲＦスパッタにより作製した。そ
して、上部電極層６をリフトオフ法により 100× 100μ
m のパッド形状に加工した。

【００５４】このようにして得た薄膜キャパシタの下地
バリア層の酸化状態を検討するため、Ａｒイオンによる
エッチング機構を備えたオージェ電子分光で深さ方向の
組成分析を行ったところ、 x=0の場合、すなわちＴｉＮ
単層膜を用いた場合は膜の酸化が見られたが、 x=0.1〜
0.3の範囲ではＴｉ_l-x Ａｌ_x Ｎ膜およびＴｉＮ膜中の
酸素原子濃度がオージェ電子の検出限界以下であり、酸
化は見られなかった。

【００５５】また、この膜のＸ線φ-scan を行ったとこ
ろ、ＴｉＮ(202)/Ｔｉ_l-x Ａｌ_x Ｎ(202) 、Ｐｔ(202)
、ＳｒＲｕＯ₃ (201) 、Ｂａ_0.6 Ｓｒ_0.4 ＴｉＯ₃ (30
1) 面全てが同じ位置に 4本のピークを持ち、全てが面
内に垂直な〈 001〉軸に沿ってエピタキシャル成長して
いることが確認された。

【００５６】表１に、この実施例１によるＴｉＮ／Ｔｉ
_l-x Ａｌ_x Ｎ積層構造のバリア層２を用いた場合のＸ線
回折の (003)回折角から求めた誘電体薄膜の格子定数
（ｃ軸方向）、ＴｉＮ／Ｔｉ_l-x Ａｌ_x Ｎ(002) および
Ｂａ_0.6 Ｓｒ_0.4 ＴｉＯ₃ (003）のロッキングカーブ半
値幅、さらに 500Hzの三角波を印加して測定した強誘電
体ヒステリシスから求めた残留分極量を示す。

【００５７】また、本発明との比較例１として、Ｔｉ
_l-x Ａｌ_x Ｎエピタキシャル膜のみをバリア層として用
いたもの、すなわちＴｉ_l-x Ａｌ_x Ｎ膜を単層で使用す
る以外は、実施例１と同様にして薄膜キャパシタを作製
し、その誘電体薄膜の格子定数（ｃ軸方向）、ロッキン
グカーブ半値幅、残留分極量を測定した。その結果を表
１に併せて示す。

【００５８】

【表１】 表１から明らかなように、ＴｉＮ／Ｔｉ_l-x Ａｌ_x Ｎ 2
層膜を用いることによって、その上にエピタキシャル成
長させたＢＳＴＯ膜のｃ軸長の緩和が抑制されると共
に、残留分極量の低下も抑制されることが分かる。さら
に図４に、実施例１と比較例１において、Ｔｉ_l-x Ａｌ
_x Ｎの組成を x=0.1とした場合の薄膜キャパシタのリー
ク電流特性を示す。リーク電流の値は、実施例１の構成
を用いた場合、±1MV/cm印加時において 2桁以上小さく
なっており、リーク電流の抑制の効果が得られているこ
とが分かる。

【００５９】実施例２ 実施例１と同様にして前処理を行ったＳｉ基板１を用い
て、図３に示した構造を有する薄膜キャパシタを以下の
ようにして作製した。

【００６０】まず、上記したＳｉ基板１上にバリア層２
の第１層（金属窒化物層）７として、ＶＮ膜を基板温度
650℃において同組成のターゲット(2inch× 5mm厚）を
用いたＤＣマグネトロンスパッタにより成膜した。スパ
ッタ雰囲気は、Ａｒ：Ｎ₂ ＝40sccm:4sccmの混合ガスを
用い、ターゲット投入電力150Wにてスパッタを行い、膜
厚は50nmとした。

【００６１】次いで、ＶＮターゲットとＡｌターゲット
とを用いた同時スパッタにより、バリア層２の第２層
（傾斜組成を持つ複合金属窒化物層）９としてＶ_l-x Ａ
ｌ_x Ｎ膜を50nm堆積させた。この際、Ａｌターゲットに
投入する電力を 50Wから150Wまでの間で変化させること
により、膜厚方向におけるＶ_l-x Ａｌ_x Ｎ膜中のＡｌ量
x を0.05から 0.3まで連続的に変化させた。

【００６２】さらに、実施例１と同様にして、酸化防止
層３、下部電極層４、誘電体薄膜５および上部電極層６
を形成し、さらに上部電極層６を 100× 100μm のパッ
ド形状に加工した。

【００６３】このようにして得た薄膜キャパシタのＸ線
φ-scan を行ったところ、ＶＮ／Ｖ_l-x Ａｌ_x Ｎ(202)
、Ｐｔ(202) 、ＳｒＲｕＯ₃ (201) 、Ｂａ_0.6 Ｓｒ
_0.4 ＴｉＯ₃ (301) 面全てが同じ位置に 4本のピークを
持ち、全ての膜が基板面に垂直な〈 001〉軸に沿ってエ
ピタキシャル成長していることが確認された。さらに、
Ｘ線回折の (003)回折角度より求めた誘電体薄膜ＢＳＴ
Ｏの格子定数（ｃ軸方向）は 0.435nmであり、歪量が大
きく保たれていることが判明した。ＡＥＳではＶＮ／Ｖ
_l-x Ａｌ_x Ｎ中の酸素原子濃度は検出限界以下であり、
酸化は見られなかった。また、断面電子顕微鏡観察を行
ったところ、酸化層生成に伴うバリア層２／酸化防止層
３界面、および酸化防止層３／下部電極層４界面の荒れ
などは見受けられなかった。

【００６４】この実施例２の薄膜キャパシタでは、残留
分極 0.47c/m² 、抗電圧2Vの特性が得られ、かつ2V印加
時のリーク電流密度は 1×10^-7A/cm² 以下であり、さら
に14V のＤＣ電圧を印加しても誘電破壊は発生しなかっ
た。さらに、このキャパシタを搭載した強誘電体記憶装
置の試験回路を作製し、ＦＲＡＭ動作におけるいわゆる
疲労特性の測定を行ったところ、1K個の試験ビットのう
ち 90%以上が10¹²回までの書き込み動作まで正常動作す
ることを確認した。これにより、この薄膜キャパシタの
疲労が少ないことが判明した。

【００６５】実施例３ 実施例１と同様にして前処理を行ったＳｉ基板１を用い
て、図３に示した構造を有する薄膜キャパシタを以下の
ようにして作製した。

【００６６】まず、ＣｒＮターゲットとＡｌターゲット
の同時スパッタにより、上記Ｓｉ基板１上に傾斜組成を
持つ複合金属窒化物層９からなるバリア層２として、膜
厚50nmのＣｒ_l-x Ａｌ_x Ｎ膜を基板温度 650℃でのＤＣ
マグネトロンスパッタにより形成した。スパッタ雰囲気
はＡｒ：Ｎ₂ ＝40sccm:4sccmの混合ガスを用い、ターゲ
ット投入電力は150Wとした。この際、Ａｌターゲットに
投入する電力を 50Wから150Wまでの間で変化させること
により、膜厚方向におけるＣｒ_l-x Ａｌ_x Ｎ膜中のＡｌ
量x を0.05から 0.3まで連続的に変化させた。

【００６７】さらに、実施例１と同様にして、酸化防止
層３、下部電極層４、誘電体薄膜５および上部電極層６
を形成し、さらに上部電極層６を 100× 100μm のパッ
ド形状に加工した。

【００６８】このようにして得た薄膜キャパシタのＸ線
φ-scan を行ったところ、Ｃｒ_l-xＡｌ_x Ｎ(202) 、Ｐ
ｔ(202) 、ＳｒＲｕＯ₃ (201) 、Ｂａ_0.6 Ｓｒ_0.4 Ｔｉ
Ｏ₃(301) 面全てが同じ位置に 4本のピークを持ち、全
て基板面に垂直な〈 001〉軸に沿ってエピタキシャル成
長していることが確認された。Ｘ線回折の (003)回折角
度より求めた誘電体薄膜ＢＳＴＯの格子定数（ｃ軸方
向）は 0.433nmであり、歪量が大きく保たれていること
が判明した。また、断面電子顕微鏡観察を行ったとこ
ろ、酸化層生成に伴うバリア層２／酸化防止層３界面、
および酸化防止層３／下部電極層４界面の荒れなどは見
受けられなかった。

【００６９】この実施例３の薄膜キャパシタでは、残留
分極 0.47c/m² 、抗電圧2.1Vの特性が得られ、かつ2V印
加時のリーク電流密度は 2×10^-7A/cm² 以下であり、さ
らに15VのＤＣ電圧を印加しても誘電破壊は発生しなか
った。さらに、このキャパシタを搭載した強誘電体記憶
装置の試験回路を作製し、ＦＲＡＭ動作におけるいわゆ
る疲労特性の測定を行ったところ、1K個の試験ビットの
うち 95%以上が10¹²回までの書き込み動作まで正常動作
することを確認した。これにより、この薄膜キャパシタ
の疲労が少ないことが判明した。

【００７０】実施例４ 実施例１と同様にして前処理を行ったＳｉ基板上に、Ｔ
ｉＮ膜を基板温度 650℃において同組成のターゲット(2
inch径、 5mm厚）を用いたＤＣマグネトロンスパッタに
より成膜した。スパッタ雰囲気はＡｒ：Ｎ₂ ＝40sccm:4
sccmの混合ガスを用い、ターゲット投入電力は150Wとし
た。ＴｉＮ膜の膜厚は50nmとした。

【００７１】次いで、ＴｉＮターゲットとＡｌターゲッ
トの同時スパッタにより、バリア層の第２層（複合金属
窒化物層）としてＴｉ_l-x Ａｌ_x Ｎ膜を50nm堆積させ
た。この際、Ａｌターゲットに投入する電力を 50Wから
150Wまでの間で変化させることにより、膜厚方向におけ
るＴｉ_l-x Ａｌ_x Ｎ膜中のＡｌ量x を0.05から 0.3まで
連続的に変化させた。

【００７２】さらに、実施例１と同様にして酸化防止層
を形成し、その上に下部電極層として膜厚30nmのＳｒＲ
ｕＯ₃ 膜をＲＦマグネトロンスパッタにより形成した
後、ＣＭＰを用いて表面を平坦化すると共にセル間を分
離した。この下部電極層上に誘電体薄膜としてＢａ_0.2
Ｓｒ_0.8 ＴｉＯ₃ 膜を20nm、さらにその上に上部電極層
としてＳｒＲｕＯ₃ 膜を 100nm堆積し、ＤＲＡＭ用キャ
パシタを作製した。

【００７３】このようにして得た薄膜キャパシタのＸ線
φ-scan を 4軸ゴニオを備えたＸ線回折装置を用いて行
ったところ、全ての層で 4回対称のピークが得られ、同
方向にエピタキシャル成長していることが確認された。
また、透過型電子顕微鏡による断面観察によって、酸化
層生成に伴うバリア層／酸化防止層界面、および酸化防
止層／下部電極層界面の荒れなどは見受けられなかっ
た。

【００７４】この実施例４のＤＲＡＭ用薄膜キャパシタ
では、誘電率 920、2.2V印加時のリーク電流密度 2×10
^-7A/cm² 以下の特性が得られ、この薄膜キャパシタに 1
0VのＤＣ電圧を印加しても誘電破壊は発生しなかった。
また、このキャパシタを搭載した半導体記憶装置の試験
回路を作製し、ＤＲＡＭ動作におけるエンデュランス測
定、すなわちリフレッシュ時間延長に対する誤動作率の
変化を測定したところ、1K個の試験ビットのうち 90%以
上が20秒以上のリフレッシュサイクルまで正常動作し、
キャパシタリークが極めて少ないことが判明した。

【００７５】実施例５ 実施例１と同様にして前処理を行ったＳｉ基板を、到達
圧力 1×10^-8Paの分子線蒸着装置に速やかに搬入し、電
子ビーム蒸着法により基板温度 700℃でＳｉを100nm堆
積した。その後、Ｓｉの蒸着を同様にして行うと共に、
同様の電子ビーム蒸着源を用いてＧｅをＳｉと同時に蒸
着することによって、Ｓｉ_1-a Ｇｅ_a 混晶膜を堆積し
た。なお、Ｓｉ_1-a Ｇｅ_a 混晶膜中のＧｅ量a に関して
は、電子ビーム蒸着源に投入する電力を変化させること
により、 0.1から 0.8まで順次変化させて積層した。

【００７６】また、膜厚は a=0.1〜 0.2の組成範囲では
各層10nm、 a=0.2〜 0.8の組成範囲では各層 2nmとし
た。膜厚をこのような範囲に制御したのは、いわゆる臨
界膜厚の上限と言われているためである。この臨界膜厚
に関してはＪ.Appl. Phys.70,p2136(1991) に詳細な記
述があるが、これ以上の膜厚のものを用いても作製可能
である一方、ミスフィットにより転位量が増大するた
め、Ｓｉ_1-a Ｇｅ_a 混晶膜の結晶性が低下するおそれが
ある。従って、上記膜厚範囲内で作製することが好まし
い。

【００７７】さらに、Ｓｉ_1-a Ｇｅ_a 混晶膜の最上部層
を a=0.8としたのは、ＴｉＮとの格子ミスマッチを最小
限にするためである。ＳｉとＴｉＮのミスマッチは、前
述したようにＳｉ 3格子に対してＴｉＮ 4格子のエピタ
キシャル関係において3.8%であるが、Ｇｅ量増大による
格子定数変化により、Ｓｉ_0.2 Ｇｅ_0.8 混晶膜を用いる
と0.6%まで低減できる。このように、Ｓｉ_1-a Ｇｅ_a 混
晶膜を用いてＧｅ量を適宜選択すると、上部に形成する
バリアメタルなどの種類にかかわらず、格子定数差を低
減することができる。従って、Ｓｉ基板またはＳｉ膜を
用いた場合よりも結晶性の向上が実現できる。

【００７８】なお、この実施例ではＳｉ_1-a Ｇｅ_a 混晶
膜を分子線蒸着法により作製したが、作製法はこの他Ｌ
ＰＣＶＤ法、プラズマＣＶＤ法、スパッタ法などを適用
することも可能である。さらに、Ｓｉ膜にＧｅ膜をスパ
ッタもしくは蒸着法などにより形成した後、 500〜 900
℃程度の加熱を行うことによって、Ｓｉ_1-a Ｇｅ_a 混晶
膜を得ることもできる。

【００７９】上記したような方法により形成したＳｉ
_1-a Ｇｅ_a 混晶膜を、スパッタ装置内にて逆スパッタに
よりクリーニングした後、膜厚30nmのＴｉＮ膜を基板温
度 650℃で同組成のターゲット(2inch径、 5mm厚）を用
いてＤＣマグネトロンスパッタにより成膜した。さら
に、ＴｉＮターゲットとＡｌターゲットの同時スパッタ
によりＴｉ_l-x Ａｌ_x Ｎ膜を50nm堆積させた。

【００８０】ＴｉＮ膜およびＴｉ_l-x Ａｌ_x Ｎ膜の成膜
時のスパッタ雰囲気はＡｒ：Ｎ₂ ＝40sccm:4sccmの混合
ガスを用い、ターゲット投入電力は150Wとした。また、
Ｔｉ_l-x Ａｌ_x Ｎ膜の成膜時には、Ａｌターゲットに投
入する電力を 50Wから150Wまでの間で変化させることに
より、膜厚方向におけるＴｉ_l-x Ａｌ_x Ｎ膜中のＡｌ量
x を0.05から 0.3まで連続的に変化させた。

【００８１】さらに、実施例１と同様にして、酸化防止
層、下部電極層、誘電体薄膜および上部電極層を形成
し、上部電極層を 100× 100μm のパッド形状に加工し
た。

【００８２】このようにして得た薄膜キャパシタのＸ線
φ-scan を行ったところ、ＴｉＮ／Ｔｉ_l-x Ａｌ_x Ｎ(2
02) 、Ｐｔ(202) 、ＳｒＲｕＯ₃ (201) 、Ｂａ_0.6 Ｓｒ
_0.4ＴｉＯ₃ (301) 面全てが同じ位置に 4本のピークを
持ち、全て基板面に垂直な〈001〉軸に沿ってエピタキ
シャル成長していることが確認された。Ｘ線回折の (00
3)回折角度より求めた誘電体薄膜ＢＳＴＯの格子定数
（ｃ軸方向）は 0.437nmであり、かつ (003)ピークにお
けるロッキングカーブ半値幅（配向半値幅）はそれぞれ
Ｔｉ_l-x Ａｌ_x Ｎ(002)= 0.5°、Ｐｔ(002)= 0.3°、Ｓ
ｒＲｕＯ₃ (002）=0.4°、Ｂａ_0.6 Ｓｒ_0.4 ＴｉＯ₃ (0
03)= 0.6°と非常に結晶性がよく、かつ歪量が大きく保
たれていることが判明した。また、断面電子顕微鏡観察
を行ったところ、酸化層生成に伴うバリア層／酸化防止
層界面、および酸化防止層／下部電極層界面の荒れなど
は見受けられなかった。

【００８３】この実施例５の薄膜キャパシタでは、残留
分極 0.47c/m² 、抗電圧1.8Vの特性が得られ、かつ2V印
加時のリーク電流密度は 1×10^-7A/cm² 以下であり、さ
らに18VのＤＣ電圧を印加しても誘電破壊は発生しなか
った。さらに、このキャパシタを搭載した強誘電体記憶
装置の試験回路を作製し、ＦＲＡＭ動作におけるいわゆ
る疲労特性の測定を行ったところ、1K個の試験ビットの
うち 95%以上が10¹²回までの書き込み動作まで正常動作
することを確認した。これにより、この薄膜キャパシタ
の疲労が少ないことが判明した。

【００８４】実施例６ 上記した実施例５と同様にしてＳｉ基板上に形成したＳ
ｉ_1-a Ｇｅ_a 混晶膜上に、ＴｉＮ膜を基板温度 650℃で
同組成のターゲット(2inch径、 5mm厚）を用いてＤＣマ
グネトロンスパッタにより成膜した。スパッタ雰囲気は
Ａｒ：Ｎ₂ ＝40sccm:4sccmの混合ガスを用い、ターゲッ
ト投入電力は150Wとした。ＴｉＮ膜の膜厚は50nmとし
た。

【００８５】次いで、ＴｉＮターゲットとＡｌターゲッ
トの同時スパッタにより、バリア層の第２層（複合金属
窒化物層）としてＴｉ_l-x Ａｌ_x Ｎ膜を50nm堆積させ
た。この際、Ａｌターゲットに投入する電力を 50Wから
150Wまでの間で変化させることにより、膜厚方向におけ
るＴｉ_l-x Ａｌ_x Ｎ膜中のＡｌ量x を0.05から 0.3まで
連続的に変化させた。

【００８６】さらに、実施例１と同様にして酸化防止層
を形成し、その上に下部電極層として膜厚30nmのＳｒＲ
ｕＯ₃ 膜をＲＦマグネトロンスパッタにより形成した
後、ＣＭＰを用いて表面を平坦化すると共にセル間を分
離した。この下部電極層上に誘電体薄膜としてＢａ_0.2
Ｓｒ_0.8 ＴｉＯ₃ 膜を20nm、さらにその上に上部電極層
としてＳｒＲｕＯ₃ 膜を 100nm堆積し、ＤＲＡＭ用キャ
パシタを作製した。

【００８７】このようにして得た薄膜キャパシタのＸ線
φ-scan を行ったところ、全ての層で 4回対称のピーク
が得られ、同方向にエピタキシャル成長していることが
確認された。また、透過型電子顕微鏡による断面観察に
よって、酸化層生成に伴うバリア層／酸化防止層界面、
および酸化防止層／下部電極層界面の荒れなどは見受け
られなかった。

【００８８】この実施例６のＤＲＡＭ用薄膜キャパシタ
では、誘電率 945、2.2V印加時のリーク電流密度 1.5×
10^-7A/cm² 以下の特性が得られ、この薄膜キャパシタに
10VのＤＣ電圧を印加しても誘電破壊は発生しなかっ
た。また、このキャパシタを搭載した半導体記憶装置の
試験回路を作製し、ＤＲＡＭ動作におけるエンデュラン
ス測定、すなわちリフレッシュ時間延長に対する誤動作
率の変化を測定したところ、1K個の試験ビットのうち 9
0%以上が20秒以上のリフレッシュサイクルまで正常動作
し、キャパシタリークが極めて少ないことが判明した。

【００８９】

【発明の効果】以上説明したように、本発明の薄膜キャ
パシタによれば、例えばＳｉ基板上において界面での酸
化による膜剥がれや特性劣化などを抑制した上で、誘電
体薄膜のリーク電流の増大、残留分極量や誘電率の低
下、飽和特性の悪化などを抑制することができる。従っ
て、強誘電体薄膜もしくは高誘電体薄膜を使用した実用
性の高い半導体記憶装置を実現することが可能となる。

【図面の簡単な説明】

【図１】 本発明の薄膜キャパシタの第１の実施形態の
構造を模式的に示す断面図である。

【図２】 本発明の薄膜キャパシタの第２の実施形態の
構造を模式的に示す断面図である。

【図３】 本発明の薄膜キャパシタの第３の実施形態の
構造を模式的に示す断面図である。

【図４】 本発明の実施例１によるＴｉＮ／Ｔｉ_0.7 Ａ
ｌ_0.3 Ｎ 2重バリア層を用いた薄膜キャパシタのリーク
電流をＴｉ_0.7 Ａｌ_0.3 Ｎ単層バリア層を用いた薄膜キ
ャパシタと比較して示す図である。

【符号の説明】

１……Ｓｉ基板 ２……バリア層 ４……下部電極層 ５……誘電体薄膜 ６……上部電極層 ７……金属窒化物層 ８……複合金属窒化物層 ９……傾斜組成を持つ複合金属窒化物層

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 29/788 29/792

Claims (4)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、前記半導体基板上に順に
   エピタキシャル成長させた、バリア層、下部電極層、誘
   電体薄膜、および上部電極層とを具備する薄膜キャパシ
   タにおいて、 前記バリア層は、前記半導体基板側に配置された金属窒
   化物と、前記下部電極層側に配置され、 2種以上の金属
   元素を含む複合金属窒化物とを有することを特徴とする
   薄膜キャパシタ。
2. 【請求項２】 請求項１記載の薄膜キャパシタにおい
   て、 前記バリア層は、前記金属窒化物層と前記複合金属窒化
   物層との積層膜を有することを特徴とする薄膜キャパシ
   タ。
3. 【請求項３】 請求項１記載の薄膜キャパシタにおい
   て、 前記バリア層は、前記複合金属窒化物中の少なくとも 1
   種の金属元素の濃度を膜厚方向に変化させた傾斜組成を
   持つ複合金属窒化物層を有することを特徴とする薄膜キ
   ャパシタ。
4. 【請求項４】 請求項１ないし請求項３のいずれか１項
   記載の薄膜キャパシタにおいて、 前記金属窒化物はＴｉＮ、ＶＮまたはＣｒＮからなり、
   かつ前記複合金属窒化物はＴｉ_1-x Ｍ_x Ｎ（ただし、Ｍ
   はＡｌおよびＺｒから選ばれる少なくとも 1種の元素を
   示す）、Ｖ_1-x Ｍ′_x Ｎ（ただし、Ｍ′はＳｉ、Ａｌ、
   Ｔｉ、ＺｒおよびＮｂから選ばれる少なくとも 1種の元
   素を示す）またはＣｒ_1-x Ｍ′_x Ｎからなることを特徴
   とする薄膜キャパシタ。