KR100387262B1 - 반도체 소자의 캐패시터 제조 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로서, 캐패시터의 하부전극이 증착되기 전에 콘택플러그의 콘택저항을 개선하기 위해 형성된 장벽층 상에 Al을 증착한 후, 열처리공정을 하여 장벽층의 구성성분이 불포화 결합되어 있는 그레인(grain) 경계에 존재하는 산소와 Al이 미리 반응하게 하여 그레인 경계에 Al산화물을 형성해줌으로써 산화물에 의해 그레인 경계 부분이 더 큰 저항력을 갖게 하기 위한 반도체 소자의 캐패시터 제조 방법을 제시함에 있다.

Description

반도체 소자의 캐패시터 제조 방법{Method of manufacturing a capacitor in a semiconductor device}

본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로서, 특히 캐패시터의 하부전극이 증착되기 전에 콘택플러그의 콘택저항을 개선하기 위해 형성된 장벽층 상에 Al을 증착한 후, 열처리공정을 하여 장벽층의 구성성분이 불포화 결합되어 있는 그레인(grain) 경계에 존재하는 산소와 Al이 미리 반응하게 하여 그레인 경계에 Al산화물을 형성해줌으로써 산화물에 의해 그레인 경계 부분이 더 큰 저항력을 갖게 하기 위한 반도체 소자의 캐패시터 제조 방법에 관한 것이다.

DRAM의 집적도가 증가하면서 보다 높은 유전율과 작은 누설전류 특성이 요구됨에 따라 캐패시터의 구조가 ONO 구조에서 누설전류가 작은 MIM 구조로의 변화가 요구되고 있다. 현재 MIM 구조의 하부전극은 산화물(oxide)을 사용하거나 또는 식각공정이 쉬우면서 전도체물질인 Ru, RuO₂, Ir, IrO₂, Pt박막 등이 개발되어 사용되고 있다. 이러한, 박막들은 CVD를 이용한 증착장비에 의해 소정의 반도체 기판 상에 증착된다. 그러나, CVD를 이용한 박막 증착방법에 의해 발생하는 산소가 박막 내로 침투하여 열처리공정중 박막 아래층에 형성된 하부층(예를 들면, 콘택플러그)들을 산화시키게 된다. 이로 인해, 캐패시터의 전기적특성이 나빠지게 되는 문제점이 도출된다.

이를 상세히 하면, DRAM에서 캐패시터의 하부전극은 기판과 일반적으로 콘택플러그을 통하여 접촉하게 되는데 이러한 경우 콘택플러그으로 다결정 실리콘을 사용하고 있다. DRAM이 고집적화됨에 따라 Ta₂O₅, BST, ((Ba,Sr)TiO₃), STO(SrTiO₃)등의 유전율이 높은 새로운 캐패시터 물질이 사용되어야 하나 콘택플러그와의 반응을 통한 부피감소 및 콘택플러그의 산화에 의한 콘택저항의 증가가 문제시 되고 있다. 이를 막기 위해 하부전극과 콘택플러그 사이에 TiN으로 구성된 장벽층(barrier layer)을 증착하게 된다. 그러나, 도 1과 같이 하부전극의 후속 열처리공정시 하부전극 내에 함유되어 있는 산소가 장벽층 내에 함유된 TiN을 산화시키는 문제가 도출된다. 또한, 장벽층 내에 함유된 TiN이 산화되지 않는 경우 하부전극 내에 있는 산소는 열처리 공정을 통해 소정의 박막과 결합하여 산화물을 형성함으로써 하부전극의 모폴로지(morphology)를 매우 나쁘게 한다.

따라서, 본 발명은 하부전극의 후속 열처리공정 시, 하부전극 내에 함유되어 있는 산소가 장벽층 내에 함유된 TiN을 산화시켜 하부전극의 모폴로지를 나쁘게 하는 것을 개선하기 위한 반도체 소자의 캐패시터 제조 방법을 제공함에 있다.

본 발명의 또 다른 목적은 캐패시터의 하부전극이 증착되기 전에 스토리지 콘택플러그층의 콘택저항을 개선하기 위해 형성된 장벽층 상에 Al을 증착한 후, 열처리공정을 하여 장벽층의 구성성분이 불포화 결합되어 있는 그레인(grain) 경계에 존재하는 산소와 Al이 미리 반응하게 하여 그레인 경계에 Al산화물을 형성해줌으로써, 이 산화물에 의해 그레인 경계 부분이 더 큰 저항력을 갖게 되어 하부전극 하부에 형성된 콘택플러그 및 장벽층이 산소에 의해 산화되는 것을 방지할 수 있는 반도체 소자의 캐패시터의 제조 방법을 제공함에 있다.

도 1은 종래 기술에 따른 하부전극 증착 후 열공정에 의해 TiN이 산화되는 모습을 도시한 TEM 사진.

도 2(a) 내지 도 2(d)는 본 발명의 일 실시예에 따른 반도체 소자의 캐패시터 제조 방법을 순서적으로 설명하기 위해 도시한 반도체 소자의 단면도.

도 3(a) 및 도 3(b)는 도 2(b)에 도시된 "A"를 확대하여 도시한 반도체 소자의 단면도.

<도면의 주요 부분에 대한 부호의 설명>

1 : 반도체 기판 3 : 산화막

5 : 질화막 7 : 콘택플러그

8 : Al 10 : 그레인 경계

9 : 장벽층 11 : 희생층

12 : 패턴층 13 : 하부전극

15 : 유전체 박막 17 : 상부전극

상술한 목적을 달성하기 위해, 본 발명은 소정의 구조가 형성된 반도체 기판 상에 하나 이상의 절연막을 형성한 후, 상기 반도체 기판의 소정 영역을 노출시키는 콘택홀을 형성하는 단계와; 상기 콘택홀을 매립하여 콘택플러그를 형성하는 단계와; 상기 콘택플러그를 포함하는 전체구조 상부에 장벽층 및 희생층을 증착한 후 열처리 하는 단계와; 상기 희생층을 제거하는 단계와; 상기 장벽층을 덮도록 하부전극, 유전체 박막 및 상부전극을 순차적으로 형성하는 단계를 포함한다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

도 2(a) 내지 도 2(d)는 본 발명의 일 실시예에 따른 반도체 소자의 캐패시터 제조 방법을 순서적으로 설명하기 위해 도시한 반도체 소자의 단면도이다. 여기서는, 실린더형 캐패시터의 제조 방법에 관해서만 도시하였다.

도 2(a)를 참조하면, 우선 반도체 소자를 제조하기 위한 소정의 구조가 형성된 반도체 기판(1) 상부에 산화막(3)과 질화막(5)이 순차적으로 증착된다. 여기서, 질화막(5)은 산화막(3)과의 식각 선택비가 우수한 물질로 형성된다. 이어서, 반도체 기판(1)의 소정 부분이 노출되도록 질화막(5)과 산화막(3)이 패터닝되어 콘택홀이 형성된다. 콘택홀을 포함한 전체 구조 상부에는 콘택홀을 메우도록 콘택플러그(7)가 형성된다.

도 2(b)를 참조하면, 콘택플러그(7)가 포함된 전체 구조 상부에 장벽층(9)과 희생층(11)이 순차적으로 형성된다. 장벽층(9)은 산소가 함유된 TiN이 PVD방법 또는 CVD방법에 의해 증착된다. CVD방법을 이용하여 TiN을 증착할 경우에는 TiCl₄또는 Mo(TDMAT, TDEAT)를 소스로 IMP방법이 이용된다. 희생층(11)은 PVD방법 또는 CVD방법에 의해 Al이 10∼1000Å의 두께로 증착된다. 이어서, 희생층(11)을 열처리공정을 통해 장벽층(9)에 함유된 산소와 희생층(11)에 함유된 Al이 장벽층(9)의 그레인 경계에서 서로 반응하도록 한다. 여기서, 열처리공정은 N₂, H₂, O₂, NH₃, N₂O, NO 및 진공분위기중 어느 하나의 분위기에서 100∼1000℃의 온도범위에서 시행되는 퍼니스(furnace)방법 또는 RTP방법이 사용된다.

장벽층(9)에 함유된 산소와 희생층(11)에 함유된 Al이 열공정에 의해 반응되는 과정을 설명하면 도 3(a) 및 도 3(b)와 같다. 도 3(a) 및 도 3(b)는 도 2(b)에서 도시된 "A"를 확대하여 표시한 것이다.

도 3(a)와 같이, 희생층(11)이 형성된 후, 전술한 바와 같이 퍼니스방법 또는 RTP방법을 이용하여 장벽층(9)에 함유된 산소와 희생층(11)에 함유된 Al(8)이 반응할 수 있도록 100∼1000℃의 온도범위에서 열처리를 한다. 이런 열처리에 의해 희생층(11)에 함유된 Al(8)이 장벽층(9)의 그레인 경계(10)가 형성된 방향으로 확산을 하게 된다. 이렇게 장벽층(9)의 그레인 경계(10)가 형성된 방향으로 확산해가는 Al(8)과 장벽층(9) 내에 함유된 산소간에 반응이 일어나 그 부분에 도 3(b)와 같이 Al₂O₃(14)이 형성된다. 장벽층(9)의 그레인 경계(10)에 형성된 Al₂O₃(14)는 캐패시터 형성 및 후속 열처리공정에서 장벽층(9)으로 산소의 확산을 방지함과 아울러 장벽층(9)의 그레인 경계를 패킹(packing)시켜줌으로써 장벽층(9)이 산화되는 것을 방지할 수 있다.

도 2(c)를 참조하면, 희생층(11)의 열처리공정 후, 질화막(5)이 노출되도록 CMP 또는 소정의 식각공정(건식, 습식)에 의해 희생층(11)이 제거됨과 아울러 장벽층(9a)이 패터닝되어 형성된다.

도 2(d)를 참조하면, 장벽층(9a)이 형성된 반도체 기판(1) 상에는 하나 이상의 홀을 가진 패턴층(12)이 PVD 및 CVD에 의해 형성된다. 이와 아울러, 패턴층(12)이 형성된 반도체 기판(2) 상에는 패턴층(12)의 홀내에 Ru, RuO₂, Ir, IrO₂및 Pt중 어느 하나의 물질로 구성된 하부전극(13)이 형성된다. 이어서, 패턴층(12) 및 하부전극(13)을 덮도록 반도체 기판(2) 상에 Ta₂O₅, BST, ((Ba,Sr)TiO₃, STO(SrTiO₃)와같은 유전율이 높은 유전체 박막(15)이 형성된다. 또한, 유전체 박막(15)을 덮도록 하부전극(13)과 동일한 물질로 구성된 상부전극(17)이 형성된다. 여기서, 하부전극(13), 유전체 박막(15) 및 상부전극(17)은 반도체 소자의 캐패시터로 동작하게 된다.

상술한 바와 같이, 본 발명에 의하면 캐패시터의 하부전극이 증착되기 전에 콘택플러그의 콘택저항을 개선하기 위해 형성된 장벽층 상에 Al을 증착한 후, 열처리공정을 하여 장벽층의 구성성분이 불포화 결합되어 있는 그레인(grain) 경계에 존재하는 산소와 Al이 미리 반응하게 하여 그레인 경계에 Al산화물을 형성해줌으로써 산화물에 의해 그레인 경계 부분이 더 큰 저항력을 갖게 된다. 이로 인해, 하부전극 하부에 형성된 콘택플러그 및 장벽층이 산소에 의해 산화되는 것을 방지할 수 있다.

Claims (8)

1. 소정의 구조가 형성된 반도체 기판 상부에 하나 이상의 절연막을 형성한 후 상기 절연막의 소정 영역을 식각하여 상기 반도체 기판의 소정 영역을 노출시키는 콘택홀을 형성하는 단계;

   상기 콘택홀을 소정 부분 매립하는 콘택플러그를 형성하는 단계;

   상기 콘택플러그를 포함하는 전체 구조 상부에 산소가 함유된 장벽층을 형성한 후 희생층을 형성하는 단계;

   열처리 공정을 실시하여 상기 장벽층에 함유된 상기 산소와 상기 장벽층을 이루는 물질이 상기 장벽층의 그레인 경계에서 반응하도록 하는 단계;

   상기 희생층을 제거한 후 상기 장벽층을 연마하여 상기 콘택홀이 완전히 매립되도록 하는 단계; 및

   전체 구조 상부에 하부 전극, 유전체막 및 상부 전극을 순차적으로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
2. 제 1 항에 있어서,

   상기 열처리 공정은 N₂, H₂, O₂, NH₃, N₂O, NO 및 진공 분위기중 어느 하나에서 100 내지 1000℃의 온도 범위로 퍼니스 방법 또는 RTP 방법으로 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
3. 제 1 항에 있어서,

   상기 장벽층은 산소가 함유된 TiN으로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
4. 제 1 항에 있어서,

   상기 장벽층은 PVD 방법을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
5. 제 1 항에 있어서,

   상기 장벽층은 TiCl₄또는 Mo를 소스로 하는 IMP 방법으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
6. 제 1 항에 있어서,

   상기 희생층은 Al을 10 내지 1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
7. 제 6 항에 있어서,

   상기 Al은 PVD 또는 CVD방법에 의해 증착되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
8. 제 1 항에 있어서,

   상기 희생층은 CMP, 건식 또는 습식식각 공정에 의해 제거되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.