KR100287187B1 - 반도체소자의 커패시터 및 그 제조방법 - Google Patents

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Abstract

본 발명의 반도체 소자의 커패시터는 반도체 기판 상에 형성되고 그 내부에 매몰 콘택홀을 갖는 층간 절연막과, 상기 매몰 콘택홀에 매립되어 상기 반도체 기판과 전기적으로 연결된 콘택 플러그를 포함한다. 그리고, 상기 콘택 플러그 상의 매몰 콘택홀에는 확산 방지막이 매립되어 있고, 상기 층간 절연막 패턴 상에 상기 확산 방지막에 접하면서 표면 모폴로지가 균일하고 그 내부에 홀을 갖는 하부 전극이 형성되어 있다. 상기 하부 전극과 인접한 하부 전극 사이를 분리하도록 상기 층간 절연막 상에 제1 절연막 패턴이 형성되어 있고, 상기 하부 전극 내부의 홀에 제2 절연막 패턴이 매립되어 있다. 상기 제2 절연막 패턴, 제1 절연막 패턴 및 하부 전극을 덮도록 고유전체막이 형성되어 있고, 상기 고유전체막 상에 상부 전극이 형성되어 있다. 이에 따라, 본 발명은 고유전체막을 채용할 때 확산 방지막의 산화를 방지하면서도 누설 전류의 증가를 억제할 수 있다.

Description

반도체 소자의 커패시터 및 그 제조방법{capacitor of semiconductor device and manufacturing method thereof}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 보다 상세하게는 고유전율의 유전체막(이하, '고유전체막'이라 함)을 구비한 반도체 소자의 커패시터 및 그 제조방법에 관한 것이다.
반도체 소자, 예컨대 DRAM(Dynamic Random Acess Memory), FRAM(Ferro electric RAM) 등의 집적도가 증가함에 따라, PZT(PbZrTiO3) 혹은 BST(BaSrTiO3)와 같은 고유전율의 물질이 커패시터의 유전체막으로 응용되고 있다. 고유전율의 물질을 유전체막으로 사용하는 커패시터의 도전막(하부 전극이나 상부 전극)은 주로 백금족 금속 및 그 산화물이 사용된다. 그런데, 상기 커패시터의 도전막으로 사용되는 백금족 및 그 산화물은 패턴형성을 위한 건식식각이 어렵고, 반도체 기판 또는 폴리 실리콘 플러그와 반응하기 때문에 상기 커패시터용 도전막과 폴리실리콘막 사이에는 상호 반응을 방지하는 확산 방지막(diffusion barrier layer)이 필요하다.
도 1은 종래 기술에 의한 고유전체막을 갖는 반도체 소자의 커패시터를 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체 기판(1) 상에 콘택홀을 갖는 제1 층간 절연막(3)이 형성되어 있고, 상기 콘택홀에는 폴리실리콘으로 구성된 콘택 플러그(5) 및 탄탈륨(Ta)으로 구성된 확산 방지막(7)이 형성되어 있다. 상기 확산 방지막(7)이 형성된 반도체 기판(1) 상에 상기 확산 방지막(7)을 노출하는 식각방지막(9) 및 제2 층간 절연막(11)이 형성되어 있다.
그리고, 상기 제2 층간 절연막(11)의 내벽, 상기 확산 방지막(7)의 표면 및 제1 층간 절연막(3) 상에 루테늄(Ru)으로 구성된 커패시터의 하부전극(13)이 형성되어 있다. 그리고, 상기 하부 전극(13) 상에 BST막으로 고유전체막(15)이 형성되어 있고, 상기 고유전체막(15) 상에 루테늄(Ru)으로 구성된 상부전극(17)이 형성되어 있다.
상기 도 1에 도시한 종래의 커패시터에서는 하부 전극(13)인 루테늄막과 콘택 플러그(5) 사이에 반응을 방지하기 위하여 확산 방지막(7)이 형성되어 있다. 그런데, 도 1에 도시한 종래의 커패시터에서는 하부 전극(13)의 두께가 얇아 고유전체막(11) 증착시 또는 후속의 열처리과정에서 상기 확산 방지막(7)이 산화되어 부도체인 탄탈륨 산화막(Ta2O5)이 된다. 이렇게 되면, 하부 전극(13)의 콘택 저항이 증가되어 사용할 수 없게 된다.
더욱이, 도 1에 도시한 종래의 커패시터에서는 하부 전극(13)인 루테늄막을 화학기상증착법으로 증착할 때 표면 모폴로지(surface morphology)가 거칠어(rough)져 전계(electric field)가 집중되는 영역이 발생하여 누설전류가 증가하는 문제가 있다.
따라서, 본 발명의 기술적 과제는 고유전체막을 채용할 때 확산방지막의 산화를 방지하면서도 누설 전류의 증가를 억제할 수 있는 반도체 소자의 커패시터를 제공하는 데 있다.
또한, 본 발명의 다른 기술적 과제는 상기 반도체 소자의 커패시터를 제조하는 데 적합한 제조방법을 제공하는 데 있다.
도 1은 종래 기술에 의한 고유전체막을 갖는 반도체 소자의 커패시터를 설명하기 위한 단면도이다.
도 2는 본 발명에 의한 고유전체막을 갖는 반도체 소자의 커패시터를 설명하기 위한 단면도이다.
도 3 내지 도 9는 본 발명에 의한 반도체 소자의 고유전체 커패시터 제조방법을 설명하기 위한 단면도들이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 반도체 소자의 커패시터는 반도체 기판 상에 형성되고 그 내부에 매몰 콘택홀을 갖는 층간 절연막과, 상기 매몰 콘택홀에 매립되어 상기 반도체 기판과 전기적으로 연결된 콘택 플러그가 형성되어 있다. 상기 콘택 플러그 상에는 상기 매몰 콘택홀에 매립되도록 확산 방지막이 형성되어 있고, 상기 층간 절연막 상에는 상기 확산 방지막에 접하면서 표면 모폴로지가 균일하고 그 내부에 홀을 갖는 하부 전극이 형성되어 있다. 상기 하부 전극과 인접한 하부 전극 사이를 분리하도록 상기 층간 절연막 상에는 제1 절연막 패턴이 형성되어 있고, 상기 하부 전극 내부의 홀에는 제2 절연막 패턴이 매립되어 있다. 상기 제2 절연막 패턴, 제1 절연막 패턴 및 하부 전극을 덮도록 고유전체막이 형성되어 있고, 상기 고유전체막 상에는 상부 전극이 형성되어 있다.
상기 제1 절연막 패턴은 SiN막, Al2O3막, SiON막 또는 이들의 조합으로 구성할 수 있다. 상기 제2 절연막 패턴은 SiO2막, SiN막, Ta2O5막, TiO2막, Al2O3막 또는 이들의 조합으로 구성할 수 있다. 상기 상부 전극 및 하부 전극은 백금족 금속막, 예컨대 Pt막, Ru막 또는 Ir막으로 구성할 수 있다. 상기 고유전체막은 (Ba, Sr)TiO3, PbZrTiO3및(Pb, La)(Zr, Ti)O3와 같은 페로브스카이트 구조로 형성된 고유전막, Ta2O5막, Al2O3막 또는 그 혼합막으로 구성한다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명의 반도체 소자의 커패시터 제조방법은 반도체 기판 상에 매몰 콘택홀을 갖는 제1 층간 절연막을 형성한 후 상기 매몰 콘택홀에 매립되어 상기 반도체 기판과 전기적으로 연결되는 콘택 플러그를 형성한다. 이어서, 상기 매몰 콘택홀에 매립되도록 상기 콘택 플러그 상에 확산 방지막을 형성한 후 상기 제1 층간 절연막 상에 상기 확산방지막을 노출하고 그 내부에 홀을 갖는 제1 절연막 패턴 및 제2 층간 절연막 패턴을 형성한다. 다음에, 상기 홀의 내벽을 둘러싸도록 하부 전극용 도전막을 형성한 후 상기 하부 전극용 도전막 사이의 홀을 매립하도록 제2 절연막 패턴을 형성한다. 다음에, 상기 제2 층간 절연막 패턴을 제거하여 상기 제1 절연막 패턴에 의하여 분리되고 표면 모폴로지가 균일한 커패시터의 하부 전극을 형성한 후, 상기 하부 전극 상에 고유전체막 및 상부 전극을 순차적으로 형성한다.
상기 확산 방지막의 노출은 상기 확산 방지막 및 제1 층간 절연막 상에 제1 절연막 및 제2 층간 절연막을 순차적으로 형성한 후 패터닝하여 얻어질 수 있다. 상기 하부 전극용 도전막 및 제2 절연막 패턴은 상기 제1 절연막 패턴 및 제2 층간 절연막 패턴이 형성된 반도체 기판의 전면에 제2 절연막을 형성한 후 상기 제2 절연막을 평탄화하여 상기 제2 층간 절연막 상의 도전막을 제거하여 얻어질 수 있다.
상기 제1 절연막 패턴은 SiN막, Al2O3막, SiON막 또는 이들의 조합으로 형성할 수 있다. 상기 제2 절연막 패턴은 상기 제2 층간 절연막 패턴과 식각선택비가 큰 막으로 형성할 수 있다. 예컨대, 상기 제2 절연막 패턴은 SiO2막, SiN막, Ta2O5막, TiO2막, Al2O3막 또는 이들의 조합으로 형성할 수 있다.
상기 상부 전극 및 하부 전극은 백금족 금속막, 예컨대 Pt막, Ru막 또는 Ir막으로 형성할 수 있다. 상기 고유전체막은 (Ba, Sr)TiO3, PbZrTiO3및(Pb, La)(Zr, Ti)O3와 같은 페로브스카이트 구조로 형성된 고유전막, Ta2O5막, Al2O3막 또는 그 혼합막으로 형성할 수 있다. 상기 고유전체막을 형성하는 단계 후에, 상기 고유전체막이 형성된 반도체 기판을 산소 분위기 또는 산소 플라즈마 분위기에서 열처리하는 단계를 더 포함할 수 있다. 상기 하부 전극용 도전막은 화학기상증착법, 물리기상증착법 또는 전기도금법을 이용하여 형성할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 2는 본 발명에 의한 고유전체막을 갖는 반도체 소자의 커패시터를 설명하기 위한 단면도이다.
구체적으로, 반도체 기판(21) 상에 매몰 콘택홀을 갖는 층간 절연막(23)이 형성되어 있다. 그리고, 상기 매몰 콘택홀에는 상기 반도체 기판(21)과 전기적으로 연결되는 콘택 플러그(27), 오믹층(29) 및 확산 방지막(31)이 순차적으로 형성되어 있다. 상기 콘택 플러그(27)는 폴리실리콘막으로 형성하며, 상기 오믹층(29)은 타이타늄 실리사이드(TiSi2)로 형성한다. 상기 확산 방지막(31)은 후에 형성되는 하부 전극과 콘택 플러그(27) 간의 반응을 방지하며, 상기 확산 방지막(31)은 매몰 콘택홀에 매립되어 있어 산화를 방지할 수 있다. 상기 확산 방지막(31)은 내화금속의 질화막으로 구성할 수 있으며, 예컨대 TiN, TiAlN 또는 TiSiN을 이용하여 구성한다.
그리고, 상기 확산 방지막(31) 및 상기 층간 절연막(23) 상에 형성되면서 그 내부에 홀을 갖고 표면 모폴로지가 균일한 하부 전극(39a)이 형성되어 있다. 상기 하부 전극(39a)은 백금족 금속막, 예컨대 Pt막, Ru막 또는 Ir막으로 100∼500Å의 얇은 두께로 구성한다. 상기 하부 전극(39a) 내부의 홀에는 제2 절연막 패턴(41)이 매립되어 있다. 상기 제2 절연막 패턴(41)은 SiO2막, SiN막, Ta2O5막, TiO2막, Al2O3막 또는 이들의 조합으로 구성한다. 특히, 상기 하부 전극은 제2 절연막 패턴(41)의 외벽에 형성되고, 표면 모폴로지의 거침성(roughness)를 작게하여 누설 전류 특성을 향상시킬 수 있다.
그리고, 상기 하부 전극(39a)과 인접한 하부 전극(39a) 사이를 분리하도록 상기 층간 절연막(23) 상에 제1 절연막 패턴(33a)이 형성되어 있다. 상기 제1 절연막 패턴(33a)은 후의 고유전체막 형성시 또는 고유전체막 형성후의 열처리시 산소의 확산을 방지한다. 상기 제1 절연막 패턴(33a)은 SiN막, Al2O3막, SiON막 또는 이들의 조합으로 구성한다.
그리고, 상기 제2 절연막 패턴(41a), 제1 절연막 패턴(33a) 및 하부 전극(39)을 덮도록 고유전체막(43)이 형성되어 있다. 상기 고유전체막(43)은(Ba, Sr)TiO3, PbZrTiO3및 (Pb, La)(Zr, Ti)O3와 같은 페로브스카이트 구조로 형성된 고유전막, Ta2O5막, Al2O3막 또는 그 혼합막으로 구성한다. 상기 고유전체막(43) 상에는 상부 전극(45)이 형성되어 있다. 상기 상부 전극(45)은 백금족 금속막, 예컨대 Pt막, Ru막 또는 Ir막으로 구성한다.
도 3 내지 도 9는 본 발명에 의한 반도체 소자의 고유전체 커패시터 제조방법을 설명하기 위한 단면도들이다.
도 3에서, 반도체 기판(21), 예컨대 실리콘 기판 상에 산화막 또는 BPSG(boro-phospho-silicate-glass)막으로 제1 층간절연막(23)을 형성한다. 이어서, 사진식각 공정으로 상기 제1 층간절연막(23)을 선택적으로 식각하여 후에 형성될 커패시터의 하부전극을 전기적으로 접속시키기 위한 매몰 콘택홀(buried contact hole, 25)을 형성한다.
도 4에서, 상기 매몰 콘택홀(25) 내에 상기 반도체 기판(21)과 전기적으로 연결되는 콘택 플러그(27), 오믹층(29) 및 확산 방지막(31)을 순차적으로 형성한다. 상기 콘택 플러그(27)은 폴리실리콘막으로 형성하며, 상기 오믹층(29)은 타이타늄 실리사이드(TiSi2)로 형성한다. 상기 확산 방지막(31)은 후에 형성되는 하부 전극과 콘택 플러그(27) 간의 반응을 위한 방지하기 위하여 형성한다. 상기 확산 방지막(31)은 매몰 콘택홀에 매립되어 있어 산화가 방지된다. 상기 확산 방지막(31)은 TiN, TiAlN 또는 TiSiN을 이용하여 형성한다.
본 실시예에서는 콘택 플러그(27) 및 오믹층(29)을 형성하였으나, 상기 콘택 플러그(27)를 형성하지 않고 바로 매몰 콘택홀(25)에 확산방지막(31)을 형성하여 반도체 기판(21)과 확산 방지막(31)을 연결 할 수 도 있다.
도 5에서, 상기 확산방지막(31) 및 제1 층간 절연막(23) 상에 제1 절연막(33)을 300∼1000Å의 두께로 형성한다. 또한, 상기 제1 절연막(33)은 상기 제1 절연막(33)은 후 공정에서 제2 층간 절연막의 식각시 식각선택비가 높아 식각 정지막(etch stopping layer)으로 이용되며, 또 후공정의 고유전체막의 열처리시 산소의 확산을 방지하는 역할을 한다. 상기 제1 절연막(33)은 SiN, Al2O3, SiON 또는 이들의 조합을 이용하여 형성한다. 이어서, 상기 제1 절연막(33) 상에 산화막 또는 BPSG막으로 제2 층간 절연막(35)을 형성한다.
도 6에서, 상기 제2 층간 절연막(35)를 사진식각공정을 이용하여 패터닝하여 제2 층간 절연막 패턴(35a)을 형성한다. 이때, 제1 절연막(33)은 상기 제2 층간 절연막(35)의 식각시 식각 정지막 역할을 한다. 이어서, 상기 제1 절연막(33)을 패터닝하여 제1 절연막 패턴(33a)을 형성한다. 이렇게 되면, 상기 확산 방지막(31)을 노출하는 홀(37)을 갖는 제2 층간 절연막 패턴(35a) 및 제1 절연막 패턴(33a)이 형성된다. 이때, 제1 층간 절연막(23)의 일부도 노출된다.
도 7에서, 상기 홀(37)이 형성된 반도체 기판(21)의 전면에 커패시터의 하부전극용 도전막(39)을 화학기상증착(chemical vapor deposition)법을 이용하여 100∼500Å의 두께로 형성한다. 상기 하부전극용 도전막(39)은 백금족 금속막, 예컨대 Pt, Ru 또는 Ir을 이용하여 형성한다. 이렇게 되면, 홀(37)의 내부 표면과 제2 층간 절연막 패턴(35a)의 상부 표면에 도전막(39)이 형성된다. 따라서, 상기 하부 전극용 도전막(39)의 내부에는 상기 홀이 남아 있게 된다. 특히, 상기 커패시터의 하부 전극용 도전막(39)은 화학기상증착법으로 형성하여 표면 모폴로지가 불균일하게 형성되나, 홀 내에 형성되기 때문에 100∼500Å이하의 얇은 두께로 표면적이 넓게 형성할 수 있다. 본 실시예에서는 커패시터의 하부 전극용 도전막(39)을 화학기상증착법으로 형성하였으나, 물리기상증착법 또는 전기도금법을 이용하여 형성할 수 도 있다.
계속하여, 상기 하부 전극용 도전막(39)이 형성된 반도체 기판(21)의 전면에 상기 제2 층간 절연막 패턴(35a) 및 제1 절연막 패턴(33a) 사이의 홀(37)을 매립하는 제2 절연막(41)을 형성한다. 상기 제2 절연막(41)은 제2 층간 절연막 패턴(35a)과 식각선택비가 높은 막을 이용한다. 상기 제2 절연막(41)으로 SiO2, SiN, Ta2O5, TiO2, Al2O3또는 이들의 조합을 이용하여 형성한다.
도 8에서, 상기 제2 절연막(41)을 화학기계적방법이나 에치백방법으로 평탄화한다. 이때, 제2 층간 절연막 패턴(35a) 상에 형성된 도전막(39)도 식각한다. 이렇게 되면, 제2 층간 절연막 패턴의 외벽에 커패시터의 하부 전극(39a)가 형성되며, 상기 하부 전극(39a) 사이에는 제2 절연막 패턴(41a)이 형성된다.
도 9에서, 상기 제2 층간 절연막 패턴(35a)을 습식 또는 건식 식각으로 제거하여 하부 전극(39a)과 인접한 하부 전극(39a) 사이를 제1 절연막 패턴(33a)에 의하여 분리한다. 이때, 제2 층간 절연막 패턴(35a)와 제2 절연막 패턴(41a)는 식각선택비(etch selectivity)가 높아 제2 층간 절연막 패턴(35a)를 잘 제거할 수 있다. 특히, 상기 하부 전극(39a)은 상기 제2 절연막 패턴(41a)의 외벽에 형성되어 표면 모폴로지는 균일하게 되므로, 하부 전극의 표면 모폴로지의 거침성(roughness)를 작게 할 수 있다. 결과적으로, 본 발명의 반도체 소자의 커패시터는 누설 전류 특성을 향상시킬 수 있다.
계속하여, 도 2에 도시한 바와 같이 제1 절연막 패턴(33a), 제2 절연막 패턴(41a) 및 그 외벽의 하부 전극(39a)이 형성된 반도체 기판(21)의 전면에 고유전체막(43)을 50∼300Å의 두께로 형성한다. 상기 고유전체막(43)은 산소 분위기의 열처리가 필요한 막질로써, 예컨대 (Ba, Sr)TiO3, PbZrTiO3및 (Pb, La)(Zr, Ti)O3와 같은 페로브스카이트 구조로 형성된 고유전막, Ta2O5막, Al2O3막 또는 그 혼합막으로 형성한다. 이때, 상기 제1 절연막 패턴은 산소의 확산을 방지하여 확산 방지막의 산화를 방지한다.
이어서, 상기 고유전체막(43)이 형성된 반도체 기판(21)을 고유전체막(43)의 특성 향상을 위하여 산소 분위기 또는 산소 플라즈마 분위기에서 열처리를 수행한다. 이때, 상기 제1 절연막 패턴(33a)은 산소의 확산을 방지하여 확산 방지막의 산화를 방지한다.
이어서, 상기 고유전체막(43) 상에 백금족 금속막, 예컨대 Pt, Ru 또는 Ir를 이용하여 커패시터 상부전극(45)을 100∼1000Å의 두께로 형성함으로써 반도체 소자의 고유전체 커패시터를 완성한다.
이상, 실시예를 통하여 본 발명을 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니고, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식으로 그 변형이나 개량이 가능하다.
상술한 바와 같이 본 발명은 하부 전극을 제2 절연막 패턴의 외벽에 형성함으로써 표면 모폴로지의 거침성(roughness)를 작게하여 누설 전류 특성을 향상시킬 수 있다. 그리고, 본 발명은 확산방지막을 매립하는 구조를 채용하여 확산방지막의 산화를 방지한다. 특히, 본 발명은 제1 절연막 패턴을 확산방지막과 인접한 층간 절연막 상에 형성하여 고유전체막 형성시 또는 고유전체막 형성후의 열처리시 산소의 확산을 방지하여 확산 방지막의 산화를 방지한다. 그리고, 본 발명은 100∼500Å이하의 얇은 박막 두께로 표면적이 넓은 하부 전극을 구성할 수 있다.

Claims (19)

  1. 반도체 기판 상에 형성되고 그 내부에 매몰 콘택홀을 갖는 층간 절연막;
    상기 매몰 콘택홀에 매립되어 상기 반도체 기판과 전기적으로 연결된 콘택 플러그;
    상기 콘택 플러그 상에 매몰 콘택홀에 매립되도록 형성된 확산 방지막;
    상기 층간 절연막 상에 상기 확산 방지막에 접하도록 형성되면서 표면 모폴로지가 균일하고 그 내부에 홀을 갖는 하부 전극;
    상기 하부 전극과 인접한 하부 전극 사이를 분리하도록 상기 층간 절연막 상에 형성된 제1 절연막 패턴;
    상기 하부 전극 내부의 홀에 매립된 제2 절연막 패턴;
    상기 제2 절연막 패턴, 제1 절연막 패턴 및 하부 전극을 덮도록 형성된 고유전체막; 및
    상기 고유전체막 상에 형성된 상부 전극을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 커패시터.
  2. 제1항에 있어서, 상기 확산 방지막은 내화금속의 질화막으로 이루어지는 것을 특징으로 하는 반도체 소자의 커패시터.
  3. 제2항에 있어서, 상기 내와 금속의 질화막은 TiN막, TiAlN막 또는 TiSiN막으로 이루어지는 것을 특징으로 하는 반도체 소자의 커패시터.
  4. 제1항에 있어서, 상기 제1 절연막 패턴은 SiN막, Al2O3막, SiON막 또는 이들의 조합으로 이루어지는 것을 특징으로 하는 반도체 소자의 커패시터.
  5. 제1항에 있어서, 상기 제2 절연막 패턴은 SiO2막, SiN막, Ta2O5막, TiO2막, Al2O3막 또는 이들의 조합으로 이루어지는 것을 특징으로 하는 반도체 소자의 커패시터.
  6. 제1항에 있어서, 상기 상부 전극 및 하부 전극은 백금족 금속막으로 이루어지는 것을 특징으로 하는 반도체 소자의 커패시터.
  7. 제6항에 있어서, 상기 백금족 금속막은 Pt막, Ru막 또는 Ir막으로 이루어지는 것을 특징으로 하는 반도체 소자의 커패시터.
  8. 제1항에 있어서, 상기 고유전체막은 (Ba, Sr)TiO3, PbZrTiO3및 (Pb, La)(Zr, Ti)O3와 같은 페로브스카이트 구조로 형성된 고유전막, Ta2O5막, Al2O3막 또는 그 혼합막으로 이루어지는 것을 특징으로 하는 반도체 소자의 커패시터.
  9. (a) 반도체 기판 상에 매몰 콘택홀을 갖는 제1 층간 절연막을 형성하는 단계;
    (b) 상기 매몰 콘택홀에 매립되어 상기 반도체 기판과 전기적으로 연결되는 콘택 플러그를 형성하는 단계;
    (c) 상기 매몰 콘택홀에 매립되도록 상기 콘택 플러그 상에 확산 방지막을 형성하는 단계;
    (d) 상기 제1 층간 절연막 상에 상기 확산방지막을 노출하고 그 내부에 홀을 갖는 제1 절연막 패턴 및 제2 층간 절연막 패턴을 형성하는 단계;
    (e) 상기 홀의 내벽을 둘러싸도록 하부 전극용 도전막을 형성하는 단계;
    (f) 상기 하부 전극용 도전막 사이의 홀을 매립하도록 제2 절연막 패턴을 형성하는 단계;
    (g) 상기 제2 층간 절연막 패턴을 제거하여 상기 제1 절연막 패턴에 의하여 분리되고 표면 모폴로지가 균일한 커패시터의 하부 전극을 형성하는 단계; 및
    (h) 상기 하부 전극 상에 고유전체막 및 상부 전극을 순차적으로 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  10. 제9항에 있어서, 상기 (d) 단계는 상기 확산 방지막 및 제1 층간 절연막 상에 제1 절연막 및 제2 층간 절연막을 순차적으로 형성하는 단계와, 상기 제2 층간 절연막 및 제1 절연막을 패터닝하여 상기 확산방지막을 노출하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  11. 제9항에 있어서, 상기(e) 및 (f) 단계는 상기 제1 절연막 패턴 및 제2 층간 절연막 패턴이 형성된 반도체 기판의 전면에 제2 절연막을 형성하는 단계와, 상기 제2 절연막을 평탄화하여 상기 제2 층간 절연막 상의 도전막을 제거하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  12. 제9항에 있어서, 상기 제1 절연막 패턴은 SiN막, Al2O3막, SiON막 또는 이들의 조합으로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  13. 제9항에 있어서, 상기 제2 절연막 패턴은 상기 제2 층간 절연막 패턴과 식각선택비가 큰 막인 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  14. 제13항에 있어서, 상기 제2 절연막 패턴은 SiO2막, SiN막, Ta2O5막, TiO2막, Al2O3막 또는 이들의 조합으로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  15. 제9항에 있어서, 상기 상부 전극 및 하부 전극은 백금족 금속막으로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  16. 제15항에 있어서, 상기 백금족 금속막은 Pt막, Ru막 또는 Ir막으로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  17. 제9항에 있어서, 상기 고유전체막은 (Ba, Sr)TiO3, PbZrTiO3및(Pb, La)(Zr, Ti)O3와 같은 페로브스카이트 구조로 형성된 고유전막, Ta2O5막, Al2O3막 또는 그 혼합막으로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  18. 제9항에 있어서, 상기 고유전체막을 형성하는 단계 후에, 상기 고유전체막이 형성된 반도체 기판을 산소 분위기 또는 산소 플라즈마 분위기에서 열처리하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  19. 제9항에 있어서, 상기 하부 전극용 도전막은 화학기상증착법, 물리기상증착법 또는 전기도금법을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
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