KR20010113324A - 반도체 소자의 캐패시터 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 하부층과 저장 전극 사이에 폴리실리콘, 오믹 콘택층 및 확산 방지막의 구조로 형성되는 플러그에 귀금속층을 더 형성함으로써 마스크의 오정렬에 의한 확산 방지막의 노출을 방지하여 정전 용량의 저하를 방지할 수 있는 반도체 소자의 캐패시터 제조 방법이 제시된다.
Description
본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 특히 하부층과 저장 전극 사이에 형성되는 플러그에 귀금속층을 형성함으로써 마스크의 오정렬에 의한 확산 방지막의 노출을 방지하여 정전 용량의 저하를 방지할 수 있는 반도체 소자의 캐패시터 제조 방법에 관한 것이다.
캐패시터의 제조 공정에서 하부 구조가 형성된 반도체 기판의 소정 영역과 저장 전극을 연결하기 위해 폴리실리콘, 오믹 콘택층 및 확산 방지막으로 구성된 플러그를 형성한다. 그런데, 캐패시터의 제조 공정은 설계상 플러그 콘택과 저장 전극간에 필연적으로 오정렬이 발생되기 때문에 플러그의 최상부층인 확산 방지막이 노출되는 문제점이 발생된다. 이렇게 확산 방지막이 노출되면 산소 분위기에서 고유전체막을 증착할 때 확산 방지막이 산화되어 유전체막의 유전율을 저하시키게 되어 캐패시터의 정전 용량을 저하시킨다. 이러한 문제점 때문에 저온에서 유전체막을 증착하고 열처리 공정을 실시하려 하고 있지만, 이러한 공정에 의해서도 고유전체막 특유의 높은 유전율을 얻지 못하여 셀당 요구되는 정전 용량을 얻지 못하고 있다. 한편, 스택 구조 이외에 공동 구조의 저장 전극을 형성하여 오정렬을 방지하는 방법을 모색하고 있으나, 디자인 룰이 감소함에 따라 캐패시터의 면적이 증가되어 스택형에 비해 높은 애스펙트비(aspect ratio)를 갖기 때문에 스택형보다 공정 마진이 줄어들고 있다.
따라서, 본 발명은 저장 전극을 형성하기 위한 마스크 및 식각 공정에서 오정렬이 발생되더라도 콘택 플러그의 확산 방지막의 노출을 방지할 수 있는 반도체 소자의 캐패시터 제조 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 소정의 구조가 형성된 반도체 기판 상부에 제 1 산화막 및 질화막을 형성한 후 상기 질화막 및 제 1 산화막의 소정 영역을 식각하여 상기 반도체 기판의 소정 영역을 노출시키는 콘택홀을 형성하는 단계와, 상기 콘택홀 내에 폴리실리콘막, 오믹 콘택층 및 확산 방지막을 순차적으로 형성하는 단계와, 상기 확산 방지막을 소정 두께로 식각한 후 귀금속층을 형성하여 상기 콘택홀을 매립하는 단계와, 전체 구조 상부에 시드층, 글루층 및 제 2 산화막을 순차적으로 형성하는 단계와, 상기 제 2 산화막 및 글루층의 소정 영역을 식각하여 상기 시드층의 소정 영역을 노출시키는 단계와, 상기 제 2 산화막 및 글루층이 제거된 부분에 백금을 형성하여 하부 전극을 형성하는 단계와, 상기 제 2 산화막 및 글루층을 제거한 후 상기 백금 하부 전극을 마스크로 상기 시드층을 식각하는 단계와, 전체 구조 상부에 BST막을 형성한 후 상부 전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
도 1(a) 내지 도 1(e)는 본 발명에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 반도체 기판 12 : 제 1 산화막
13 : 질화막 14 : 폴리실리콘막
15 : 티타늄 실리사이드막 16 : 확산 방지막
17 : 귀금속층 18 : 시드층
19 : 글루층 20 : 제 2 산화막
21 : Pt막(하부 전극) 22 : BST막
23 : 상부 전극
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1(a) 내지 도 1(e)는 본 발명에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 1(a)를 참조하면, 반도체 소자를 제조하기 위한 소정의 구조가 형성된 반도체 기판(11) 상부에 제 1 산화막(12)을 형성하고, 그 상부에 제 1 산화막(12)과의 식각 선택비가 우수한 질화막(13)을 300∼1000Å의 두께로 형성한다. 질화막(13)과 제 1 산화막(12)의 소정 영역을 식각하여 반도체 기판(11)의 소정 영역을 노출시키는 콘택홀을 형성한다. 콘택홀이 매립되도록 전체 구조 상부에 500∼3000Å 정도의 두께로 폴리실리콘막(14)을 형성한다. 전면 과도 식각 공정을 실시하여 질화막(13) 상부에 형성된 폴리실리콘막(14)이 완전히 제거되고, 콘택홀에 매립된 폴리실리콘막(14)의 일부가 제거되도록 한다. 이때, 콘택홀의 상부로부터 500∼1500Å 정도의 깊이로 폴리실리콘막(14)이 형성되도록 식각 공정을 실시한다. 콘택홀을 포함한 전체 구조 상부에 Ti막을 형성한다. 열처리 공정을 실시하여 폴리실리콘막(14)의 실리콘 원자와 Ti막의 Ti 원자를 반응시켜 오믹 콘택층으로 작용하는 티타늄 실리사이드막(TiSix)(15)을 형성한다. 질화막(13) 상부에 잔류하는 Ti막을 습식 식각 공정으로 제거한다. 콘택홀을 포함한 전체 구조 상부에 확산 방지막(16)을 형성한 후 CMP 공정을 실시하여 평탄화시킨다. 확산 방지막(16)은 TiN막, TiSiN막, TiAlN막, TaSiN막 및 TaAlN막중 어느 하나로 형성한다.
도 1(b)를 참조하면, 질화막(13)과 식각 선택비가 높은 화학 가스, 예를들어 CF4를 이용한 건식 식각 공정에 의해 콘택홀내의 확산 방지막(16)을 소정 두께로 식각한다. 그리고 콘택홀이 완전히 매립되도록 전체 구조 상부에 Ru, Pt, Ir, SRO등의 귀금속층(17)을 CVD 방법을 이용하여 형성한다. 질화막(13) 상부에 형성된 귀금속층(17)이 완전히 제거되고, 콘택홀내에만 귀금속층(17)이 잔류되도록 CMP 또는 전면 식각 공정을 실시한다.
도 1(c)를 참조하면, 전체 구조 상부에 시드층(seed layer)(18), 글루층(glue layer)(19) 및 제 2 산화막(20)을 형성한다. 시드층(18)은 Pt 또는 Ru를 50∼1000Å의 두께로 증착하여 형성하고, 글루층(19)은 TiN막, TiAlN막, TaN막, TaSiN막, TiSiN막, Al2O3막 및 TiO2막중 어느 하나를 50∼500Å의 두께로 증착하여 형성한다. 또한, 제 2 산화막(20)은 5000∼10000Å의 두께로 형성한다. 마스크 및 식각 공정을 실시하여 제 2 산화막(20) 및 글루층(19)의 소정 영역을 제거하고, 계속해서 시드층(18)의 일부를 제거한다. 제 2 산화막(20) 및 글루층(19)이 식각되어 형성된 패턴에 스택형 저장 전극을 형성하기 위한 Pt막(21)을 전기 도금법을 이용하여 3000∼10000Å의 두께로 형성한다. 전기도금법은 DC 또는 펄스 방법을 이용하며, 이때의 전류 밀도는 01.∼10㎃/㎠이다.
도 1(d)를 참조하면, 제 2 산화막(20)을 습식 식각 공정으로 제거하고, 저장 전극간의 절연을 위해 글루층(19) 및 시드층(18)을 건식 식각 공정으로 제거한다. 이때 저장 전극을 형성하기 위한 마스크 작업에서 오정렬이 발생하더라도 시드층(18) 하부에 귀금속층(17)이 형성되어 있어 확산 방지막(16)은 노출되지 않는다.
도 1(e)를 참조하면, 전체 구조 상부에 BST막(22)을 형성한 후 결정화를 증가시켜 유전 특성을 확보하기 위해 급속 열처리 공정을 실시한다. 전체 구조 상부에 귀금속층을 형성하고 패터닝하여 상부 전극(23)을 형성한다. BST막(22)은 400∼600℃의 온도에서 150∼500Å의 두께로 형성하며, 급속 열처리 공정은 500∼700℃의 질소 분위기에서 30∼180초동안 실시한다. 또한, 상부 전극(23)은 Pt, Ru, SRO등의 귀금속으로 형성한다.
상술한 바와 같이 BST 캐패시터를 형성하면 오정렬이 발생하였어도 확산 방지막이 노출되지 않아 BST의 고온 어닐링 공정이 가능하여 신뢰성있는 캐패시터를 제조할 수 있을 뿐만 아니라 0.1㎛ 이하의 디바이스에서도 높은 정전 용량을 갖는 캐패시터를 제조할 수 있다.
Claims (15)
- 소정의 구조가 형성된 반도체 기판 상부에 제 1 산화막 및 질화막을 형성한 후 상기 질화막 및 제 1 산화막의 소정 영역을 식각하여 상기 반도체 기판의 소정 영역을 노출시키는 콘택홀을 형성하는 단계와,상기 콘택홀 내에 폴리실리콘막, 오믹 콘택층 및 확산 방지막을 순차적으로 형성하는 단계와,상기 확산 방지막을 소정 두께로 식각한 후 귀금속층을 형성하여 상기 콘택홀을 매립하는 단계와,전체 구조 상부에 시드층, 글루층 및 제 2 산화막을 순차적으로 형성하는 단계와,상기 제 2 산화막 및 글루층의 소정 영역을 식각하여 상기 시드층의 소정 영역을 노출시키는 단계와,상기 제 2 산화막 및 글루층이 제거된 부분에 백금을 형성하여 하부 전극을 형성하는 단계와,상기 제 2 산화막 및 글루층을 제거한 후 상기 백금 하부 전극을 마스크로 상기 시드층을 식각하는 단계와,전체 구조 상부에 BST막을 형성한 후 상부 전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서, 상기 폴리실리콘막은 상기 콘택홀의 상부로부터 500 내지 1500Å의 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서, 상기 오믹 콘택층은 티타늄 실리사이드막인 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서, 상기 확산 방지막은 TiN막, TiSiN막, TiAlN막, TaSiN막 및 TaAlN막 중 어느 하나인 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서, 상기 확산 방지막은 CF4를 이용한 건식 식각 공정에 의해 식각되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서, 상기 귀금속층은 Ru, Pt, Ir 및 SRO 중 어느 하나인 것을특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서, 상기 시드층은 Pt막 또는 Ru막을 50 내지 1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서, 상기 글루층은 TiN막, TiAlN막, TaN막, TaSiN막, TiSiN막, Al2O3막 및 TiO2막중 어느 하나를 50 내지 500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서, 상기 제 2 산화막은 5000 내지 10000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서, 상기 백금층은 전기 도금법을 이용하여 3000 내지 10000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 10 항에 있어서, 상기 전기도금법은 DC 또는 펄스 방법을 이용하며, 이때의 전류 밀도는 0.1 내지 10㎃/㎠인 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서, 상기 BST막은 400 내지 600℃의 온도에서 150 내지 500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서, 상기 BST막을 형성한 후 급속 열처리 공정을 싱시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 13 항에 있어서, 상기 급속 열처리 공정은 500 내지 700℃의 질소 분위기에서 30 내지 180초동안 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서, 상기 상부 전극은 Pt, Ru 및 SRO중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
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