KR100219506B1 - 반도체장치의 커패시터 제조방법 - Google Patents

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Abstract

반도체 장치의 커패시터 제조 방법에 관하여 개시한다. 본 발명은 반도체 기판의 소정 영역을 노출시키는 제1 콘택 홀이 형성된 제1 층간 절연막 패턴을 형성하는 단계; 상기 제1 콘택 홀 내에 콘택 플러그를 형성하는 단계; 상기 콘택 플러그 상에 확산 방지막 패턴을 형성하는 단계; 상기 확산 방지막 패턴을 노출시키는 제2 콘택 홀이 형성된 제2 층간 절연막 패턴을 형성하는 단계; 상기 제2 콘택 홀을 통하여 상기 확산 방지막 패턴과 접촉되도록 상기 제2 층간 절연막 패턴 상에 도전막 패턴을 형성하는 단계; 및 상기 도전막 패턴 상에 유전막과 상부 전극을 순차적으로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법을 제공한다. 본 발명에 의하면, 상기 확산 방지막 패턴이 산화되는 것을 방지함으로써 커패시터의 정전 용량이 감소되지 않도록 할 수 있다.

Description

반도체 장치의 커패시터 제조 방법
본 발명은 반도체 장치의 커패시터 제조 방법에 관한 것으로, 특히 고유전 박막이 적용된 커패시터의 하부 전극을 제조하는 방법에 관한 것이다.
메모리 셀의 면적 감소에 따른 셀 정전 용량의 감소는 DRAM(dynamic random access memory)의 집적도 증가에 심각한 장애 요인이 된다. 이러한 셀 정전 용량의 감소는 메모리 셀의 독출 능력을 저하시키고 소프트 에러율(soft error rate)을 증가시킬 뿐만 아니라 저전압에서의 소자 동작을 어렵게 만든다. 따라서, 반도체 장치의 고집적화를 위해서 셀 정전 용량의 감소는 반드시 해결되어야 할 문제이다.
커패시터의 전하량(Q)은 커패시터의 정전 용량(Capacitance; C)과 동작전압(V)의 곱으로 정해진다. 즉 Q = C × V 이다. 따라서, 동작 전압이 낮아지고 있는 상태에서 특정량 이상의 전하량을 얻기 위해서는 정전 용량을 크게 할 수 밖에 없다. 커패시터의 유효 면적을 A, 진공 상태의 유전율을 ε0, 유전체의 상대 유전율을 εr, 그리고 유전체의 두께를 d 라고 할 때, 정전 용량(C )은 Aε0εr/ d 로 주어진다. 따라서, 커패시터의 정전 용량(C)은 커패시터의 유효 면적(A)이 클수록, 유전체의 유전율(εr) 이 클수록, 그리고 유전체의 두께(d)가 얇을수록 커진다.
이에, 커패시터의 유효 면적을 증가시키기 위하여 3차원 구조를 갖는 하부 전극이 제안되었다. 후지쯔(Fujisu)사의 핀 구조(Fin Structure) 하부 전극, 도시바(Toshiba)사의 박스 구조(Box Structure) 하부 전극, 및 미쯔비시(Mitsubishi)사의 원통 구조(Cylindrical Structure) 하부 전극이 그 주류를 이루고 있다. 그러나, 3차원 구조의 하부 전극은 그 제조 공정이 복잡할 뿐만 아니라 제조 과정에서 결함이 발생하기 쉽기 때문에 실제로 적용하기가 용이하지 않다.
따라서, 최근에는 커패시터의 정전 용량을 증대시키기 위해 고유전 물질을 박막화하는 연구가 활발히 진행중이다. 고유전 박막이 적용된 커패시터는 단순한 2차원 구조의 하부 전극으로도 충분한 셀 정전 용량을 확보할 수 있기 때문에 공정의 단순화 측면 뿐만 아니라 반도체 장치의 고집적화 측면에서 상술한 3차원 구조의 하부 전극을 갖는 커패시터보다 더 바람직하다.
그러나, 종래와 같이 불순물이 도핑된 다결정 실리콘을 하부 전극으로 사용할 경우에는 고유전 물질과 다결정 실리콘이 반응하여 그 계면에 유전율이 매우 낮은 새로운 유전층이 형성됨으로써 전체적인 정전 용량이 감소하는 문제가 발생한다. 따라서, 고유전 박막이 적용된 반도체 장치의 커패시터에 적합한 새로운 하부 전극 구조가 요구되고 있다.
도 1 내지 도 3은 종래 기술에 의한 반도체 장치의 커패시터 제조 방법을 설명하기 위한 단면도들이다.
도 1은 층간 절연막 패턴(20) 및 콘택 플러그(30)를 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 반도체 기판(10) 상에 상기 반도체 기판(10)의 소정 영역을 노출시키는 콘택 홀이 형성된 층간 절연막 패턴(20)을 형성한다. 이어서, 상기 콘택 홀을 채우도록 상기 층간 절연막 패턴(20)이 형성된 결과물 상에 불순물이 도핑된 다결정 실리콘층을 형성한다, 다음에, 상기 층간 절연막 패턴(20)이 노출되도록 상기 다결정 실리콘층을 전면 식각하여 상기 콘택 홀 내에 콘택 플러그(30)를 형성한다.
도 2는 확산 방지막 패턴(40) 및 도전막 패턴(50)을 형성함으로써 상기 콘택 플러그, 상기 확산 방지막 패턴(40), 및 상기 도전막 패턴(50)으로 이루어진 하부 전극을 완성하는 단계를 설명하기 위한 단면도이다. 먼저, 상기 콘택 플러그(30)가 형성된 결과물 상에 티타늄 질화물(TiN)로 이루어진 확산 방지막과 백금(Pt)으로 이루어진 도전막을 순차적으로 형성한다.
다음에, 상기 층간 절연막 패턴(20)이 노출되도록 상기 도전막과 상기 확산 방지막을 순차적으로 식각함으로써 상기 콘택 플러그(30) 상에 순차적으로 적층된 확산 방지막 패턴(40)과 도전막 패턴(50)을 형성한다. 즉, 상기 콘택 플러그(30), 상기 확산 방지막 패턴(40), 및 상기 도전막 패턴(50)으로 이루어진 하부 전극을 완성한다.
상기 도전막 패턴(50)을 이루는 백금(Pt)과 상기 콘택 플러그(30)을 이루는 실리콘(Si)은 250 내지 400℃ 에서 반응하여 백금 실리사이드(PtSix)를 형성하는 데 반하여, 도 3에서 후술하는 바와 같이 상기 하부 전극을 형성하는 단계 이후에 유전막(도 3의 참조 번호 60)을 형성하기 위하여 진행하는 후속 열처리 단계는 상기 백금 실리사이드(PtSix)가 형성되는 온도보다 높은 온도에서 행해진다.
따라서, 상기 확산 방지막 패턴(40)을 형성하지 않을 경우에는 유전막(도 3의 참조 번호 60) 형성 단계에서 상기 도전층 패턴(50)을 이루는 백금(Pt)이 백금 실리사이드(PtSix)로 변태되고, 이 백금 실리사이드(PtSix) 내의 실리콘(Si) 성분이 유전막(도 3의 참조 번호 60) 형성 단계에서 산소와 반응하여 실리콘 산화물(SiO2)을 형성하게 된다. 즉, 유전막(도 3의 참조 번호 60)과 상기 콘택 플러그(30)의 계면에 유전율이 낮은 새로운 층이 형성됨으로써 커패시터의 전체적인 정전 용량이 감소하는 문제가 발생한다.
상기 확산 방지막 패턴(40)은 이와 같이 상기 콘택 플러그(30)와 상기 도전막 패턴(50)이 서로 반응함으로써 커패시터의 정전 용량이 감소되는 것을 방지하기 위한 것이다.
도 3은 유전막(60) 및 상부 전극(70)을 형성함으로써 커패시터를 완성하는 단계를 설명하기 위한 단면도이다. 먼저, 상기 하부 전극이 완성된 결과물 상에 화학 기상 증착(CVD) 또는 스퍼터링(sputtering) 방법으로 Ba, Sr, Ti, 및 O 성분을 함유하는 비정질 유전막을 형성한다. 이어서, 상기 비정질 유전막이 결정질로 변태되도록 상기 비정질 유전막이 형성된 결과물을 500 내지 750℃로 열처리함으로써 유전율이 큰 페로브스카이트(perovskite) 구조의 (Ba,Sr)TiO3로 이루어진 결정질 유전막(60)을 형성한다.
물론, 상기 하부 전극이 형성된 결과물을 500 내지 750℃로 열처리하면서 Ba, Sr, Ti, 및 O 성분을 각각 함유하는 물질들을 상기 하부 전극이 형성된 결과물 상에 증착함으로써 인 시튜(in-situ)로 상기 결정질 유전막(60)을 형성할 수도 있다. 이하에서, 상기 결정질 유전막(60)을 '유전막(60)' 이라 약칭한다.
여하튼, 상기 유전막(60) 형성 과정은 상술한 바와 같이 열처리 단계를 필연적으로 수반한다. 상기 확산 방지막 패턴(40)의 측벽(A)은 산소 성분을 함유한 상기 비정질 유전막과 접하기 때문에 상기 열처리 단계에서 상기 확산 방지막 패턴(40)의 측벽(A)으로 산소가 침투하여 상기 확산 방지막 패턴(40) 및 상기 콘택 플러그(30)가 산화된다. 즉, TiO2및 SiO2등의 저유전 물질들이 형성된다.
물론, 상술한 바와 같이 인 시튜(in-situ)로 상기 유전막(60)을 형성하는 경우에도 상기 확산 방지막 패턴(40)의 측벽이 산소 분위기에 노출되기 때문에 상기 확산 방지막 패턴(40) 및 상기 콘택 플러그(30)가 산화된다. 또한, 상기 확산 방지막 패턴(40) 및 상기 콘택 플러그(30)는 상기 도전층 패턴(50)을 통하여 상기 확산 방지막 패턴(40) 쪽으로 침투하는 산소에 의해서도 산화되기 쉽다.
다음에, 상기 유전막(60) 상에 상부 전극(70)을 형성함으로써 커패시터를 완성한다.
상술한 바와 같이, 종래 기술에 의한 반도체 장치의 커패시터 제조 방법에 의하면, 상기 확산 장벽층 패턴(40)이 상기 콘택 플러그(30)와 상기 도전막 패턴(50)의 계면 반응을 방지하기는 하지만, 상기 유전막(60) 형성 단계에서 상기 확산 방지막 패턴(40)의 측벽(A) 및 상기 도전층 패턴(50)을 통해서 침투하는 산소에 의해 상기 확산 방지막 패턴(40) 및 상기 콘택 플러그(30)가 산화되어 TiO2및 SiO2등의 저유전 물질이 형성되기 때문에 커패시터의 정전 용량이 크게 감소되는 문제가 발생한다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 하부 전극이 산화됨으로써 커패시터의 정전 용량이 감소되는 것을 방지할 수 있는 반도체 장치의 커패시터 제조 방법을 제공하는 데 있다.
도 1 내지 도 3은 종래 기술에 의한 반도체 장치의 커패시터 제조 방법을 설명하기 위한 단면도들이다.
도 4 내지 도 6은 본 발명의 제1 실시예에 따른 반도체 장치의 커패시터 제조 방법을 설명하기 위한 단면도들이다.
도 7 내지 도 9는 본 발명의 제2 실시예에 따른 반도체 장치의 커패시터 제조 방법을 설명하기 위한 단면도들이다.
* 도면의 주요 부분에 대한 참조 번호의 설명 *
10: 반도체 기판 20: 층간 절연막 패턴
120, 220: 제1 층간 절연막 패턴 30, 130, 230: 콘택 플러그
40, 140 : 확산 방지막 패턴 145, 245: 제2 층간 절연막 패턴
50, 150, 250: 도전막 패턴 60, 160, 260: 유전막
70, 170, 270: 상부 전극 240: 제1 확산 방지막 패턴
247: 제2 확산 방지막 패턴
상기 기술적 과제를 달성하기 위한 본 발명의 일 예에 따른 반도체 장치의 커패시터 제조 방법은 반도체 기판 상에 상기 반도체 기판의 소정 영역을 노출시키는 제1 콘택 홀이 형성된 제1 층간 절연막 패턴을 형성하는 단계; 상기 제1 콘택 홀 내에 콘택 플러그를 형성하는 단계; 상기 콘택 플러그가 특정 성분과 반응하지 못하도록 상기 콘택 플러그 상에 확산 방지막 패턴을 형성하는 단계; 상기 확산 방지막 패턴이 형성된 결과물 상에 상기 확산 방지막 패턴을 노출시키는 제2 콘택 홀이 형성된 제2 층간 절연막 패턴을 형성하는 단계; 상기 제2 콘택 홀을 통하여 상기 확산 방지막 패턴과 접촉되도록 상기 제2 층간 절연막 패턴 상에 상기 특정 성분을 함유하는 도전막 패턴을 형성함으로써 상기 콘택 플러그, 상기 확산 방지막 패턴, 및 상기 도전막 패턴으로 구성된 하부 전극을 완성하는 단계; 및 상기 도전막 패턴 상에 유전막과 상부 전극을 순차적으로 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 일 예에 따른 반도체 장치의 커패시터 제조 방법은 상기 콘택 플러그가 불순물이 도핑된 다결정 실리콘(Si), 텅스텐(W), 텅스텐 질화물(WN), 및 텅스텐 실리사이드(WSix) 로 이루어진 군 중에서 선택된 하나로 이루어진 것을 특징으로 한다.
본 발명의 일 예에 따른 반도체 장치의 커패시터 제조 방법은 상기 확산 방지막 패턴이 Ta, Co, TiN, (Ti,Al)N, (Ti,Si)N, TaN, (Ta,Si)N, TiSix, TaSix, 및 CoSix 로 이루어진 군 중에서 선택된 하나로 이루어진 것을 특징으로 한다.
본 발명의 일 예에 따른 반도체 장치의 커패시터 제조 방법은 상기 도전막 패턴이 백금(Pt), 이리듐(Ir), 루테늄(Ru), 이리듐 이산화물(IrO2), 및 루테늄 이산화물(RuO2)로 이루어진 군 중에서 선택된 하나로 이루어진 것을 특징으로 한다.
본 발명의 일 예에 따른 반도체 장치의 커패시터 제조 방법은 상기 콘택 플러그, 상기 확산 방지막 패턴, 및 상기 도전막 패턴이 불순물이 도핑된 다결정 실리콘(Si), 티타늄 질화물(TiN), 백금(Pt)으로 각각 이루어진 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 예에 따른 반도체 장치의 커패시터 제조 방법은 반도체 기판 상에 상기 반도체 기판의 소정 영역을 노출시키는 제1 콘택 홀이 형성된 제1 층간 절연막 패턴을 형성하는 단계; 상기 제1 콘택 홀 내에 콘택 플러그를 형성하는 단계; 상기 콘택 플러그가 특정 성분과 반응하지 못하도록 상기 콘택 플러그 상에 제1 확산 방지막 패턴을 형성하는 단계; 상기 제1 확산 방지막 패턴이 형성된 결과물 상에 상기 제1 확산 방지막 패턴을 노출시키는 제2 콘택 홀이 형성된 제2 층간 절연막 패턴을 형성하는 단계; 상기 제1 확산 방지막 패턴이 산화되지 않도록 상기 제2 콘택 홀 내에 상기 특정 성분을 함유하는 제2 확산 방지막 패턴을 형성하는 단계; 상기 제2 확산 방지막 패턴 상에 도전막 패턴을 형성함으로써 상기 콘택 플러그, 상기 제1 확산 방지막 패턴, 상기 제2 확산 방지막 패턴, 및 상기 도전막 패턴으로 구성된 하부 전극을 완성하는 단계; 및 상기 도전막 패턴 상에 유전막과 상부 전극을 순차적으로 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 다른 예에 따른 반도체 장치의 커패시터 제조 방법은 상기 콘택 플러그가 불순물이 도핑된 다결정 실리콘(Si), 텅스텐(W), 텅스텐 질화물(WN), 및 텅스텐 실리사이드(WSix) 로 이루어진 군 중에서 선택된 하나로 이루어진 것을 특징으로 한다.
본 발명의 다른 예에 따른 반도체 장치의 커패시터 제조 방법은 상기 제1 확산 방지막 패턴이 Ta, Co, TiN, (Ti,Al)N, (Ti,Si)N, TaN, (Ta,Si)N, TiSix, TaSix, 및 CoSix 로 이루어진 군 중에서 선택된 하나로 이루어진 것을 특징으로 한다.
본 발명의 다른 예에 따른 반도체 장치의 커패시터 제조 방법은 상기 제2 확산 방지막 패턴이 Ir, Ru, IrO2, 및 RuO2로 이루어진 군 중에서 선택된 하나로 이루어진 것을 특징으로 한다.
본 발명의 다른 예에 따른 반도체 장치의 커패시터 제조 방법은 상기 도전막 패턴이 백금(Pt)으로 이루어진 것을 특징으로 한다.
본 발명의 다른 예에 따른 반도체 장치의 커패시터 제조 방법은 상기 제2 확산 방지막 패턴이 이리듐(Ir)과 이리듐 이산화물(IrO2)이 순차적으로 적층된 이중층 구조를 갖도록 형성되고, 상기 도전막 패턴이 백금(Pt)으로 이루어진 것을 특징으로 한다.
본 발명에 따른 반도체 장치의 커패시터 제조 방법에 의하면, 상기 확산 방지막 패턴 또는 상기 제1 확산 방지막 패턴이 산화되는 것을 방지함으로써 하부 전극의 일부가 산화되어 커패시터의 정전 용량이 감소되는 것을 방지할 수 있다.
이하에서, 본 발명의 바람직한 실시예들을 첨부한 도면들을 참조하여 상세히 설명한다.
실시예 1
도 4 내지 도 6은 본 발명의 제1 실시예에 따른 반도체 장치의 커패시터 제조 방법을 설명하기 위한 단면도들이다.
도 4은 제1 층간 절연막 패턴(120), 콘택 플러그(130), 및 확산 방지막 패턴(140)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 반도체 기판(110) 상에 상기 반도체 기판(110)의 소정 영역을 노출시키는 제1 콘택 홀이 형성된 제1 층간 절연막 패턴(120)을 형성한다.
이어서, 상기 제1 콘택 홀을 채우도록 상기 제1 층간 절연막 패턴(120)이 형성된 결과물 상에 불순물이 도핑된 다결정 실리콘(Si), 텅스텐(W), 텅스텐 질화물(WN), 또는 텅스텐 실리사이드(WSix)로 이루어진 제1 도전막을 형성한다. 다음에, 상기 제1 층간 절연막 패턴(120)이 노출되도록 상기 제1 도전막을 전면 식각하여 상기 제1 콘택 홀 내에 콘택 플러그(130)를 형성한다.
계속해서, 상기 콘택 플러그(130)가 형성된 결과물 상에 Ta, Co, TiN, (Ti,Al)N, (Ti,Si)N, TaN, (Ta,Si)N, TiSix, TaSix, 또는 CoSix 로 이루어진 확산 방지막을 형성한다. 여기서, 상기 확산 방지막은 상기 콘택 플러그(130)와 도전막 패턴(도 5의 참조 번호 150)의 상호 반응을 방지하기 위한 것이다. 이어서, 상기 제1 층간 절연막 패턴(120)이 노출되도록 상기 확산 방지막을 식각함으로써 상기 콘택 플러그(130) 상에 확산 방지막 패턴(140)을 형성한다.
도 5는 제2 층간 절연막 패턴(145) 및 도전막 패턴(150)을 형성함으로써 상기 콘택 플러그(130), 상기 확산 방지막 패턴(140), 및 상기 도전막 패턴(150)으로 이루어진 하부 전극을 완성하는 단계를 설명하기 위한 단면도이다.
먼저, 상기 확산 방지막 패턴(140)이 형성된 결과물 상에 제2 층간 절연막을 형성한다. 다음에, 상기 확산 방지막 패턴(140)이 노출되도록 상기 제2 층간 절연막을 식각함으로써 제2 콘택 홀이 형성된 제2 층간 절연막 패턴(145)을 형성한다. 이어서, 상기 제2 콘택 홀을 채우도록 상기 제2 층간 절연막 패턴(145) 상에 백금(Pt), 이리듐(Ir), 루테늄(Ru), 이리듐 이산화물(IrO2), 또는 루테늄 이산화물(RuO2)으로 이루어진 도전막을 형성한다.
계속해서, 상기 제2 층간 절연막 패턴(145)이 노출되도록 상기 도전막을 패터닝함으로써 상기 제2 층간 절연막 패턴(145) 상에 상기 제2 콘택 홀을 통하여 상기 확산 방지막 패턴(140)과 접촉되는 도전막 패턴(150)을 형성한다. 즉, 상기 콘택 플러그(130), 상기 확산 방지막 패턴(140), 및 상기 도전막 패턴(150)으로 이루어진 하부 전극을 완성한다.
도 6은 유전막(160) 및 상부 전극(170)을 형성함으로써 본 발명에 따른 커패시터를 완성하는 단계를 설명하기 위한 단면도이다. 먼저, 상기 하부 전극이 완성된 결과물 상에 비정질 유전막을 형성한다.
이어서, 상기 비정질 유전막이 결정질로 변태되도록 상기 비정질 유전막이 형성된 결과물을 열처리함으로써 SrTiO3, (Ba,Sr)TiO3, (Pb,Zr)TiO3, 또는 (Pb,Zr)(Ti,La)TiO3등으로 이루어진 결정질 유전막(160)을 형성한다. 물론, 상기 상기 하부 전극이 형성된 결과물을 열처리하면서 인 시튜(in-situ)로 상기 결정질 유전막(160)을 형성하여도 무방하다. 이하에서, 상기 결정질 유전막(160)을 '유전막(160)' 이라 약칭한다.
여기서, 상기 확산 방지막 패턴(140)은 상기 비정질 유전막과 접하지 않기 때문에 종래와 달리 상기 열처리 단계에서 산소가 상기 확산 방지막 패턴(140)과 반응할 수 없다. 따라서, 상기 확산 방지막 패턴(140) 및 상기 콘택 플러그(130)가 산화되는 것이 방지된다. 물론, 상술한 바와 같이 인 시튜(in-situ)로 상기 유전막(160)을 형성하는 경우에도 상기 확산 방지막 패턴(142)이 산소 분위기에 노출되지 않기 때문에 상기 확산 방지막 패턴(142) 및 상기 콘택 플러그(130)가 산화되는 것이 방지된다.
또한, 상기 제2 층간 절연막 패턴(145)의 표면을 기준으로 한 상기 제2 층간 절연막 패턴(145)의 두께가 비록 얇더라도, 상기 도전막 패턴(150)이 상기 제2 콘택 홀을 통하여 상기 확산 방지막 패턴(150)과 접촉하기 때문에 상기 도전막 패턴(150)을 통하여 산소가 상기 확산 방지막 패턴(150)까지 도달하는 데는 종래보다 더 많은 시간이 소요된다. 따라서, 상기 도전막 패턴(150)을 통하여 침투하는 산소에 의해 상기 확산 방지막 패턴(140)이 산화되는 것도 방지할 수 있다.
다음에, 상기 유전막(160) 상에 상부 전극(170)을 형성함으로써 본 발명에 따른 커패시터를 완성한다.
실시예 2
도 7 내지 도 9는 본 발명의 제2 실시예에 따른 반도체 장치의 커패시터 제조 방법을 설명하기 위한 단면도들이다.
도 7은 제1 층간 절연막 패턴(220), 콘택 플러그(230), 및 제1 확산 방지막 패턴(240)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 반도체 기판(210) 상에 상기 반도체 기판(210)의 소정 영역을 노출시키는 제1 콘택 홀이 형성된 제1 층간 절연막 패턴(220)을 형성한다.
이어서, 상기 제1 콘택 홀을 채우도록 상기 제1 층간 절연막 패턴(220)이 형성된 결과물 상에 불순물이 도핑된 다결정 실리콘(Si), 텅스텐(W), 텅스텐 질화물(WN), 또는 텅스텐 실리사이드(WSix)로 이루어진 제1 도전막을 형성한다. 다음에, 상기 제1 층간 절연막 패턴(220)이 노출되도록 상기 제1 도전막을 전면 식각하여 상기 제1 콘택 홀 내에 콘택 플러그(230)를 형성한다.
계속해서, 상기 콘택 플러그(230)가 형성된 결과물 상에 Ta, Co, TiN, (Ti,Al)N, (Ti,Si)N, TaN, (Ta,Si)N, TiSix, TaSix, 또는 CoSix 로 이루어진 제1 확산 방지막을 형성한다. 여기서, 상기 제1 확산 방지막은 상기 콘택 플러그(230)와 제2 확산 방지막(도 8의 247)이 서로 반응하는 것을 방지하기 위한 것이다. 이어서, 상기 층간 절연막 패턴(245)이 노출되도록 상기 제1 확산 방지막을 패터닝함으로써 상기 콘택 플러그(230) 상에 제1 확산 방지막 패턴(240)을 형성한다.
도 8은 제2 층간 절연막 패턴(245) 및 제2 확산 방지막 패턴(247)를 형성하는 단계를 설명하기 위한 단면도이다.
먼저, 상기 제1 확산 방지막 패턴(240)이 형성된 결과물 상에 제2 층간 절연막을 형성한 후, 상기 제1 확산 방지막 패턴(240)이 노출되도록 상기 제2 층간 절연막을 패터닝함으로써 제2 콘택 홀이 형성된 제2 층간 절연막 패턴(245)을 형성한다.
이어서, 상기 제2 콘택 홀을 채우도록 상기 제2 층간 절연막 패턴(245) 상에 이리듐(Ir), 루테늄(Ru), 이리듐 이산화물(IrO2), 또는 루테늄 이산화물(RuO2)로 이루어진 제2 확산 방지막을 형성한다. 여기서, 상기 제2 확산 방지막은 도전막 패턴(도 9의 참조 번호 250)과의 접착력을 향상시키기 위하여 이리듐(Ir) 및 이리듐 이산화물(IrO2)이 순차적으로 적층된 이중층 구조를 갖도록 형성할 수도 있다.
다음에, 상기 제2 층간 절연막 패턴(245)이 노출되도록 상기 제2 확산 방지막을 전면 식각함으로써 상기 제2 콘택 홀 내에 제2 확산 방지막 패턴(247)를 형성한다. 여기서, 상기 제2 확산 방지막 패턴(247)은 상기 제1 확산 방지막 패턴(240)이 산화되는 것을 방지하기 위한 것이다.
도 9는 도전막 패턴(250)을 형성함으로써 상기 콘택 플러그(230), 상기 제1 확산 방지막 패턴(240), 상기 제2 확산 방지막 패턴(247), 및 상기 도전막 패턴(250)으로 이루어진 하부 전극을 완성하는 단계와, 유전막(260) 및 상부 전극(270)을 형성함으로써 본 발명에 따른 커패시터를 완성하는 단계를 설명하기 위한 단면도이다.
먼저, 상기 제2 확산 방지막 패턴(247)가 형성된 결과물 상에 백금(Pt)으로 이루어진 도전막을 형성한다. 이어서, 상기 제2 층간 절연막 패턴(245)이 노출되도록 상기 도전막을 패터닝함으로써 상기 제2 확산 방지막(247) 상에 도전막 패턴(250)을 형성한다. 즉, 상기 콘택 플러그(230), 상기 제1 확산 방지막 패턴(240), 상기 제2 확산 방지막 패턴(247), 및 상기 도전막 패턴(250)으로 이루어진 하부 전극을 완성한다.
다음에, 상기 하부 전극이 완성된 결과물 상에 비정질 유전막을 형성한다. 이어서, 상기 비정질 유전막이 결정질로 변태되도록 상기 비정질 유전막이 형성된 결과물을 열처리함으로써 SrTiO3, (Ba,Sr)TiO3, (Pb,Zr)TiO3, 또는 (Pb,Zr)(Ti,La)TiO3으로 이루어진 결정질 유전막(160)을 형성한다. 물론, 상기 하부 전극이 형성된 결과물을 열처리하면서 인 시튜(in-situ)로 상기 결정질 유전막(260)을 형성하여도 무방하다. 이하에서, 상기 결정질 유전막(260)을 '유전막(260)' 이라 약칭한다.
여기서, 상기 제1 확산 방지막 패턴(240)은 상기 비정질 유전막과 접하지 않기 때문에 종래와 달리 상기 열처리 단계에서 상기 제1 확산 방지막 패턴(240)이 산화되는 것이 방지된다. 물론, 상술한 바와 같이 인 시튜(in-situ)로 상기 유전막(260)을 형성하는 경우에도 상기 제1 확산 방지막 패턴(240)이 산소 분위기에 노출되지 않기 때문에 상기 제1 확산 방지막 패턴(240)이 산화되는 것이 방지된다.
또한, 상기 제2 확산 방지막 패턴(247)를 형성함으로써 상기 도전막 패턴(250)을 통해 침투하는 산소와 상기 제1 확산 방지막 패턴(240)이 반응하는 것을 방지할 수 있다.
이어서, 상기 유전막(260) 상에 상부 전극(270)을 형성함으로써 본 발명에 따른 커패시터를 완성한다.
상술한 바와 같이 본 발명에 따른 반도체 장치의 커패시터 제조 방법에 의하면, 상기 확산 방지막 패턴(140) 또는 상기 제1 확산 방지막 패턴(240)이 산화되는 것을 방지함으로써 하부 전극의 일부가 산화되어 커패시터의 정전 용량이 감소되는 것을 방지할 수 있다.
본 발명은 상기 실시예에만 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 명백하다.

Claims (11)

  1. 반도체 기판 상에 상기 반도체 기판의 소정 영역을 노출시키는 제1 콘택 홀이 형성된 제1 층간 절연막 패턴을 형성하는 단계;
    상기 제1 콘택 홀 내에 콘택 플러그를 형성하는 단계;
    상기 콘택 플러그가 특정 성분과 반응하지 못하도록 상기 콘택 플러그 상에 확산 방지막 패턴을 형성하는 단계;
    상기 확산 방지막 패턴이 형성된 결과물 상에 상기 확산 방지막 패턴을 노출시키는 제2 콘택 홀이 형성된 제2 층간 절연막 패턴을 형성하는 단계;
    상기 제2 콘택 홀을 통하여 상기 확산 방지막 패턴과 접촉되도록 상기 제2 층간 절연막 패턴 상에 상기 특정 성분을 함유하는 도전막 패턴을 형성함으로써 상기 콘택 플러그, 상기 확산 방지막 패턴, 및 상기 도전막 패턴으로 구성된 하부 전극을 완성하는 단계; 및
    상기 도전막 패턴 상에 유전막과 상부 전극을 순차적으로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  2. 제1항에 있어서, 상기 콘택 플러그가 불순물이 도핑된 다결정 실리콘(Si), 텅스텐(W), 텅스텐 질화물(WN), 및 텅스텐 실리사이드(WSix) 로 이루어진 군 중에서 선택된 하나로 이루어진 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  3. 제1항에 있어서, 상기 확산 방지막 패턴이 Ta, Co, TiN, (Ti,Al)N, (Ti,Si)N, TaN, (Ta,Si)N, TiSix, TaSix, 및 CoSix 로 이루어진 군 중에서 선택된 하나로 이루어진 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  4. 제1항에 있어서, 상기 도전막 패턴이 백금(Pt), 이리듐(Ir), 루테늄(Ru), 이리듐 이산화물(IrO2), 및 루테늄 이산화물(RuO2)로 이루어진 군 중에서 선택된 하나로 이루어진 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  5. 제1항에 있어서, 상기 콘택 플러그, 상기 확산 방지막 패턴, 및 상기 도전막 패턴이 불순물이 도핑된 다결정 실리콘(Si), 티타늄 질화물(TiN), 백금(Pt)으로 각각 이루어진 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  6. 반도체 기판 상에 상기 반도체 기판의 소정 영역을 노출시키는 제1 콘택 홀이 형성된 제1 층간 절연막 패턴을 형성하는 단계;
    상기 제1 콘택 홀 내에 콘택 플러그를 형성하는 단계;
    상기 콘택 플러그가 특정 성분과 반응하지 못하도록 상기 콘택 플러그 상에 제1 확산 방지막 패턴을 형성하는 단계;
    상기 제1 확산 방지막 패턴이 형성된 결과물 상에 상기 제1 확산 방지막 패턴을 노출시키는 제2 콘택 홀이 형성된 제2 층간 절연막 패턴을 형성하는 단계;
    상기 제1 확산 방지막 패턴이 산화되지 않도록 상기 제2 콘택 홀 내에 상기 특정 성분을 함유하는 제2 확산 방지막 패턴을 형성하는 단계;
    상기 제2 확산 방지막 패턴 상에 도전막 패턴을 형성함으로써 상기 콘택 플러그, 상기 제1 확산 방지막 패턴, 상기 제2 확산 방지막 패턴, 및 상기 도전막 패턴으로 구성된 하부 전극을 완성하는 단계; 및
    상기 도전막 패턴 상에 유전막과 상부 전극을 순차적으로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  7. 제6항에 있어서, 상기 콘택 플러그가 불순물이 도핑된 다결정 실리콘(Si), 텅스텐(W), 텅스텐 질화물(WN), 및 텅스텐 실리사이드(WSix) 로 이루어진 군 중에서 선택된 하나로 이루어진 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  8. 제6항에 있어서, 상기 제1 확산 방지막 패턴이 Ta, Co, TiN, (Ti,Al)N, (Ti,Si)N, TaN, (Ta,Si)N, TiSix, TaSix, 및 CoSix 로 이루어진 군 중에서 선택된 하나로 이루어진 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  9. 제6항에 있어서, 상기 제2 확산 방지막 패턴이 Ir, Ru, IrO2, 및 RuO2로 이루어진 군 중에서 선택된 하나로 이루어진 것을 특징으로 하는 반도체 장치의 커패시터 제조
  10. 제6항에 있어서, 상기 도전막 패턴이 백금(Pt)으로 이루어진 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  11. 제6항에 있어서, 상기 제2 확산 방지막 패턴이 이리듐(Ir)과 이리듐 이산화물(IrO2)이 순차적으로 적층된 이중층 구조를 갖도록 형성되고, 상기 도전막 패턴이 백금(Pt)으로 이루어진 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
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