JPH10173154A - 半導体メモリ装置のキャパシタ及びその製造方法 - Google Patents

半導体メモリ装置のキャパシタ及びその製造方法

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JPH10173154A
JPH10173154A JP9331819A JP33181997A JPH10173154A JP H10173154 A JPH10173154 A JP H10173154A JP 9331819 A JP9331819 A JP 9331819A JP 33181997 A JP33181997 A JP 33181997A JP H10173154 A JPH10173154 A JP H10173154A
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capacitor
interlayer insulating
forming
film pattern
pattern
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JP9331819A
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Byoung-Taek Lee
秉澤 李
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

(57)【要約】 【課題】 障壁層の酸化を防止するキャパシタ及びその
製造方法を提供する。 【解決手段】 メモリセルトランジスタの形成された半
導体基板１０上の層間絶縁膜内に形成されたコンタクト
ホールを介してトランジスタのソース／ドレイン領域と
連結される下部電極３０Ａと、下部電極３０Ａを覆う誘
電膜４０と、誘電膜４０上に形成された上部電極５０と
を具備する。コンタクトの一部は半導体基板１０と下部
電極３０Ａとの構成物質の相互拡散を防止するための障
壁層で構成される。障壁層はソース／ドレイン領域に接
する底面と、層間絶縁膜により完全に遮断されている側
面と、コンタクトの一部を除いた残り部分を介在させ下
部電極３０Ａと所定距離だけ離隔されて水平方向に平坦
な上面を有する柱状を有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
及びその製造方法に係り、特に障壁層の酸化を防止する
キャパシタ及びその製造方法に関する。
【０００２】
【従来の技術】DRAM(Dynamic Random Access Memory）
の集積度が増加することにより、制限されたセル面積内
でキャパシタンスを増加させるためにキャパシタの誘電
膜を薄膜化する方法、またはキャパシタの有効面積を増
加させるためにキャパシタの下部電極の構造を立体化さ
せる方法などが提案されている。
【０００３】しかし、前述したような方法を採用しても
既存の誘電体としては1G DRAM 以上のメモリ素子では素
子作動に必要なキャパシタンス値を得にくい。従って、
このような問題を解決するためにキャパシタの誘電膜と
してBST(Ba(Sr ，Ti)O3)、PZT(Pb(Zr ，Ti)O3)、PLZT
((Pb，La)(Zr，Ti)TiO3)のような高誘電率を有する薄膜
に代える研究が活発に進行されている。前記のような高
誘電膜を使用するキャパシタでは電極物質としてPt、I
r、Ru、RuO2、IrO2などを使用し、その中でも最も優秀
な耐酸化性を有するPtはシリコンとの反応性が大きいた
め、Ptを電極物質として採用する場合にはPtとシリコン
を隔離させうる障壁層(Barrier layer) を必要とする。
【０００４】一般に用いられる障壁層は、例えばTiN 、
TaN 、WN1-x のような金属窒化膜であり、このような障
壁層は誘電膜の蒸着過程または後続の酸化性ガス雰囲気
下における熱処理過程で障壁層の上面または側面を通し
て流入される酸素と結合して酸化されてしまう問題が発
生する。障壁層をTiN を使用して形成した場合、酸化さ
れると不導体のTiO2が形成され、その結果下部電極に電
気的な短絡現像が発生することになる。
【０００５】従って、キャパシタの誘電膜として高誘電
膜を使用する場合に障壁層の酸化を効率よく防止できる
ようにキャパシタの構造を改善することが必要である。
また、従来のように不純物のドーピングされた多結晶シ
リコンを下部電極として使用する場合には高誘電物質と
多結晶シリコンとが反応してその界面に低誘電率の新た
な誘電層が形成されることにより全体の静電容量が減少
する問題が発生する。従って、高誘電薄膜の適用された
半導体装置のキャパシタに適した新たな下部電極の構造
が要求されている。図１乃至図３は従来の技術による半
導体装置のキャパシタの製造方法を説明するための断面
図である。
【０００６】図１は、層間絶縁膜パターン２及びコンタ
クトプラグ３を形成する段階を示す。まず、半導体基板
１上に前記半導体基板１の所定領域を露出させるコンタ
クトホールを有する層間絶縁膜パターン２を形成する。
次いで、前記コンタクトホールを充填するように前記層
間絶縁膜パターン２の形成された結果物上に不純物のド
ーピングされた多結晶シリコン層を形成する。次いで、
前記層間絶縁膜パターン２が露出されるよう前記多結晶
シリコン層を全面蝕刻して前記コンタクトホール内にコ
ンタクトプラグ３を形成する。
【０００７】図２は、拡散防止膜パターン４及び導電膜
パターン５を形成することにより前記コンタクトプラグ
３、前記拡散防止膜パターン４及び前記導電膜パターン
５よりなる下部電極を完成する段階を示す。まず、前記
コンタクトプラグ３が形成された結果物上にチタニウム
窒化物(TiN) よりなる拡散防止膜と白金(Pt)よりなる導
電膜を順次に形成する。
【０００８】次いで、前記層間絶縁膜パターン２が露出
されるように前記導電膜と前記拡散防止膜とを順次に蝕
刻することにより前記コンタクトプラグ３上に順次に積
層された拡散防止膜パターン４と導電膜パターン５とを
形成する。即ち、前記コンタクトプラグ３、前記拡散防
止膜パターン４及び前記導電膜パターン５よりなる下部
電極を完成する。前記拡散防止膜パターン４は後続の誘
電膜形成段階で前記コンタクトプラグ３と前記導電膜パ
ターン５とが相互反応することによりキャパシタの静電
容量の減少を防止するためのものである。
【０００９】図３は、誘電膜６及び上部電極７を形成す
ることによりキャパシタを完成する段階を示す。まず、
前記下部電極の完成された結果物上に化学気相蒸着(CV
D) またはスパッタリング(sputtering)方法でBa、Sr、T
i及びO 成分を含有する非晶質誘電膜を形成する。次い
で、前記非晶質誘電膜が結晶質に変態されるように前記
非晶質誘電膜の形成された結果物を500 乃至750 ℃に熱
処理することにより誘電率の大きなペロブスカイト(per
ovskite)構造の(Ba ，Sr)TiO3 よりなる結晶質誘電膜６
を形成する。以下、前記結晶質誘電膜６を「誘電膜６」
と称する。
【００１０】もちろん、前記下部電極の形成された結果
物を500 乃至750 ℃に熱処理しながらBa、Sr、Ti、及び
O 成分を各々含有する物質を前記下部電極の形成された
結果物上に蒸着するイン−シチュ(in-situ) 方法により
前記結晶質誘電膜６を形成する事も出来る。次いで、前
記誘電膜６上に上部電極７を形成することによりキャパ
シタを完成する。
【００１１】ところが、前記誘電膜６の形成過程は前述
したように熱処理段階を必然的に伴う。前記拡散防止膜
パターン４の側壁Ａは酸素成分を含有した前記非晶質誘
電膜と接するため前記熱処理段階で前記拡散防止膜パタ
ーン４の側壁Ａに酸素が侵入して前記拡散防止膜パター
ン４及び前記コンタクトプラグ３が酸化される。即ち、
TiO2及びSiO2などの低い誘電物質が形成される。
【００１２】もちろん、前記イン−シチュで前記誘電膜
６を形成する場合にも前記拡散防止膜パターン４の側壁
が酸素雰囲気に露出されるため前記拡散防止膜パターン
４及び前記コンタクトプラグ３が酸化される。また、前
記拡散防止膜パターン４及び前記コンタクトプラグ３は
前記導伝層パターン５を通して前記拡散防止膜パターン
４方向に侵入する酸素により酸化しやすい。
【００１３】つまり、従来の技術による半導体装置のキ
ャパシタの製造方法によれば、前記拡散防止膜パターン
４が前記コンタクトプラグ３と前記導電膜パターン５と
の界面反応は防止するが、前記誘電膜６の形成段階で前
記拡散防止膜パターン４の側壁Ａ及び前記導伝層パター
ン５を通して浸透する酸素により前記拡散防止膜パター
ン４及び前記コンタクトプラグ３が酸化され、TiO2及び
SiO2などの低誘電物質が形成されるためキャパシタの静
電容量が大きく減少される問題が発生する。
【００１４】
【発明が解決しようとする課題】本発明の目的は、キャ
パシタの電極物質とシリコンとの反応を防止するため採
用される障壁層の酸化を効率よく防止しうる構造を有す
る半導体メモリ装置のキャパシタを提供するにある。本
発明の他の目的は、前記のような特徴を有する半導体メ
モリ装置のキャパシタの製造方法を提供するにある。
【００１５】本発明のさらに他の目的は、下部電極が酸
化されることによりキャパシタの静電容量の減少を防止
しうる半導体メモリ装置のキャパシタの製造方法を提供
するにある。
【００１６】
【課題を解決するための手段】前記目的を達成するため
に本発明の第１実施例による半導体メモリ装置のキャパ
シタは、メモリセルトランジスタの形成された半導体基
板上の層間絶縁膜内に形成されたコンタクトホールを介
して前記トランジスタのソース／ドレイン領域と連結さ
れる下部電極と、前記下部電極を覆う誘電膜と、前記誘
電膜上に形成された上部電極とを具備する。前記半導体
基板と前記下部電極との構成物質の相互拡散を防止する
ための障壁層が前記コンタクトホールの一部を埋立て
る。
【００１７】前記障壁層はTiN 、TiAlN 、TaSiN 、TaAl
N 、TiSiN 、TaSi、TiSi、Ta、TaN、CoSi及びCoよりな
る群から選択された何れか１つで構成される。前記下部
電極はPt、Ir、IrO2、Ru、RuO2及び酸化物伝導体よりな
る群から選択された何れか１つで構成される。前記誘電
膜はSTO(SrTiO3) 、BST(Ba(Sr ，Ti)O3)、PZT(Pb(Zr ，
Ti)O3)及びPLZT((Pb，La)(Zr，Ti)TiO3)よりなる群から
選択された何れか１つで構成される。
【００１８】前記コンタクトの内部には前記半導体基板
と前記障壁層との間にオームコンタクト層がさらに備え
られ、前記オームコンタクト層は金属シリサイドで構成
される。前記目的を達成するために本発明の第２実施例
による半導体メモリ装置のキャパシタは、メモリセルト
ランジスタの形成された半導体基板上の層間絶縁膜内に
形成されたコンタクトホールを介して前記トランジスタ
のソース／ドレイン領域と連結される下部電極と、前記
下部電極を覆う誘電膜と、前記誘電膜上に形成された上
部電極とを具備する。前記半導体基板と前記下部電極と
の構成物質の相互拡散を防止するための障壁層が前記コ
ンタクトホールの一部を埋立てるが、前記障壁層の断面
がＴ字状である。
【００１９】前記他の目的を達成するための本発明によ
る半導体メモリ装置のキャパシタの製造方法は、半導体
基板上に前記半導体基板の一部を露出させる第１コンタ
クトホールを含む第１層間絶縁膜パターンを形成する。
前記第１コンタクトホールの内部に物質拡散防止のため
の障壁層を充填してコンタクトプラグを形成する。前記
コンタクトプラグの形成された結果物上に前記コンタク
トプラグの上面を露出させる第２コンタクトホールを含
む第２層間絶縁膜パターンを形成する。前記第２層間絶
縁膜パターンが形成された結果物上に前記第２コンタク
トホールを介して前記コンタクトプラグと連結される下
部電極を形成する。前記下部電極上に誘電膜を形成す
る。前記誘電膜上に上部電極を形成する。
【００２０】前記第１層間絶縁膜パターンを形成するた
め、前記半導体基板上に第１層間絶縁膜を形成する。前
記第１層間絶縁膜をフォトリソグラフィ工程を用いた乾
式蝕刻工程でパタニングして柱状の第１コンタクトホー
ルを含む第１層間絶縁膜パターンを形成する。または、
前記第１層間絶縁膜パターンを形成するために、前記半
導体基板上に第１層間絶縁膜を形成する。前記第１層間
絶縁膜をフォトリソグラフィ工程を用いた湿式蝕刻及び
乾式蝕刻工程を順次に適用してパタニングすることによ
り上側の入口が広柱状の第１コンタクトホールを含む第
１層間絶縁膜パターンを形成する。
【００２１】前記コンタクトプラグを形成する段階は前
記第１コンタクトホールの内部に前記障壁層を充填する
前に前記第１コンタクトホールにより露出された半導体
基板の表面にオームコンタクト層を形成する段階をさら
に含める。前記オームコンタクト層は金属シリサイドで
構成される。前記さらに他の目的を達成するために本発
明では、半導体基板上に第１コンタクトホールを有する
第１層間絶縁膜パターンを形成する。前記第１コンタク
トホールに埋込まれるようにコンタクトプラグを形成す
る。前記コンタクトプラグ上に拡散防止膜パターンを形
成する。前記拡散防止膜パターンの形成された結果物上
に前記拡散防止膜パターンを露出させる第２コンタクト
ホールを有する第２層間絶縁膜パターンを形成する。前
記第２コンタクトホールを介して前記拡散防止膜パター
ンと接触されるように前記第２層間絶縁膜パターン上に
導電膜パターンを形成することにより前記コンタクトプ
ラグ、前記拡散防止膜パターン及び前記導電膜パターン
よりなる下部電極を完成する。前記導電膜パターン上に
誘電膜と上部電極とを順次に形成する。
【００２２】前記コンタクトプラグは不純物のドーピン
グされたSi、W 、WN及びWSixよりなる群から選択された
何れか１つで形成されることが望ましい。また、本発明
では、半導体基板上に第１コンタクトホールを有する第
１層間絶縁膜パターンを形成する。前記第１コンタクト
ホール内に埋没されるようにコンタクトプラグを形成す
る。前記コンタクトプラグ上に第１拡散防止膜パターン
を形成する。前記第１拡散防止膜パターンが形成された
結果物上に前記第１拡散防止膜パターンを露出させる第
２コンタクトホールを有する第２層間絶縁膜パターンを
形成し、前記第２コンタクトホール内に埋没されるよう
に第２拡散防止膜パターンを形成する。前記第２拡散防
止膜パターン上に導電膜パターンを形成することにより
前記コンタクトプラグ、前記第１拡散防止膜パターン、
前記第２拡散防止膜パターン及び前記導電膜パターンよ
りなる下部電極を完成する。前記導電膜パターン上に誘
電膜と上部電極とを順次に形成する。
【００２３】前記コンタクトプラグは不純物のドーピン
グされたSi、W 、WN及びWSixよりなる群から選択された
何れか１つで形成されることが望ましい。前記第１拡散
防止膜パターンはTa、Co、TiN 、(Ti ，Al)N、(Ti ，S
i)N、TaN 、(Ta ，Si)N、TiSix 、TaSix 及びCoSix よ
りなる群から選択された何れか１つで形成されることが
望ましい。
【００２４】前記第２拡散防止膜パターンはIr、Ru、Ir
O2及びRuO2よりなる群から選択された何れか１つで形成
されることが望ましい。そして、前記導電膜パターンは
Ptよりなることが望ましい。前記第２拡散防止膜パター
ンはIrとIrO2とが順次に積層された二重層構造を有する
ように形成され、前記導電膜パターンはPtよりなること
が望ましい。
【００２５】
【発明の実施の形態】
（第１実施例）図４乃至図１１は本発明の第１実施例に
よる半導体メモリ装置のキャパシタを製造する方法を説
明するために工程順序に応じて順次に示した断面図であ
る。図４を参照すれば、図示しないメモリセルトランジ
スタのような下部構造(underlying structure)の形成さ
れた半導体基板１０上に前記下部構造を絶縁させるため
に第１層間絶縁膜を形成し、その上にフォトリソグラフ
ィ工程を用いて前記第１層間絶縁膜を一部露出させる図
示しないフォトレジストパターンを形成する。引続き、
前記フォトレジストパターンを蝕刻マスクとして前記露
出された第１層間絶縁膜を乾式蝕刻することにより前記
トランジスタの図示しないソース／ドレイン領域を露出
させる柱状の第１コンタクトホールＨ１を含む第１層間
絶縁膜パターン１２を形成する。次いで、前記フォトレ
ジストパターンを除去する。
【００２６】図５を参照すれば、前記第１コンタクトホ
ールＨ１を通して露出された半導体基板１０の表面上
に、例えばTiSi、CoSiのような金属シリサイドを使用し
てオームコンタクト(ohmic contact) 層１４を形成す
る。前記オームコンタクト層１４は前記半導体基板１０
のシリコンと後続工程で前記第１コンタクトホールＨ１
を充填する障壁層の構成物質とのオームコンタクトのた
めに形成するものであって、略してもよい。
【００２７】図６を参照すれば、前記第１層間絶縁膜パ
ターン１２の上部に前記第１コンタクトホールＨ１の内
部を充填するに充分な厚さで障壁物質層１６、例えばTi
N 層を形成する。前記障壁物質層１６を形成する物質と
して前記したようなTiN 以外にも前記半導体基板１０の
シリコンと後続工程において使用される下部電極物質、
即ちPtの間における相互拡散を防止しうる物質、例えば
TiAlN 、TaSiN 、TaAlN 、TiSiN 、TaSi、TiSi、Ta、Ta
N 、CoSi、Coのような物質を使用しうる。
【００２８】図７を参照すれば、乾式蝕刻工程またはCM
P(Chemical Mechanical Polishing)工程を用いて前記第
１コンタクトホールＨ１の内部を除いた前記第１層間絶
縁膜パターン１２の上部の障壁物質層１６を全て除去し
て前記第１コンタクトホールＨ１の内部に障壁層よりな
るコンタクトプラグ１６Ａを形成する。その結果、前記
コンタクトプラグ１６Ａにより側面が露出されないと共
に上面が水平方向に平坦な柱状の構造を有する障壁層が
形成される。前記障壁層よりなるコンタクトプラグ１６
Ａはキャパシタ下部電極をトランジスタのソース／ドレ
イン領域と連結させるコンタクトの一部を構成すること
になる。
【００２９】図８を参照すれば、前記コンタクトプラグ
１６Ａの形成された結果物上に第２層間絶縁膜を形成し
てフォトリソグラフィ工程を用いて前記第２層間絶縁膜
をパタニングして前記コンタクトプラグ１６Ａの上面を
露出させる第２コンタクトホールＨ２を含む第２層間絶
縁膜パターン２２を形成する。図９を参照すれば、前記
第２層間絶縁膜パターン２２が形成された結果物の全面
に下部電極を形成するための導電物質層３０、例えばPt
層を形成する。前記導電物質層３０は前述したようなPt
以外にIr、IrO2、Ru、RuO2またはその他の酸化物導電体
を使用して形成しうる。前記導電物質層３０はPVD(Phys
ical Vapor Deposition)工程またはCVD(Chemical Vapor
Deposition)工程を用いて形成する。または、前記第２
層間絶縁膜パターン２２が形成された結果物の全面に導
電物質、例えばPtを蒸着した後、リフローさせて前記導
電物質層３０を形成することも可能である。
【００３０】図１０を参照すれば、前記第２層間絶縁膜
パターン２２が露出されるように前記導電物質層３０を
パタニングすることにより、前記第２コンタクトホール
Ｈ２内に形成されたコンタクトを通して前記第１コンタ
クトプラグ１６Ａと接触される下部電極３０Ａを形成す
る。前記第２コンタクトホールＨ２内に形成されたコン
タクトはキャパシタの下部電極をトランジスタのソース
／ドレイン領域と連結させるコンタクトのうち前記障壁
層よりなるコンタクトプラグ１６Ａを除いた残り部分を
構成することになる。
【００３１】図１１を参照すれば、前記下部電極３０Ａ
が形成された結果物上に誘電膜４０を形成する。前記誘
電膜４０は、例えばSTO(SrTiO3) 、BST 、PZT またはPL
ZT系の物質を使用して形成する。引続き、前記誘電膜４
０上に例えばPtよりなる上部電極５０を形成することに
より本発明の第１実施例によるキャパシタを完成する。
【００３２】前述したように本発明の第１実施例によれ
ば、キャパシタを半導体基板のソース／ドレイン領域に
連結させるためのコンタクトの内部に障壁層が存在する
ことにより上部から下部電極を通して流入される酸素拡
散の経路が長くなって障壁層の酸化を抑制しうるだけで
なく、障壁層の側面が層間絶縁膜により完全に遮断され
て全然露出されないので障壁層の側面を通した酸素の流
入を完全に遮断しうる。また、キャパシタを半導体基板
のソース／ドレイン領域に連結させるためのコンタクト
を２段階に亙って形成することにより前記のように側面
が露出されない構造を有する障壁層を形成しやすい。
【００３３】（第２実施例）図１２及び図１３は本発明
の第２実施例による半導体メモリ装置のキャパシタを製
造する方法を説明するための断面図である。図１２を参
照すれば、第１実施例において図４に基づき説明したよ
うな方法で半導体基板１１０上に第１層間絶縁膜を形成
し、その上にフォトリソグラフィ工程を用いて前記第１
層間絶縁膜を一部露出させる図示しないフォトレジスト
パターンを形成する。次いで、前記フォトレジストパタ
ーンを蝕刻マスクとして前記露出された第１層間絶縁膜
を所定の深さに部分的に湿式蝕刻し、再び前記フォトレ
ジストパターンを蝕刻マスクとして前記露出された第１
層間絶縁膜を乾式蝕刻することにより、図１２に示した
ように上側入口の広い柱状のコンタクトホールＨ３を含
む第１層間絶縁膜パターン１１２を形成する。引続き、
前記フォトレジストパターンを除去する。
【００３４】図１３を参照すれば、第１実施例において
図５、図６及び図７に基づき説明したような方法で前記
コンタクトホールＨ３の内部に金属シリサイドよりなる
オームコンタクト層１１４と、障壁層よりなるコンタク
トプラグ１１６Ａを形成する。その結果、前記コンタク
トプラグ１１６Ａにより側面が露出されなく、上面が水
平方向に平坦であり、かつ側面から見ると断面が略Ｔ字
状の構造を有する障壁層が形成される。
【００３５】引続き、第１実施例において図８乃至図１
１に基づき説明したような方法で第２層間絶縁膜パター
ン１２２を形成し、下部電極１３０Ａ、誘電膜１４０及
び上部電極１５０を形成して本発明の第２実施例による
キャパシタを完成する。前記したような本発明の第２実
施例によれば、第１実施例と同様にキャパシタを半導体
基板のソース／ドレイン領域に連結させるためのコンタ
クト内部に障壁層が存在することにより、上部から下部
電極を通して流入される酸素拡散の経路が長くなって障
壁層の酸化を抑制しうるだけでなく、障壁層の側面が層
間絶縁膜により完全に遮断されて全然露出されないので
障壁層の側面を通した酸素の流入を完全に遮断でき、障
壁層の断面が側面から見ると略Ｔ字状の構造であるた
め、キャパシタを半導体基板のソース／ドレイン領域に
連結させるためのコンタクトを２段階に形成するに当
り、障壁層を構成するコンタクトプラグの上部に第２コ
ンタクトホールを含む第２層間絶縁膜パターンを形成す
る時のアラインマージンを増加させる効果を提供するこ
とにより、障壁層を構成するコンタクトプラグと下部電
極とが形成される第２コンタクトホールとのミスアライ
ンを減らしうる。
【００３６】前記したように本発明の第１及び第２実施
例によれば、キャパシタを半導体基板のソース／ドレイ
ン領域に連結させるためのコンタクト内部に障壁層が存
在することにより上部から下部電極を通して流入される
酸素拡散の経路が長くなって障壁層の酸化を抑制しうる
だけでなく、障壁層の側面が全然露出されないので障壁
層の側面を通した酸素の流入を完全に遮断しうる。ま
た、キャパシタを半導体基板のソース／ドレイン領域に
連結させるためのコンタクトを２段階に亙って形成する
ことにより前記のように側面が露出されない構造を有す
る障壁層を形成しやすい。
【００３７】（第３実施例）図１４乃至図１６は本発明
の第３実施例による半導体メモリ装置のキャパシタの製
造方法を説明するための断面図である。図１４は第１層
間絶縁膜パターン２２０、コンタクトプラグ２３０及び
拡散防止膜パターン２４０を形成する段階を示す。ま
ず、半導体基板２１０上に前記半導体基板２１０の所定
領域を露出させる第１コンタクトホールを有する第１層
間絶縁膜パターン２２０を形成する。
【００３８】次いで、前記第１コンタクトホールを充填
するように前記第１層間絶縁膜パターン２２０が形成さ
れた結果物上に第１導電膜を形成する。前記第１導電膜
は不純物のドーピングされたSi、W 、WNまたはWSixで形
成する。引続き、前記第１層間絶縁膜パターン２２０が
露出されるように前記第１導電膜を全面蝕刻して前記第
１コンタクトホール内にコンタクトプラグ２３０を形成
する。
【００３９】次いで、前記コンタクトプラグ２３０の形
成された結果物上にTa、Co、TiN 、(Ti ，Al)N、(Ti ，
Si)N、TaN 、(Ta ，Si)N、TiSix 、TaSix またはCoSix
で拡散防止膜を形成する。ここで、前記拡散防止膜は前
記コンタクトプラグ２３０と導電膜パターン（図１５の
部材番号２５０）の相互反応を防止するためのものであ
る。次いで、前記第１層間絶縁膜パターン２２０が露出
されるように前記拡散防止膜を蝕刻することにより前記
コンタクトプラグ２３０上に拡散防止膜パターン２４０
を形成する。
【００４０】図１５は第２層間絶縁膜パターン２４５及
び導電膜パターン２５０を形成することにより前記コン
タクトプラグ２３０、前記拡散防止膜パターン２４０及
び前記導電膜パターン２５０よりなる下部電極を完成す
る段階を示す。まず、前記拡散防止膜パターン２４０が
形成された結果物上に第２層間絶縁膜を形成する。次い
で、前記拡散防止膜パターン２４０が露出されるように
前記第２層間絶縁膜を蝕刻することにより第２コンタク
トホールを有する第２層間絶縁膜パターン２４５を形成
する。引続き、前記第２コンタクトホールを充填するよ
うに前記第２層間絶縁膜パターン２４５上にPt、Ir、R
u、IrO2またはRuO2で第２導電膜を形成する。
【００４１】次いで、前記第２層間絶縁膜パターン２４
５が露出されるように前記第２導電膜をパタニングする
ことにより前記第２層間絶縁膜パターン２４５上に前記
第２コンタクトホールを通して前記拡散防止膜パターン
２４０と接触される導電膜パターン２５０を形成する。
即ち、前記コンタクトプラグ２３０、前記拡散防止膜パ
ターン２４０及び前記導電膜パターン２５０よりなる下
部電極を完成する。
【００４２】図１６は誘電膜２６０及び上部電極２７０
を形成することにより本発明によるキャパシタを完成す
る段階を示す。まず、前記下部電極が完成された結果物
上に非晶質誘電膜を形成する。次いで、前記非晶質誘電
膜が結晶質に変態されるように前記非晶質誘電膜の形成
された結果物を熱処理することによりSrTiO3、(Ba ，S
r)TiO3 、(Pb ，Zr)TiO3 または(Pb ，Zr)(Ti，La)TiO
3 等で結晶質誘電膜２６０を形成する。もちろん、前記
下部電極の形成された結果物を熱処理しながらイン−シ
チュで前記結晶質誘電膜２６０を形成してもよい。以
下、前記結晶質誘電膜２６０を「誘電膜２６０」と称す
る。次いで、前記誘電膜２６０上に上部電極２７０を形
成することにより本発明によるキャパシタを完成する。
【００４３】ここで、前記拡散防止膜パターン２４０は
前記非晶質誘電膜と接しないため従来とは異なって前記
熱処理段階で酸素が前記拡散防止膜パターン２４０と反
応出来ない。従って、前記拡散防止膜パターン２４０及
び前記コンタクトプラグ２３０の酸化が防止される。も
ちろん、イン−シチュで前記誘電膜２６０を形成する場
合にも前記拡散防止膜パターン２４２が酸素雰囲気に露
出されないため前記拡散防止膜パターン２４２及び前記
コンタクトプラグ２３０の酸化が防止される。
【００４４】また、前記第２層間絶縁膜パターン２４５
の表面を基準とした前記第２層間絶縁膜パターン２４５
の厚さが薄くても、前記導電膜パターン１５０が前記第
２コンタクトホールを通して前記拡散防止膜パターン２
５０と接触するために前記導電膜パターン２５０を通し
て酸素が前記拡散防止膜パターン２５０まで到達するに
は従来よりさらに長時間がかかる。従って、前記導電膜
パターン２５０を通して侵入する酸素により前記拡散防
止膜パターン２４０が酸化されることも防止しうる。
【００４５】（第４実施例）図１７乃至図１９は本発明
の第４実施例による半導体メモリ装置のキャパシタの製
造方法を説明するための断面図である。図１７は第１層
間絶縁膜パターン３２０、コンタクトプラグ３３０及び
第１拡散防止膜パターン３４０を形成する段階を示す。
まず、半導体基板３１０上に前記半導体基板３１０の所
定領域を露出させる第１コンタクトホールを有する第１
層間絶縁膜パターン３２０を形成する。次いで、前記第
１コンタクトホールを充填するように前記第１層間絶縁
膜パターン３２０が形成された結果物上に不純物のドー
ピングされたSi、W 、WNまたはWSixで第１導電膜を形成
する。次いで、前記第１層間絶縁膜パターン３２０が露
出されるように前記第１導電膜を全面蝕刻して前記第１
コンタクトホール内にコンタクトプラグ３３０を形成す
る。
【００４６】引続き、前記コンタクトプラグ３３０が形
成された結果物上にTa、Co、TiN 、(Ti ，Al)N、(Ti ，
Si)N、TaN 、(Ta ，Si)N、TiSix 、TaSix またはCoSix
で第１拡散防止膜を形成する。ここで、前記第１拡散防
止膜は前記コンタクトプラグ３３０と第２拡散防止膜
（図１８の３４７）が相互反応することを防止するため
のものである。次いで、前記層間絶縁膜パターン３４５
が露出されるように前記第１拡散防止膜をパタニングす
ることにより前記コンタクトプラグ３３０上に第１拡散
防止膜パターン３４０を形成する。
【００４７】図１８は第２層間絶縁膜パターン３４５及
び第２拡散防止膜パターン３４７を形成する段階を示
す。まず、前記第１拡散防止膜パターン３４０が形成さ
れた結果物上に第２層間絶縁膜を形成した後、前記第１
拡散防止膜パターン３４０が露出されるように前記第２
層間絶縁膜をパタニングすることにより第２コンタクト
ホールを有する第２層間絶縁膜パターン３４５を形成す
る。
【００４８】次いで、前記第２コンタクトホールを充填
するように前記第２層間絶縁膜パターン３４５上にIr、
Ru、IrO2またはRuO2で第２拡散防止膜を形成する。ここ
で、前記第２拡散防止膜は導電膜パターン（図１９の部
材番号３５０）との接着力を向上させるためにIr及びIr
O2が順次に積層された二重層構造を有するように形成す
ることもできる。
【００４９】次いで、前記第２層間絶縁膜パターン３４
５が露出されるように前記第２拡散防止膜を全面蝕刻す
ることにより前記第２コンタクトホール内に第２拡散防
止膜パターン３４７を形成する。ここで、前記第２拡散
防止膜パターン３４７は前記第１拡散防止膜パターン３
４０の酸化を防止するためのものである。図１９は前記
コンタクトプラグ３３０、前記第１拡散防止膜パターン
３４０、前記第２拡散防止膜パターン３４７及び導電膜
パターン３５０よりなる下部電極を完成する段階と、誘
電膜３６０及び上部電極３７０を形成することにより本
発明によるキャパシタを完成する段階を示す。
【００５０】まず、前記第２拡散防止膜パターン３４７
が形成された結果物上にPtよりなる第２導電膜を形成す
る。次いで、前記第２層間絶縁膜パターン３４５が露出
されるように前記第２導電膜をパタニングすることによ
り前記第２拡散防止膜３４７上に導電膜パターン３５０
を形成する。即ち、前記コンタクトプラグ３３０、前記
第１拡散防止膜パターン３４０、前記第２拡散防止膜パ
ターン３４７及び前記導電膜パターン３５０よりなる下
部電極を完成する。
【００５１】次いで、前記下部電極が完成された結果物
上に非晶質誘電膜を形成する。引続き、前記非晶質誘電
膜が結晶質に変態されるように前記非晶質誘電膜の形成
された結果物を熱処理することによりSrTiO3、(Ba ，S
r)TiO3 、(Pb ，Zr)TiO3 または(Pb，Zr)(Ti，La)TiO3
よりなる結晶質誘電膜３６０を形成する。もちろん、前
記下部電極の形成された結果物を熱処理しながらイン−
シチュで前記結晶質誘電膜３６０を形成してもよい。以
下、前記結晶質誘電膜３６０を「誘電膜３６０」と称す
る。次いで、前記誘電膜３６０上に上部電極３７０を形
成することにより本発明によるキャパシタを完成する。
【００５２】ここで、前記第１拡散防止膜パターン３４
０は前記非晶質誘電膜と接しないため、従来とは異なっ
て前記熱処理段階で前記第１拡散防止膜パターン３４０
が酸化されることが防止される。もちろん、イン−シチ
ュで前記誘電膜３６０を形成する場合にも前記第１拡散
防止膜パターン３４０が酸素雰囲気に露出されないため
前記第１拡散防止膜パターン３４０の酸化が防止され
る。
【００５３】また、前記第２拡散防止膜パターン３４７
を形成することにより前記導電膜パターン３５０を通し
て浸透する酸素と前記第１拡散防止膜パターン３４０が
反応することを防止しうる。
【００５４】
【発明の効果】前述したように本発明による半導体装置
のキャパシタの製造方法によれば、前記拡散防止膜パタ
ーンが酸化されることを防止することにより下部電極の
一部が酸化されてキャパシタの静電容量が減少されるこ
とを防止しうる。以上、本発明を望ましい実施例に基づ
き詳しく説明したが、本発明は前記実施例に限定されな
く、本発明の技術的思想の範囲内で当分野で通常の知識
を有する者により多様な変形が可能である。
【図面の簡単な説明】
【図１】従来の技術による半導体装置のキャパシタの製
造方法を説明するための断面図である。
【図２】従来の技術による半導体装置のキャパシタの製
造方法を説明するための断面図である。
【図３】従来の技術による半導体装置のキャパシタの製
造方法を説明するための断面図である。
【図４】本発明の第１実施例による半導体メモリ装置の
キャパシタの製造方法を説明するための断面図である。
【図５】本発明の第１実施例による半導体メモリ装置の
キャパシタの製造方法を説明するための断面図である。
【図６】本発明の第１実施例による半導体メモリ装置の
キャパシタの製造方法を説明するための断面図である。
【図７】本発明の第１実施例による半導体メモリ装置の
キャパシタの製造方法を説明するための断面図である。
【図８】本発明の第１実施例による半導体メモリ装置の
キャパシタの製造方法を説明するための断面図である。
【図９】本発明の第１実施例による半導体メモリ装置の
キャパシタの製造方法を説明するための断面図である。
【図１０】本発明の第１実施例による半導体メモリ装置
のキャパシタの製造方法を説明するための断面図であ
る。
【図１１】本発明の第１実施例による半導体メモリ装置
のキャパシタの製造方法を説明するための断面図であ
る。
【図１２】本発明の第２実施例による半導体メモリ装置
のキャパシタの製造方法を説明するための断面図であ
る。
【図１３】本発明の第２実施例による半導体メモリ装置
のキャパシタの製造方法を説明するための断面図であ
る。
【図１４】本発明の第３実施例による半導体メモリ装置
のキャパシタの製造方法を説明するための断面図であ
る。
【図１５】本発明の第３実施例による半導体メモリ装置
のキャパシタの製造方法を説明するための断面図であ
る。
【図１６】本発明の第３実施例による半導体メモリ装置
のキャパシタの製造方法を説明するための断面図であ
る。
【図１７】本発明の第４実施例による半導体メモリ装置
のキャパシタの製造方法を説明するための断面図であ
る。
【図１８】本発明の第４実施例による半導体メモリ装置
のキャパシタの製造方法を説明するための断面図であ
る。
【図１９】本発明の第４実施例による半導体メモリ装置
のキャパシタの製造方法を説明するための断面図であ
る。
【符号の説明】
１０ 半導体基板 １２ 第１層間絶縁パターン １４ オームコンタクト層 １６Ａ コンタクトプラグ ２２ 第２層間絶縁パターン ３０Ａ 下部電極 ４０ 誘電膜 ５０ 上部電極

Claims (34)

    【特許請求の範囲】
  1. 【請求項１】 メモリセルトランジスタの形成された半
    導体基板上の層間絶縁膜内に形成されたコンタクトホー
    ルを介して前記トランジスタのソース／ドレイン領域と
    連結される下部電極と、前記下部電極を覆う誘電膜と、
    前記誘電膜上に形成された上部電極とを具備したキャパ
    シタにおいて、 前記半導体基板と前記下部電極との構成物質の相互拡散
    を防止するための障壁層が前記コンタクトホールの一部
    を埋立てることを特徴とする半導体メモリ装置のキャパ
    シタ。
  2. 【請求項２】 前記障壁層は、TiN 、TiAlN 、TaSiN 、
    TaAlN 、TiSiN 、TaSi、TiSi、Ta、TaN 、CoSi及びCoよ
    りなる群から選択された何れか１つで構成されることを
    特徴とする請求項１に記載の半導体メモリ装置のキャパ
    シタ。
  3. 【請求項３】 前記下部電極は、Pt、Ir、IrO2、Ru、Ru
    O2及び酸化物伝導体よりなる群から選択された何れか１
    つで構成されることを特徴とする請求項１に記載の半導
    体メモリ装置のキャパシタ。
  4. 【請求項４】 前記誘電膜は、STO(SrTiO3) 、BST(Ba(S
    r ，Ti)O3)、PZT(Pb(Zr ，Ti)O3)及びPLZT((Pb，La)(Z
    r，Ti)TiO3)よりなる群から選択された何れか１つで構
    成されることを特徴とする請求項１に記載の半導体メモ
    リ装置のキャパシタ。
  5. 【請求項５】 オームコンタクト層が前記半導体基板と
    前記障壁層との間にさらに備えられることを特徴とする
    請求項１に記載の半導体メモリ装置のキャパシタ。
  6. 【請求項６】 前記オームコンタクト層は、金属シリサ
    イドで構成されることを特徴とする請求項５に記載の半
    導体メモリ装置のキャパシタ。
  7. 【請求項７】 メモリセルトランジスタの形成された半
    導体基板上の層間絶縁膜内に形成されたコンタクトホー
    ルを介して前記トランジスタのソース／ドレイン領域と
    連結される下部電極と、前記下部電極を覆う誘電膜と、
    前記誘電膜上に形成された上部電極とを具備するキャパ
    シタにおいて、 前記半導体基板と前記下部電極の構成物質の相互拡散を
    防止するための障壁層が前記コンタクトホールの一部を
    埋立てるが、前記障壁層の断面がＴ字状であることを特
    徴とする半導体メモリ装置のキャパシタ。
  8. 【請求項８】 前記障壁層は、TiN 、TiAlN 、TaSiN 、
    TaAlN 、TiSiN 、TaSi、TiSi、Ta、TaN 、CoSi及びCoよ
    りなる群から選択された何れか１つで構成されることを
    特徴とする請求項７に記載の半導体メモリ装置のキャパ
    シタ。
  9. 【請求項９】 前記下部電極は、Pt、Ir、IrO2、Ru、Ru
    O2及び酸化物伝導体よりなる群から選択された何れか１
    つで構成されることを特徴とする請求項７に記載の半導
    体メモリ装置のキャパシタ。
  10. 【請求項１０】 前記誘電膜は、STO(SrTiO3) 、BST(Ba
    (Sr ，Ti)O3)、PZT(Pb(Zr ，Ti)O3)及びPLZT((Pb，La)
    (Zr，Ti)TiO3)よりなる群から選択された何れか１つで
    構成されることを特徴とする請求項７に記載の半導体メ
    モリ装置のキャパシタ。
  11. 【請求項１１】 オームコンタクト層が前記半導体基板
    と前記障壁層との間にさらに具備されることを特徴とす
    る請求項７に記載の半導体メモリ装置のキャパシタ。
  12. 【請求項１２】 前記オームコンタクト層は、金属シリ
    サイドで構成されることを特徴とする請求項１１に記載
    の半導体メモリ装置のキャパシタ。
  13. 【請求項１３】 半導体基板上に前記半導体基板の一部
    を露出させる第１コンタクトホールを含む第１層間絶縁
    膜パターンを形成する段階と、 前記第１コンタクトホールの内部に物質拡散防止のため
    の障壁層を充填してコンタクトプラグを形成する段階
    と、 前記コンタクトプラグの形成された結果物上に前記コン
    タクトプラグの上面を露出させる第２コンタクトホール
    を含む第２層間絶縁膜パターンを形成する段階と、 前記第２層間絶縁膜パターンが形成された結果物上に前
    記第２コンタクトホールを介して前記コンタクトプラグ
    と連結される下部電極を形成する段階と、 前記下部電極上に誘電膜を形成する段階と、 前記誘電膜上に上部電極を形成する段階とを含むことを
    特徴とする半導体メモリ装置のキャパシタの製造方法。
  14. 【請求項１４】 前記第１層間絶縁膜パターンを形成す
    る段階は、 前記半導体基板上に第１層間絶縁膜を形成する段階と、 前記第１層間絶縁膜をフォトリソグラフィ工程を用いた
    乾式蝕刻工程でパタニングして柱状の第１コンタクトホ
    ールを含む第１層間絶縁膜パターンを形成する段階とを
    含むことを特徴とする請求項１３に記載の半導体メモリ
    装置のキャパシタの製造方法。
  15. 【請求項１５】 前記第１層間絶縁膜パターンを形成す
    る段階は、 前記半導体基板上に第１層間絶縁膜を形成する段階と、 前記第１層間絶縁膜をフォトリソグラフィ工程を用いた
    湿式蝕刻及び乾式蝕刻工程を順次に適用してパタニング
    することにより上側の入口が広柱状の第１コンタクトホ
    ールを含む第１層間絶縁膜パターンを形成する段階とを
    含むことを特徴とする請求項１３に記載の半導体メモリ
    装置のキャパシタの製造方法。
  16. 【請求項１６】 前記コンタクトプラグを形成する段階
    は、 前記第１層間絶縁膜パターンの上部に前記第１コンタク
    トホールの内部を充填するに充分の厚さで障壁物質層を
    形成する段階と、 前記第１コンタクトホールの内部を除いた前記第１層間
    絶縁膜パターンの上部の障壁物質層を除去して前記第１
    コンタクトホールの内部を障壁層で充填する段階とを含
    むことを特徴とする請求項１３に記載の半導体メモリ装
    置のキャパシタの製造方法。
  17. 【請求項１７】 前記障壁物質層は、TiN 、TiAlN 、Ta
    SiN 、TaAlN 、TiSiN 、TaSi、TiSi、Ta、TaN 、CoSi及
    びCoよりなる群から選択された何れか１つで構成される
    ことを特徴とする請求項１６に記載の半導体メモリ装置
    のキャパシタの製造方法。
  18. 【請求項１８】 前記障壁物質層を除去する段階は、乾
    式蝕刻工程により行なわれることを特徴とする請求項１
    ６に記載の半導体メモリ装置のキャパシタの製造方法。
  19. 【請求項１９】 前記障壁物質層を除去する段階は、CM
    P 工程により行なわれることを特徴とする請求項１６に
    記載の半導体メモリ装置キャパシタの製造方法。
  20. 【請求項２０】 前記コンタクトプラグを形成する段階
    は、前記第１コンタクトホールの内部に前記障壁層を充
    填する前に前記第１コンタクトホールにより露出された
    半導体基板の表面にオームコンタクト層を形成する段階
    をさらに含むことを特徴とする請求項１３に記載の半導
    体メモリ装置のキャパシタの製造方法。
  21. 【請求項２１】 前記オームコンタクト層は、金属シリ
    サイドで構成されたことを特徴とする請求項２０に記載
    の半導体メモリ装置のキャパシタの製造方法。
  22. 【請求項２２】 前記下部電極は、Pt、Ir、IrO2、Ru、
    RuO2及び酸化物伝導体よりなる群から選択された何れか
    １つで形成されることを特徴とする請求項１３に記載の
    半導体メモリ装置のキャパシタの製造方法。
  23. 【請求項２３】 前記誘電膜は、STO(SrTiO3) 、BST(Ba
    (Sr ，Ti)O3)、PZT(Pb(Zr ，Ti)O3)及びPLZT((Pb，La)
    (Zr，Ti)TiO3)よりなる群から選択された何れか１つで
    形成されることを特徴とする請求項１３に記載の半導体
    メモリ装置のキャパシタの製造方法。
  24. 【請求項２４】 半導体基板上に第１コンタクトホール
    を有する第１層間絶縁膜パターンを形成する段階と、 前記第１コンタクトホールに埋込まれるようにコンタク
    トプラグを形成する段階と、 前記コンタクトプラグ上に拡散防止膜パターンを形成す
    る段階と、 前記拡散防止膜パターンの形成された結果物上に前記拡
    散防止膜パターンを露出させる第２コンタクトホールを
    有する第２層間絶縁膜パターンを形成する段階と、 前記第２コンタクトホールを介して前記拡散防止膜パタ
    ーンと接触されるように前記第２層間絶縁膜パターン上
    に導電膜パターンを形成することにより前記コンタクト
    プラグ、前記拡散防止膜パターン及び前記導電膜パター
    ンよりなる下部電極を完成する段階と、 前記導電膜パターン上に誘電膜と上部電極とを順次に形
    成する段階とを含むことを特徴とする半導体メモリ装置
    のキャパシタの製造方法。
  25. 【請求項２５】 前記コンタクトプラグは、不純物のド
    ーピングされた多結晶シリコン、タングステン、タング
    ステン窒化物及びタングステンシリサイドよりなる群か
    ら選択された何れか１つで形成されることを特徴とする
    請求項２４に記載の半導体メモリ装置のキャパシタの製
    造方法。
  26. 【請求項２６】 前記拡散防止膜パターンは、Ta、Co、
    TiN 、(Ti ，Al)N、(Ti ，Si)N、TaN 、(Ta ，Si)N、Ti
    Six 、TaSix 及びCoSix よりなる群から選択された何れ
    か１つで形成されることを特徴とする請求項２４に記載
    の半導体メモリ装置のキャパシタの製造方法。
  27. 【請求項２７】 前記導電膜パターンは、Pt、Ir、Ru、
    IrO2及びRuO2よりなる群から選択された何れか１つで形
    成されることを特徴とする請求項２４に記載の半導体メ
    モリ装置のキャパシタの製造方法。
  28. 【請求項２８】 前記コンタクトプラグ、前記拡散防止
    膜パターン及び前記導電膜パターンは、各々不純物のド
    ーピングされた多結晶シリコン、チタン窒化物及び白金
    で形成されることを特徴とする請求項２４に記載の半導
    体メモリ装置のキャパシタの製造方法。
  29. 【請求項２９】 半導体基板上に第１コンタクトホール
    を有する第１層間絶縁膜パターンを形成する段階と、 前記第１コンタクトホール内に埋没されるようにコンタ
    クトプラグを形成する段階と、 前記コンタクトプラグ上に第１拡散防止膜パターンを形
    成する段階と、 前記第１拡散防止膜パターンが形成された結果物上に前
    記第１拡散防止膜パターンを露出させる第２コンタクト
    ホールを有する第２層間絶縁膜パターンを形成する段階
    と、 前記第２コンタクトホール内に埋没されるように第２拡
    散防止膜パターンを形成する段階と、 前記第２拡散防止膜パターン上に導電膜パターンを形成
    することにより前記コンタクトプラグ、前記第１拡散防
    止膜パターン、前記第２拡散防止膜パターン及び前記導
    電膜パターンよりなる下部電極を完成する段階と、 前記導電膜パターン上に誘電膜と上部電極とを順次に形
    成する段階とを含むことを特徴とする半導体メモリ装置
    のキャパシタの製造方法。
  30. 【請求項３０】 前記コンタクトプラグは、不純物のド
    ーピングされた多結晶シリコン、タングステン、タング
    ステン窒化物及びタングステンシリサイドよりなる群か
    ら選択された何れか１つで形成されることを特徴とする
    請求項２９に記載の半導体メモリ装置のキャパシタの製
    造方法。
  31. 【請求項３１】 前記第１拡散防止膜パターンは、Ta、
    Co、TiN 、(Ti ，Al)N、(Ti ，Si)N、TaN 、(Ta ，Si)
    N、TiSix 、TaSix 及びCoSix よりなる群から選択され
    た何れか１つで形成されることを特徴とする請求項２９
    に記載の半導体メモリ装置のキャパシタの製造方法。
  32. 【請求項３２】 前記第２拡散防止膜パターンは、Ir、
    Ru、IrO2及びRuO2よりなる群から選択された何れか１つ
    で形成されることを特徴とする請求項２９に記載の半導
    体メモリ装置のキャパシタの製造方法。
  33. 【請求項３３】 前記導電膜パターンは、Ptよりなるこ
    とを特徴とする請求項２９に記載の半導体メモリ装置の
    キャパシタの製造方法。
  34. 【請求項３４】 前記第２拡散防止膜パターンは、Irと
    IrO2とが順次に積層された二重層構造を有するように形
    成され、前記導電膜パターンはPtよりなることを特徴と
    する請求項２９に記載の半導体メモリ装置のキャパシタ
    の製造方法。
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