JPH07226444A - キャパシタ、電極又は配線構造、及び半導体装置 - Google Patents
キャパシタ、電極又は配線構造、及び半導体装置Info
- Publication number
- JPH07226444A JPH07226444A JP6039093A JP3909394A JPH07226444A JP H07226444 A JPH07226444 A JP H07226444A JP 6039093 A JP6039093 A JP 6039093A JP 3909394 A JP3909394 A JP 3909394A JP H07226444 A JPH07226444 A JP H07226444A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- electrode
- compound
- alloy
- conductive layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
Landscapes
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【構成】 α線放出源（特にＰｔ電極）を有するキャパ
シタ、電極又は配線等において、ニッケル、コバルト、
銅、タングステン及びこれらの少なくとも２種の化合物
又は合金、或いはシリコンとの化合物又は合金から選ば
れた少なくとも１種を含有する層（α線遮蔽材）18を設
けていること。 【効果】 効果的にα線を遮蔽でき、ソフトエラーの発
生を抑制することができ、Ｐｔ等からなる新しい材料の
電極や配線が使用可能となり、またモールド樹脂のコス
トダウンも図ることができる。
シタ、電極又は配線等において、ニッケル、コバルト、
銅、タングステン及びこれらの少なくとも２種の化合物
又は合金、或いはシリコンとの化合物又は合金から選ば
れた少なくとも１種を含有する層（α線遮蔽材）18を設
けていること。 【効果】 効果的にα線を遮蔽でき、ソフトエラーの発
生を抑制することができ、Ｐｔ等からなる新しい材料の
電極や配線が使用可能となり、またモールド樹脂のコス
トダウンも図ることができる。
Description
【０００１】
【産業上の利用分野】本発明は、絶縁層（特に金属酸化
物からなる強誘電体層）を有するキャパシタ、電極又は
配線構造、及び半導体装置に関するものである。
物からなる強誘電体層）を有するキャパシタ、電極又は
配線構造、及び半導体装置に関するものである。
【０００２】
【従来の技術】大規模集積回路（ＬＳＩ）において、デ
バイス構造の物理的な破壊を伴わないで記憶容量が一時
的に消失する現象は、ソフトエラーと呼ばれている。そ
の主要な原因は、ＬＳＩの材料中に含まれる微量の放射
性核種から生じるα線である。
バイス構造の物理的な破壊を伴わないで記憶容量が一時
的に消失する現象は、ソフトエラーと呼ばれている。そ
の主要な原因は、ＬＳＩの材料中に含まれる微量の放射
性核種から生じるα線である。
【０００３】ＬＳＩを構成するシリコン、酸素、窒素、
ほう素、燐、砒素、アルミニウム、チタン、タングステ
ン、銅には自然放射性同位体はなく、α線の主な発生源
は不純物として含まれるウラン（Ｕ）やトリウム（Ｔ
ｈ）である。ＬＳＩのソフトエラーを低減するために、
ＬＳＩの構成材料中のウラン及びトリウムの成分を ppb
のレベルまで少なくしている。
ほう素、燐、砒素、アルミニウム、チタン、タングステ
ン、銅には自然放射性同位体はなく、α線の主な発生源
は不純物として含まれるウラン（Ｕ）やトリウム（Ｔ
ｈ）である。ＬＳＩのソフトエラーを低減するために、
ＬＳＩの構成材料中のウラン及びトリウムの成分を ppb
のレベルまで少なくしている。
【０００４】他方、ＬＳＩの高集積化の要請は依然とし
て強い。このため、酸化膜−窒化膜−酸化膜構造（いわ
ゆるＯＮＯ構造）を用いた例えばダイナミック・ランダ
ム・アクセス・メモリ（ＤＲＡＭ）のセルキャパシタの
立体形状は複雑化している。なぜなら、ＯＮＯ構造の実
効的な比誘電率は５程度と定まっているので、減少を続
けるセル面積に対してセルキャパシタの電気容量を確保
するためには、セルキャパシタの形状を工夫してその面
積を確保するしかないからである。そして、このこと
が、ＤＲＡＭの製造工程に技術的及び経済的な負担をか
けている。
て強い。このため、酸化膜−窒化膜−酸化膜構造（いわ
ゆるＯＮＯ構造）を用いた例えばダイナミック・ランダ
ム・アクセス・メモリ（ＤＲＡＭ）のセルキャパシタの
立体形状は複雑化している。なぜなら、ＯＮＯ構造の実
効的な比誘電率は５程度と定まっているので、減少を続
けるセル面積に対してセルキャパシタの電気容量を確保
するためには、セルキャパシタの形状を工夫してその面
積を確保するしかないからである。そして、このこと
が、ＤＲＡＭの製造工程に技術的及び経済的な負担をか
けている。
【０００５】この問題を解決するため、酸化タンタル
（Ｔａ2 Ｏ5 ）、チタン酸ストロンチウム（ＳｒＴｉＯ
3 ）、ＢＳＴ（Ｂａx Ｓｒ(1-x) ＴｉＯ3 ）、ＰＺＴ
（ＰｂＺｒx Ｔｉ(1-x) Ｏ3 ）などの高誘電率の酸化物
をセルキャパシタの絶縁材料として用いる研究が行われ
ている。
（Ｔａ2 Ｏ5 ）、チタン酸ストロンチウム（ＳｒＴｉＯ
3 ）、ＢＳＴ（Ｂａx Ｓｒ(1-x) ＴｉＯ3 ）、ＰＺＴ
（ＰｂＺｒx Ｔｉ(1-x) Ｏ3 ）などの高誘電率の酸化物
をセルキャパシタの絶縁材料として用いる研究が行われ
ている。
【０００６】これらの物質がシリコン酸化物や窒化物と
異なる最大の点は、シリコンを酸化する力が高いことで
ある。従って、これらの新しい絶縁材料に対してシリコ
ン電極を用いることはできず、耐酸化性の強い材料を電
極に選ばなければならない。現在は白金の使用が考えら
れている。
異なる最大の点は、シリコンを酸化する力が高いことで
ある。従って、これらの新しい絶縁材料に対してシリコ
ン電極を用いることはできず、耐酸化性の強い材料を電
極に選ばなければならない。現在は白金の使用が考えら
れている。
【０００７】ところが、白金はこれまでＬＳＩの材料に
用いられてきた元素と異なり、α線を放出する放射性同
位体を含んでいる。それは、半減期 5.4×1011年で運動
エネルギー 3.18MeVのα線を放出するＰｔ190 である。
Ｐｔ190 は白金中に 0.013％も含有されており、経済的
に考えてこの成分を分離するのは極めて困難である。何
らかの方法でこのα線の影響を緩和しない限り、白金電
極を用いたＤＲＡＭは商品化に必要な程度にまでソフト
エラーの割合を下げることができない。
用いられてきた元素と異なり、α線を放出する放射性同
位体を含んでいる。それは、半減期 5.4×1011年で運動
エネルギー 3.18MeVのα線を放出するＰｔ190 である。
Ｐｔ190 は白金中に 0.013％も含有されており、経済的
に考えてこの成分を分離するのは極めて困難である。何
らかの方法でこのα線の影響を緩和しない限り、白金電
極を用いたＤＲＡＭは商品化に必要な程度にまでソフト
エラーの割合を下げることができない。
【０００８】例えば2000Å厚の白金膜をシリコン基板上
に形成したとすると、白金膜からシリコン中に放出され
るα線は0.02個／hour・cm2 となり、１cm2 当たり50時
間に１個の割合であることが、計算上求められた。この
割合は、Ｐｔよりシリコン中に向かうα線の数である。
に形成したとすると、白金膜からシリコン中に放出され
るα線は0.02個／hour・cm2 となり、１cm2 当たり50時
間に１個の割合であることが、計算上求められた。この
割合は、Ｐｔよりシリコン中に向かうα線の数である。
【０００９】ＤＲＡＭでは、α線によるソフトエラーを
500〜1000ＦＩＴ（Failure In Time : １ＦＩＴとは、
109 デバイス・時間に１デバイスが不良を発生すること
を意味する。）にしなければならない。即ち、1000個の
ＤＲＡＭにおいて1000時間で１個ソフトエラーが起こる
と、1000ＦＩＴになる。ＤＲＡＭのセルアレイ部分の大
きさが約１cm2 の大きさであると、ソフトエラーの起こ
る頻度は10-6個／hour・cm2 のオーダーである。すべて
のα線がソフトエラーを起こすわけではないが、それに
しても上記の0.02個／hour・cm2 という値（実測値は
0.007個／hour・cm2 ）はあまりに大き過ぎる。なお、
白金中のＵやＴｈ等の放射性元素の量は 10ppb以下にコ
ントロールされているので、その放射線元素によるα線
の影響は考慮しなくてよいものと考えられる。
500〜1000ＦＩＴ（Failure In Time : １ＦＩＴとは、
109 デバイス・時間に１デバイスが不良を発生すること
を意味する。）にしなければならない。即ち、1000個の
ＤＲＡＭにおいて1000時間で１個ソフトエラーが起こる
と、1000ＦＩＴになる。ＤＲＡＭのセルアレイ部分の大
きさが約１cm2 の大きさであると、ソフトエラーの起こ
る頻度は10-6個／hour・cm2 のオーダーである。すべて
のα線がソフトエラーを起こすわけではないが、それに
しても上記の0.02個／hour・cm2 という値（実測値は
0.007個／hour・cm2 ）はあまりに大き過ぎる。なお、
白金中のＵやＴｈ等の放射性元素の量は 10ppb以下にコ
ントロールされているので、その放射線元素によるα線
の影響は考慮しなくてよいものと考えられる。
【００１０】ここで、従来考えられている構造において
白金電極から生じるα線の影響を緩和する効果がどの程
度あるのかを述べる。高誘電材料と白金電極をＤＲＡＭ
に応用する際には、セルキャパシタの面積を確保するこ
とと、セルキャパシタ部分が他の部分の形成に関わる高
温の熱処理工程によって劣化することを防ぐこととの２
つの理由によって、例えば図16に示す如きいわゆるＣＯ
Ｂ（Capacitor Over Bitline）構造を採用する。
白金電極から生じるα線の影響を緩和する効果がどの程
度あるのかを述べる。高誘電材料と白金電極をＤＲＡＭ
に応用する際には、セルキャパシタの面積を確保するこ
とと、セルキャパシタ部分が他の部分の形成に関わる高
温の熱処理工程によって劣化することを防ぐこととの２
つの理由によって、例えば図16に示す如きいわゆるＣＯ
Ｂ（Capacitor Over Bitline）構造を採用する。
【００１１】このＣＯＢ構造は、ゲート配線ＷＬ、ビッ
ト配線ＢＬのさらに上部にスタック型のセルキャパシタ
ＣＡＰを形成するものであり、セルキャパシタＣＡＰの
下部（白金）電極16とシリコン基板１のＮ+ 型拡散層３
（ソース領域）とのコンタクトには多結晶シリコン20を
用いている。なお、同図中、２はフィールド酸化膜、４
はＮ+ 型拡散層（ドレイン領域）、５はゲート酸化膜、
８は上部電極、10及び10’は層間絶縁膜、11及び12はコ
ンタクトホール、17は誘電体（例えばＰＺＴ）膜、ＴＲ
はトランスファゲートである。
ト配線ＢＬのさらに上部にスタック型のセルキャパシタ
ＣＡＰを形成するものであり、セルキャパシタＣＡＰの
下部（白金）電極16とシリコン基板１のＮ+ 型拡散層３
（ソース領域）とのコンタクトには多結晶シリコン20を
用いている。なお、同図中、２はフィールド酸化膜、４
はＮ+ 型拡散層（ドレイン領域）、５はゲート酸化膜、
８は上部電極、10及び10’は層間絶縁膜、11及び12はコ
ンタクトホール、17は誘電体（例えばＰＺＴ）膜、ＴＲ
はトランスファゲートである。
【００１２】しかしながら、上記のセルキャパシタＣＡ
Ｐによれば、下部（白金）電極16下に設ける多結晶シリ
コンコンタクト20の高さは高々１μｍであり、このシリ
コンの部分によって下部電極16中のＰｔ190 から生じた
α線のエネルギーは３MeV までしか減少しない。このエ
ネルギーは依然として、ソフトエラーを引き起こすのに
十分大きいものである。
Ｐによれば、下部（白金）電極16下に設ける多結晶シリ
コンコンタクト20の高さは高々１μｍであり、このシリ
コンの部分によって下部電極16中のＰｔ190 から生じた
α線のエネルギーは３MeV までしか減少しない。このエ
ネルギーは依然として、ソフトエラーを引き起こすのに
十分大きいものである。
【００１３】
【発明が解決しようとする課題】本発明の目的は、白金
の如き導電材料を電極等として用いた場合にも、α線を
効果的に遮蔽し、ソフトエラーを防止することのできる
キャパシタ、電極又は配線構造、及びこれを用いたＤＲ
ＡＭ等の半導体装置を提供することにある。
の如き導電材料を電極等として用いた場合にも、α線を
効果的に遮蔽し、ソフトエラーを防止することのできる
キャパシタ、電極又は配線構造、及びこれを用いたＤＲ
ＡＭ等の半導体装置を提供することにある。
【００１４】
【課題を解決するための手段】即ち、本発明は、第１の
電極層と、この第１の電極層に接して形成された絶縁層
と、この絶縁層を介して前記第１の電極層の対極として
形成された第２の電極層と、この第２の電極層の側に形
成された導電層とによって構成され、この導電層が、ニ
ッケル、コバルト、銅又はタングステンからなる金属単
体と、これらの金属単体の少なくとも２種を含む化合物
又は合金と、前記金属単体とシリコンとの化合物又は合
金とから選ばれた少なくとも１種の金属単体、化合物又
は合金を含有しているキャパシタに係るものである。こ
こで、「含有」とは、対象となる元素、化合物又は合金
を主成分として少なくとも一部分含んでいることを意味
し、また、その元素、化合物又は合金が実質的或いは完
全に 100％を占めている場合も包含するものである（以
下、同様）。
電極層と、この第１の電極層に接して形成された絶縁層
と、この絶縁層を介して前記第１の電極層の対極として
形成された第２の電極層と、この第２の電極層の側に形
成された導電層とによって構成され、この導電層が、ニ
ッケル、コバルト、銅又はタングステンからなる金属単
体と、これらの金属単体の少なくとも２種を含む化合物
又は合金と、前記金属単体とシリコンとの化合物又は合
金とから選ばれた少なくとも１種の金属単体、化合物又
は合金を含有しているキャパシタに係るものである。こ
こで、「含有」とは、対象となる元素、化合物又は合金
を主成分として少なくとも一部分含んでいることを意味
し、また、その元素、化合物又は合金が実質的或いは完
全に 100％を占めている場合も包含するものである（以
下、同様）。
【００１５】本発明は、特に、上記絶縁層が酸化タンタ
ル（Ｔａ2 Ｏ5 ）、チタン酸ストロンチウム（ＳｒＴｉ
Ｏ3 ）、チタン酸ストロンチウムバリウム（Ｂａx Ｓｒ
(1-x) ＴｉＯ3 ：ＢＳＴ）又はチタン酸ジルコン酸鉛
（ＰｂＺｒx Ｔｉ(1-x) Ｏ3 ：ＰＺＴ）からなり、第２
の電極層及び／又は第１の電極層が白金を含有している
キャパシタに対して有効である。
ル（Ｔａ2 Ｏ5 ）、チタン酸ストロンチウム（ＳｒＴｉ
Ｏ3 ）、チタン酸ストロンチウムバリウム（Ｂａx Ｓｒ
(1-x) ＴｉＯ3 ：ＢＳＴ）又はチタン酸ジルコン酸鉛
（ＰｂＺｒx Ｔｉ(1-x) Ｏ3 ：ＰＺＴ）からなり、第２
の電極層及び／又は第１の電極層が白金を含有している
キャパシタに対して有効である。
【００１６】また、上記の第２の電極層及び導電層の間
と、この導電層の下部との少なくとも一方に、前記導電
層の構成金属元素の拡散を防止するための拡散バリア層
が形成されていてよい。
と、この導電層の下部との少なくとも一方に、前記導電
層の構成金属元素の拡散を防止するための拡散バリア層
が形成されていてよい。
【００１７】また、上記の導電層又は拡散バリア層が半
導体基板の拡散層等に対するコンタクトとして用いられ
てよい。
導体基板の拡散層等に対するコンタクトとして用いられ
てよい。
【００１８】本発明はまた、電極層又は配線層の下部に
導電層が形成され、この導電層が、ニッケル、コバル
ト、銅又はタングステンからなる金属単体と、これらの
金属単体の少なくとも２種を含む化合物又は合金と、前
記金属単体とシリコンとの化合物又は合金とから選ばれ
た少なくとも１種の金属単体、化合物又は合金を含有し
ている電極又は配線構造も提供するものである。
導電層が形成され、この導電層が、ニッケル、コバル
ト、銅又はタングステンからなる金属単体と、これらの
金属単体の少なくとも２種を含む化合物又は合金と、前
記金属単体とシリコンとの化合物又は合金とから選ばれ
た少なくとも１種の金属単体、化合物又は合金を含有し
ている電極又は配線構造も提供するものである。
【００１９】この電極又は配線構造は、特に、上記の電
極層又は配線層が白金を含有しているときに有効とな
る。
極層又は配線層が白金を含有しているときに有効とな
る。
【００２０】また、上記の電極層又は配線層及び導電層
の間と、この導電層の下部との少なくとも一方に、前記
導電層の構成金属元素の拡散を防止するための拡散バリ
ア層が形成されていてよい。
の間と、この導電層の下部との少なくとも一方に、前記
導電層の構成金属元素の拡散を防止するための拡散バリ
ア層が形成されていてよい。
【００２１】この場合も、上記の導電層又は拡散バリア
層がコンタクトとして用いられてよい。
層がコンタクトとして用いられてよい。
【００２２】本発明は更に、上記したキャパシタと；上
記した電極又は配線構造と；ニッケル、コバルト、銅又
はタングステンからなる金属単体と、これらの金属単体
の少なくとも２種を含む化合物又は合金と、前記金属単
体とシリコンとの化合物又は合金とから選ばれた少なく
とも１種の金属単体、化合物又は合金を含有している絶
縁膜（特に層間絶縁膜）と；の少なくとも１つを有する
半導体装置も提供するものである。
記した電極又は配線構造と；ニッケル、コバルト、銅又
はタングステンからなる金属単体と、これらの金属単体
の少なくとも２種を含む化合物又は合金と、前記金属単
体とシリコンとの化合物又は合金とから選ばれた少なく
とも１種の金属単体、化合物又は合金を含有している絶
縁膜（特に層間絶縁膜）と；の少なくとも１つを有する
半導体装置も提供するものである。
【００２３】
【実施例】以下、本発明を実施例について説明する。
【００２４】図１〜図７は、金属酸化物の強誘電体膜を
用いた本発明によるキャパシタの各種の例を概略的に示
すものである。
用いた本発明によるキャパシタの各種の例を概略的に示
すものである。
【００２５】図１に示すキャパシタの特徴的な構成は、
酸化タンタル、チタン酸ストロンチウム、チタン酸スト
ロンチウムバリウム（ＢＳＴ）又はチタン酸ジルコン酸
鉛（ＰＺＴ）からなる強誘電体膜17の下部電極16が白金
（Ｐｔ）からなり、かつ、この下部電極16下にＮｉ、Ｃ
ｏ、Ｃｕ、Ｗからなる金属単体又はこれらの少なくとも
２種の化合物又は合金、或いは上記金属単体とシリコン
との化合物又は合金から選ばれた少なくとも１種からな
る導電層18が設けられていることである。例えば、強誘
電体膜17がＰＺＴ膜、下部電極16がＰｔ層、導電層18が
Ｎｉ層であってよい。上部電極８はＡｌ又はＴｉからな
っていてよい。
酸化タンタル、チタン酸ストロンチウム、チタン酸スト
ロンチウムバリウム（ＢＳＴ）又はチタン酸ジルコン酸
鉛（ＰＺＴ）からなる強誘電体膜17の下部電極16が白金
（Ｐｔ）からなり、かつ、この下部電極16下にＮｉ、Ｃ
ｏ、Ｃｕ、Ｗからなる金属単体又はこれらの少なくとも
２種の化合物又は合金、或いは上記金属単体とシリコン
との化合物又は合金から選ばれた少なくとも１種からな
る導電層18が設けられていることである。例えば、強誘
電体膜17がＰＺＴ膜、下部電極16がＰｔ層、導電層18が
Ｎｉ層であってよい。上部電極８はＡｌ又はＴｉからな
っていてよい。
【００２６】導電層18と下部電極16との間、及び導電層
18と配線層３との間にはそれぞれ、導電層18中の上記の
Ｎｉ等が他の部位に拡散するのを防止する拡散係数の小
さな導電性の拡散バリア層13’、13（例えばＷ層）が設
けられている。配線層３はポリシリコン層からなってい
てよいが、図４のように、例えば、Ｐ- 型シリコン基板
１に拡散法で形成されたＮ+ 型半導体領域３であっても
よい（この場合、導電層18はいわゆるコンタクトとして
用いられる。なお、図中の10は絶縁膜である）。
18と配線層３との間にはそれぞれ、導電層18中の上記の
Ｎｉ等が他の部位に拡散するのを防止する拡散係数の小
さな導電性の拡散バリア層13’、13（例えばＷ層）が設
けられている。配線層３はポリシリコン層からなってい
てよいが、図４のように、例えば、Ｐ- 型シリコン基板
１に拡散法で形成されたＮ+ 型半導体領域３であっても
よい（この場合、導電層18はいわゆるコンタクトとして
用いられる。なお、図中の10は絶縁膜である）。
【００２７】上記の強誘電体膜17は公知のゾルーゲル法
や、ＣＶＤ法又はスパッタで膜厚0.05〜10μｍに製膜し
てよい。また、上記の下部電極16の膜厚は0.05〜１μｍ
がよい。
や、ＣＶＤ法又はスパッタで膜厚0.05〜10μｍに製膜し
てよい。また、上記の下部電極16の膜厚は0.05〜１μｍ
がよい。
【００２８】また、上記の導電層18の膜厚は 0.9〜1.3
μｍ、拡散バリア層13' 、13の膜厚は0.01〜１μｍ、上
部電極８の膜厚は0.01〜10μｍとしてよい。上記の各層
18、13’、13、８、16はそれぞれ、公知のスパッタリン
グ法や真空蒸着法によって形成することができる。
μｍ、拡散バリア層13' 、13の膜厚は0.01〜１μｍ、上
部電極８の膜厚は0.01〜10μｍとしてよい。上記の各層
18、13’、13、８、16はそれぞれ、公知のスパッタリン
グ法や真空蒸着法によって形成することができる。
【００２９】図１に示すキャパシタにおいては、拡散バ
リア層の配置は種々変えてよく、例えば、図２及び図５
のように導電層18下にのみ設けたり、図３及び図６のよ
うに導電層18上にのみ設けることができ、或いは図３及
び図７のように設けなくても差支えないことがある。
リア層の配置は種々変えてよく、例えば、図２及び図５
のように導電層18下にのみ設けたり、図３及び図６のよ
うに導電層18上にのみ設けることができ、或いは図３及
び図７のように設けなくても差支えないことがある。
【００３０】上記に例示した本発明に基づくキャパシタ
及びその電極構造は、半導体メモリ装置、例えばダイナ
ミックＲＡＭのメモリセルのキャパシタ（例えばスタッ
ク型のもの）に用いると有利である。図８〜図11に、ダ
イナミックＲＡＭのメモリセルの二例を示す。
及びその電極構造は、半導体メモリ装置、例えばダイナ
ミックＲＡＭのメモリセルのキャパシタ（例えばスタッ
ク型のもの）に用いると有利である。図８〜図11に、ダ
イナミックＲＡＭのメモリセルの二例を示す。
【００３１】図８及び図９に示す例では、Ｐ- 型シリコ
ン基板１の一主面に、フィールド酸化膜２で区画された
素子領域が形成され、ここに、ＭＯＳトランジスタから
なるトランスファゲートＴＲとキャパシタＣＡＰとから
なるメモリセルＭ−ＣＥＬが設けられている。
ン基板１の一主面に、フィールド酸化膜２で区画された
素子領域が形成され、ここに、ＭＯＳトランジスタから
なるトランスファゲートＴＲとキャパシタＣＡＰとから
なるメモリセルＭ−ＣＥＬが設けられている。
【００３２】キャパシタＣＡＰは、図４に概略図示した
ものと基体構造が同じであって、Ｎ+ 型拡散領域（ドレ
イン領域）４にコンタクトホール11を介して接続された
ビットラインＢＬより上部に設けられたいわゆるＣＯＢ
構造をなし、また、導電層18はＮ+ 型拡散領域（ソース
領域）３に対するコンタクトとして用いられている（但
し、10、10’は層間絶縁膜である）。
ものと基体構造が同じであって、Ｎ+ 型拡散領域（ドレ
イン領域）４にコンタクトホール11を介して接続された
ビットラインＢＬより上部に設けられたいわゆるＣＯＢ
構造をなし、また、導電層18はＮ+ 型拡散領域（ソース
領域）３に対するコンタクトとして用いられている（但
し、10、10’は層間絶縁膜である）。
【００３３】図10及び図11には、キャパシタＣＡＰがビ
ットラインＢＬより下部に設けられたいわゆるＣＵＢ
（Capacitor Under Bitline)構造の例を示すが、この点
以外は上記した例と同様である。
ットラインＢＬより下部に設けられたいわゆるＣＵＢ
（Capacitor Under Bitline)構造の例を示すが、この点
以外は上記した例と同様である。
【００３４】上記に例示した本発明に基づく各キャパシ
タによれば、高誘電率の強誘電体膜17に接して耐酸化性
の強いＰｔ電極を下部電極16として設けているが、既述
した如くＰｔ電極から放出されるα線が特に半導体基板
側へ到達してソフトエラーを起こす現象に対して、その
α線を遮蔽するために上記の導電層18を設けていること
に注目すべきである。以下に、このα線対策について詳
細に説明する。
タによれば、高誘電率の強誘電体膜17に接して耐酸化性
の強いＰｔ電極を下部電極16として設けているが、既述
した如くＰｔ電極から放出されるα線が特に半導体基板
側へ到達してソフトエラーを起こす現象に対して、その
α線を遮蔽するために上記の導電層18を設けていること
に注目すべきである。以下に、このα線対策について詳
細に説明する。
【００３５】一般に、Ｐｔ電極16から放出されたα線が
半導体基板側に到達すると、このα線により生じた電子
によってセルキャパシタＣＡＰの電荷（具体的には、ソ
ース領域３の蓄積電荷）が減少してしまい、セルキャパ
シタＣＡＰに蓄えられていた記憶容量は識別不可能な程
小さくなってしまう。但し、α線が拡散層を通過して
も、セルキャパシタの電荷の変化が少なければ、記憶は
消失しない。
半導体基板側に到達すると、このα線により生じた電子
によってセルキャパシタＣＡＰの電荷（具体的には、ソ
ース領域３の蓄積電荷）が減少してしまい、セルキャパ
シタＣＡＰに蓄えられていた記憶容量は識別不可能な程
小さくなってしまう。但し、α線が拡散層を通過して
も、セルキャパシタの電荷の変化が少なければ、記憶は
消失しない。
【００３６】ここで、α線により発生した電子のうちセ
ルキャパシタに収集される割合（収集効率）をκ、セル
キャパシタに蓄えられる電気量をＱｓ、電子のもつ電気
量の絶対値をｅとする。また、α線が拡散層に入射する
時に有するエネルギーをＥａとし、１組の電子−正孔対
を作るのに必要なエネルギーをεpairとする。α線がセ
ルキャパシタの記憶容量を消失しないための条件は、以
下の式で表される。 0.4(Ｑｓ／κｅ）εpair＞Ｅａ
ルキャパシタに収集される割合（収集効率）をκ、セル
キャパシタに蓄えられる電気量をＱｓ、電子のもつ電気
量の絶対値をｅとする。また、α線が拡散層に入射する
時に有するエネルギーをＥａとし、１組の電子−正孔対
を作るのに必要なエネルギーをεpairとする。α線がセ
ルキャパシタの記憶容量を消失しないための条件は、以
下の式で表される。 0.4(Ｑｓ／κｅ）εpair＞Ｅａ
【００３７】この場合、セルキャパシタの電荷の約60％
が残存していれば、その記憶容量を正しく読み取ること
ができるようにＤＲＡＭのセンスアンプの感度は設計さ
れていることを考慮した。収集効率κは構造等に依存す
る値であるが、仮に 0.1、即ち10ケの電子のうち１ケが
セルキャパシタに収集されるとする。そしてＱｓは約３
×10-14 Ｃoulomb、ｅ＝1.6 ×10-19 Ｃoulomb、εpair
＝3.6eV であるから、上記の条件は、 Ｅａ＜ 2.7MeV となる。
が残存していれば、その記憶容量を正しく読み取ること
ができるようにＤＲＡＭのセンスアンプの感度は設計さ
れていることを考慮した。収集効率κは構造等に依存す
る値であるが、仮に 0.1、即ち10ケの電子のうち１ケが
セルキャパシタに収集されるとする。そしてＱｓは約３
×10-14 Ｃoulomb、ｅ＝1.6 ×10-19 Ｃoulomb、εpair
＝3.6eV であるから、上記の条件は、 Ｅａ＜ 2.7MeV となる。
【００３８】Ｐｔ190 から発生するα線のエネルギーは
3.18MeV である。上記の条件から、このα線が白金電極
を発して基板シリコンの拡散層に到達するまでに、その
エネルギーを2.7MeVまで下げておく必要がある。
3.18MeV である。上記の条件から、このα線が白金電極
を発して基板シリコンの拡散層に到達するまでに、その
エネルギーを2.7MeVまで下げておく必要がある。
【００３９】このために、Ｐｔ電極16の下部にα線遮蔽
材を設けることが有効な対策となる。これとは別のα線
対策として、白金中のＰｔ190 を除くことが考えられる
が、これは精製コストを考えるとほぼ不可能であり、ま
た、電極として白金を使わなければ問題はないものの、
代替の電極を要することとなり、これも実現性に乏し
い。
材を設けることが有効な対策となる。これとは別のα線
対策として、白金中のＰｔ190 を除くことが考えられる
が、これは精製コストを考えるとほぼ不可能であり、ま
た、電極として白金を使わなければ問題はないものの、
代替の電極を要することとなり、これも実現性に乏し
い。
【００４０】そこで、α線遮蔽材として、代表的な元素
又は合金を用い、3.18MeV のエネルギーをもって入射し
たα線のエネルギーを2.7MeVまで低下させるのに遮蔽材
にどの程度の厚みが必要かをＢethe Ｂlochの公式（培
風館発行「物理学大辞典」“電離損失”の項参照）から
求めたところ、図12の結果が得られた。
又は合金を用い、3.18MeV のエネルギーをもって入射し
たα線のエネルギーを2.7MeVまで低下させるのに遮蔽材
にどの程度の厚みが必要かをＢethe Ｂlochの公式（培
風館発行「物理学大辞典」“電離損失”の項参照）から
求めたところ、図12の結果が得られた。
【００４１】図12から、α線のエネルギーが2.7MeVとな
るまでのα線の飛程、即ち、遮蔽材の厚みは下記の表−
１及び表−２の如くとなる。そして、α線に対する各元
素又は合金の遮蔽力、即ち、α線阻止能（単位厚みでの
エネルギー減衰量）は図13の通りとなり、3.18MeV を2.
7MeVに低下させる上記の必要減衰量（0.48MeV)を実現す
るα線阻止能は下記の表−１及び表−２に併せて示す。
るまでのα線の飛程、即ち、遮蔽材の厚みは下記の表−
１及び表−２の如くとなる。そして、α線に対する各元
素又は合金の遮蔽力、即ち、α線阻止能（単位厚みでの
エネルギー減衰量）は図13の通りとなり、3.18MeV を2.
7MeVに低下させる上記の必要減衰量（0.48MeV)を実現す
るα線阻止能は下記の表−１及び表−２に併せて示す。
【００４２】 ＊図16の従来例におけるシリコン層20
【００４３】
【００４４】この結果から、α線のエネルギーの必要減
衰量を実現するには、シリコン、アルミニウム、チタン
についての厚みは、シリコン基板と白金下部電極とを接
続するコンタクトの高さとして高すぎ、不適切である。
これに対し、図13に明示するように、銅、コバルト、ニ
ッケル、Ｃｕ55Ｎｉ45、Ｎｉ3 Ｓｉは、このエネルギー
領域のα線阻止能にすぐれている。また、タングステン
やＷＳｉ2 、Ｗ5 Ｓｉ3 の阻止能は銅ほど高くはない
が、コンタクトの高さを 1.1μｍ以上にすれば、電極中
の白金からのα線のエネルギーを必要な大きさまで下げ
ることができる。こうしたα線阻止能は、特に白金電極
からのα線に対して有効であるが、それ以外（半導体装
置の外部も含めて）からのα線に対しても有効である。
衰量を実現するには、シリコン、アルミニウム、チタン
についての厚みは、シリコン基板と白金下部電極とを接
続するコンタクトの高さとして高すぎ、不適切である。
これに対し、図13に明示するように、銅、コバルト、ニ
ッケル、Ｃｕ55Ｎｉ45、Ｎｉ3 Ｓｉは、このエネルギー
領域のα線阻止能にすぐれている。また、タングステン
やＷＳｉ2 、Ｗ5 Ｓｉ3 の阻止能は銅ほど高くはない
が、コンタクトの高さを 1.1μｍ以上にすれば、電極中
の白金からのα線のエネルギーを必要な大きさまで下げ
ることができる。こうしたα線阻止能は、特に白金電極
からのα線に対して有効であるが、それ以外（半導体装
置の外部も含めて）からのα線に対しても有効である。
【００４５】一般にα線阻止能の高い物質は、密度が高
く、かつ平均電離エネルギーの低い物質である。そし
て、原子番号が増すと密度が高くなるが、平均電離エネ
ルギーが高くなる。α線阻止能が大きい元素は、上記し
たように、Ｃｏ（原子番号27）、Ｎｉ（同28）、Ｃｕ
（同29）であり、これらは高密度で低平均電離エネルギ
ーを示す。但し、それらよりも大きい原子番号のもの：
Ｗ（原子番号74）は、α線のエネルギーが高い場合には
α線阻止能が高く、問題とする３MeV 近辺ではα線阻止
能が若干低下するものの比較的高い。なお、原子番号が
Ｃｏの隣にあるＦｅ（原子番号26）は、密度があまり高
くはなく、α線阻止能が低くて不適当である。
く、かつ平均電離エネルギーの低い物質である。そし
て、原子番号が増すと密度が高くなるが、平均電離エネ
ルギーが高くなる。α線阻止能が大きい元素は、上記し
たように、Ｃｏ（原子番号27）、Ｎｉ（同28）、Ｃｕ
（同29）であり、これらは高密度で低平均電離エネルギ
ーを示す。但し、それらよりも大きい原子番号のもの：
Ｗ（原子番号74）は、α線のエネルギーが高い場合には
α線阻止能が高く、問題とする３MeV 近辺ではα線阻止
能が若干低下するものの比較的高い。なお、原子番号が
Ｃｏの隣にあるＦｅ（原子番号26）は、密度があまり高
くはなく、α線阻止能が低くて不適当である。
【００４６】以上のデータに基いて、本発明の実施例に
よる構造（例えば図８のセル）は、従来考えられてきた
コンタクト材料である多結晶シリコン、アルミニウム、
チタンあるいはこれらの元素間の化合物や合金に代わっ
て、薄い膜厚で優れたα線阻止能を示す銅、コバルト、
ニッケル、タングステンからなる金属単体、あるいはそ
の少なくとも２種の合金または化合物、上記金属単体と
シリコンとの合金又は化合物をα線遮蔽材（上記の導電
層18）に用いることを特徴とする、薄膜キャパシタと、
その電極構造又はシリコン基板のコンタクト構造を提供
するものである。
よる構造（例えば図８のセル）は、従来考えられてきた
コンタクト材料である多結晶シリコン、アルミニウム、
チタンあるいはこれらの元素間の化合物や合金に代わっ
て、薄い膜厚で優れたα線阻止能を示す銅、コバルト、
ニッケル、タングステンからなる金属単体、あるいはそ
の少なくとも２種の合金または化合物、上記金属単体と
シリコンとの合金又は化合物をα線遮蔽材（上記の導電
層18）に用いることを特徴とする、薄膜キャパシタと、
その電極構造又はシリコン基板のコンタクト構造を提供
するものである。
【００４７】図14は、本発明に基づくα線遮蔽材を有す
るダイナミックＲＡＭのメモリセルの他の実施例を示す
ものである。
るダイナミックＲＡＭのメモリセルの他の実施例を示す
ものである。
【００４８】この実施例では、上述した例（例えば図８
の例）において更に、ビットラインＢＬに白金が使用さ
れたメモリセルにおいて、そのコンタクト28が、上述し
たと同様のα線遮蔽材であるＣｕ、Ｃｏ、Ｎｉ、Ｗ、こ
れらの化合物又は合金、或いはシリコンとの化合物又は
合金によって形成されていることが特徴的である。
の例）において更に、ビットラインＢＬに白金が使用さ
れたメモリセルにおいて、そのコンタクト28が、上述し
たと同様のα線遮蔽材であるＣｕ、Ｃｏ、Ｎｉ、Ｗ、こ
れらの化合物又は合金、或いはシリコンとの化合物又は
合金によって形成されていることが特徴的である。
【００４９】従って、この実施例の構造によって、上述
した例で述べたと同様の効果が得られる上に、白金のビ
ットラインＢＬによってその導電性が高くなって動作速
度が向上すると同時に、ビットラインＢＬからのα線が
遮蔽材（コンタクト）28によって効果的に遮断されるた
めに、Ｎ+ 型拡散領域４中に侵入することを防止若しく
は抑制し、ビットラインＢＬによるソフトエラーも減少
させることができる。
した例で述べたと同様の効果が得られる上に、白金のビ
ットラインＢＬによってその導電性が高くなって動作速
度が向上すると同時に、ビットラインＢＬからのα線が
遮蔽材（コンタクト）28によって効果的に遮断されるた
めに、Ｎ+ 型拡散領域４中に侵入することを防止若しく
は抑制し、ビットラインＢＬによるソフトエラーも減少
させることができる。
【００５０】図15は、本発明に基づくα線遮蔽構造を有
するダイナミックＲＡＭのメモリセルの更に他の実施例
を示すものである。
するダイナミックＲＡＭのメモリセルの更に他の実施例
を示すものである。
【００５１】この実施例によれば、上述した例（例えば
図８、図14の例）において更に、層間絶縁膜10、10’又
は10”が、上述したと同様のα線遮蔽材であるＣｕ、Ｃ
ｏ、Ｎｉ又はＷ（或いは、これらの化合物又は合金又は
シリコンとの化合物又は合金）の酸化物によって形成さ
れていることが特徴的である。こうした層間絶縁膜は、
ＣｕＯ等のスパッタリング等で容易に形成できる。
図８、図14の例）において更に、層間絶縁膜10、10’又
は10”が、上述したと同様のα線遮蔽材であるＣｕ、Ｃ
ｏ、Ｎｉ又はＷ（或いは、これらの化合物又は合金又は
シリコンとの化合物又は合金）の酸化物によって形成さ
れていることが特徴的である。こうした層間絶縁膜は、
ＣｕＯ等のスパッタリング等で容易に形成できる。
【００５２】従って、この実施例の構造によって、上述
した例で述べたと同様の効果が得られる上に、モールド
樹脂21中に熱膨張係数の調整のために添加されるフィラ
ー（ＳｉＯ2 等）に不可避的に含有されるＵやＴｈ等の
放射性元素から放出されるα線が層間絶縁膜を通してシ
リコン基板へ侵入することを防止若しくは抑制すること
ができ、モールド樹脂20によるソフトエラーも減少させ
ることができる。
した例で述べたと同様の効果が得られる上に、モールド
樹脂21中に熱膨張係数の調整のために添加されるフィラ
ー（ＳｉＯ2 等）に不可避的に含有されるＵやＴｈ等の
放射性元素から放出されるα線が層間絶縁膜を通してシ
リコン基板へ侵入することを防止若しくは抑制すること
ができ、モールド樹脂20によるソフトエラーも減少させ
ることができる。
【００５３】通常、モールド樹脂21中の上記の放射性元
素の量は 10ppb以下になるようにシリカの前処理がなさ
れているが、このような処理はコスト高にもなるのに対
し、本実施例ではそのような処理をしなくても層間絶縁
膜10、10’又は10”によるα線遮蔽作用によりソフトエ
ラーを減少させることができるので、コスト面でも有利
である。なお、上記のα線遮蔽材は層間絶縁膜10、1
0’、10”のすべてに用いてよいが、少なくとも１層に
用いても効果はある。
素の量は 10ppb以下になるようにシリカの前処理がなさ
れているが、このような処理はコスト高にもなるのに対
し、本実施例ではそのような処理をしなくても層間絶縁
膜10、10’又は10”によるα線遮蔽作用によりソフトエ
ラーを減少させることができるので、コスト面でも有利
である。なお、上記のα線遮蔽材は層間絶縁膜10、1
0’、10”のすべてに用いてよいが、少なくとも１層に
用いても効果はある。
【００５４】以上、本発明の実施例を説明したが、上述
の実施例は本発明の技術的思想に基いて更に変形が可能
である。
の実施例は本発明の技術的思想に基いて更に変形が可能
である。
【００５５】例えば、上述したα線遮蔽層18や28等は、
Ｃｕ、Ｎｉ、Ｃｏ、Ｗのいずれかの金属で形成してよい
し、これらの化合物又は合金又はシリコンとの化合物又
は合金で形成することもできる。また、これらの元素等
は一定の割合で他元素からなる層（例えばＳｉ）中に添
加してα線遮蔽層を形成してもよい。この場合の添加量
は40モル％〜100 モル％がよく、70モル％〜100 モル％
が更によい。
Ｃｕ、Ｎｉ、Ｃｏ、Ｗのいずれかの金属で形成してよい
し、これらの化合物又は合金又はシリコンとの化合物又
は合金で形成することもできる。また、これらの元素等
は一定の割合で他元素からなる層（例えばＳｉ）中に添
加してα線遮蔽層を形成してもよい。この場合の添加量
は40モル％〜100 モル％がよく、70モル％〜100 モル％
が更によい。
【００５６】また、このα線遮蔽層は、上述したビット
ラインのコンタクト以外にも、Ｐｔからなる他の金属配
線の下部に設けることによっても、α線阻止能を発揮で
きる。これは、上述した如きダイナミックＲＡＭ以外の
デバイスにおいて効果的である。
ラインのコンタクト以外にも、Ｐｔからなる他の金属配
線の下部に設けることによっても、α線阻止能を発揮で
きる。これは、上述した如きダイナミックＲＡＭ以外の
デバイスにおいて効果的である。
【００５７】上述したセルキャパシタにおいては、下部
電極16がＰｔを含有するようにしたが、上部電極８がＰ
ｔを含有する場合、或いは両電極ともＰｔを含有する場
合にも、上述したと同様のα線遮蔽構造を採用してよ
い。
電極16がＰｔを含有するようにしたが、上部電極８がＰ
ｔを含有する場合、或いは両電極ともＰｔを含有する場
合にも、上述したと同様のα線遮蔽構造を採用してよ
い。
【００５８】セルキャパシタの層構成についても、上述
したものに限定されることはなく、例えば図８の例にお
いて、拡散バリア層13、13’を省略したり、一方の拡散
バリア層（例えば13')を省略し、他方のみを設けること
もできる。拡散バリア層を設ける場合、拡散バリア層を
Ｗ以外にもＴｉ、ルテニウム（Ｒｕ）又はこれらの混合
物で形成することができ、またコンタクトとして用いる
ことができる。
したものに限定されることはなく、例えば図８の例にお
いて、拡散バリア層13、13’を省略したり、一方の拡散
バリア層（例えば13')を省略し、他方のみを設けること
もできる。拡散バリア層を設ける場合、拡散バリア層を
Ｗ以外にもＴｉ、ルテニウム（Ｒｕ）又はこれらの混合
物で形成することができ、またコンタクトとして用いる
ことができる。
【００５９】拡散バリア層については、例えば図14に示
したビットラインや配線においても上述したと同様に設
けることができる。その他、強誘電体膜17の材質や、セ
ルのレイアウト等も種々に変更してよい。また、本発明
は、上述のダイナミックＲＡＭに限らず、種々のデバイ
スに適用可能である。
したビットラインや配線においても上述したと同様に設
けることができる。その他、強誘電体膜17の材質や、セ
ルのレイアウト等も種々に変更してよい。また、本発明
は、上述のダイナミックＲＡＭに限らず、種々のデバイ
スに適用可能である。
【００６０】
【発明の作用効果】本発明は上述した如く、α線放出源
を有するキャパシタ、電極又は配線等において、ニッケ
ル、コバルト、銅、タングステン、これらの少なくとも
２種の化合物又は合金、及びシリコンとの化合物又は合
金から選ばれた少なくとも１種を含有する層を設けてい
るので、この層によって効果的にα線を遮蔽でき、ソフ
トエラーの発生を抑制することができ、Ｐｔ等からなる
新しい材料の電極や配線が使用可能となり、またモール
ド樹脂のコストダウンも図ることができる。
を有するキャパシタ、電極又は配線等において、ニッケ
ル、コバルト、銅、タングステン、これらの少なくとも
２種の化合物又は合金、及びシリコンとの化合物又は合
金から選ばれた少なくとも１種を含有する層を設けてい
るので、この層によって効果的にα線を遮蔽でき、ソフ
トエラーの発生を抑制することができ、Ｐｔ等からなる
新しい材料の電極や配線が使用可能となり、またモール
ド樹脂のコストダウンも図ることができる。
【図１】本発明の実施例によるキャパシタの概略断面図
である。
である。
【図２】本発明の他の実施例によるキャパシタの概略断
面図である。
面図である。
【図３】本発明の他の実施例によるキャパシタの概略断
面図である。
面図である。
【図４】本発明の他の実施例によるキャパシタの概略断
面図である。
面図である。
【図５】本発明の他の実施例によるキャパシタの概略断
面図である。
面図である。
【図６】本発明の他の実施例によるキャパシタの概略断
面図である。
面図である。
【図７】本発明の更に他の実施例によるキャパシタの概
略断面図である。
略断面図である。
【図８】本発明に基づいてＣＯＢ構造のキャパシタを組
み込んだダイナミックＲＡＭのメモリセルの拡大断面図
（図９のVIII−VIII線断面図）である。
み込んだダイナミックＲＡＭのメモリセルの拡大断面図
（図９のVIII−VIII線断面図）である。
【図９】同メモリセルの拡大平面図である。
【図10】本発明に基いてＣＵＢ構造のキャパシタを組み
込んだ他のダイナミックＲＡＭのメモリセルの拡大断面
図（図11のＸ−Ｘ線断面図）である。
込んだ他のダイナミックＲＡＭのメモリセルの拡大断面
図（図11のＸ−Ｘ線断面図）である。
【図11】同メモリセルの拡大平面図である。
【図12】α線阻止厚を各元素について比較して示すグラ
フである。
フである。
【図13】α線阻止能を各元素について比較して示すグラ
フである。
フである。
【図14】本発明に基づく構造を組み込んだダイナミック
ＲＡＭのメモリセルの拡大断面図である。
ＲＡＭのメモリセルの拡大断面図である。
【図15】本発明に基づく構造を組み込んだ他のダイナミ
ックＲＡＭのメモリセルの拡大断面図である。
ックＲＡＭのメモリセルの拡大断面図である。
【図16】従来例によるＣＯＢ構造のキャパシタを組み込
んだダイナミックＲＡＭのメモリセルの拡大断面図であ
る。
んだダイナミックＲＡＭのメモリセルの拡大断面図であ
る。
１・・・シリコン基板 ３・・・配線層又は拡散層（拡散領域） ４・・・拡散層（拡散領域） ８・・・上部電極 10、10’、10”・・・層間絶縁膜 11、12・・・コンタクトホール 13、13’・・・拡散バリア層 16・・・下部電極（Ｐｔ電極） 17・・・強誘電体膜 18・・・導電層（α線遮蔽材層） 20・・・多結晶シリコン層 21・・・モールド樹脂 ＣＡＰ・・・キャパシタ ＴＲ・・・トランジスタ（トランスファゲート） ＷＬ・・・ワードライン ＢＬ・・・ビットライン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 21/822 Ｈ０１Ｌ 27/04 Ｃ (72)発明者 福田 幸夫 茨城県稲敷郡美浦村木原2355番地 日本テ キサス・インスツルメンツ株式会社内 (72)発明者 西村 明俊 茨城県稲敷郡美浦村木原2355番地 日本テ キサス・インスツルメンツ株式会社内
Claims (9)
- 【請求項１】 第１の電極層と、この第１の電極層に接
して形成された絶縁層と、この絶縁層を介して前記第１
の電極層の対極として形成された第２の電極層と、この
第２の電極層の側に形成された導電層とによって構成さ
れ、この導電層が、ニッケル、コバルト、銅又はタング
ステンからなる金属単体と、これらの金属単体の少なく
とも２種を含む化合物又は合金と、前記金属単体とシリ
コンとの化合物又は合金とから選ばれた少なくとも１種
の金属単体、化合物又は合金を含有しているキャパシ
タ。 - 【請求項２】 絶縁層が酸化タンタル、チタン酸ストロ
ンチウム、チタン酸ストロンチウムバリウム又はチタン
酸ジルコン酸鉛からなり、第２の電極層及び／又は第１
の電極層が白金を含有している、請求項１に記載したキ
ャパシタ。 - 【請求項３】 第２の電極層及び導電層の間と、この導
電層の下部との少なくとも一方に、前記導電層の構成金
属元素の拡散を防止するための拡散バリア層が形成され
ている、請求項１又は２に記載したキャパシタ。 - 【請求項４】 導電層又は拡散バリア層がコンタクトと
して用いられる、請求項１〜３のいずれか１項に記載し
たキャパシタ。 - 【請求項５】 電極層又は配線層の下部に導電層が形成
され、この導電層が、ニッケル、コバルト、銅又はタン
グステンからなる金属単体と、これらの金属単体の少な
くとも２種を含む化合物又は合金と、前記金属単体とシ
リコンとの化合物又は合金とから選ばれた少なくとも１
種の金属単体、化合物又は合金を含有している電極又は
配線構造。 - 【請求項６】 電極層又は配線層が白金を含有してい
る、請求項５に記載した電極又は配線構造。 - 【請求項７】 電極層又は配線層及び導電層の間と、こ
の導電層の下部との少なくとも一方に、前記導電層の構
成金属元素の拡散を防止するための拡散バリア層が形成
されている、請求項５又は６に記載した電極又は配線構
造。 - 【請求項８】 導電層又は拡散バリア層がコンタクトと
して用いられる、請求項５〜７のいずれか１項に記載し
た電極又は配線構造。 - 【請求項９】 請求項１〜４のいずれか１項に記載した
キャパシタと；請求項５〜８のいずれか１項に記載した
電極又は配線構造と；ニッケル、コバルト、銅又はタン
グステンからなる金属単体と、これらの金属単体の少な
くとも２種を含む化合物又は合金と、前記金属単体とシ
リコンとの化合物又は合金とから選ばれた少なくとも１
種の金属単体、化合物又は合金を含有している絶縁膜
と；の少なくとも１つを有する半導体装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03909394A JP3309260B2 (ja) | 1994-02-14 | 1994-02-14 | キャパシタ |
| KR1019950002668A KR100372215B1 (ko) | 1994-02-14 | 1995-02-14 | 캐패시터,전극또는배선구조물및반도체디바이스 |
| EP95102002A EP0671768B1 (en) | 1994-02-14 | 1995-02-14 | Improvements in or relating to electrodes for LSI |
| DE69533379T DE69533379T2 (de) | 1994-02-14 | 1995-02-14 | Verbesserungen in oder in Bezug auf Elektroden für LSI |
| TW084102863A TW280026B (ja) | 1994-02-14 | 1995-03-24 | |
| US08/724,159 US5654567A (en) | 1994-02-14 | 1996-10-01 | Capacitor, electrode or wiring structure, and semi conductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03909394A JP3309260B2 (ja) | 1994-02-14 | 1994-02-14 | キャパシタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07226444A true JPH07226444A (ja) | 1995-08-22 |
| JP3309260B2 JP3309260B2 (ja) | 2002-07-29 |
Family
ID=12543473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03909394A Expired - Fee Related JP3309260B2 (ja) | 1994-02-14 | 1994-02-14 | キャパシタ |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5654567A (ja) |
| EP (1) | EP0671768B1 (ja) |
| JP (1) | JP3309260B2 (ja) |
| KR (1) | KR100372215B1 (ja) |
| DE (1) | DE69533379T2 (ja) |
| TW (1) | TW280026B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10173154A (ja) * | 1996-12-04 | 1998-06-26 | Samsung Electron Co Ltd | 半導体メモリ装置のキャパシタ及びその製造方法 |
| KR100234393B1 (ko) * | 1996-11-05 | 1999-12-15 | 윤종용 | 반도체 장치의 강유전체 커패시터 및 그 제조방법 |
| JP2013138072A (ja) * | 2011-12-28 | 2013-07-11 | Fujitsu Semiconductor Ltd | 半導体装置とその製造方法 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6051858A (en) * | 1996-07-26 | 2000-04-18 | Symetrix Corporation | Ferroelectric/high dielectric constant integrated circuit and method of fabricating same |
| KR100226772B1 (ko) * | 1996-09-25 | 1999-10-15 | 김영환 | 반도체 메모리 장치 및 그 제조방법 |
| JPH1117123A (ja) * | 1997-06-23 | 1999-01-22 | Rohm Co Ltd | 不揮発性記憶素子 |
| US6249018B1 (en) | 1998-02-26 | 2001-06-19 | Vanguard International Semiconductor Corporation | Fabrication method to approach the conducting structure of a DRAM cell with straightforward bit line |
| US6048740A (en) * | 1998-11-05 | 2000-04-11 | Sharp Laboratories Of America, Inc. | Ferroelectric nonvolatile transistor and method of making same |
| US6222220B1 (en) * | 1998-12-10 | 2001-04-24 | Siemens Aktiengesellschaft | Extended trench for preventing interaction between components of stacked capacitors |
| US6150707A (en) * | 1999-01-07 | 2000-11-21 | International Business Machines Corporation | Metal-to-metal capacitor having thin insulator |
| US6724088B1 (en) * | 1999-04-20 | 2004-04-20 | International Business Machines Corporation | Quantum conductive barrier for contact to shallow diffusion region |
| JP3977997B2 (ja) * | 2001-05-11 | 2007-09-19 | 松下電器産業株式会社 | 半導体装置およびその製造方法 |
| JP3920827B2 (ja) * | 2003-09-08 | 2007-05-30 | 三洋電機株式会社 | 半導体記憶装置 |
| JP4890804B2 (ja) * | 2005-07-19 | 2012-03-07 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| WO2010120560A1 (en) * | 2009-03-31 | 2010-10-21 | Battelle Memorial Institute | Supercapacitor materials and devices |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS593964A (ja) * | 1982-06-29 | 1984-01-10 | Semiconductor Res Found | 半導体集積回路 |
| JPS6077447A (ja) * | 1983-10-05 | 1985-05-02 | Fujitsu Ltd | 半導体装置 |
| JPS61283153A (ja) * | 1985-06-10 | 1986-12-13 | Nec Corp | 半導体装置 |
| US4949162A (en) * | 1987-06-05 | 1990-08-14 | Hitachi, Ltd. | Semiconductor integrated circuit with dummy pedestals |
| JP2861129B2 (ja) * | 1989-10-23 | 1999-02-24 | 日本電気株式会社 | 半導体装置 |
| EP0478799B1 (en) * | 1990-04-24 | 1996-12-04 | Ramtron International Corporation | Semiconductor device having ferroelectric material and method of producing the same |
| JPH0414862A (ja) * | 1990-05-08 | 1992-01-20 | Nec Corp | 半導体装置 |
| JPH04181766A (ja) * | 1990-11-16 | 1992-06-29 | Toshiba Corp | 電子部品 |
| JPH05275711A (ja) * | 1992-03-25 | 1993-10-22 | Olympus Optical Co Ltd | 強誘電体メモリ |
| US5434742A (en) * | 1991-12-25 | 1995-07-18 | Hitachi, Ltd. | Capacitor for semiconductor integrated circuit and method of manufacturing the same |
| US5216572A (en) * | 1992-03-19 | 1993-06-01 | Ramtron International Corporation | Structure and method for increasing the dielectric constant of integrated ferroelectric capacitors |
| US5191510A (en) * | 1992-04-29 | 1993-03-02 | Ramtron International Corporation | Use of palladium as an adhesion layer and as an electrode in ferroelectric memory devices |
| US5187638A (en) * | 1992-07-27 | 1993-02-16 | Micron Technology, Inc. | Barrier layers for ferroelectric and pzt dielectric on silicon |
| US5335138A (en) * | 1993-02-12 | 1994-08-02 | Micron Semiconductor, Inc. | High dielectric constant capacitor and method of manufacture |
| JP3319869B2 (ja) * | 1993-06-24 | 2002-09-03 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
| US5440173A (en) * | 1993-09-17 | 1995-08-08 | Radiant Technologies | High-temperature electrical contact for making contact to ceramic materials and improved circuit element using the same |
-
1994
- 1994-02-14 JP JP03909394A patent/JP3309260B2/ja not_active Expired - Fee Related
-
1995
- 1995-02-14 KR KR1019950002668A patent/KR100372215B1/ko not_active IP Right Cessation
- 1995-02-14 EP EP95102002A patent/EP0671768B1/en not_active Expired - Lifetime
- 1995-02-14 DE DE69533379T patent/DE69533379T2/de not_active Expired - Lifetime
- 1995-03-24 TW TW084102863A patent/TW280026B/zh not_active IP Right Cessation
-
1996
- 1996-10-01 US US08/724,159 patent/US5654567A/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100234393B1 (ko) * | 1996-11-05 | 1999-12-15 | 윤종용 | 반도체 장치의 강유전체 커패시터 및 그 제조방법 |
| JPH10173154A (ja) * | 1996-12-04 | 1998-06-26 | Samsung Electron Co Ltd | 半導体メモリ装置のキャパシタ及びその製造方法 |
| JP2013138072A (ja) * | 2011-12-28 | 2013-07-11 | Fujitsu Semiconductor Ltd | 半導体装置とその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW280026B (ja) | 1996-07-01 |
| US5654567A (en) | 1997-08-05 |
| DE69533379D1 (de) | 2004-09-23 |
| EP0671768A2 (en) | 1995-09-13 |
| EP0671768A3 (en) | 1997-08-20 |
| DE69533379T2 (de) | 2005-08-25 |
| EP0671768B1 (en) | 2004-08-18 |
| KR100372215B1 (ko) | 2003-09-06 |
| KR950034786A (ko) | 1995-12-28 |
| JP3309260B2 (ja) | 2002-07-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5693553A (en) | Semiconductor device and manufacturing method of the same | |
| JP3309260B2 (ja) | キャパシタ | |
| US20200227423A1 (en) | Ferroelectric Devices and Methods of Forming Ferroelectric Devices | |
| US5939744A (en) | Semiconductor device with x-ray absorption layer | |
| US5930106A (en) | DRAM capacitors made from silicon-germanium and electrode-limited conduction dielectric films | |
| EP0612106B1 (en) | Electronic device with reduced alpha particles soft error rate | |
| TW424306B (en) | Semiconductor integrated circuit device and method for fabricating the same | |
| US6664157B2 (en) | Semiconductor integrated circuit device and the method of producing the same | |
| US6376302B1 (en) | Method for forming a DRAM capacitor having a high dielectric constant dielectric and capacitor made thereby | |
| JPH0131308B2 (ja) | ||
| JP3683675B2 (ja) | キャパシタを有する半導体装置 | |
| US6084261A (en) | DRAM cell with a fork-shaped capacitor | |
| JP3472932B2 (ja) | 半導体集積回路 | |
| JPS6257095B2 (ja) | ||
| JPS61199657A (ja) | 半導体記憶装置 | |
| Jang et al. | A novel 1T1C capacitor structure for high density FRAM | |
| KR900003028B1 (ko) | 반도체 집적회로장치 | |
| JP4583753B2 (ja) | 半導体メモリセル | |
| JP4622213B2 (ja) | 半導体装置 | |
| JP3468200B2 (ja) | 半導体装置 | |
| JPH0521742A (ja) | 半導体メモリ | |
| EP2264740B1 (en) | DRAM cell with magnetic capacitor | |
| JPH06112082A (ja) | 薄膜容量素子 | |
| JPH08148657A (ja) | 半導体装置及びその製造方法 | |
| JP2002368130A (ja) | 半導体装置および薄膜キャパシタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020423 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090524 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100524 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110524 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |