KR100372215B1 - 캐패시터,전극또는배선구조물및반도체디바이스 - Google Patents

캐패시터,전극또는배선구조물및반도체디바이스 Download PDF

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Abstract

캐패시터, 전극, 또는 α선 발광원을 갖는 배선(특히, Pt 전극)에 있어서, 니켈, 코발트, 구리 및 텅스텐 그리고 이들 중 최소한 2가지 형태의금속들로 만들어진 화합물 또는 합금, 및 상기 금속들과 실리콘으로 만들어진 화합물 및 합금의 그룹으로부터 선택된 최소한 한가지 형태의 재료를 갖는 층(α선 차단층)(18)이 제공된다. 소프트 에러의 발생을 억제하고, 전극 및 배선을 만들시에 Pt 및 다른 새로운 재료의 사용을 보장하며, 몰드 수지의 비용을 감소시키기 위해서 α선을 효과적으로 차단시킬 수 있다.

Description

캐패시터, 전극 또는 배선 구조물 및 반도체 디바이스
본 발명은, 절연층(특히, 금속 산화물로 이루어진 강유전체층)을 갖는 캐패시터, 전극 또는 배선 구조물, 및 반도체 디바이스에 관한 것이다.
대규모 집적 회로(LSI)에 있어서, 디바이스 구조의 물리적 손상을 수반하지 않고도 메모리 내용이 임시적으로 나타나지 않는 현상은 소프트 에러로서 공지되어 있다. 소프트 에러의 주된 원인은 LSI의 재료에 포함된 소량의 방사성 원자핵에 의해 발생된 α 선 때문이다.
LSI를 형성하는 실리콘, 산소, 질소, 붕소, 인, 비소, 알루미늄, 티타늄, 텅스텐 및 구리 등의 재료 중에는 자연 방사성 동위 원소는 없고, α 선의 주된 발생 원인은 불순물로서 함유된 우라늄(U) 및 토륨(Th)이다. LSI의 소프트 에러를 경감시키기 위해서는, LSI의 구조 재료 내에서 우라늄 및 토륨의 양을 ppb 레벨로 감소시키는 것이 필요하다.
또 한편으로는, LSI의 집적도를 증가시키는 것에 대한 강한 요구가 계속적으로 있어 왔다. 이러한 이유로, 산화막-질화막-산화막 구조(소위, ONO 구조)가 채택된, 예컨대 동적 RAM(DRAM)의 셀 캐패시터의 입체 구조는 더욱 복잡해지고 있다.그 이유는 다음과 같다: 유효 특정 유전 상수(effective specific dielectric constant)가 ONO 구조에 대해서 약 5로 선택되기 때문에, 계속 감소하는(shrinking) 셀 면적에 대해서 셀 캐패시터의 전기적 캐패시턴스를 보장하기 위해서는, 면적 보장을 위해 셀 캐패시터의 형상에 대해서만 모든 노력들이 행해질 수밖에 없기 때문이다. 그러나, 이는 DRAM의 제조 공정에서의 기술적 및 경제적인 부담 양자 모두를 증가시킨다.
이러한 문제점을 해결하기 위해, 탄탈륨 산화물(Ta2O5), 스트론튬 티타나이트(SrTiO3), BST(BaxSr(1-x)TiO3), PZT(PbZrxTi(1-x)O3) 등과 같은 고유전율의 산화물이셀 캐패시터의 절연 재료로서 고려되고 있다.
이들 물질들과 실리콘 산화물 및 질화물 사이의 가장 중요한 차이점은, 이들 물질들이 실리콘에 대해 더 큰 산화력을 갖는다는 것이다. 따라서, 이들 새로운 형태의 절연 재료와 함께 실리콘 전극을 사용하고, 내산화성이 높은 형태의 재료를 전극으로서 선택하는 것이 가능하다. 현재는, 이러한 용도의 물질로서 플라티늄의 사용이 고려되고 있다.
그러나, 플라티늄은 지금까지 LSI용 재료로 사용되어 온 종래의 원소들과는 달리, α 선을 방출하는 방사성 동위 원소, 즉 5.4 x 1011의 방사성 반감기로 3.18 MeV의 운동 에너지를 갖는 α 선을 방출할 수 있는 Pt190을 함유하고 있다. 플라티늄 내의 pt190의 양은 0.013%이고, 비용을 고려할 때 이를 분리시킨다는 것은 매우 어렵다. 어떤 방법을 사용하여 이 α 선 레벨이 경감될 수 없다면, DRAM의 제조시에 플라티늄 전극들을 상업적으로 사용하기 위한 적정한 레벨로 소프트 에러를 감소시키는 것은 불가능하다.
예를 들면, 2000Å 두께의 플라티늄막이 실리콘 기판 상에 형성될 때, 플라티늄막으로부터 실리콘 내로 방출되는 α 선의 도우즈는 0.02 포톤/hcm2이다. 즉, 이것은 50 h 동안 10 cm2상에 1개의 α 선 포톤이 있다는 것이다. 이러한 계산 결과는 Pt로부터 실리콘 내로 방출된 α 선 포톤들의 수이다.
DRAM에 있어서, 소프트 에러는 500-1000 FIT(Failure In Time: 시간당 고장율, 여기에서 1 FIT긋는 1 h 내에 109개의 디바이스들 중 1개의 디바이스가 결함이 있다는 것을 의미함)의 범위 내에 있어야 한다. 즉, 1000 FIT는 1000 DRAM들에 대해 1000 h 동안 한 번의 소프트 에러가 발생하는 것을 의미한다. DRAM의 셀어레이부의 크기가 약 1 cm2일 때, 소프트 에러의 발생 빈도는 약 10-6포톤/hcm2이다. 모든 α 선 포톤이 소프트 에러로 유도될 수 있는 것은 아니지만, 0.02 포톤/hcm2의 상기 값(측정값은 0.007 포톤/hcm2이다)은 여전히 너무 높다. 반면에, U, Th, 및 플라티늄 내의 다른 방사성 원소들의 양이 10 ppb보다 작은 값으로 유지될 수 있다면, 이들 방사성 원소들에 의해 발생되는 α 선의 영향을 무시할 수 있게 된다.
종래 구조의 플라티늄 전극에 의해 발생된 α 선의 영향을 경감시키기 위한시도에 대해서 논의해 보고자 한다. 강유전 물질 및 플라티늄 전극이 DRAM에 대응하여 사용되는 경우, 제16도에 도시된 COB(capacitor over bitlinc) 구조가 다음 2가지 이유로 채택된다: 하나는 셀 캐패시터의 면적을 보장하기 위한 것이고, 다른 하나는 다른 부분들을 형성하기 위한 고온 열처리시에 셀 캐패시터부의 열화를 방지하기 위한 것이다.
이러한 COB 구조에 있어서, 스택형 셀 캐패시터 CAP는 워드라인 WL 및비트라인 BL의 상부에 형성된다. 폴리실리콘(20)은 셀 캐패시터 CAP의 하부(플라티늄) 전극(16)과 실리콘 기판(1)의 n+-형 확산층(소스 영역)(3)과의 사이에 있는 접촉부(contact)로서 사용된다. 제16도에서, 참조 번호(2)는 필드 산화막; (4)는 n+-형 확산층(드레인 영역); (5)는 게이트 산화막; (8)은 상부 전극; (10) 및 (10')는 층간(interlayer) 절연막; (11) 및 (12)는 접측 홀; (17)은 (PZT와 같은) 유전체막; 및 TR은 전송(transfer) 게이트를 나타낸다.
그러나, 상기 셀 캐패시터 CAP에 있어서, 하부(플라티늄) 전극(16) 아래에 배열된 폴리실리콘 접촉부(20)의 높이는 겨우 1 ㎛이다. 이러한 실리콘부에 의해서는, 하부 전극(16)에서 Pt190에 의해 발생된 α 선의 에너지가 단지 약 3 MeV 정도까지만 감소될 수 있다. 이러한 에너지는 여전히 소프트 에러를 발생시킬 수 있을 정도로 충분히 높다.
본 발명의 목적은, 플라티늄 또는 소정의 다른 전도성 재료가 배선 구조나 캐패시터의 전극 등으로서 사용될 때에도, α 선을 효과적으로 차단하여 소프트 에러를 방지할 수 있는, 캐패시터, 전극 또는 배선 구조물, 및 DRAM 또는 다른 반도체 디바이스를 제공하는 것이다.
즉, 본 발명에 따르면, 다음과 같은 특징을 갖는 캐패시터가 제공된다: 캐패시티는, 상기 캐패시터의 상부 전극을 규정하는 전기 전도성 재료의 제1 전극층; 상기 캐패시터의 하부 전극을 규정하고, 제1 및 제2 주 표면들(major surfaces)을 가지며 상기 제1 전극층에 대하여 적어도 부분적으로 일치하도록 배치된 관계에 있는, α 선을 방출할 수 있는 전기 전도성 재료의 제2 전극층; 상기 제1 전극층과 상기 제2 전극층의 제1 주 표면에 접하도록 상기 층들 사이에 개재된 유전 재료의 절연층, 및 상기 유전 재료의 절연층이 배치된 상기 제2 전극층의 제1 주 표면과는 반대편의 상기 제2 전극층의 제2 주 표면상에 배치된, α 선 차단 특성을 갖는 전기 전도층을 포함한다. 상기 α 선 차단 특성을 갖는 전기 전도층은, 니켈, 코발트, 구리 및 텅스텐으로 구성된 그룹으로부터 선택된 적어도 2 가지 금속들을 포함하는 금속 화합물 또는 합금을 함유한다. 여기에서, "함유한다(containing)"는 것은, 대상이 되는 원소, 화합물, 또는 합금 중에서 적어도 한 부분을 주성분으로서 포함하고 있다는 것을 의미한다. 또한, 이는 원소, 화합물, 또는 합금이 실질적으로 또는 완전히 100% 비율로 되어 있는 경우를 포함한다(다음에서도 동일).
특히, 본 발명은, 절연층이 탄탈륨 산화물(Ta2O5), 스트론튬 티타나이트(SrTiO3), 바륨 스트론튬 티타나이트(BaxSr(1-x)TiO3;BST), 또는 납 지르코나이트 티타나이트(PbZrxTi(1-x)O3;PZT)로 구성된 그룹으로부터 선택되고; 상기 α 선을 방출할 수 있는 전기 전도성 재료의 제2 전극층이 플라티늄을 함유할 때 효과적이다.
본 발명의 α 선 차단 특성을 갖는 상기 전기 전도층은, 제2 전극층의 플라티늄으로부터의 α 선 방출 에너지를 2.7 MeV 이하 레벨로 감소시키는데 효과적이다.
또한, 본 발명에 따른 캐패시터는, 전기 전도층이 제1 및 제2 주 표면들을 가지며; 제2 전극층의 제2 주 표면과 상기 전기 전도층의 제1 주 표면에 접하도록 상기 면들 사이에 개재된 제1 확산 장벽층과; 상기 전기 전도층의 제2 주 표면상에 배치된 제2 확산 장벽층을 더 포함하며, 상기 제1 및 제2 확산 장벽층들은 상기 전기 전도층 내에 포함된 금속의 확산을 방지할 수 있다.
또한, 본 발명에 따른 캐패시터는, 전기 전도층이 제1 및 제2 주 표면들을 가지며; 상기 전기 전도층의 제1 주 표면은 제2 전극층의 제2 주 표면에 접하고; 상기 전기 전도층 내에 포함된 금속의 확산을 방지하기 위하여, 상기 전기 전도층의 제2 주 표면상에 배치되는 확산 장벽층을 더 포함할 수 있다.
또한, 본 발명에 따른 캐패시터는, 전기 전도층이 제1 및 제2 주 표면들을 가지며; 상기 전기 전도층 내에 포함된 금속의 확산을 방지하기 위하여, 제2 전극층의 제2 주 표면과 상기 전기 전도층의 제1 주 표면에 접하도록 상기 면들 사이에 개재된 적어도 하나의 확산 장벽층을 더 포함할 수 있다.
반도체 기판의 확산층 등에 대한 접촉부로서 상기 전도층 또는 확산 장벽층을 사용할 수 있다.
본 발명에 따르면, 다음과 같은 특징을 갖는 전극 또는 배선 구조가 또한 제공된다: 전도층은 전극층 또는 하드-와이어(hard-wire)층의 하부에 형성되고; 상기 전도층은, 니켈, 코발트, 구리 및 텅스텐의 단일 금속들, 그리고 적어도 2 가지 형태의 상기 단일 금속들로 이루어진 화합물 또는 합금, 및 상기 단일 금속들과 실리콘으로 이루어진 화합물 및 합금의 그룹으로부터 선택된 적어도 한가지 형태의 단일 금속, 화합물, 또는 합금을 함유한다.
상기 전극 또는 배선 구조는 상기 전극층 또는 하드-와이어층 내에 플라티늄이 함유될 때 효과적이다.
상기 전도충의 구성 금속 원소의 확산을 방지하기 위한 확산 장벽층은, 상기 전극층 또는 하드-와이어층 중 어느 하나와 상기 전도층 사이 및/또는 상기 전도층의 하부에 형성될 수 있다.
이 경우에, 상기 전도층 또는 확산 장벽층은 접촉부로서 사용될 수 있다.
본 발명은 또한 다음 부분들 중 적어도 하나를 갖는 반도체 디바이스를 제공한다: 상기 캐패시터; 상기 전극 또는 배선 구조; 및 니켈, 코발트, 구리 및 텅스텐의 단일 금속들, 그리고 적어도 2 가지 형태의 상기 단일 금속들로 이루어진 화합물 또는 합금, 및 상기 단일 금속들과 실리콘으로 이루어진 화합물 및 합금의 그룹으로부터 선택된 적어도 한가지 형태의 단일 금속, 화합물, 또는 합금을 함유하는 절연층(특히, 층간 절연층).
이하, 본 발명을 실시예들을 참조하여 상세히 설명하고자 한다.
제1도 내지 제7도는 금속 산화물의 강유전체막을 사용하여 본 발명에 따라구성된 캐패시터의 다양한 예들을 개략적으로 도시하는 다이어그램이다.
제1도에 도시된 캐패시터의 특징적 구성에 있어서, 플라티늄(Pt)은 탄탈륨 산화물, 스트론튬 티타나이트, 바륨 스트론튬 티타나이트(BST), 또는 납 지르코나이트티타나이트(PZT)로 이루어진 강유전체막(17)의 하부 전극(16)을 제조하는데 사용되고, Ni, Co, Cu 및 W의 단일 금속들, 그리고 적어도 2 가지 형태의 상기 단일 금속들로 이루어진 화합물 또는 합금, 및 상기 단일 금속들과 실리콘으로 이루어진 화합물 및 합금의 그룹으로부터 선택된 적어도 한 가지 형태의 재료로 형성된 전도층(18)은 상기 하부 전극(16) 아래에 배치된다. 예를 들면, 강유전체막(17)은 PZT 막으로 만들어질 수 있고, 하부 전극(16)은 Pt 층으로 만들어질 수 있으며, 전도층(18)은 Ni 층으로 만들어질 수 있다. 상부 전극(8)은 Al 또는 Ti로 만들어질 수 있다.
작은 확산 계수를 갖는 (W 층과 같은) 전도성 확산 장벽층들(13' 및 13)은 전도층(18)과 하부 전극층(16) 사이, 그리고 전도층(18)과 하드-와이어층(3) 사이에 각각 배치되어, 전도층(18) 내부에서 상기 Ni 등이 다른 부분들로 확산되는 것을 방지한다. 하드-와이어층(3)은 폴리실리콘층으로 만들어질 수 있다. 제4도에 도시된 바와 같이, 상기 층(3)은 P-형 실리콘 기판(1) 상에 확산법을 이용하여 형성된 n+-형 반도체 영역(3)이 될 수 있다 [이 경우, 소위 전도층(18)이 소위 접촉부로서 사용되고; 제4도에서의 참조 번호(10)는 절연층을 나타낸다].
상기 강유전체막(17)은 종래의 졸-겔(sol-gel) 법, CVD 법, 또는 스퍼터링법을 이용하여 0.05∼10 ㎛ 범위의 두께로 제조될 수 있다. 또한, 상기 하부 전극(16)의 두께는 0.05∼1 ㎛ 범위일 수 있다.
상기 전도층(18)은 0.9-1.3 ㎛ 범위 내의 두께를 갖고; 확산층들(13' 및 13)은 0.01-1 ㎛ 범위 내의 두께를 가지며; 상부 전극의 두께는 0.01-10 ㎛ 범위일 수 있다. 상기 층 (18), (13'), (13), (8) 및 (16)들은 종래의 스퍼터링법 및 진공 증착법을 이용하여 형성될 수 있다.
제1도에 도시된 캐패시터에 있어서, 확산 장벽층의 구성은 변할 수 있다. 예를 들면, 제2도 및 제5도에 도시된 바와 같이 확산 장벽층을 전도층(18) 아래에만 배치하거나, 제1도 및 제4도에 도시된 바와 같이 전도층(18) 위 및 아래에 배치할 수 있으며, 또한 제3도 및 제7도에 도시된 바와 같이 확산 장벽층이 존재하지 않을 수도 있다.
상기에서 설명된 본 발명의 상기 캐패시터 및 그 전극 구조는 동적 RAM의 메모리 셀의 (스택형 캐패시터와 같은) 캐패시터에 양호하게 사용될 수 있다. 제 8-11도는 동적 RAM의 메모리 셀의 2가지 예들을 도시한다.
제8도 및 제9도에 도시된 예에서, 필드 산화막(2)에 의해 규정된 소자 영역들은 p-형 실리콘 기판(1)의 하나의 주 표면상에 형성된다. 여기에서, MOS 트랜지스터로 만들어진 전송 게이트 TR과 캐패시터 CAP로 만들어진 메모리 셀 M-CEL이 배열된다.
캐패시터 CAP는 제4도에 개략적으로 도시된 것과 동일한 기판 구조를 갖고있으며, 접촉 홀(11)을 통해 n+-형 확산 영역(드레인 영역)(4)에 접속된 비트라인 BL 보다 상부에 형성된 소위 COB 구조를 이루고, 전도층(18)은 n+-형 확산 영역(소스 영역)(3)에 대한 접촉부로 사용된다[여기에서, 참조 번호 (10) 및 (10')들은 충간 절연층들을 나타낸다].
제10도 및 제11도는 캐패시터 CAP가 비트라인 BL보다 하부에 배열되어 있는 소위 CUB(capacitor under bitline) 구조의 예들을 도시한다. 이 점을 제외하면, 이 예는 상기 예와 동일하다.
상술한 바와 같이, 본 발명의 캐패시터를 사용하면, 산화 저항이 큰 Pt 전극이 유전 상수가 큰 강유전체막(17)과 접촉하여 하부 전극(16)으로서 배열된다. 상기 전도층(18)은 α 선을 차단하도록 배열된다. 이러한 방식으로, Pt 전극으로부터 방출된 α 선이 특히 반도체 기판 면에 도달하여 발생되는 소프트 에러의 현상을 방지할수 있다. α 선의 대책(measure)에 대한 상세는 다음에 설명된다.
보통, Pt 전극(16)으로부터 방출된 α 선이 반도체 기판 면에 도달하면, 셀 캐패시터 CAP의 전하[체적으로, 소스 영역(3)에 저장된 전하]는 α 선에 의해 발생된 전자들에 의해 감소되고, 셀 캐패시터 CAP에 저장된 메모리 내용(content)은 식별할 수 없을 정도의 레벨로 떨어진다. 그러나, α 선이 상기 층을 통과할 때에도 캐패시터의 전하의 변화가 작다면, 메모리는 소거되지 않는다.
여기에서, α 선에 의해 발생되어 셀 캐패시터에 의해 집전된 전자들의 비율(집전 효율: collection efficiency)은 x이고, 캐패시터에 저장된 전기량은 Qs이며, 상기 전자들의 전기량의 절대값은 e이다. 또한, 확산층 상에 입사될 때의 α 선의 에너지는 Ea이고, 전자/홀 쌍을 형성하는데 필요한 에너지는 εpair이다. 캐패시터의 메모리 내용을 α 선에 의해 소거시키지 않게 하기 위한 조건은 다음 식으로 나타낼 수 있다:
이 경우에, 셀 캐패시터 내에 전하의 약 60%가 남아 있을 때 메모리 내용이 정확하게 판독될 수 있도록 보장하기 위해 DRAM의 감지 증폭기의 감도가 적절히 설계된다고 가정하자. 집전 효율 x는 구조 등에 따른 값을 갖는다. 그러나, 집전 효율이 0.1이면, 10개의 전자들 중 하나는 셀 캐패시터 내에 집전된다. 그 다음, Qs 가 약 3 x 10-14C이고, e = 1.6 x 10-19C이며, εpai, = 3.6 eV일 때, 상기 조건은 Ea< 2.7 MeV로 된다.
pt190으로부터 발생된 α 선의 에너지는 3.18 MeV이다. 상기 조건 하에서, 플라티늄 전극으로부터 방출된 α 선이 실리콘 기판의 확산층에 도달하기 전에, 에너지를 2.7 MeV로 감소시킬 필요가 있다.
이를 위해, 효과적인 대책(measure)은 Pt 전극(16)의 하부에 α 선 차단 재료를 배열하는 것이다. α 선을 방지하기 위한 다른 방법은 플라티늄으로부터 Pt190을 제거하는 것이다. 그러나, 이는 정제 작업의 비용을 고려할 때 불가능하다. 또한, 플라티늄이 전극으로서 사용되지 않으면 문제가 해결될 수 있다 하더라도, 대체 전극이 필요하다. 이는 그래도 역시 실현하기 어렵다.
전형적인 원소들 또는 합금으로 만들어진 α 선 차단 재료에 있어서, 3.18 MeV의 에너지로 입사된 α 선의 에너지를 2.7 MeV의 에너지로 감소시키는데 필요한 두께는 베테 블로케(Bethe Bloche) 공식("Butsurigaku Daijiden" [Dictionary of Physics], Baifukan 출판, "Ionization loss" section 참조)을 이용하여 구해지며, 그 결과는 제12도에 도시된다.
제12도에 도시된 바와 같이, α 선의 에너지가 2.7 MeV가 될 때 α 선의 비행 범위, 즉 차단 재료의 두께는 다음의 표 I 및 II에 수록되어 있다. 여러 원소들 및 합금의 α 선에 대한 차단율(shielding power), 즉 α 선 저지율(stopping power)(단위 두께에 대한 에너지 감쇠율)은 제13도에 도시된다. 3.18 MeV로부터 2.7 MeV로의 상기 필요한 감쇠(0.48 MeV)를 실현하기 위한 α 선 저지율에 대한 데이타도 다음의 표 I 및 II에 수록되어 있다.
표 I
* 제16도의 종래예에서의 실리콘층(20)
표 II
상기 결과로부터, α 선의 에너지에 필요한 감쇠를 실현시키기 위해서는, 실리콘, 알루미늄 및 티타늄의 두께는 실리콘 기판과 플라티늄 하부 전극을 접속시키는 접촉부의 두께만큼 두껍게 된다. 이것은 너무 두꺼우므로, 부적합하다. 반면에, 제 13도에 도시된 바와 같이, 구리, 코발트, 니켈, Cu55Ni45, 및 Ni3Si는 이 에너지 영역 내에서 높은 α 선 저지율을 갖는다. 텅스텐, WSi2, 또는 W5Si3의 저지율이 구리만큼 높지 않지만, 접촉부의 높이가 1.1 ㎛보다 높으면, 전극 내에서 플라티늄으로부터 방출된 α 선의 에너지를 원하는 레벨로 감소시키는 것이 가능하다. 이러한 α 선 저지율은 플라티늄 전극으로부터 방출된 α 선에 대해 효과적이며, 또한 (반도체 디바이스의 외부를 포함하는) 다른 소스들로부터 방출된 α 선에 대해서도 효과적이다.
보통, α 선 저지율이 높은 물질은 밀도가 높고 평균 이온화 에너지가 낮다. 원자 번호가 증가하면, 밀도는 높아지지만, 평균 이온화 에너지가 증가한다. 상술한 바와 같이, α 선 저지율이 높은 원소들은 Co(원자 번호 27), Ni(원자 번호 28), Cu(원자 번호 29)를 포함한다. 그러나, 원자 번호가 더 큰 W(원자 번호 74)에대해서는, α 선 에너지가 높을 때 α 선 저지율이 높다, 문제가 되는 3 MeV 근방에서, α 선 저지율이 약간 감소하지만, 여전히 비교적 높다, Co와 이웃하는 Fe(원자 번호 26)에 있어서는, 밀도가 그다지 높지 않으며, α 선 저지율이 부적합하다.
상기 데이타에 기초하여, (제8도에 도시된 셀과 같은) 본 발명의 실시예의 구조에 있어서, 한 가지 형태의 막 캐패시터가 존재하며, 그 전극 구조 또는 실리콘 기판의 접촉부 구조에, 폴리실리콘, 알루미늄, 티타늄 및 이들 원소들의 화합물 및 합금과 같은 종래 형태의 접촉 재료 대신, 얇은 두께로도 α 선 저지율이 우수한, 구리, 코발트, 니켈 및 텅스텐의 단일 금속들, 그리고 적어도 2가지 형태의 상기 단일 금속들로 이루어진 화합물 또는 합금, 및 상기 단일 금속들과 실리콘으로 이루어진 화합물 또는 합금의 그룹으로부터 선택된 재료들이 α 선 차단 재료[상기 전도층(18)]로서 사용된다는 사실에 의해 특징지워진다.
제14도는 본 발명에 기초한 α 선 차단 재료를 갖는 동적 RAM의 메모리 셀의 다른 실시예를 도시한다.
이러한 실시예에 있어서, (제8도에 도시된 예와 같은) 상기 실시예와 다른 특징은 다음과 같다: 비트라인 BL의 제조시에 플라티늄을 사용하는 메모리 셀에서, 접촉부(28)가 Cu, Co, Ni, W, 이들의 화합물 또는 합금, 또는 실리콘을 함유한 이들의 화합물 또는 합금과 같은, 상기와 동일한 형태의 α 선 차단 재료로 형성된다.
결과적으로, 이러한 실시예의 구성에 있어서, 상기와 같은 동일한 효과가 실현될 수 있다. 또한, 플라티늄으로 만들어진 비트라인 BL에 있어서, 전기전도도가높기 때문에, 동작 속도가 증가될 수 있으며, 동시에 비트라인 BL로부터 방출된 α 선은 차단 재료(접촉부)(28)에 의해 효과적으로 차단될 수 있다. 결국, n+-형 확산 영역(4)으로의 α 선의 침입을 방지하거나 억제할 수 있고, 비트라인 BL에 의해 야기되는 소프트 에러의 발생을 감소시킬 수 있다.
제15도는 α 선 차단 구조를 갖는 동적 RAM의 메모리 셀의 또 다른 실시예를 도시한다.
상기 예들(제8도 및 제14도에 도시된 예)에서의 특징 이외에도, 다음과 같은 특징이 있다: 층간 절연막들(10, 10', 또는 10")은 Cu, Co, Ni, 또는 W와 같은 상기 α 선 차단 재료와 동일한 형태의 재료(또는 이들의 화합물, 또는 이들 원소들과 실리콘으로 만들어진 이들의 화합물 및 합금)로 이루어진다. 이러한 형태의 층간 절연층은 CuO 등의 스퍼터링에 의해 쉽게 형성될 수 있다.
결과적으로, 이러한 실시예의 구성에 있어서, 상기 예들과 동일한 효과가 실현될 수 있다. 또한, U, Th, 또는 몰드 수지(21) 내의 열팽창 계수를 조절하기 위해 첨가된 필러(SiO2등과 같은) 내에 불가피하게 함유된 다른 방사성 원소들로부터 방출된 α 선이 실리콘 기판에 침입하는 것을 방지 또는 억제할 수 있으며, 몰드 수지(20)를 사용하여 소프트 에러를 감소시킬 수 있다.
보통, 몰드 수지 내의 상기 방사성 원소들의 양이 10 ppb 또는 그 이하로 될 때까지 실리카의 전처리가 수행되면, 처리 비용이 높게 된다. 반면에, 본 실시예에서는, 이러한 처리가 수행되지 않더라도, 층간 절연층들(10, 10', 또는 10")의 α선 차단 효과는 소프트 에러를 감소시킬 수 있다. 결국, 비용이 감소될 수 있다. 또한, 상기 α 선 차단층은 층간 절연층들(10, 10', 또는 10") 모두에 대해 사용될 수 있지만, 이들 층들 중 한 층만이 제조시에 사용될 때에도 상기 효과는 나타날 수 있다.
상기에서, 본 발명은 다수의 실시예들과 관련하여 사용된다. 그러나, 다른 변형들도 본 발명의 기술적 사상에 기초하여 행해질 수 있다.
예를 들면, 상기 α 선 차단층 (18), (28) 등은 Cu, Ni, Co 및 W의 금속들, 이들의 화합물 또는 합금, 또는 실리콘을 함유한 이들의 화합물 또는 합금 중 소정의 재료로 만들어질 수 있다. 또한, α 선 차단층을 형성하기 위해서, 이들 원소들은 다른 원소(Si와 같은)들로 만들어진 다른 층들에 소정 비율로 첨가될 수 있다. 이 경우, 첨가된 양은 40-100 mol%의 범위, 양호하게는 70-100 mol%의 범위일 수 있다.
상술한 비트라인의 접촉부 이외에도, α 선 차단층은 Pt로 만들어진 다른 금속 배선의 하부에 배열되어, α 선 저지율을 나타낼 수도 있다. 이는 상기 동적 RAM과는 다른 디바이스들에 대해서도 효과적이다.
상기 셀 캐패시터에 있어서, 하부 전극(16)은 Pt를 포함한다. 또한 상부 전극(8)이 Pt를 포함하거나, 두 전극이 모두 Pt를 포함하는 경우에도, 상술한 바와 같은 동일한 α 선 차단 구조가 채택될 수 있다.
셀 캐패시터의 층 구조는 상술한 것에 국한되지 않는다. 예를 들면, 제8도에 도시된 예에서, 확산 장벽층들(13 및 13')이 생략되거나, 1개의 확산 장벽층[(13')와 같은]이 생략되는 반면, 다른 층이 배열된다. 확산층이 배열되면, Ti, W, 루테늄(Ru) 또는 이들의 혼합물을 사용하여 확산 장벽층을 형성할 수 있다. 또한, 이는 접촉부로서 사용될 수 있다.
확산 장벽층에 있어서, 제14도에 도시된 바와 같이, 상기와 동일한 구조가 비트라인 및 배선에 채택될 수 있다. 또한, 강유전체막(17)의 재료, 셀의 레이아웃 등을 변경시킬 수 있다. 또한, 본 발명은 상기 동적 RAM 이외에도 다양한 디바이스들에 대해서 채택될 수 있다.
상술한 바와 같이, 본 발명에서, α 선 방출원을 갖는 캐패시터에 있어서, 니켈, 코발트, 구리 및 텅스텐의 단일 금속들과, 최소한 2가지 형태의 상기 단일 금속들로 만들어진 화합물 또는 합금, 및 상기 단일 금속들 및 실리콘으로 만들어진 화합물 및 합금의 그룹으로부터 선택된 최소한 한가지 형태의 재료로 만들어진 층 및 전극 또는 배선이 배열되어 있다. 이러한 방식에 있어서, 상기 층은 α 선을 효과적으로 차단할 수 있기 때문에, 소프트 에러의 발생은 억제될 수 있다. 결과적으로, Pt 또는 소정의 다른 새로운 재료를 전극 또는 배선으로서 사용할 수 있기 때문에, 몰드 수지의 비용은 감소될 수 있다.
제1도는 본 발명의 일 실시예에 따른 캐패시터의 개략적인 단면도.
제2도는 본 발명의 다른 실시예에 따른 캐패시터의 개략적인 단면도.
제3도는 본 발명의 또 다른 실시예에 따른 캐패시터의 개략적인 단면도.
제4도는 본 발명의 또 다른 실시예에 따른 캐패시터의 개략적인 단면도.
제5도는 본 발명의 또 다른 실시예에 따른 캐패시터의 개략적인 단면도.
제6도는 본 발명의 또 다른 실시예에 따른 캐패시터의 개략적인 단면도.
제7도는 본 발명의 또 다른 실시예에 따른 캐패시터의 개략적인 단면도.
제8도는 본 발명에 따른 COB 구조의 캐패시터가 채택된 동적 RAM의 메모리 셀을 도시하는 (제9도의 VIII-VIII 선에 따라 절개된) 단면도.
제9도는 제8도에 도시된 상기 메모리 셀의 확대 평면도.
제10도는 본 발명에 따른 CUB 구조의 캐패시터가 채택된 다른 동적 RAM의 메모리 셀을 도시하는 (제11도의 X-X 선에 따라 절개된) 확대 단면도.
제11도는 제10도에 도시된 상기 메모리 셀의 확대 평면도.
제12도는 여러 성분 원소들의 α 선 저지 두께의 데이타를 도시하는 다이어그램.
제13도는 여러 성분 원소들의 α 선 저지 파워의 데이타를 도시하는 다이어그램.
제14도는 본 발명에 따른 구조가 내부에 채택된 동적 RAM의 확대 단면도.
제15도는 본 발명에 따른 구조가 내부에 채택된 다른 동적 RAM의 확대 단면도.
제16도는 COB 구조의 캐패시터가 채택된 동적 RAM의 종래 메모리 셀의 확대 단면도.
도면의 주요 부분에 대한 부호의 설명
1 : 실리콘 기판
3 : 하드-와이어 층 또는 확산층(확산 영역)
4 : 확산층(확산 영역)
8 : 상부 전극
10, 10', 10" : 층간 절연막
11, 12 : 접촉 홀(contact hole)
13, 13' : 확산 장벽층
16 : 하부 전극 (Pt 전극)
17 : 강유전체막
18 : 전도층 (α 선 차단층)
20 : 폴리실리콘층
21 : 몰드 수지
CAP : 캐패시터
TR : 트랜지스터 (전송 게이트)
WL : 워드라인
BL : 비트라인

Claims (7)

  1. 캐패시터에 있어서:
    상기 캐패시터의 상부 전극을 규정하는 전기 전도싱 재료의 제1 전극층;
    상기 캐패시터의 하부 전극을 규정하고, 제1 및 제2 주 표면들(major surfaces)을 가지며 상기 제1 전극층에 대하여 적어도 부분적으로 일치하도록 배치된 관계에 있는, α 선을 방출할 수 있는 전기 전도성 재료의 제2 전극층;
    상기 제1 전극층과 상기 제2 전극층의 제1 주 표면에 접하도록 상기 층들 사이에 개재된 유전 재료의 절연층; 및
    상기 유전 재료의 절연층이 배치된 상기 제2 전극층의 제1 주 표면과는 반대편의 상기 제2 전극층의 제2 주 표면상에 배치된, α 선 차단 특성을 갖는 전기 전도층을 포함하며;
    상기 α 선 차선 차단 특성을 갖는 전기 전도층은, 나켈, 코발트, 구리 및 텅스텐으로 구성된 그룹으로부터 선택된 적어도 2 가지 금속들을 포함하는 금속 화합물 또는 합금으로 형성되는, 캐패시터.
  2. 제1항에 있어서,
    상기 절연층의 유전 재료는, 탄탈륨 산화물, 스트론튬 티타나이트, 바륨 스트론튬 티타나이트, 또는 납 지르코나이트 티타나이트로 구성된 그룹으로부터 선택되는 캐패시터.
  3. 제1항에 있어서,
    상기 α 선을 방출할 수 있는 전기 전도성 재료의 제2 전극층은, 플라티늄을 함유하는 캐패시터.
  4. 제3항에 있어서,
    상기 α 선 차단 특성을 갖는 전기 전도층은, 상기 제2 전극층의 플라티늄으로부터의 α 선 방출 에너지를 2.7 MeV 이하 레벨로 감소시키는데 효과적인 캐패시터.
  5. 제1항에 있어서,
    상기 전기 전도층은 제1 및 제2 주 표면들을 가지며, 상기 제2 전극층의 제2주 표면과 상기 전기 전도층의 제1 주 표면에 접하도록 상기 면들 사이에 개재된 제1 확산 장벽층; 및
    상기 전기 전도층의 제2 주 표면상에 배치된 제2 확산 장벽층을 더 포함하고,
    상기 제1 및 제2 확산 장벽층들은 상기 전기 전도층 내에 포함된 금속의 확산을 방지하는 캐패시터.
  6. 제1항에 있어서,
    상기 전기 전도층은 제1 및 제2 주 표면들을 가지며, 상기 전기 전도층의 제 1 주 표면은 상기 제2 전극충의 제2 주 표면에 접하고,
    상기 전기 전도층 내에 포함된 금속의 확산을 방지하기 위하여, 상기 전기 전도층의 제2 주 표면상에 배치된 확산 장벽층을 더 포함하는 캐패시터.
  7. 제1항에 있어서,
    상기 전기 전도층은 제1 및 제2 주 표면들을 가지며, 상기 전기 전도층 내에 포함된 금속의 확산을 방지하기 위하여, 상기 제2 전극층의 제2 주 표면과 상기 전기 전도층의 제1 주 표면에 접하도록 상기 면들 사이에 개재된 적어도 하나의 확산 장벽층을 더 포함하는 캐패시터.
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