JPS61283153A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61283153A JPS61283153A JP12541085A JP12541085A JPS61283153A JP S61283153 A JPS61283153 A JP S61283153A JP 12541085 A JP12541085 A JP 12541085A JP 12541085 A JP12541085 A JP 12541085A JP S61283153 A JPS61283153 A JP S61283153A
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- JP
- Japan
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- layer
- insulating film
- polycrystalline silicon
- silicon layer
- entire surface
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、特に安定な線型特性を有
する高抵抗体を備えた半導体装置に関する。
する高抵抗体を備えた半導体装置に関する。
従来、半導体基板上に多結晶シリコンによる抵抗を形成
し、金属電極を形成するには、選択的形成された多結晶
シリコン層上に絶縁膜を形成し、該絶縁膜を選択的に開
孔した後、開孔部のみに金属シリサイドを形成していた
。第２図に従来の一例の構造を示す。すなわち、第２図
に示すように、−導電型のシリコン基板１を酸化して酸
化膜２を形成した後、多結晶シリコン層をＣＶＤ法によ
り形成する。前記多結晶シリコン層全面にホウ素をイオ
ン注入によりドープし、抵抗領域をパターニングした多
結晶シリコン層４を形成した後、全面にＣＶＤ法により
第２の絶縁膜３を形成し、多結晶シリコン層の両端部上
に選択的に開孔する。該開孔部に白金層を蒸着法又はス
パッタ法により被着し、熱処理を行ない、白金シリサイ
ド５を形成し、その後王水で絶縁膜上の未反応の白金層
をエツチング除去し、更にチタン／タングステン層をス
パッタ法により形成し、アルミニウムを蒸着法又はスパ
ッタ法により被着し、反応性イオンエツチング装置によ
り、開孔部を被うように選択的にエツチングする。この
とき、チタン／タングステン層も同時にエツチングされ
、白金７リサイド５上にチタン／タングステン層６．Ａ
ｔ７よりなる電極が形成されていた。
し、金属電極を形成するには、選択的形成された多結晶
シリコン層上に絶縁膜を形成し、該絶縁膜を選択的に開
孔した後、開孔部のみに金属シリサイドを形成していた
。第２図に従来の一例の構造を示す。すなわち、第２図
に示すように、−導電型のシリコン基板１を酸化して酸
化膜２を形成した後、多結晶シリコン層をＣＶＤ法によ
り形成する。前記多結晶シリコン層全面にホウ素をイオ
ン注入によりドープし、抵抗領域をパターニングした多
結晶シリコン層４を形成した後、全面にＣＶＤ法により
第２の絶縁膜３を形成し、多結晶シリコン層の両端部上
に選択的に開孔する。該開孔部に白金層を蒸着法又はス
パッタ法により被着し、熱処理を行ない、白金シリサイ
ド５を形成し、その後王水で絶縁膜上の未反応の白金層
をエツチング除去し、更にチタン／タングステン層をス
パッタ法により形成し、アルミニウムを蒸着法又はスパ
ッタ法により被着し、反応性イオンエツチング装置によ
り、開孔部を被うように選択的にエツチングする。この
とき、チタン／タングステン層も同時にエツチングされ
、白金７リサイド５上にチタン／タングステン層６．Ａ
ｔ７よりなる電極が形成されていた。
ところが上記の構造においては、第３図に示すように、
金属電極に正の電圧を印加すると、開孔部から絶縁膜上
に延在する金属電極の下部に存在する多結晶シリコンに
よる抵抗の電圧降下によ）、金属電極と絶縁膜と抵抗で
ある多結晶シリコン層との間に生ずるＭＯ８効果のため
、第３図に示すように空乏層９が生じて拡が９５時には
空乏層で多結晶シリコンがカットオフされ、安定な線型
特性を有する高抵抗が得られないという欠点を有してい
た。
金属電極に正の電圧を印加すると、開孔部から絶縁膜上
に延在する金属電極の下部に存在する多結晶シリコンに
よる抵抗の電圧降下によ）、金属電極と絶縁膜と抵抗で
ある多結晶シリコン層との間に生ずるＭＯ８効果のため
、第３図に示すように空乏層９が生じて拡が９５時には
空乏層で多結晶シリコンがカットオフされ、安定な線型
特性を有する高抵抗が得られないという欠点を有してい
た。
本発明は上記従来の欠点を除去し、安定な線型特性を有
する高抵抗を備えた半導体装置を提供することを目的と
する。
する高抵抗を備えた半導体装置を提供することを目的と
する。
本発明の半導体装置は、−導電型のシリコン基板上に形
成された第１の絶縁膜と、該第１の絶縁膜上に選択的に
形成された多結晶シリコン層と、該多結晶シリコン層上
の両端部に選択的に将来形成する金属電極の前記多結晶
シリコン上に投影される面積より大きく形成された高融
点金属シリサイド層と、該高融点金属シリサイド層を含
む全表面に形成された第２の絶縁膜と、該第２の絶縁膜
の前記高融点金属シリサイド層上に選択的に開孔された
開孔部と、該開孔部を被い、かつ前記多結晶シリコン層
上に投影される面積が前記高融点金属シリサイド層の面
積より小さく形成された金属電極とを含み、前記金属電
極で規定される多結晶シリコン層を抵抗体として用いる
ことによυ構成される。
成された第１の絶縁膜と、該第１の絶縁膜上に選択的に
形成された多結晶シリコン層と、該多結晶シリコン層上
の両端部に選択的に将来形成する金属電極の前記多結晶
シリコン上に投影される面積より大きく形成された高融
点金属シリサイド層と、該高融点金属シリサイド層を含
む全表面に形成された第２の絶縁膜と、該第２の絶縁膜
の前記高融点金属シリサイド層上に選択的に開孔された
開孔部と、該開孔部を被い、かつ前記多結晶シリコン層
上に投影される面積が前記高融点金属シリサイド層の面
積より小さく形成された金属電極とを含み、前記金属電
極で規定される多結晶シリコン層を抵抗体として用いる
ことによυ構成される。
次に、本発明について図面を参照して説明する。
第１図（ａ）〜（ｄ）は本発明の一実施例及びその製造
方法を説明するために工程順に示した断面図である。
方法を説明するために工程順に示した断面図である。
まず、第１図（ａ）に示すように、−導電型のシリコン
基板１を酸化し、第１の絶縁膜２の酸化膜を形成する。
基板１を酸化し、第１の絶縁膜２の酸化膜を形成する。
次いで、酸化膜上に多結晶シリコン層をＣＶＤ法により
〜５５００Ａ程度形成し、その多結晶シリコン層全面に
ホウ素をイオン注入によりドープする。その後パターニ
ングを行ない、抵抗領域となる多結晶シリコン層４を形
成する。次に、抵抗領域を含む全面にＣＶＤ法により絶
縁膜８を形成し、多結晶シリコン層の両端部に将来形成
するアルミニウム電極より大きく選択的にエツチングし
多結晶シリコン層を露出させる。
〜５５００Ａ程度形成し、その多結晶シリコン層全面に
ホウ素をイオン注入によりドープする。その後パターニ
ングを行ない、抵抗領域となる多結晶シリコン層４を形
成する。次に、抵抗領域を含む全面にＣＶＤ法により絶
縁膜８を形成し、多結晶シリコン層の両端部に将来形成
するアルミニウム電極より大きく選択的にエツチングし
多結晶シリコン層を露出させる。
次に、白金層を５０〜３００Ｘ蒸着法又はスパッタ法に
より被着し、熱処理を行ない〜５００ Ｘ以下の白金シ
リサイドを形成し、王水で絶縁膜上の未反応白金層をエ
ツチングし、次いで絶縁膜を除去すると第１図（ｂ）の
状態が得られる。
より被着し、熱処理を行ない〜５００ Ｘ以下の白金シ
リサイドを形成し、王水で絶縁膜上の未反応白金層をエ
ツチングし、次いで絶縁膜を除去すると第１図（ｂ）の
状態が得られる。
次に第１図（Ｃ）に示すように、白金シリサイドを含む
全面にＣＶＤ法により第２の絶縁膜を形成し、第２の絶
縁膜の前記白金シリサイド上に選択的に開孔し、更にチ
タン／タングステン層を５００〜２０００Ａスハツタ法
により形成する。
全面にＣＶＤ法により第２の絶縁膜を形成し、第２の絶
縁膜の前記白金シリサイド上に選択的に開孔し、更にチ
タン／タングステン層を５００〜２０００Ａスハツタ法
により形成する。
次に、チタン／タングステン上にアルミニウム層を５０
００〜１５０００Ｘ蒸着法又はスパッタ法により形成す
る。次いで、反応性イオンエツチング装置により前記開
孔部を被うように、前記白金シリサイド５より小さく選
択的にエツチングする。このときチタン／タングステン
層６もアルミニウム層と同時にエツチングすることが可
能で、その結果第１図（ｄ）に示すような本実施例が得
られる。
００〜１５０００Ｘ蒸着法又はスパッタ法により形成す
る。次いで、反応性イオンエツチング装置により前記開
孔部を被うように、前記白金シリサイド５より小さく選
択的にエツチングする。このときチタン／タングステン
層６もアルミニウム層と同時にエツチングすることが可
能で、その結果第１図（ｄ）に示すような本実施例が得
られる。
得られた本実施例は、−導電型のシリコン基板１上に形
成された第１の絶縁膜２と、該第１の絶縁膜２上に選択
的に形成された多結晶シリコン層４と、該多結晶シリコ
ン基板１上の両端部に選択的に将来形成する金属電運の
前記多結晶シリコン上に投影される面積より大きく形成
された高融点金属／リザ・ｆド層５と、該高融点金属シ
リサーイド層５を含む全表面に形成された第２の絶縁膜
３と、該第２の絶縁膜の前記高融点金属７リサイド層上
に選択的に開孔された開孔部と、該開孔部を被いかつ前
記多結晶シリコン層上に投影される面積が前記高融点金
属シリサイド層の面積よジ小さく形成された金属電極７
とを含み、前記金属電極７で規定される多結晶シリコン
層４を抵抗体として用いる半導体装置として得られる。
成された第１の絶縁膜２と、該第１の絶縁膜２上に選択
的に形成された多結晶シリコン層４と、該多結晶シリコ
ン基板１上の両端部に選択的に将来形成する金属電運の
前記多結晶シリコン上に投影される面積より大きく形成
された高融点金属／リザ・ｆド層５と、該高融点金属シ
リサーイド層５を含む全表面に形成された第２の絶縁膜
３と、該第２の絶縁膜の前記高融点金属７リサイド層上
に選択的に開孔された開孔部と、該開孔部を被いかつ前
記多結晶シリコン層上に投影される面積が前記高融点金
属シリサイド層の面積よジ小さく形成された金属電極７
とを含み、前記金属電極７で規定される多結晶シリコン
層４を抵抗体として用いる半導体装置として得られる。
以上説明したように、本発明においては、金属電極より
面積の大きい白金７リサイドを有することにより、金属
電極と絶縁膜と多結晶シリコンとの間に生ずるＭＯ８効
果を防止し、空乏層の拡がシを阻止することが可能とな
り、安定な線型特性を有する高抵抗を備えた半導体装置
を提供することができる。
面積の大きい白金７リサイドを有することにより、金属
電極と絶縁膜と多結晶シリコンとの間に生ずるＭＯ８効
果を防止し、空乏層の拡がシを阻止することが可能とな
り、安定な線型特性を有する高抵抗を備えた半導体装置
を提供することができる。
第１図（ａ）〜（ｄ）は本発明の一実施例及びその製造
方法を説明するために工程順に示した断面図、第２図及
び第３図はそれぞれ従来例の構造及び構造。 作用を説明するだめの断面図である。 −１・・・・・
・−導電型のシリコン基板、２・・・・・・第１の絶縁
膜、３・・・・・・第２の絶縁膜、４・・・・・・多結
晶シリコン層、５・・・・・−白金クリサイド、６・・
・・・・チタン／タングステン層、７・・・・・・アル
ミニウム電極、８・・・・・・絶縁膜、９・・・・・・
空乏層。 代理人 弁理士 内 原 晋 第１図 第２図 第３図
方法を説明するために工程順に示した断面図、第２図及
び第３図はそれぞれ従来例の構造及び構造。 作用を説明するだめの断面図である。 −１・・・・・
・−導電型のシリコン基板、２・・・・・・第１の絶縁
膜、３・・・・・・第２の絶縁膜、４・・・・・・多結
晶シリコン層、５・・・・・−白金クリサイド、６・・
・・・・チタン／タングステン層、７・・・・・・アル
ミニウム電極、８・・・・・・絶縁膜、９・・・・・・
空乏層。 代理人 弁理士 内 原 晋 第１図 第２図 第３図
Claims (1)
- 一導電型のシリコン基板上に形成された第１の絶縁膜と
、該第１の絶縁膜上に選択的に形成された多結晶シリコ
ン層と、該多結晶シリコン層上の両端部に選択的に将来
形成する金属電極の前記多結晶シリコン層上に投影され
る面積より大きく形成された高融点金属シリサイド層と
、該高融点金属シリサイド層を含む全表面に形成された
第２の絶縁膜と、該第２の絶縁膜の前記高融点金属シリ
サイド層上に選択的に開孔された開孔部と、該開孔部を
被い、かつ前記多結晶シリコン層上に投影される面積が
前記高融点金属シリサイド層の面積より小さく形成され
た金属電極とを含み前記金属電極で規定される多結晶シ
リコン層を抵抗体として用いることを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12541085A JPS61283153A (ja) | 1985-06-10 | 1985-06-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12541085A JPS61283153A (ja) | 1985-06-10 | 1985-06-10 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61283153A true JPS61283153A (ja) | 1986-12-13 |
Family
ID=14909416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12541085A Pending JPS61283153A (ja) | 1985-06-10 | 1985-06-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61283153A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0671768A2 (en) * | 1994-02-14 | 1995-09-13 | Texas Instruments Incorporated | Improvements in or relating to electrodes for LSI |
| US5670820A (en) * | 1987-05-01 | 1997-09-23 | Inmos Limited | Semiconductor element incorporating a resistive device |
-
1985
- 1985-06-10 JP JP12541085A patent/JPS61283153A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5670820A (en) * | 1987-05-01 | 1997-09-23 | Inmos Limited | Semiconductor element incorporating a resistive device |
| EP0671768A2 (en) * | 1994-02-14 | 1995-09-13 | Texas Instruments Incorporated | Improvements in or relating to electrodes for LSI |
| EP0671768A3 (en) * | 1994-02-14 | 1997-08-20 | Texas Instruments Inc | Improvements in or regarding electrodes for LSI. |
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