JPH0464470B2 - - Google Patents
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- JPH0464470B2 JPH0464470B2 JP60284689A JP28468985A JPH0464470B2 JP H0464470 B2 JPH0464470 B2 JP H0464470B2 JP 60284689 A JP60284689 A JP 60284689A JP 28468985 A JP28468985 A JP 28468985A JP H0464470 B2 JPH0464470 B2 JP H0464470B2
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- nitride film
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors having potential barriers
- H01L29/94—Metal-insulator-semiconductors, e.g. MOS
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、窒化膜を誘電体層として利用した
容量素子を形成するMOS型またはバイポーラ型
の半導体装置の製造方法に関するものである。
容量素子を形成するMOS型またはバイポーラ型
の半導体装置の製造方法に関するものである。
第４図は従来のMNS（金属・窒化膜・シリコ
ン）構造の容量素子を備える半導体装置の断面図
であり、図において、１はシリコン基板、２は拡
散層、３は酸化膜、４はアルミニユーム電極、５
は窒化膜、６は容量素子部、７はアルミニユーム
電極４と拡散層２との接触部である。
ン）構造の容量素子を備える半導体装置の断面図
であり、図において、１はシリコン基板、２は拡
散層、３は酸化膜、４はアルミニユーム電極、５
は窒化膜、６は容量素子部、７はアルミニユーム
電極４と拡散層２との接触部である。
次に工程について説明する。Ｎ型またはＰ型の
シリコン基板１に濃度の高いＰ型またはＮ型の拡
散層２をガス拡散法またはイオン注入法で形成
し、酸化膜３をCVD（Chemical Vapor Deposi
−tion）法により厚さ4000Åに形成する。次に、
写真製版により容量素子部６の酸化膜３を除去
し、窒化膜５をCVD法により500〜800Åの厚さ
に形成する。続いて、写真製版により容量素子部
６以外の窒化膜５を除去する。次に、酸化膜３に
電極接触部７を写真製版で開孔し、アルミニユー
ムを蒸着してアルミニユーム電極４を形成する。
シリコン基板１に濃度の高いＰ型またはＮ型の拡
散層２をガス拡散法またはイオン注入法で形成
し、酸化膜３をCVD（Chemical Vapor Deposi
−tion）法により厚さ4000Åに形成する。次に、
写真製版により容量素子部６の酸化膜３を除去
し、窒化膜５をCVD法により500〜800Åの厚さ
に形成する。続いて、写真製版により容量素子部
６以外の窒化膜５を除去する。次に、酸化膜３に
電極接触部７を写真製版で開孔し、アルミニユー
ムを蒸着してアルミニユーム電極４を形成する。
このような従来の半導体装置では、容量素子部
６がMNS構造の容量素子となる。容量値はCVD
法で形成する窒化膜５の厚さに大きく依存する。
この容量素子の形成方法は、MOS型およびバイ
ポーラ型の両方の半導体装置に適用できる。
６がMNS構造の容量素子となる。容量値はCVD
法で形成する窒化膜５の厚さに大きく依存する。
この容量素子の形成方法は、MOS型およびバイ
ポーラ型の両方の半導体装置に適用できる。
従来の半導体装置は以上のように構成されてい
るので、MNS構造の容量素子を形成する場合、
拡散層２とアルミニユーム電極４との接触を良く
することを目的に拡散層２上の自然酸化膜（図示
しない）を除去するためアルミニユーム蒸着時に
スパツタエツチングなどの処理を行うと窒化膜５
の膜減りが生じ、容量素子６の容量値が増えると
いう問題点があつた。
るので、MNS構造の容量素子を形成する場合、
拡散層２とアルミニユーム電極４との接触を良く
することを目的に拡散層２上の自然酸化膜（図示
しない）を除去するためアルミニユーム蒸着時に
スパツタエツチングなどの処理を行うと窒化膜５
の膜減りが生じ、容量素子６の容量値が増えると
いう問題点があつた。
また、このスパツタエツチングの膜減り量を精
密に制御しないとCVD法で窒化膜５の厚さを正
確に制御しても容量値が大きく変わるが、膜減り
量を精密に制御することは困難であるという問題
点があつた。
密に制御しないとCVD法で窒化膜５の厚さを正
確に制御しても容量値が大きく変わるが、膜減り
量を精密に制御することは困難であるという問題
点があつた。
この発明は上記のような問題点を解消するため
になされたもので、シリコン基板とアルミニユー
ム電極の接触を良くするためにスパツタエツチン
グ等の処理を行つても、そのエツチングの量によ
らず初期に設定された窒化膜の厚さのみで容量値
を制御できる容量素子を得ることができる半導体
装置の製造方法を提供することを目的とする。
になされたもので、シリコン基板とアルミニユー
ム電極の接触を良くするためにスパツタエツチン
グ等の処理を行つても、そのエツチングの量によ
らず初期に設定された窒化膜の厚さのみで容量値
を制御できる容量素子を得ることができる半導体
装置の製造方法を提供することを目的とする。
この発明に係る半導体装置の製造方法は、シリ
コン基板に高不純物濃度の拡散層を形成する工程
と、その表面に酸化膜を形成する工程と、この酸
化膜の容量素子部を開孔する工程と、その表面に
窒化膜を形成する工程と、その表面に導電性の良
いポリシリコン膜を形成する工程と、上記ポリシ
リコン膜および窒化膜をパターニングし上記容量
素子部上にのみ残す工程と、上記酸化膜の電極接
触部を開孔する工程と、全面に、スパツタエツチ
ングを行い上記電極接触部開孔の自然酸化膜を除
去した後に金属膜を形成する工程と、上記金属膜
をパターニングし、上記容量素子部上および電極
接触部上に金属電極を形成する工程とを備えたも
のである。
コン基板に高不純物濃度の拡散層を形成する工程
と、その表面に酸化膜を形成する工程と、この酸
化膜の容量素子部を開孔する工程と、その表面に
窒化膜を形成する工程と、その表面に導電性の良
いポリシリコン膜を形成する工程と、上記ポリシ
リコン膜および窒化膜をパターニングし上記容量
素子部上にのみ残す工程と、上記酸化膜の電極接
触部を開孔する工程と、全面に、スパツタエツチ
ングを行い上記電極接触部開孔の自然酸化膜を除
去した後に金属膜を形成する工程と、上記金属膜
をパターニングし、上記容量素子部上および電極
接触部上に金属電極を形成する工程とを備えたも
のである。
この発明におけるポリシリコン膜は、窒化膜の
上位にあつてスパツタエツチングを行つた際に膜
減りを起し、容量値を決定する窒化膜の膜減りを
防止する。
上位にあつてスパツタエツチングを行つた際に膜
減りを起し、容量値を決定する窒化膜の膜減りを
防止する。
以下、この発明の一実施例を図について説明す
る。第１図において、１はシリコン基板、２は拡
散層、３は酸化膜、４はアルミニユーム電極、５
は窒化膜、６は容量素子部、７は電極接触部、８
はポリシリコン膜である。
る。第１図において、１はシリコン基板、２は拡
散層、３は酸化膜、４はアルミニユーム電極、５
は窒化膜、６は容量素子部、７は電極接触部、８
はポリシリコン膜である。
次に、工程について説明する。第２図に示すよ
うに、Ｎ型またはＰ型のシリコン基板１に濃度の
高いＰ型またはＮ型の拡散層２をガス拡散法また
はイオン注入法で形成し、酸化膜３をCVD法ま
たは熱酸化法で形成する。次に、写真製版により
容量素子部６を開孔した後、第３図に示すよう
に、窒化膜５を500〜800Åの厚さにCVD法で形
成する。しかる後に、ポリシリコン膜８を3500Å
の厚さにCVD法で堆積させる。このポリシリコ
ン膜８には、導電性を良くするためにリンをガス
拡散法でドーピングする。続いて、ポリシリコン
膜８の上面にレジスト膜９を塗布し、写真製版に
より容量素子部６のレジスト膜９だけを残す。次
に、第１図に示すように、レジスト膜９で覆われ
ていないポリシリコン膜８と窒化膜５とを同時に
エツチング除去し、電極接触部７を開孔してアル
ミニユーム電極４の形成を行う。このアルミニユ
ーム電極４の形成を行う際にスパツタエツチング
を行うと、通常酸化膜３と窒化膜５が一様にエツ
チングされ100〜200Åの膜減りを生じる。しか
し、容量素子部６はポリシリコン膜８で窒化膜５
が覆われているために、容量値を決める膜厚には
なんら影響を与えない。また、電極接触部７にお
けるスパツタエツチングによるアルミニユーム電
極４と拡散層２との良好なオーミツク性を妨げる
こともない。
うに、Ｎ型またはＰ型のシリコン基板１に濃度の
高いＰ型またはＮ型の拡散層２をガス拡散法また
はイオン注入法で形成し、酸化膜３をCVD法ま
たは熱酸化法で形成する。次に、写真製版により
容量素子部６を開孔した後、第３図に示すよう
に、窒化膜５を500〜800Åの厚さにCVD法で形
成する。しかる後に、ポリシリコン膜８を3500Å
の厚さにCVD法で堆積させる。このポリシリコ
ン膜８には、導電性を良くするためにリンをガス
拡散法でドーピングする。続いて、ポリシリコン
膜８の上面にレジスト膜９を塗布し、写真製版に
より容量素子部６のレジスト膜９だけを残す。次
に、第１図に示すように、レジスト膜９で覆われ
ていないポリシリコン膜８と窒化膜５とを同時に
エツチング除去し、電極接触部７を開孔してアル
ミニユーム電極４の形成を行う。このアルミニユ
ーム電極４の形成を行う際にスパツタエツチング
を行うと、通常酸化膜３と窒化膜５が一様にエツ
チングされ100〜200Åの膜減りを生じる。しか
し、容量素子部６はポリシリコン膜８で窒化膜５
が覆われているために、容量値を決める膜厚には
なんら影響を与えない。また、電極接触部７にお
けるスパツタエツチングによるアルミニユーム電
極４と拡散層２との良好なオーミツク性を妨げる
こともない。
なお、上記実施例では電極にアルミニユームを
使用したが、他の金属やアルミニウムシリコン等
の合金を使用してもよい。
使用したが、他の金属やアルミニウムシリコン等
の合金を使用してもよい。
以上のように、この発明の製造方法によれば窒
化膜の上面にポリシリコン膜を設けるようにした
ので、制御性の良い容量素子を備える半導体装置
が安価に製造し得る効果がある。
化膜の上面にポリシリコン膜を設けるようにした
ので、制御性の良い容量素子を備える半導体装置
が安価に製造し得る効果がある。
第１図はこの発明の一実施例により製造された
半導体装置を示す断面図、第２図および第３図は
第１図に示した半導体装置の順次の製造工程を示
す断面図、第４図は従来の半導体装置の断面図で
ある。 １はシリコン基板、２は拡散層、３は酸化膜、
４はアルミニユーム電極、５は窒化膜、６は容量
素子部、７は電極接触部、８はポリシリコン膜、
９はレジスト膜。なお、図中、同一符号は同一ま
たは相当部分を示す。
半導体装置を示す断面図、第２図および第３図は
第１図に示した半導体装置の順次の製造工程を示
す断面図、第４図は従来の半導体装置の断面図で
ある。 １はシリコン基板、２は拡散層、３は酸化膜、
４はアルミニユーム電極、５は窒化膜、６は容量
素子部、７は電極接触部、８はポリシリコン膜、
９はレジスト膜。なお、図中、同一符号は同一ま
たは相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ 以下の工程を備えたことを特徴とする半導体
装置の製造方法 (1) シリコン基板に高不純物濃度の拡散層を形成
する工程 (2) 上記基板表面に酸化膜を形成する工程 (3) 上記酸化膜の容量素子部を開孔する工程 (4) 表面に窒化膜および導電性の良いポリシリコ
ン膜を順次形成する工程 (5) 上記ポリシリコン膜および窒化膜をパターニ
ングし、上記容量素子部上にのみ残す工程 (6) 上記酸化膜の電極接触部を開孔する工程 (7) 全面に、スパツタエツチングを行い上記電極
接触部開孔の自然酸化膜を除去した後に金属膜
を形成する工程 (8) 上記金属膜をパターニングし、上記容量素子
部上および電極接触部上に金属電極を形成する
工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28468985A JPS62142342A (ja) | 1985-12-17 | 1985-12-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28468985A JPS62142342A (ja) | 1985-12-17 | 1985-12-17 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62142342A JPS62142342A (ja) | 1987-06-25 |
| JPH0464470B2 true JPH0464470B2 (ja) | 1992-10-15 |
Family
ID=17681701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28468985A Granted JPS62142342A (ja) | 1985-12-17 | 1985-12-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62142342A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2668528B2 (ja) * | 1987-01-16 | 1997-10-27 | ローム 株式会社 | 半導体装置の製造方法 |
| JP2623692B2 (ja) * | 1988-01-22 | 1997-06-25 | ソニー株式会社 | 半導体回路装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6018948A (ja) * | 1983-07-12 | 1985-01-31 | Nec Corp | 半導体集積回路装置 |
| JPS6066850A (ja) * | 1983-09-22 | 1985-04-17 | Sony Corp | Ｍｉｓ容量素子 |
-
1985
- 1985-12-17 JP JP28468985A patent/JPS62142342A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6018948A (ja) * | 1983-07-12 | 1985-01-31 | Nec Corp | 半導体集積回路装置 |
| JPS6066850A (ja) * | 1983-09-22 | 1985-04-17 | Sony Corp | Ｍｉｓ容量素子 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62142342A (ja) | 1987-06-25 |
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