JP2965283B2 - 薄膜トランジスタの製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は薄膜トランジスタ及
びその製造方法に関するものである。
びその製造方法に関するものである。
【０００２】
【従来の技術】従来の薄膜トランジスタは第１図に示す
ように、ゲートポリシリコン膜（１）上にゲート絶縁膜
（２）が形成され、上記ゲート絶縁膜（２）上にひとつ
の層としてポリシリコン膜（３）が形成されて、このポ
リシリコン膜（３）の領域のうちゲート電極（１）の左
・右側の領域にソース（３Ａ）及びドレーン（３Ｂ）が
形成されソース（３Ａ）とドレーン（３Ｂ）の間の領域
にチャネル（３Ｃ）が形成される。
ように、ゲートポリシリコン膜（１）上にゲート絶縁膜
（２）が形成され、上記ゲート絶縁膜（２）上にひとつ
の層としてポリシリコン膜（３）が形成されて、このポ
リシリコン膜（３）の領域のうちゲート電極（１）の左
・右側の領域にソース（３Ａ）及びドレーン（３Ｂ）が
形成されソース（３Ａ）とドレーン（３Ｂ）の間の領域
にチャネル（３Ｃ）が形成される。
【０００３】
【発明が解決しようとする課題】このような従来の薄膜
トランジスタは薄膜トランジスタのオフ（ｏｆｆ）電流
を減少させるためにチャネルを薄く形成しなければなら
ないが、ソース及びドレーンをチャネルと同一のポリシ
リコン層として使用するため厚さの薄いソース及びドレ
ーンを形成するしかなく、このためソース及びドレーン
の抵抗が増加して薄膜トランジスタのオン（０Ｎ）電流
を減少させる主原因になる。
トランジスタは薄膜トランジスタのオフ（ｏｆｆ）電流
を減少させるためにチャネルを薄く形成しなければなら
ないが、ソース及びドレーンをチャネルと同一のポリシ
リコン層として使用するため厚さの薄いソース及びドレ
ーンを形成するしかなく、このためソース及びドレーン
の抵抗が増加して薄膜トランジスタのオン（０Ｎ）電流
を減少させる主原因になる。
【０００４】そして、後続工程でソース及びドレーンに
金属コンタクトを実施する時ソース及びドレーンをもっ
て使用されるポリシリコン層が薄いため直接的なコンタ
クトが不可能になるという問題点も発生する。
金属コンタクトを実施する時ソース及びドレーンをもっ
て使用されるポリシリコン層が薄いため直接的なコンタ
クトが不可能になるという問題点も発生する。
【０００５】また、薄膜トランジスタがＳＲＡＭ（Stac
tic Random Access Memory）セル内に負荷（load）とし
て使用される場合、薄膜トランジスタのドレーンコンタ
クト工程が必要となり、この時ゲート酸化膜が損傷され
るという問題も発生する。
tic Random Access Memory）セル内に負荷（load）とし
て使用される場合、薄膜トランジスタのドレーンコンタ
クト工程が必要となり、この時ゲート酸化膜が損傷され
るという問題も発生する。
【０００６】従って、本発明は薄膜トランジスタのチャ
ネルとして使用されるポリシリコン膜とソース及びドレ
ーンとして使用されるポリシリコン膜を互いに別の層に
各々形成して、チャネルは薄く形成し、ソース及びドレ
ーンは厚く形成することにより、薄膜トランジスタの特
性を向上させる薄膜トランジスタ及びその製造方法を提
供することを目的とする。
ネルとして使用されるポリシリコン膜とソース及びドレ
ーンとして使用されるポリシリコン膜を互いに別の層に
各々形成して、チャネルは薄く形成し、ソース及びドレ
ーンは厚く形成することにより、薄膜トランジスタの特
性を向上させる薄膜トランジスタ及びその製造方法を提
供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
の本発明の一実施の形態による薄膜トランジスタは、所
定のサイズのゲート電導膜パターン；上記ゲート電導膜
パターンを覆うゲート絶縁膜；上記ゲート絶縁膜上のチ
ャネル電導膜；上記チャネル電導膜上の絶縁膜；及び上
記絶縁膜上に形成されるが各々分離され上記ゲート電導
膜の側壁の部位で上記チャネル電導膜と接続されるソー
ス及びドレーン電導膜を有することを特徴とする。
の本発明の一実施の形態による薄膜トランジスタは、所
定のサイズのゲート電導膜パターン；上記ゲート電導膜
パターンを覆うゲート絶縁膜；上記ゲート絶縁膜上のチ
ャネル電導膜；上記チャネル電導膜上の絶縁膜；及び上
記絶縁膜上に形成されるが各々分離され上記ゲート電導
膜の側壁の部位で上記チャネル電導膜と接続されるソー
ス及びドレーン電導膜を有することを特徴とする。
【０００８】また、本発明の別の実施の形態による薄膜
トランジスタは、各々分離されパターニングされたソー
ス及びドレーン電導膜；上記ソース及びドレーン電導膜
が分離された地域の上記ソース及びドレーン電導膜の側
壁と接続され、上記ソース及びドレーン電導膜の上部の
一部の地域に絶縁膜を介して絶縁されオーバーラップさ
れるように形成されたチャネル電導膜；上記チャネル電
導膜上に形成されたゲート絶縁膜；上記ゲート絶縁膜上
のゲート電導膜を有することを特徴とする。
トランジスタは、各々分離されパターニングされたソー
ス及びドレーン電導膜；上記ソース及びドレーン電導膜
が分離された地域の上記ソース及びドレーン電導膜の側
壁と接続され、上記ソース及びドレーン電導膜の上部の
一部の地域に絶縁膜を介して絶縁されオーバーラップさ
れるように形成されたチャネル電導膜；上記チャネル電
導膜上に形成されたゲート絶縁膜；上記ゲート絶縁膜上
のゲート電導膜を有することを特徴とする。
【０００９】そして、薄膜トランジスタ製造方法におい
て；ゲート用第１電導膜を蒸着した後、ゲートマスクを
使用してパターニングする段階；ゲート絶縁膜、チャネ
ル用第２電導膜、層間絶縁膜を順次に蒸着した後、チャ
ネルマスクを使用して層間絶縁膜、上記第２電導膜及び
上記ゲート絶縁膜を順次に蝕刻する段階；及びソース及
びドレーン用第３電導膜を蒸着した後、ソース及びドレ
ーンマスクを使用して上記第３電導膜を蝕刻する段階を
有してなることを特徴とする。
て；ゲート用第１電導膜を蒸着した後、ゲートマスクを
使用してパターニングする段階；ゲート絶縁膜、チャネ
ル用第２電導膜、層間絶縁膜を順次に蒸着した後、チャ
ネルマスクを使用して層間絶縁膜、上記第２電導膜及び
上記ゲート絶縁膜を順次に蝕刻する段階；及びソース及
びドレーン用第３電導膜を蒸着した後、ソース及びドレ
ーンマスクを使用して上記第３電導膜を蝕刻する段階を
有してなることを特徴とする。
【００１０】
【発明の実施の形態】以下、本発明による薄膜トランジ
スタ及びその製造方法の実施の形態を、図２から図１２
に基づいて詳細に説明する。
スタ及びその製造方法の実施の形態を、図２から図１２
に基づいて詳細に説明する。
【００１１】先に、図２は本発明の一実施の形態による
薄膜トランジスタ構造を示す断面図として、図面に示さ
れたようにゲートポリシリコン膜（２１）パターンを覆
うようにゲート絶縁膜（２２）、チャネルポリシリコン
膜（２４）、絶縁膜（２５）が順次にパターニングされ
ており、上記ゲートポリシリコン膜（２１）の側壁の部
位で上記チャネルポリシリコン膜（２４）と接続される
ソース及びドレーンポリシリコン膜（２６Ａ，２６Ｂ）
が各々分離され絶縁膜（２５）上に形成される。
薄膜トランジスタ構造を示す断面図として、図面に示さ
れたようにゲートポリシリコン膜（２１）パターンを覆
うようにゲート絶縁膜（２２）、チャネルポリシリコン
膜（２４）、絶縁膜（２５）が順次にパターニングされ
ており、上記ゲートポリシリコン膜（２１）の側壁の部
位で上記チャネルポリシリコン膜（２４）と接続される
ソース及びドレーンポリシリコン膜（２６Ａ，２６Ｂ）
が各々分離され絶縁膜（２５）上に形成される。
【００１２】図２に示される実施の形態では、同図に明
確に示されるように、ゲート絶縁膜（２２）、チャネル
ポリシリコン膜（２４）、および絶縁膜（２５）の端部
と接触している箇所のソースおよびドレーンポリシリコ
ン膜（２６Ａ，２６Ｂ）の厚さが、絶縁膜（２５）上に
形成されている箇所のソースおよびドレーンポリシリコ
ン膜（２６Ａ，２６Ｂ）の厚さより厚くなっている。
確に示されるように、ゲート絶縁膜（２２）、チャネル
ポリシリコン膜（２４）、および絶縁膜（２５）の端部
と接触している箇所のソースおよびドレーンポリシリコ
ン膜（２６Ａ，２６Ｂ）の厚さが、絶縁膜（２５）上に
形成されている箇所のソースおよびドレーンポリシリコ
ン膜（２６Ａ，２６Ｂ）の厚さより厚くなっている。
【００１３】上記のような本発明の一実施の形態による
薄膜トランジスタ構造はチャネルポリシリコン層と別途
にソース及びドレーンポリシリコン層が形成されるから
チャネルポリシリコン層は薄く形成しながら、ソース及
びドレーンポリシリコン層は上記チャネルポリシリコン
属より相対的に厚く形成できる。
薄膜トランジスタ構造はチャネルポリシリコン層と別途
にソース及びドレーンポリシリコン層が形成されるから
チャネルポリシリコン層は薄く形成しながら、ソース及
びドレーンポリシリコン層は上記チャネルポリシリコン
属より相対的に厚く形成できる。
【００１４】図３は本発明の一実施の形態による薄膜ト
ランジスタをＳＲＡＭセルに適用する場合のＳＲＡＭセ
ル部分の断面面として、図面に示されたようなゲートポ
リシリコン（２１）に電圧が印加されチャネルポリシリ
コン（２４）がターンオン（turn on ）されると電流は
ソースポリシリコン（２６Ａ）でチャネルポリシリコン
（２４）を経てドレーンポリシリコン（２６Ｂ）へ伝達
され、再び連結用ポリシリコン膜（２７）を経てＳＲＡ
Ｍセルの相対側の薄膜トランジスタのゲートへソース電
位を伝達することになる。
ランジスタをＳＲＡＭセルに適用する場合のＳＲＡＭセ
ル部分の断面面として、図面に示されたようなゲートポ
リシリコン（２１）に電圧が印加されチャネルポリシリ
コン（２４）がターンオン（turn on ）されると電流は
ソースポリシリコン（２６Ａ）でチャネルポリシリコン
（２４）を経てドレーンポリシリコン（２６Ｂ）へ伝達
され、再び連結用ポリシリコン膜（２７）を経てＳＲＡ
Ｍセルの相対側の薄膜トランジスタのゲートへソース電
位を伝達することになる。
【００１５】この際、連結用ポリシリコン膜（２７）の
パターンはゲートポリシリコン膜のパターンの時に形成
され、この連結用ポリシリコン膜（２７）のパターンに
ドレーンポリシリコン（２６Ｂ）が直接コンタクトされ
るから別途のドレーンコンタクトを実施しなくてもよ
い。
パターンはゲートポリシリコン膜のパターンの時に形成
され、この連結用ポリシリコン膜（２７）のパターンに
ドレーンポリシリコン（２６Ｂ）が直接コンタクトされ
るから別途のドレーンコンタクトを実施しなくてもよ
い。
【００１６】図４〜図７は上記図３のような構造を有す
る本発明の一実施の形態による薄膜トランジスタの製造
工程図で、先に図４に示したようなゲート用ポリシリコ
ン膜（４１）を蒸着した後、パターニングし、図５のよ
うにゲート酸化膜（４２）、チャネルポリシリコン膜
（４４）、層間絶縁膜（４５）を順次に蒸着した後、さ
きにドピングオフセット（ＬＤＯ）イオン注入マスクの
感光膜（４７）パターンを形成しＬＤＯイオン注入（４
８）を実施したあと感光膜（４７）を除去する。ここで
層間絶縁膜（４５）はポリシリコン膜の間の層間絶縁膜
の酸化膜または窒化膜を使用することができる。
る本発明の一実施の形態による薄膜トランジスタの製造
工程図で、先に図４に示したようなゲート用ポリシリコ
ン膜（４１）を蒸着した後、パターニングし、図５のよ
うにゲート酸化膜（４２）、チャネルポリシリコン膜
（４４）、層間絶縁膜（４５）を順次に蒸着した後、さ
きにドピングオフセット（ＬＤＯ）イオン注入マスクの
感光膜（４７）パターンを形成しＬＤＯイオン注入（４
８）を実施したあと感光膜（４７）を除去する。ここで
層間絶縁膜（４５）はポリシリコン膜の間の層間絶縁膜
の酸化膜または窒化膜を使用することができる。
【００１７】続けて、図６に示されたようなチャネルマ
スクなる感光膜（４９）パターンを形成して層間絶縁膜
（４５）、チャネルポリシリコン膜 （４４）、ゲート
酸化膜（４２）を順次に蝕刻したあと感光膜（４９）を
除去する。この際、同一のマスクを使用して層間絶縁膜
（４５）及びチャネルポリシリコン膜（４４）を蝕刻す
るからパターニングされたチャネルポリシリコン膜（４
４）の側壁は露出され、この露出された部位で以後ソー
ス及びドレーンと接続される。
スクなる感光膜（４９）パターンを形成して層間絶縁膜
（４５）、チャネルポリシリコン膜 （４４）、ゲート
酸化膜（４２）を順次に蝕刻したあと感光膜（４９）を
除去する。この際、同一のマスクを使用して層間絶縁膜
（４５）及びチャネルポリシリコン膜（４４）を蝕刻す
るからパターニングされたチャネルポリシリコン膜（４
４）の側壁は露出され、この露出された部位で以後ソー
ス及びドレーンと接続される。
【００１８】次いで、図７に示すようにソース及びドレ
ーン用ポリシリコン膜を厚く蒸着したのち、ソース及び
ドレーンマスク作業及び蝕刻工程を介してソース及びド
レーンポリシリコン膜（４６Ａ、４６Ｂ）をパターニン
グする。この際、ソース及びドレーンポリシリコン膜に
は勿論不純物が注入されたポリシリコン膜を使用する。
ーン用ポリシリコン膜を厚く蒸着したのち、ソース及び
ドレーンマスク作業及び蝕刻工程を介してソース及びド
レーンポリシリコン膜（４６Ａ、４６Ｂ）をパターニン
グする。この際、ソース及びドレーンポリシリコン膜に
は勿論不純物が注入されたポリシリコン膜を使用する。
【００１９】図８は本発明の別の実施の形態による薄膜
トランジスタ構造を示すが、図面に示されたような絶縁
膜（５１）上にはソース及びドレーンポリシリコン膜
（５２Ａ、５２Ｂ）が分離されパターニングされてお
り、上記ソース（５２Ａ）とドレーン（５２Ｂ）が分離
された地域のソース（５２Ａ）及びドレーン（５２Ｂ）
の側壁と接続され、ソース（５２Ａ）とドレーン（５２
Ｂ）の上部の一部の地域に絶縁膜（５３）を介して絶縁
されオーバーラップされるようチャネルポリシリコン膜
（５４）が形成されている。
トランジスタ構造を示すが、図面に示されたような絶縁
膜（５１）上にはソース及びドレーンポリシリコン膜
（５２Ａ、５２Ｂ）が分離されパターニングされてお
り、上記ソース（５２Ａ）とドレーン（５２Ｂ）が分離
された地域のソース（５２Ａ）及びドレーン（５２Ｂ）
の側壁と接続され、ソース（５２Ａ）とドレーン（５２
Ｂ）の上部の一部の地域に絶縁膜（５３）を介して絶縁
されオーバーラップされるようチャネルポリシリコン膜
（５４）が形成されている。
【００２０】即ち、チャネルとして使用されるポリシリ
コン膜とソース及びドレーンとして使用されるポリシリ
コン膜が互いに別の層に各々形成されているからチャネ
ルポリシリコン膜は薄く、ソース及びドレーンポリシリ
コン膜は厚く形成できる。
コン膜とソース及びドレーンとして使用されるポリシリ
コン膜が互いに別の層に各々形成されているからチャネ
ルポリシリコン膜は薄く、ソース及びドレーンポリシリ
コン膜は厚く形成できる。
【００２１】そして、チャネルポリシリコン膜（５４）
上にゲート酸化膜（５５）とゲートポリシリコン膜（５
６）が順次に形成されている。
上にゲート酸化膜（５５）とゲートポリシリコン膜（５
６）が順次に形成されている。
【００２２】図９〜図１２は上記図５のような構造を有
する本発明の別の実施の形態による薄膜トランジスタの
製造工程図として、先に図９に示されるように下部絶縁
膜（６１）が既に形成された基板上に薄膜トランジスタ
のソース及びドレーン用ポリシリコン膜（６２）と層間
絶縁膜（６３）を順次に形成する。このとき、ソース及
びドレーンポリシリコン膜（６２）には勿論不純物が注
入されたポリシリコン膜を使用し、層間絶縁膜にはポリ
シリコン膜の間の絶縁膜なる酸化膜または窒化膜を使用
する。
する本発明の別の実施の形態による薄膜トランジスタの
製造工程図として、先に図９に示されるように下部絶縁
膜（６１）が既に形成された基板上に薄膜トランジスタ
のソース及びドレーン用ポリシリコン膜（６２）と層間
絶縁膜（６３）を順次に形成する。このとき、ソース及
びドレーンポリシリコン膜（６２）には勿論不純物が注
入されたポリシリコン膜を使用し、層間絶縁膜にはポリ
シリコン膜の間の絶縁膜なる酸化膜または窒化膜を使用
する。
【００２３】次いで、図１０のようにソース及びドレー
ンマスク作業及び蝕刻工程を介して層間絶縁膜（６３）
及びソース及びドレーンポリシリコン膜（６２）の所定
の部位を下部絶縁膜（６１）が露出されるよう蝕刻して
ソース及びドレーンポリシリコン膜（６２Ａ、６２Ｂ）
をパターニングする。この際、パターニングされたソー
ス及びドレーンポリシリコン膜（６２Ａ、６２Ｂ）の側
壁は露出され、その後チャネルと接続される。
ンマスク作業及び蝕刻工程を介して層間絶縁膜（６３）
及びソース及びドレーンポリシリコン膜（６２）の所定
の部位を下部絶縁膜（６１）が露出されるよう蝕刻して
ソース及びドレーンポリシリコン膜（６２Ａ、６２Ｂ）
をパターニングする。この際、パターニングされたソー
ス及びドレーンポリシリコン膜（６２Ａ、６２Ｂ）の側
壁は露出され、その後チャネルと接続される。
【００２４】続けて、図１１のように全体構造の上部に
チャネル用ポリシリコン膜（６４）を形成した後チャネ
ルイオン注入を実施し、チャネル用ポリシリコン膜（６
４）上にゲート酸化膜（６５）を形成する。
チャネル用ポリシリコン膜（６４）を形成した後チャネ
ルイオン注入を実施し、チャネル用ポリシリコン膜（６
４）上にゲート酸化膜（６５）を形成する。
【００２５】最後に、図１２に示されたようにゲート酸
化膜（６５）上にゲート用ポリシリコン膜（６６）を形
成した後、ゲートマスクを使用してゲート用ポリシリコ
ン膜（６６）、ゲート酸化膜（６５）、チャネル用ポリ
シリコン膜（６４）及び層間絶縁層（６３）を順次に蝕
刻する。
化膜（６５）上にゲート用ポリシリコン膜（６６）を形
成した後、ゲートマスクを使用してゲート用ポリシリコ
ン膜（６６）、ゲート酸化膜（６５）、チャネル用ポリ
シリコン膜（６４）及び層間絶縁層（６３）を順次に蝕
刻する。
【００２６】
【発明の効果】以上、説明したように本発明はソース及
びドレーンシリコン膜をチャネルに比べて厚く形成して
ソース及びドレーンの抵抗を滅少させ薄膜トランジスタ
のオンの時の電流を向上させ、ＳＲＡＭセルに本発明の
薄膜トランジスタを使用する場合には別途のドレーンコ
ンタクト工程を省略することができるからゲート酸化膜
の損傷を防止して薄膜トランジスタの特性を向上させる
効果がある。
びドレーンシリコン膜をチャネルに比べて厚く形成して
ソース及びドレーンの抵抗を滅少させ薄膜トランジスタ
のオンの時の電流を向上させ、ＳＲＡＭセルに本発明の
薄膜トランジスタを使用する場合には別途のドレーンコ
ンタクト工程を省略することができるからゲート酸化膜
の損傷を防止して薄膜トランジスタの特性を向上させる
効果がある。
【図１】従来の薄膜トランジスタの構造を示す断面面
【図２】本発明の一実施の形態としての薄膜トランジス
タの構造を示す断面面
タの構造を示す断面面
【図３】本発明の一実施の形態による薄膜トランジスタ
が適用されるＳＲＡＭセル部分の断面面
が適用されるＳＲＡＭセル部分の断面面
【図４】図２の構造を有する本発明の一実施の形態によ
る薄膜トランジスタの製造工程の第１工程を示す図
る薄膜トランジスタの製造工程の第１工程を示す図
【図５】その製造工程の第２工程を示す図
【図６】その製造工程の第３工程を示す図
【図７】その製造工程の第４工程を示す図
【図８】本発明の他の実施の形態による薄膜トランジス
タの構造を示す断面図
タの構造を示す断面図
【図９】図８の構造を有する本発明の実施の形態による
薄膜トランジスタの製造工程の第１工程を示す図
薄膜トランジスタの製造工程の第１工程を示す図
【図１０】その製造工程の第２工程を示す図
【図１１】その製造工程の第３工程を示す図
【図１２】その製造工程の第４工程を示す図
２１ ゲートポリシリコン膜 ２２ ゲート酸化膜 ２４ チャネルポリシリコン膜 ２５ 層間絶縁膜 ２６Ａ、２６Ｂ ソース及びドレーンポリシリコン膜 ２７、２９ 感光膜 ２８ ＬＤＯイオン注入
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−204274（ＪＰ，Ａ) 特開 昭60−100470（ＪＰ，Ａ) 特開 平２−246277（ＪＰ，Ａ) 特開 昭63−90167（ＪＰ，Ａ) 特開 平４−186880（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/786 H01L 21/336
Claims (8)
- 【請求項１】 ゲート用第１電導膜を蒸着した後、ゲー
トマスクを使用してパターニングする段階； ゲート絶縁膜，チャネル用第２電導膜，層間絶縁膜を順
次に蒸着した後、チャネルマスクを使用して上記層間絶
縁膜，上記第２電導膜及び上記ゲート絶縁膜を順次に蝕
刻する段階；及びソース及びドレーン用第３電導膜を蒸
着した後、ソース及びドレーンマスクを使用して上記第
３電導膜を蝕刻する段階を有してなることを特徴とする
薄膜トランジスタ製造方法。 - 【請求項２】 上記ソース及びドレーン用第３電導膜は
上記チャネル用第２電導膜より相対的に厚く形成するこ
とを特徴とする請求項１記載の薄膜トランジスタ製造方
法。 - 【請求項３】 上記第１電導膜，第２電導膜及び第３電
導膜は不純物が注入されたポリシリコン膜であることを
特徴とする請求項１記載の薄膜トランジスタ製造方法。 - 【請求項４】 上記層間絶縁膜は酸化膜又は窒化膜であ
ることを特徴とする請求項１記載の薄膜トランジスタ製
造方法。 - 【請求項５】 ソース及びドレーン用第１電導膜と層間
絶縁膜を順次に形成する段階； ソース及びドレーンマスクを使用して上記層間絶縁膜及
び上記第１電導膜を蝕刻する段階； 全体の構造の上部にチャネル用第２電導膜、ゲート絶縁
膜及びゲート用第３電導膜を順次に形成する段階； ゲートマスクを使用して上記第３電導膜、上記ゲート絶
縁膜、上記第２電導膜及び上記層間絶縁膜を順次に蝕刻
する段階を有してなることを特徴とする薄膜トランジス
タ製造方法。 - 【請求項６】 上記ソース及びドレーン用第１電導膜の
厚さは上記チャネル用第２電導膜の厚さより相対的に厚
いことを特徴とする請求項５記載の薄膜トランジスタ製
造方法。 - 【請求項７】 上記第１電導膜、第２電導膜及び第３電
導膜は不純物が注入されたポリシリコン膜であることを
特徴とする請求項５記載の薄膜トランジスタ製造方法。 - 【請求項８】 上記層間絶縁膜は酸化膜または窒化膜で
あることを特徴とする請求項７記載の薄膜トランジスタ
製造方法。
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| US4951113A (en) * | 1988-11-07 | 1990-08-21 | Xerox Corporation | Simultaneously deposited thin film CMOS TFTs and their method of fabrication |
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- 1995-07-13 CN CN95109168A patent/CN1041472C/zh not_active Expired - Fee Related
- 1995-07-13 DE DE19525576A patent/DE19525576B4/de not_active Expired - Fee Related
- 1995-07-13 GB GB9514300A patent/GB2291268B/en not_active Expired - Fee Related
-
1998
- 1998-05-26 US US09/084,239 patent/US5915173A/en not_active Expired - Lifetime
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