JPH07226502A - Mosトランジスタ及びその製造方法 - Google Patents
Mosトランジスタ及びその製造方法Info
- Publication number
- JPH07226502A JPH07226502A JP1691694A JP1691694A JPH07226502A JP H07226502 A JPH07226502 A JP H07226502A JP 1691694 A JP1691694 A JP 1691694A JP 1691694 A JP1691694 A JP 1691694A JP H07226502 A JPH07226502 A JP H07226502A
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- JP
- Japan
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- film
- gate electrode
- mos transistor
- gate
- insulating film
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- Pending
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 ゲート酸化膜のゲート耐圧劣化を防止したM
OSトランジスタの製造方法を提供する。 【構成】 ゲート電極の側壁に形成するサイドウォール
を、順次TEOS−SiO2膜17、ポリシリコン膜1
8、SiO2膜19で形成することにより、SiO2膜1
9をエッチバックする際に、ゲート酸化膜13に電荷が
集中することを防止することができ、ゲート耐圧の劣化
を防止することができる。
OSトランジスタの製造方法を提供する。 【構成】 ゲート電極の側壁に形成するサイドウォール
を、順次TEOS−SiO2膜17、ポリシリコン膜1
8、SiO2膜19で形成することにより、SiO2膜1
9をエッチバックする際に、ゲート酸化膜13に電荷が
集中することを防止することができ、ゲート耐圧の劣化
を防止することができる。
Description
【0001】
【産業上の利用分野】この発明は、MOSトランジスタ
及びその製造方法に関し、さらに詳しくは、ゲート耐圧
の劣化を防止したMOSトランジスタに関する。
及びその製造方法に関し、さらに詳しくは、ゲート耐圧
の劣化を防止したMOSトランジスタに関する。
【0002】
【従来の技術】近年、MOSメモリの微細化が進み、1
6MSRAMから64MSRAM、さらにその次へと研
究開発は進んでいる。これに伴いMOSメモリに用いら
れるMOSトランジスタのゲートの膜厚は薄くなってい
る。この傾向は、メモリにかぎったものではなく各種の
MOSデバイスでいえることである。図3は従来構造の
MOSトランジスタの概略を示す断面図である。同図に
示すような従来のMOSトランジスタの製造方法は、先
ず、シリコン基板1上にフィールド酸化膜2を周知の選
択酸化技術で形成し、ゲート酸化膜3,ポリシリコン膜
4及びタングステンシリサイド(WSix)膜5を順次
形成した後、パターニングを行ってポリシリコン膜4と
タングステンシリサイド膜5から成るゲート電極を形成
する。そして、このような構造に対して通常のLDD用
イオン注入を行って、低不純物濃度層6を形成する。次
に、ゲート電極部の側壁にLDD用スペーサとしてのサ
イドウォール8を形成する。このサイドウォール8は、
SiO2膜を全面に堆積させた後、反応性イオンエッチ
ング(RIE)によりエッチバックを行ってゲート電極
の側壁にSiO2を残すことによって形成する。このよ
うな構造に対して通常のソース・ドレイン形成用イオン
注入を行って、ソース及びドレインとなる高不純物濃度
層7形成している。なお、このようにLDD及びソース
・ドレイン領域をイオン注入で形成した後は、アニール
を行っている。
6MSRAMから64MSRAM、さらにその次へと研
究開発は進んでいる。これに伴いMOSメモリに用いら
れるMOSトランジスタのゲートの膜厚は薄くなってい
る。この傾向は、メモリにかぎったものではなく各種の
MOSデバイスでいえることである。図3は従来構造の
MOSトランジスタの概略を示す断面図である。同図に
示すような従来のMOSトランジスタの製造方法は、先
ず、シリコン基板1上にフィールド酸化膜2を周知の選
択酸化技術で形成し、ゲート酸化膜3,ポリシリコン膜
4及びタングステンシリサイド(WSix)膜5を順次
形成した後、パターニングを行ってポリシリコン膜4と
タングステンシリサイド膜5から成るゲート電極を形成
する。そして、このような構造に対して通常のLDD用
イオン注入を行って、低不純物濃度層6を形成する。次
に、ゲート電極部の側壁にLDD用スペーサとしてのサ
イドウォール8を形成する。このサイドウォール8は、
SiO2膜を全面に堆積させた後、反応性イオンエッチ
ング(RIE)によりエッチバックを行ってゲート電極
の側壁にSiO2を残すことによって形成する。このよ
うな構造に対して通常のソース・ドレイン形成用イオン
注入を行って、ソース及びドレインとなる高不純物濃度
層7形成している。なお、このようにLDD及びソース
・ドレイン領域をイオン注入で形成した後は、アニール
を行っている。
【0003】
【発明が解決しようとする課題】しかしながら、上記し
たように、サイドウォール8を反応性イオンエッチング
で加工すると、反応性イオンエッチングに伴う高エネル
ギーのイオン反応により、ゲート電極に電荷が集中しチ
ャージアップを起こし、ゲート電極を破壊させる問題が
あった。このような問題は、MOSデバイスの微細化、
薄膜化に伴い、顕著になっている。
たように、サイドウォール8を反応性イオンエッチング
で加工すると、反応性イオンエッチングに伴う高エネル
ギーのイオン反応により、ゲート電極に電荷が集中しチ
ャージアップを起こし、ゲート電極を破壊させる問題が
あった。このような問題は、MOSデバイスの微細化、
薄膜化に伴い、顕著になっている。
【0004】この発明が解決しようとする課題は、MO
Sトランジスタのゲート耐圧劣化の無いMOSトランジ
スタ及びその製造方法を得るには、どのような手段を講
じればよいかという点にある。
Sトランジスタのゲート耐圧劣化の無いMOSトランジ
スタ及びその製造方法を得るには、どのような手段を講
じればよいかという点にある。
【0005】
【課題を解決するための手段】そこで、この発明は、半
導体基板上にゲート酸化膜を介してゲート電極が形成さ
れ、該ゲート電極の側壁部にサイドウォールが形成され
た構成であって、前記サイドウォールが、少なくとも導
電性膜を含む複数の材料膜の積層構造でなり、該導電性
膜が前記ゲート電極と電気的に絶縁されていることを、
解決手段としている。
導体基板上にゲート酸化膜を介してゲート電極が形成さ
れ、該ゲート電極の側壁部にサイドウォールが形成され
た構成であって、前記サイドウォールが、少なくとも導
電性膜を含む複数の材料膜の積層構造でなり、該導電性
膜が前記ゲート電極と電気的に絶縁されていることを、
解決手段としている。
【0006】また、このような構成のMOSトランジス
タは、以下に説明する手順での工程を備えることで製造
することができる。
タは、以下に説明する手順での工程を備えることで製造
することができる。
【0007】(1) 半導体基板上にゲート酸化膜を介
してゲート電極を形成する。
してゲート電極を形成する。
【0008】(2) その後、基板表面上に順次第一絶
縁膜、導電性膜、第二絶縁膜を積層する。
縁膜、導電性膜、第二絶縁膜を積層する。
【0009】(3) 前記導電性膜上の第二絶縁膜をエ
ッチバックして前記ゲート電極の側壁部に該第二絶縁膜
を残す。
ッチバックして前記ゲート電極の側壁部に該第二絶縁膜
を残す。
【0010】(4) 前記エッチバック工程で露出した
導電性膜を除去する。
導電性膜を除去する。
【0011】(5) 前記導電性膜の除去によって露出
した第一絶縁膜及びその下のゲート絶縁膜を除去する。
した第一絶縁膜及びその下のゲート絶縁膜を除去する。
【0012】さらに、この発明では、前記導電性膜がポ
リシリコンでなることを特徴としている。またさらに、
前記第一絶縁膜は、TEOS−SiO2であることを特
徴としている。
リシリコンでなることを特徴としている。またさらに、
前記第一絶縁膜は、TEOS−SiO2であることを特
徴としている。
【0013】
【作用】この発明においては、ゲート電極側壁に形成す
るサイドウォールを、第一絶縁膜と第二絶縁膜との間に
導電性膜を介在させて積層した構造としているため、サ
イドウォール加工時のエッチバックの際に電荷がゲート
酸化膜に蓄積されるのを防止する作用を有する。このた
め、ゲート酸化膜に電荷が集中してチャージアップする
ことを防止することができる。
るサイドウォールを、第一絶縁膜と第二絶縁膜との間に
導電性膜を介在させて積層した構造としているため、サ
イドウォール加工時のエッチバックの際に電荷がゲート
酸化膜に蓄積されるのを防止する作用を有する。このた
め、ゲート酸化膜に電荷が集中してチャージアップする
ことを防止することができる。
【0014】
【実施例】以下、この発明に係るMOSトランジスタ及
びその製造方法の詳細を図面に示す実施例に基づいて説
明する。
びその製造方法の詳細を図面に示す実施例に基づいて説
明する。
【0015】先ず、本実施例は、図1(A)に示すよう
に、シリコン基板11表面に周知のLOCOS技術を用
いてフィールド酸化膜12を選択酸化して形成する。次
に、図1(B)に示すように、ゲート絶縁膜13を形成
した後、不純物をドープしたポリシリコン膜14,WS
ix膜15を順次堆積させて、ゲート電極をパターニン
グする。これにより、シリコン基板11上にゲート絶縁
膜13を介してポリサイド構造のゲート電極が形成でき
る。その後、ゲート電極及びフィールド酸化膜12をマ
スクとして、リン(P)を低濃度でイオン注入して、シ
リコン基板中に低不純物濃度層16を形成する。
に、シリコン基板11表面に周知のLOCOS技術を用
いてフィールド酸化膜12を選択酸化して形成する。次
に、図1(B)に示すように、ゲート絶縁膜13を形成
した後、不純物をドープしたポリシリコン膜14,WS
ix膜15を順次堆積させて、ゲート電極をパターニン
グする。これにより、シリコン基板11上にゲート絶縁
膜13を介してポリサイド構造のゲート電極が形成でき
る。その後、ゲート電極及びフィールド酸化膜12をマ
スクとして、リン(P)を低濃度でイオン注入して、シ
リコン基板中に低不純物濃度層16を形成する。
【0016】そして、図1(C)に示すように、基板上
全面に、TEOS(テトラエトキシシラン)を用いたC
VD法により、第一絶縁膜としてのTEOSーSiO2
膜17を薄く堆積させる。さらに詳しくは、本実施例で
は、このSiO2膜17の形成方法として、SiH4−O
2−TEOS系のソースガスを用いたLP−CVD法を
用いた。次に、同図(C)に示すように、導電性膜とし
てのポリシリコン膜18をCVD法によって、薄く堆積
させる。続いて、シラン系の反応ガスを用いてCVD法
を行い、SiO2膜19を比較的厚く堆積させる。
全面に、TEOS(テトラエトキシシラン)を用いたC
VD法により、第一絶縁膜としてのTEOSーSiO2
膜17を薄く堆積させる。さらに詳しくは、本実施例で
は、このSiO2膜17の形成方法として、SiH4−O
2−TEOS系のソースガスを用いたLP−CVD法を
用いた。次に、同図(C)に示すように、導電性膜とし
てのポリシリコン膜18をCVD法によって、薄く堆積
させる。続いて、シラン系の反応ガスを用いてCVD法
を行い、SiO2膜19を比較的厚く堆積させる。
【0017】次に、LDDスペーサとしてのサイドウォ
ールを形成するために、先ず始めに第二絶縁膜であるS
iO2膜19を以下に示す反応性エッチングの条件でエ
ッチバックする。
ールを形成するために、先ず始めに第二絶縁膜であるS
iO2膜19を以下に示す反応性エッチングの条件でエ
ッチバックする。
【0018】(SiO2膜19のエッチング条件) ○エッチングガス及びその流量 CF4/CHF3/Ar=4/25/80sccm ○圧力:17Pa ○パワー:600W ○温度:5℃ このようなエッチバックにより、図2(A)に示すよう
にSiO2膜19をゲート電極の側壁部側方に残すよう
にする。この際、反応性イオンエッチングにより、高エ
ネルギーのイオン反応が行われるが、下地に導電性のポ
リシリコン膜18が存在するため、この電荷をにがして
ゲート酸化膜13には電荷が集中することがない。
にSiO2膜19をゲート電極の側壁部側方に残すよう
にする。この際、反応性イオンエッチングにより、高エ
ネルギーのイオン反応が行われるが、下地に導電性のポ
リシリコン膜18が存在するため、この電荷をにがして
ゲート酸化膜13には電荷が集中することがない。
【0019】そして、上記エッチングにより露出したポ
リシリコン膜18を以下に示す条件のエッチングにて除
去する。このエッチングにおいては、ポリシリコン膜1
8が導電性を有することと、エッチング条件が低エネル
ギーであることのため、ゲート酸化膜13に電荷が集中
することがない。
リシリコン膜18を以下に示す条件のエッチングにて除
去する。このエッチングにおいては、ポリシリコン膜1
8が導電性を有することと、エッチング条件が低エネル
ギーであることのため、ゲート酸化膜13に電荷が集中
することがない。
【0020】(ポリシリコン膜18のエッチング条件) ○エッチングガス及びその流量 Cl2/HBr=15/20sccm ○圧力:3mmTorr ○パワー:4W ○温度:70℃ このようにしてポリシリコン膜18をエッチングした
後、露出したTEOS−SiO2膜17とゲート酸化膜
13を、フッ酸を用いたウエットエッチングにて除去
し、図2(B)に示すような構造に形成する。このよう
にしてサイドウォールが形成される。
後、露出したTEOS−SiO2膜17とゲート酸化膜
13を、フッ酸を用いたウエットエッチングにて除去
し、図2(B)に示すような構造に形成する。このよう
にしてサイドウォールが形成される。
【0021】そして、ゲート電極及びサイドウォール等
をマスクとしてヒ素(As)を高濃度でイオン注入して
ソース・ドレイン領域となる高不純物濃度層20を形成
してMOSトランジスタが完成する。
をマスクとしてヒ素(As)を高濃度でイオン注入して
ソース・ドレイン領域となる高不純物濃度層20を形成
してMOSトランジスタが完成する。
【0022】以上、実施例について説明したが、この発
明はこれに限定されるものではなく、各種のMOSトラ
ンジスタの製造に適用できる。
明はこれに限定されるものではなく、各種のMOSトラ
ンジスタの製造に適用できる。
【0023】例えば、上記実施例では、ゲート電極をポ
リサイド構造としたが他の材料でなるゲート電極でもよ
い。また、上記実施例では、中層にポリシリコン膜18
を介在させたが、他の導電性材料膜を用いてもよい。さ
らに、SiO2膜19のエッチング条件は上記条件に限
定されるものではない。
リサイド構造としたが他の材料でなるゲート電極でもよ
い。また、上記実施例では、中層にポリシリコン膜18
を介在させたが、他の導電性材料膜を用いてもよい。さ
らに、SiO2膜19のエッチング条件は上記条件に限
定されるものではない。
【0024】
【発明の効果】以上の説明から明らかなように、この発
明によれば、MOSトランジスタのゲート酸化膜に電荷
が集中することが防止できるため、ゲート酸化膜のチャ
ージアップを回避できる効果を奏する。このため、サイ
ドウォール形成時にゲート酸化膜のゲート耐圧劣化を防
止することができる。
明によれば、MOSトランジスタのゲート酸化膜に電荷
が集中することが防止できるため、ゲート酸化膜のチャ
ージアップを回避できる効果を奏する。このため、サイ
ドウォール形成時にゲート酸化膜のゲート耐圧劣化を防
止することができる。
【図1】(A)〜(C)は本発明の実施例を示す工程断
面図。
面図。
【図2】(A)及び(B)は本発明の実施例を示す工程
断面図。
断面図。
【図3】従来のMOSトランジスタの構造を示す断面
図。
図。
11…シリコン基板 12…フィール酸化膜 13…ゲート酸化膜 14…ポリシリコン膜 15…WSix膜 16…低不純物濃度層 17A…TEOS−SiO2膜 18…ポリシリコン膜 19…SiO2膜 20…高不純物濃度層
Claims (4)
- 【請求項1】 半導体基板上にゲート酸化膜を介してゲ
ート電極が形成され、該ゲート電極の側壁部にサイドウ
ォールが形成されたMOSトランジスタにおいて、 前記サイドウォールが、少なくとも導電性膜を含む複数
の材料膜の積層構造でなり、該導電性膜が前記ゲート電
極と電気的に絶縁されていることを特徴とするMOSト
ランジスタ。 - 【請求項2】 半導体基板上にゲート酸化膜を介してゲ
ート電極を形成する工程と、 その後基板表面上に順次第一絶縁膜、導電性膜、第二絶
縁膜を積層させる工程と、 前記導電性膜上の第二絶縁膜をエッチバックして前記ゲ
ート電極の側壁部に該第二絶縁膜を残す工程と、 前記エッチバック工程で露出した導電性膜を除去する工
程と、 前記導電性膜の除去によって露出した第一絶縁膜及びそ
の下のゲート絶縁膜を除去する工程と、を備えたことを
特徴とするMOSトランジスタの製造方法。 - 【請求項3】 前記導電性膜は、ポリシリコンである請
求項2記載のMOSトランジスタの製造方法。 - 【請求項4】 前記第一絶縁膜は、TEOS−SiO2
である請求項2記載のMOSトランジスタの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1691694A JPH07226502A (ja) | 1994-02-14 | 1994-02-14 | Mosトランジスタ及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1691694A JPH07226502A (ja) | 1994-02-14 | 1994-02-14 | Mosトランジスタ及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07226502A true JPH07226502A (ja) | 1995-08-22 |
Family
ID=11929464
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1691694A Pending JPH07226502A (ja) | 1994-02-14 | 1994-02-14 | Mosトランジスタ及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07226502A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20040028244A (ko) * | 2002-09-30 | 2004-04-03 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
JP2004119862A (ja) * | 2002-09-27 | 2004-04-15 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
US9461138B2 (en) | 2012-02-28 | 2016-10-04 | Seiko Epson Corporation | Non-volatile semiconductor memory with nitride sidewall contacting nitride layer of ONO gate stack and methods for producing the same |
-
1994
- 1994-02-14 JP JP1691694A patent/JPH07226502A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004119862A (ja) * | 2002-09-27 | 2004-04-15 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
JP4683817B2 (ja) * | 2002-09-27 | 2011-05-18 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
KR20040028244A (ko) * | 2002-09-30 | 2004-04-03 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
US9461138B2 (en) | 2012-02-28 | 2016-10-04 | Seiko Epson Corporation | Non-volatile semiconductor memory with nitride sidewall contacting nitride layer of ONO gate stack and methods for producing the same |
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