JP2001203276A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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Abstract

(57)【要約】 【課題】高融点金属の窒化物を含んでなるメタルゲート
電極において、少なくともｎチャネル型ＭＩＳＦＥＴの
しきい値電圧の上昇を抑制する。 【解決手段】ｐチャネル型ＭＩＳＦＥＴのゲート電極１
０９は窒化チタン膜１０６にタングステン膜１０７が積
層してなり、ｎチャネル型ＭＩＳＦＥＴのゲート電極１
１０は窒化チタン膜１０６ａにタングステン膜１０７が
積層してなる。窒化チタン膜１０６ａは、窒化チタン膜
１０６に窒素イオンの注入が行なわれ、仕事関数が小さ
くなる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はゲート長の短かいｎ
チャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴと
を有してなる半導体装置とその製造方法とに関する。
【０００２】
【従来の技術】ＭＩＳＦＥＴの高集積化および高速化
は、スケーリング則に基ずいて、ＭＩＳＦＥＴの構造を
微細化することにより実現してきた。
【０００３】第１に、例えば、ゲート長が０．１μｍ以
下のＭＩＳＦＥＴでは、ゲート絶縁膜は２ｎｍ以下に薄
膜化することが必要である。多結晶シリコン膜をゲート
電極の構成材料に用いる場合、このような膜厚領域で
は、ゲート電極には不純物の空乏化による容量が形成さ
れる。さらに、チャネル反転層に発生するキャリア量子
化等による容量が形成される。これらの容量が、ゲート
絶縁膜容量に対して直列に形成されるため、ゲート容量
が著しく低下することになる。これらの容量のうち、空
乏化による容量を抑制することは、ゲート電極の構成材
料を金属により行なうことにより可能になる。ここで、
後工程での熱処理に際してのゲート金属膜とゲート絶縁
膜との反応を抑制するために、ゲート金属膜とゲート絶
縁膜との間に導電率の高いバリア膜を設けることが必要
となる。このバリア膜には、通常、窒化チタンや窒化タ
ングステンあるいは窒化タンタル等の高融点金属窒化物
が用いられる。
【０００４】第２に、スケーリングに伴ってゲート電
極，拡散層の断面積も縮小されて、これらのシート抵抗
が高くなり、高速かつ高性能な半導体装置の実現が困難
になる。ゲート長が０．１２μｍの世代までは、この第
２の問題点の解決策は、多結晶シリコン膜および拡散層
上に高融点金属膜（例えばチタン膜やコバルト膜等）を
形成し、シリサイド化反応を施して、これらの表面に高
融点金属シリサイド膜および高融点金属シリサイド層を
形成するサリサイド（自己整合シリサイド）技術の採用
であった。
【０００５】しかしながら、ゲート長が０．１μｍ以下
の世代では、極細線でのシリサイド化反応の不確実性に
より、上記手法による低抵抗化は困難になる。そこで、
ゲート電極の低抵抗化には、高融点金属シリサイド膜よ
り抵抗率の低い金属膜を用いることが有効になる。特
に、後の熱処理による抵抗率の上昇を回避するために
は、金属膜として高融点金属膜を用いることが必要とな
る。この高融点金属としては、通常、チタンやタングス
テンあるいはタンタル等が用いられる。また、上記熱処
理による（ゲート電極を構成する）高融点金属膜とゲー
ト絶縁膜との間の反応を抑制するためにも、高融点金属
膜とゲート絶縁膜との間に導電率の高いバリア膜を設け
ることが必要である。
【０００６】半導体装置の製造工程の断面模式図である
図９を参照して、ゲート電極が高融点金属膜を含んで構
成された相補型のＭＩＳＦＥＴの構造とその製造方法と
を説明する。
【０００７】まず、シリコン基板４０１の表面には、素
子分離領域４０２が形成されて、ｎ型ウェル領域４０
３，ｐ型ウェル領域４０４が形成される。ｎ型ウェル領
域４０３，ｐ型ウェル領域４０４の表面には、熱酸化に
よりゲート酸化膜４０５が形成される。窒化チタン膜４
０６，タングステン膜４０７および第１の絶縁膜からな
るハードマスク膜４０８が、順次全面に形成される〔図
９（ａ）〕。
【０００８】次に、上記ハードマスク膜４０８，タング
ステン膜４０７および窒化チタン膜４０６が異方性エッ
チングにより順次パターニングされて、ｎ型ウェル４０
３の表面上には窒化チタン膜４０６にタングステン膜４
０７が積層してなる第１のゲート電極４０９が形成さ
れ，ｐ型ウェル４０４の表面上には窒化チタン膜４０６
にタングステン膜４０７が積層してなる第２のゲート電
極４１０が形成される。続いて、ゲート電極４１０をマ
スクにしたｎ型不純物のイオン注入とｐ型不純物のイオ
ン注入とにより、ｐ型ウェル４０４の表面にはｎ型ソー
ス・ドレイン・エクテンション領域４１１とｐ型ポケッ
ト領域４１２とが形成される。同様に、ゲート電極４０
９をマスクにしたｐ型不純物のイオン注入とｎ型不純物
のイオン注入とにより、ｎ型ウェル４０４の表面にはｐ
型ソース・ドレイン・エクテンション領域４１３とｎ型
ポケット領域４１４とが形成される〔図９（ｂ）〕。
【０００９】次に、全面に形成された第２の絶縁膜がエ
ッチバックされて、ゲート電極４０９，４１０の側面を
それぞれに覆うサイドウォール・スペーサ４１５が形成
される。続いて、サイドウォール・スペーサ４１５並び
にゲート電極４１０をマスクにしたｎ型不純物のイオン
注入により、ｐ型ウェル４０４の表面にはｎ+ 型ソース
・ドレイン領域４１６が形成される。同様に、サイドウ
ォール・スペーサ４１５並びにゲート電極４０９をマス
クにしたｐ型不純物のイオン注入により、ｎ型ウェル４
０３の表面にはｐ+ 型ソース・ドレイン領域４１７が形
成される。引き続いて、全面に例えばチタン膜が形成さ
れて、シリサイド化反応が施かれて、ｎ + 型ソース・ド
レイン領域４１６並びにｐ+ 型ソース・ドレイン領域４
１７にはそれぞれチタン・シリサイド層４１８が形成さ
れる〔図９（ｃ）〕。その後、図示は省略するが、全面
に層間絶縁膜等が形成されて、相補型ＭＩＳＦＥＴを含
んでなる従来の半導体装置が完成する。
【００１０】
【発明が解決しようとする課題】上記ゲート電極４１０
を有したｎチャネル型ＭＩＳＦＥＴ，ゲート電極４０９
を有したｐチャネル型ＭＩＳＦＥＴのしきい値電圧は、
ｎ+ 型多結晶シリコン膜からなるゲート電極を有したｎ
チャネル型ＭＩＳＦＥＴ，ｐ+ 型多結晶シリコン膜から
なるゲート電極を有したｐチャネル型ＭＩＳＦＥＴのし
きい値電圧に比べて、それぞれ絶対値が上昇することが
知られている。これは、一般に、窒化高融点金属膜のフ
ェルミレベルが、シリコンの導電帯の下端と充満帯の上
端との間に存在することによる。しきい値電圧の絶縁値
の上昇は、相補型ＭＩＳＦＥＴの動作速度を低下させる
ことになる。
【００１１】多結晶シリコン膜からなるゲート電極を有
したＭＩＳＦＥＴでのしきい値電圧の制御は、一般に、
チャネル領域となる部分のシリコン基板表面にドナーも
しくはアクセプタとなる不純物のドーピングにより行な
われている。しかしながら、窒化高融点金属膜に高融点
金属膜が積層された構造のゲート電極を有するＭＩＳＦ
ＥＴでは、このような不純物のドーピングによるしきい
値電圧の制御は不可能である。
【００１２】したがって、本発明の目的は、窒化高融点
金属膜に高融点金属膜が積層された構造のゲート電極を
有する相補型ＭＩＳＦＥＴにおいて、ｎチャネルおよび
ｐチャネルの少なくとも一方のしきい値電圧の絶縁値の
上昇を抑制し得るゲート電極構造とその製造方法とを提
供することにある。
【００１３】
【課題を解決するための手段】本発明の半導体装置の第
１の態様は、シリコン基板の表面には、素子分離領域に
より分離されたｎ型ウェルとｐ型ウェルとが設けられ、
このｎ型ウェルの表面には第１のゲート電極を有したｐ
チャネル型ＭＩＳＦＥＴが設けられ、このｐウェルの表
面には第２のゲート電極を有したｎチャネル型ＭＩＳＦ
ＥＴが設けられ、第１および第２のゲート電極の側面は
それぞれ絶縁膜からなるサイドウォール・スペーサによ
り覆われており、第１のゲート酸化膜を介して上記ｎ型
ウェルの表面に設けられた上記第１のゲート電極は、こ
の第１のゲート酸化膜の表面を直接に覆う第１の高融点
金属の窒化物からなる第１の導電体膜と、この第１の導
電体膜の表面に設けられた第２の高融点金属膜とから構
成されて、第２のゲート酸化膜を介して上記ｎ型ウェル
の表面に設けられた上記第２のゲート電極は、上記第１
の導電体膜より窒素の含有率の高い上記第１の高融点金
属の窒化物からなり，この第２のゲート酸化膜の表面を
直接に覆う第２の導電体膜と、この第２の導電体膜の表
面に設けられた金属膜とから構成されていることを特徴
とする。
【００１４】好ましくは、上記第１および第２のゲート
電極の側面が、それぞれ上記サイドウォール・スペーサ
により直接に覆われており、上記第１および第２のゲー
ト酸化膜が熱酸化膜からなり、上記第２のゲート電極を
構成する上記金属膜が上記第２の高融点金属膜からな
り、上記第１の高融点金属がチタン，タングステンおよ
びタンタルのうちの１つからなる。
【００１５】さらに好ましくは、上記第１のゲート電極
の側面は、上記サイドウォール・スペーサにより直接に
覆われて、上記第２のゲート電極の側面は、上記第２の
ゲート酸化膜を介して、上記サイドウォール・スペーサ
により覆われており、上記第１の高融点金属がチタン，
タングステンおよびタンタルのうちの１つからなる。さ
らには、上記第２の導電体膜の結晶方位が、上記第１の
導電体膜の結晶方位と相違する。
【００１６】本発明の半導体装置の第２の態様は、シリ
コン基板の表面には、素子分離領域により分離されたｎ
型ウェルとｐ型ウェルとが設けられ、このｎ型ウェルの
表面には第１のゲート電極を有したｐチャネル型ＭＩＳ
ＦＥＴが設けられ、このｐウェルの表面には第２のゲー
ト電極を有したｎチャネル型ＭＩＳＦＥＴが設けられ、
第１および第２のゲート電極の側面はそれぞれ絶縁膜か
らなるサイドウォール・スペーサにより覆われており、
熱酸化により形成されたゲート酸化膜を介して上記ｎ型
ウェルの表面に設けられた上記第１のゲート電極は、こ
のゲート酸化膜の表面を直接に覆う第１の高融点金属の
窒化物からなる第１の導電体膜と、この第１の導電体膜
の表面に設けられた第２の高融点金属膜とから構成され
て、窒素を含んでなるゲート絶縁膜を介して上記ｎ型ウ
ェルの表面に設けられた上記第２のゲート電極は、上記
第１の導電体膜より窒素の含有率の高い上記第１の高融
点金属の窒化物からなり，このゲート絶縁膜の表面を直
接に覆う第２の導電体膜と、この第２の導電体膜の表面
に設けられた金属膜とから構成されて、上記第１のゲー
ト電極の側面は、上記サイドウォール・スペーサにより
直接に覆われて、上記第２のゲート電極の側面は、上記
ゲート絶縁膜を介して、上記サイドウォール・スペーサ
により覆われていることを特徴とする。好ましくは、上
記ゲート絶縁膜は窒化シリコン膜もしくは窒化酸化シリ
コン膜であり、上記第１の高融点金属がチタン，タング
ステンおよびタンタルのうちの１つからなる。
【００１７】本発明の半導体装置の第３の態様は、シリ
コン基板の表面には、素子分離領域により分離されたｎ
型ウェルとｐ型ウェルとが設けられ、このｎ型ウェルの
表面には第１のゲート電極を有したｐチャネル型ＭＩＳ
ＦＥＴが設けられ、このｐウェルの表面には第２のゲー
ト電極を有したｎチャネル型ＭＩＳＦＥＴが設けられ、
第１および第２のゲート電極の側面はそれぞれ絶縁膜か
らなるサイドウォール・スペーサにより覆われており、
熱酸化により形成されたゲート酸化膜を介して上記ｎ型
ウェルの表面に設けられた上記第１のゲート電極は、こ
のゲート酸化膜の表面を直接に覆う第１の高融点金属の
窒化物からなる第１の導電体膜と、この第１の導電体膜
の表面に設けられた第２の高融点金属膜とから構成され
て、ゲート絶縁膜を介して上記ｎ型ウェルの表面に設け
られた上記第２のゲート電極は、上記第１の高融点金属
とは相違した第３の高融点金属の窒化物からなり，この
ゲート絶縁膜の表面を直接に覆う第２の導電体膜と、こ
の第２の導電体膜の表面に設けられた金属膜とから構成
されて、上記第１のゲート電極の側面は、上記サイドウ
ォール・スペーサにより直接に覆われて、上記第２のゲ
ート電極の側面は、上記ゲート絶縁膜を介して、上記サ
イドウォール・スペーサにより覆われていることを特徴
とする。好ましくは、上記第１の高融点金属がチタンか
らなり、上記第３の高融点金属がタンタルからなる。
【００１８】本発明の半導体装置の製造方法の第１の態
様は、シリコン基板の表面に素子分離領域により分離さ
れたｎ型ウェルとｐ型ウェルとを形成し、これらのｎ型
ウェルおよびｐ型ウェルの表面に熱酸化によりゲート酸
化膜を形成する工程と、第１の高融点金属膜の窒化物か
らなる導電体膜を全面に形成し、上記ｎ型ウェルの表面
上を覆うフォトレジスト膜パターン形成し、このフォト
レジスト膜パターンをマスクにしてこの導電体膜に窒素
をイオン注入する工程と、第２の高融点金属膜と第１の
絶縁膜からなるハードマスク膜を順次全面に形成し、こ
のハードマスク膜，この第２の高融点金属膜および上記
導電体膜を順次異方性エッチングによりパターニングし
て、上記ｎ型ウェル，ｐ型ウェルの表面上にそれぞれ第
１，第２のゲート電極を形成する工程と、全面に第２の
絶縁膜を形成し，この第２の絶縁膜をエッチバックして
上記第１，第２のゲート電極の側面を覆うサイドウォー
ル・スペーサを形成し、これらの第１のゲート電極およ
びサイドウォール・スペーサをマスクにしたｐ型不純物
のイオン注入により上記ｎ型ウェルの表面にｐ+ 型ソー
ス・ドレイン領域を形成し、これらの第２のゲート電極
およびサイドウォール・スペーサをマスクにしたｎ型不
純物のイオン注入により上記ｐ型ウェルの表面にｎ+ 型
ソース・ドレイン領域を形成し、全面に第３の高融点金
属膜を形成してこれらのｐ+ 型ソース・ドレイン領域お
よびｎ+ 型ソース・ドレイン領域の表面に自己整合的に
高融点金属シリサイド層を形成する工程とを有すること
を特徴とする。好ましくは、上記第１の高融点金属が、
チタン，タングステンおよびタンタルのうちの１つであ
る。
【００１９】本発明の半導体装置の製造方法の第２の態
様は、シリコン基板の表面に素子分離領域により分離さ
れたｎ型ウェルとｐ型ウェルとを形成し、これらのｎ型
ウェルおよびｐ型ウェルの表面に熱酸化により第１のゲ
ート酸化膜を形成する工程と、第１の窒素ガス流量比の
もとでの反応性スパッタリングにより第１の高融点金属
膜の窒化物からなる第１の導電体膜を全面に形成し、さ
らに、第２の高融点金属膜と第１の絶縁膜からなるハー
ドマスク膜とを順次全面に形成する工程と、上記ハード
マスク膜，これらの第２の高融点金属膜および上記導電
体膜を順次異方性エッチングによりパターニングして、
上記ｎ型ウェルの表面上に第１のゲート電極を形成し，
同時に，上記ｐ型ウェルの表面に仮設のゲート電極を形
成する工程と、全面に第２の絶縁膜を形成し，この第２
の絶縁膜をエッチバックして上記第１のゲート電極およ
び上記仮設のゲート電極の側面をそれぞれ覆うサイドウ
ォール・スペーサを形成し、これらの第１のゲート電極
およびサイドウォール・スペーサをマスクにしたｐ型不
純物のイオン注入により上記ｎ型ウェルの表面にｐ + 型
ソース・ドレイン領域を形成し、これらの仮設のゲート
電極およびサイドウォール・スペーサをマスクにしたｎ
型不純物のイオン注入により上記ｐ型ウェルの表面にｎ
+ 型ソース・ドレイン領域を形成し、全面に第３の高融
点金属膜を形成してこれらのｐ+ 型ソース・ドレイン領
域およびｎ+ 型ソース・ドレイン領域の表面に自己整合
的に高融点金属シリサイド層を形成する工程と、全面に
層間絶縁膜を形成し、上記ハードマスク膜の上面が露出
するまでこの層間絶縁膜を化学機械研磨（ＣＭＰ）する
工程と、上記ｎ型ウェルの表面上を覆うフォトレジスト
膜パターンを形成し、このフォトレジスト膜パターンを
マスクにして上記ハードマスク膜，仮設のゲート電極お
よび第１のゲート酸化膜を順次エッチング除去する工程
と、気相成長法により全面に第２のゲート酸化膜を形成
する工程と、上記第１の窒素ガス流量比より高い第２の
窒素ガス流量比のもとでの反応性スパッタリングによ
り，第１の高融点金属膜の窒化物からなる第２の導電体
膜を全面に形成し、さらに、全面に金属膜を形成する工
程と、上記層間絶縁膜の上面が露出するまで上記金属
膜，第２の導電体膜および第２のゲート酸化膜をＣＭＰ
して、上記ｐ型ウェルの表面上に第２のゲート電極を形
成する工程とを有することを特徴とする。好ましくは、
上記第１の高融点金属が、チタン，タングステンおよび
タンタルのうちの１つである。
【００２０】さらに好ましくは、上記第２の導電体膜の
結晶方位が上記第１の導電体膜の結晶方位と相違するよ
うに上記第２の窒素ガス流量比が設定される。さらに
は、上記第１の高融点金属が、チタン，タングステンお
よびタンタルのうちの１つである。
【００２１】本発明の半導体装置の製造方法の第３の態
様は、シリコン基板の表面に素子分離領域により分離さ
れたｎ型ウェルとｐ型ウェルとを形成し、これらのｎ型
ウェルおよびｐ型ウェルの表面に熱酸化によりゲート酸
化膜を形成する工程と、第１の高融点金属膜の窒化物か
らなる第１の導電体膜を全面に形成し、さらに、第２の
高融点金属膜と第１の絶縁膜からなるハードマスク膜と
を順次全面に形成する工程と、上記ハードマスク膜，こ
れらの第２の高融点金属膜および上記導電体膜を順次異
方性エッチングによりパターニングして、上記ｎ型ウェ
ルの表面上に第１のゲート電極を形成し，同時に，上記
ｐ型ウェルの表面に仮設のゲート電極を形成する工程
と、全面に第２の絶縁膜を形成し，この第２の絶縁膜を
エッチバックして上記第１のゲート電極および上記仮設
のゲート電極の側面をそれぞれ覆うサイドウォール・ス
ペーサを形成し、これらの第１のゲート電極およびサイ
ドウォール・スペーサをマスクにしたｐ型不純物のイオ
ン注入により上記ｎ型ウェルの表面にｐ+ 型ソース・ド
レイン領域を形成し、これらの仮設のゲート電極および
サイドウォール・スペーサをマスクにしたｎ型不純物の
イオン注入により上記ｐ型ウェルの表面にｎ+ 型ソース
・ドレイン領域を形成し、全面に第３の高融点金属膜を
形成してこれらのｐ+ 型ソース・ドレイン領域およびｎ
+ 型ソース・ドレイン領域の表面に自己整合的に高融点
金属シリサイド層を形成する工程と、全面に層間絶縁膜
を形成し、上記ハードマスク膜の上面が露出するまでこ
の層間絶縁膜をＣＭＰする工程と、上記ｎ型ウェルの表
面上を覆うフォトレジスト膜パターンを形成し、このフ
ォトレジスト膜パターンをマスクにして上記ハードマス
ク膜，仮設のゲート電極およびゲート酸化膜を順次エッ
チング除去する工程と、気相成長法により全面に窒素を
含んでなるゲート絶縁膜を形成する工程と、上記第１の
高融点金属膜の窒化物からなる第２の導電体膜と金属膜
とを順次全面に形成する工程と、熱処理により、上記ゲ
ート絶縁膜から上記第２の導電体膜に窒素を拡散される
工程と、上記層間絶縁膜の上面が露出するまで金属膜を
全面に形成し、上記金属膜，第２の導電体膜および第２
のゲート酸化膜をＣＭＰして，上記ｐ型ウェルの表面上
に第２のゲート電極を形成する工程とを有することを特
徴とする。好ましくは、上記ゲート絶縁膜が窒化シリコ
ン膜あるいは窒化酸化シリコン膜からなり、上記第１の
高融点金属がチタン，タングステンおよびタンタルのう
ちの１つである。
【００２２】本発明の半導体装置の製造方法の第４の態
様は、シリコン基板の表面に素子分離領域により分離さ
れたｎ型ウェルとｐ型ウェルとを形成し、これらのｎ型
ウェルおよびｐ型ウェルの表面に熱酸化によりゲート酸
化膜を形成する工程と、第１の高融点金属膜の窒化物か
らなる第１の導電体膜を全面に形成し、さらに、第２の
高融点金属膜と第１の絶縁膜からなるハードマスク膜と
を順次全面に形成する工程と、上記ハードマスク膜，こ
れらの第２の高融点金属膜および上記導電体膜を順次異
方性エッチングによりパターニングして、上記ｎ型ウェ
ルの表面上に第１のゲート電極を形成し，同時に，上記
ｐ型ウェルの表面に仮設のゲート電極を形成する工程
と、全面に第２の絶縁膜を形成し，この第２の絶縁膜を
エッチバックして上記第１のゲート電極および上記仮設
のゲート電極の側面をそれぞれ覆うサイドウォール・ス
ペーサを形成し、これらの第１のゲート電極およびサイ
ドウォール・スペーサをマスクにしたｐ型不純物のイオ
ン注入により上記ｎ型ウェルの表面にｐ+ 型ソース・ド
レイン領域を形成し、これらの仮設のゲート電極および
サイドウォール・スペーサをマスクにしたｎ型不純物の
イオン注入により上記ｐ型ウェルの表面にｎ+ 型ソース
・ドレイン領域を形成し、全面に第３の高融点金属膜を
形成してこれらのｐ+ 型ソース・ドレイン領域およびｎ
+ 型ソース・ドレイン領域の表面に自己整合的に高融点
金属シリサイド層を形成する工程と、全面に層間絶縁膜
を形成し、上記ハードマスク膜の上面が露出するまでこ
の層間絶縁膜をＣＭＰする工程と、上記ｎ型ウェルの表
面上を覆うフォトレジスト膜パターンを形成し、このフ
ォトレジスト膜パターンをマスクにして上記ハードマス
ク膜，仮設のゲート電極およびゲート酸化膜を順次エッ
チング除去する工程と、気相成長法により全面にゲート
絶縁膜を形成する工程と、上記第４の高融点金属膜の窒
化物からなる第２の導電体膜を全面に形成し、さらに、
金属膜を全面に形成する工程と、上記層間絶縁膜の上面
が露出するまで上記金属膜，第２の導電体膜および第２
のゲート酸化膜をＣＭＰして，上記ｐ型ウェルの表面上
に第２のゲート電極を形成する工程とを有することを特
徴とする。好ましくは、上記第１の高融点金属がチタン
であり、上記第４の高融点金属がタンタルである。
【００２３】
【発明の実施の形態】次に、図面を参照して本発明を説
明する。
【００２４】本発明の第１の実施の形態の半導体装置で
は、ｐチャネル型ＭＩＳＦＥＴは第１のゲート電極を有
し、ｎチャネル型ＭＩＳＦＥＴは第２のゲート電極を有
している。第１のゲート電極は第１のゲート酸化膜を介
してｎ型ウェルの表面上に設けられ、第２のゲート電極
は第２のゲート酸化膜を介してｐ型ウェルの表面上に設
けられている。第１および第２のゲート電極の側面は、
それぞれ絶縁膜からなるサイドウォール・スペーサによ
り覆われている。少なくとも第１のゲート電極の側面
は、サイドウォール・スペーサにより直接に覆われてい
る。
【００２５】第１のゲート電極は、第１の高融点金属の
窒化物からなる第１の導電体膜に、第２の高融点金属膜
が積層してなる。第１の導電体膜は第１のゲート酸化膜
の表面を直接に覆っている。第２のゲート電極は、第１
の高融点金属の窒化物からなる第２の導電体膜に、金属
膜が積層してなる。第２の導電体膜も第１のゲート酸化
膜の表面を直接に覆っている。本第１の実施の形態の特
徴は、第２の導電体膜の窒素含有率が第１の導電体膜の
窒素含有率より高くなっている点にある。
【００２６】半導体装置の断面模式図である図１を参照
すると、本第１の実施の形態の第１の実施例による半導
体装置の構造は、以下のとおりになっている。
【００２７】シリコン基板１０１の表面には、（例えば
浅い溝に絶縁膜が充填されてなるＳＴＩ構造の）素子分
離領域１０２により分離されたｎ型ウェル１０３とｐ型
ウェル１０４とが設けられている。ｎ型ウェル１０３並
びにｐ型ウェル１０４の表面には、それぞれ熱酸化によ
るゲート酸化膜１０５が設けられている。すなわち、本
第１の実施例では、第１のゲート電極と第２のゲート電
極とが同じである。ｎ型ウェル１０３の表面には（第１
の）ゲート電極１０９を有したｐチャネル型ＭＩＳＦＥ
Ｔが設けられ、ｐ型ウェル１０４の表面には（第２の）
ゲート電極１１０ａを有したｎチャネル型ＭＩＳＦＥＴ
が設けられている。ゲート電極１０９，１１０ａの上面
はそれぞれ第１の絶縁膜（例えば窒化シリコン膜）から
なるハードマスク膜１０８により直接に覆われ、ゲート
電極１０９，１１０ａの側面はそれぞれ第２の絶縁膜
（例えば酸化シリコン膜）からなるサイドウォール・ス
ペーサ１１５により直接に覆われている。
【００２８】ゲート酸化膜１０５を介してｎ型ウェル１
０３の表面上に設けられたゲート電極１０９は、ゲート
酸化膜１０５の表面を直接に覆う（第１の高融点金属の
窒化物からなる第１の導電体膜である）例えば窒化チタ
ン膜１０６と、窒化チタン膜１０６の表面上に設けられ
た（第２の高融点金属膜である）例えばタングステン膜
１０７との積層膜から構成されている。ゲート酸化膜１
０５を介してｐ型ウェル１０４の表面上に設けられたゲ
ート電極１１０ａは、ゲート酸化膜１０５の表面を直接
に覆う（第１の高融点金属の窒化物からなる第２の導電
体膜である）例えば窒化チタン膜１０６ａと、窒化チタ
ン膜１０６ａの表面上に設けられた（第２の高融点金属
膜である）例えばタングステン膜１０７との積層膜から
構成されている。
【００２９】本第１の実施例では、（詳細は後述する
が）第２の導電体膜である窒化チタン膜１０６ａは第１
の導電体膜である窒化チタン膜１０６が変換されたもの
であり、窒化チタン膜１０６ａの窒素含有率が窒化チタ
ン膜１０６の窒素含有率より高くなっている。さらに本
第１の実施例では、第２のゲート電極であるゲート電極
１１０ａの構成部品材料である金属膜が、第１のゲート
電極であるゲート電極１０９の構成部品材料のタングス
テン膜１０７から構成されている。
【００３０】ｐ型ウェル１０４の表面には、ゲート電極
１１０ａに自己整合的にｎ型ソース・ドレイン・エクテ
ンション領域１１１とｐ型ポケット領域１１２とが設け
られ、ゲート電極１１０ａ並びにサイドウォール・スペ
ーサ１１５に自己整合的にｎ + 型ソース・ドレイン領域
１１６が設けられている。ｎ型ウェル１０３の表面に
は、ゲート電極１０９に自己整合的にｐ型ソース・ドレ
イン・エクテンション領域１１３とｎ型ポケット領域１
１４とが設けられ、ゲート電極１０９並びにサイドウォ
ール・スペーサ１１５に自己整合的にｐ+ 型ソース・ド
レイン領域１１７が設けられている。さらに、ｎ+ 型ソ
ース・ドレイン領域１１６およびｐ+ 型ソース・ドレイ
ン領域１１７の表面は、それぞれ自己整合的に（第３の
高融点金属の珪化物からなる）高融点金属シリサイド層
１１８により覆われている（狭義のサリサイド構造にな
っている）。高融点金属シリサイド層１１８は、チタン
・シリサイドもしくはコバルト・シリサイドからなる。
【００３１】半導体装置の製造工程の断面模式図である
図２と、上記図１とを参照すると、本第１の実施例によ
る半導体装置は、以下のとおりに形成される。
【００３２】まず、シリコン基板１０１の表面に例えば
ＳＴＩ構造の素子分離領域１０２，ｎ型ウェル１０３お
よびｐ型ウェル１０４が形成される。素子分離領域１０
２の深さは例えば高々１０００ｎｍ程度である。熱酸化
により、ｎ型ウェル１０３およびｐ型ウェル１０４の表
面にそれぞれゲート酸化膜１０５が形成される。ゲート
酸化膜１０５の膜厚は、例えば３．５ｎｍであり、高々
１０ｎｍ程度である。続いて、反応性スパッタリング
（あるいはＣＶＤでもよい）により、第１の高融点金属
の窒化物からなる第１の導電体膜として例えば窒化チタ
ン膜１０６が全面に形成される。窒化チタン膜１０６の
膜厚は高々１００ｎｍ程度である〔図２（ａ）〕。な
お、本第１の実施例では、第１の高融点金属がチタンに
限定されるものではなく、タングステンあるいはタンタ
ル等の他の高融点金属であってもよい。
【００３３】次に、ｎ型ウェル１０３の表面上を覆うフ
ォトレジスト膜パターン１３６が形成される。このフォ
トレジスト膜パターン１３６をマスクにして、１００ｋ
ｅＶ以下のエネルギー，１×１０14ｃｍ-2以上のドーズ
量のもとに窒素のイオン注入が行なわれて、ｐ型ウェル
１０４の表面上の窒化チタン膜１０６が窒化チタン膜１
０６ａになる〔図２（ｂ）〕。
【００３４】次に、有機溶剤を用いて、上記フォトレジ
スト膜パターン１３６が剥離される。その後、第２の高
融点金属膜として例えばタングステン膜１０７がスパッ
タリングあるいはＣＶＤにより全面に形成される。タン
グステン膜１０７の膜厚は、高々２００ｎｍ程度であ
る。ＣＶＤにより、例えば窒化シリコン膜からなる第１
の絶縁膜であるハードマスク膜１０８が、全面に形成さ
れる。ハードマスク膜１０８の膜厚は少なくとも１０ｎ
ｍ程度である。なお、本第１の実施例において、第２の
高融点金属膜は、タングステン膜に限定されるものでは
ない。
【００３５】次に、ハードマスク膜１０８と、タングス
テン膜１０７と、窒化チタン膜１０６並びに窒化チタン
膜１０６ａとが、順次異方性エッチングによりパターニ
ングされて、それぞれ上面にハードマスク膜１０８が載
置された（窒化チタン膜１０６にタングステン膜１０７
が積層された）ゲート電極１０９と（窒化チタン膜１０
６ａにタングステン膜１０７が積層された）ゲート電極
１１０ａとが形成される。タングステン膜１０７のパタ
ーニングはＳＦ6 とＨＢｒとの混合ガス等により行なわ
れ、窒化チタン膜１０６，１０６ａのパターニングはＡ
ｒとＨＢｒとの混合ガス等により行なわれる。なお、本
第１の実施例では、ハートマスク膜１０８が必須ではな
く、上記パターニングのエッチングマスクがフォトレジ
スト膜パターンのみであってもよい。
【００３６】続いて、チャネル長が短かい領域でのしき
い値電圧（ＶTH）の変動を抑制するために、それぞれイ
オン注入により、ｐ型ウェル１０４の表面にはゲート電
極１１０ａに自己整合的にｎ型ソース・ドレイン領域１
１１，ｐ型ポケット領域１１２が形成され、ｎ型ウェル
１０３の表面にはゲート電極１０９に自己整合的にｐ型
ソース・ドレイン領域１１３，ｎ型ポケット領域１１４
が形成される。ｎ型ソース・ドレイン領域１１１は５０
ｋｅＶ以下，１×１０13ｃｍ-2以上の砒素もしくは燐の
イオン注入により形成され、ｐ型ポケット領域１１２は
１５０ｋｅＶ以下，１×１０12ｃｍ-2以上のボロンのイ
オン注入により形成され、ｐ型ソース・ドレイン領域１
１３は１００ｋｅＶ以下，１×１０13ｃｍ-2以上のボロ
ンのイオン注入により形成され、ｎ型ポケット領域１１
２は１５０ｋｅＶ以下，１×１０ 12ｃｍ-2以上の砒素
（もしくは燐）のイオン注入により形成される〔図２
（ｃ）〕。
【００３７】次に、全面に第２の絶縁膜として例えばＬ
ＰＣＶＤによる酸化シリコン膜が形成される。第２の絶
縁膜の膜厚は高々２００ｎｍ程度である。この第２の絶
縁膜がエッチバックされて、ゲート電極１０９，１１０
ａの側面を覆うサイドウォール・スペーサ１１５が形成
される。１００ｋｅＶ以下，１×１０14ｃｍ-2以上の条
件のもとに、砒素もしくは燐が、サイドウォール・スペ
ーサ１１５並びにゲート電極１１０ａに自己整合的に、
ｐ型ウェル１０４の表面にイオン注入される。さらに、
１００ｋｅＶ以下，１×１０14ｃｍ-2以上の条件のもと
に、ボロンが、サイドウォール・スペーサ１１５並びに
ゲート電極１０９に自己整合的に、ｎ型ウェル１０３の
表面にイオン注入される。さらに、例えば９００℃以
上，２０分以下の条件のもとに熱処理が施されて、ｎ+
型ソース・ドレイン領域１１６，ｐ + 型ソース・ドレイ
ン領域１１７が形成される。第３の高融点金属膜とし
て、チタン膜あるいはコバルト膜が全面に形成される。
シリサイド化反応が施された後、未反応の第３の高融点
金属膜が選択的に除去されて、ｎ+ 型ソース・ドレイン
領域１１６およびｐ+ 型ソース・ドレイン領域１１７の
表面にはそれぞれ自己整合的に高融点金属シリサイド層
１１８が形成されて、本第１の実施例の相補型ＭＩＳＦ
ＥＴが形成される〔図１〕。
【００３８】本第１の実施例の効果を説明するための図
であり，窒化チタン膜への窒素イオン注入量に対するし
きい値電圧の変化量（ΔＶTH）を示すグラフである図３
を参照して、本第１の実施例の効果を説明する。
【００３９】図３において、ΔＶTH＝ＶTH（ｄｏｓｅ）
−ＶTH（ｎｏｎ−ｄｏｓｅ），ＶTH（ｎｏｎ−ｄｏｓ
ｅ）；窒素イオン注入前のしきい値電圧，ＶTH（ｄｏｓ
ｅ）；窒素イオン注入された場合のしきい値電圧であ
る。
【００４０】第１の高融点金属がチタンからなるとき、
第１の導電体膜である窒化チタン膜に窒素をイオン注入
すると、ｎチャネル型ＭＩＳＦＥＴ，ｐチャネル型ＭＩ
ＳＦＥＴともに、ΔＶTH＜０となる。これは、窒素の注
入により、窒化チタンの仕事関数が低下したためと考え
られる。ドーズ量に対するΔＶTHの変化率はｎチャネル
型ＭＩＳＦＥＴの方が高くなっている。この測定におい
て、第１の導電体膜である窒化チタン膜の膜厚は２０ｎ
ｍ，電源電圧（ＶD ）の絶対値は１．５Ｖ，ゲート長Ｌ
G はそれぞれ０．２５μｍ，ゲート酸化膜の膜厚
（ＴOX）は３．５ｎｍである。
【００４１】なお、このような傾向は窒化チタンに固有
なものではなく、窒化タングステンや窒化タンタルの場
合にも同様の傾向を有している。
【００４２】図３の結果からも明らかなように、全面に
窒化チタン膜からなる第１の導電体膜を形成した後、ｎ
型ウェルの表面を覆う部分の窒化チタン膜に窒素イオン
注入を行なって第２の導電体膜に変換するならば、ｐチ
ャネル型ＭＩＳＦＥＴ（の第１のゲート電極が第２の導
電体膜と第２の高融点金属膜との積層膜から構成される
ことになり）のしきい値電圧の絶縁値が大きくなり、本
発明の目的は達せられないことになる。このため本第１
の実施例では、窒素イオン注入をｐ型ウェル側の窒化チ
タン膜に行なって、ｎチャネル型ＭＩＳＦＥＴのしきい
値電圧を低下させている。その結果、窒化高融点金属膜
に高融点金属膜が積層された構造のゲート電極を有する
相補型ＭＩＳＦＥＴにおいて、ｎチャネルＭＩＳＦＥＴ
のしきい値電圧の絶縁値の上昇を抑制することが可能に
なる。
【００４３】本第１の実施の形態における第２の導電体
膜の構成，製造方法は、上記第１の実施例のように第１
の導電体膜に窒素イオン注入して得られるものに限定さ
れるものではない。本実施の形態の他の（第２，３の）
実施例では、第２の導電体膜は別途形成される。
【００４４】半導体装置の製造工程の断面模式図である
図４を参照して、本第１の実施の形態の第２の実施例を
製造方法に沿って説明する。
【００４５】まず、上記第１の実施例と同様に、シリコ
ン基板１０１の表面に例えばＳＴＩ構造の素子分離領域
１０２，ｎ型ウェル１０３およびｐ型ウェル１０４が形
成される。熱酸化により、ｎ型ウェル１０３およびｐ型
ウェル１０４の表面にそれぞれ（第１の）ゲート酸化膜
１０５が形成される。
【００４６】続いて、窒素ガス（Ｎ2 ）の流量比（＝Ｎ
2 ／（Ｎ2 ＋Ａｒ））が例えば４０％程度の（低い流量
比の）もとでの反応性スパッタリングにより、第１の高
融点金属の窒化物からなる第１の導電体膜として例えば
窒化チタン膜１０６が全面に形成される。窒化チタン膜
１０６の膜厚は高々１００ｎｍ程度である。なお、本第
２の実施例では、第１の高融点金属がチタンに限定され
るものではなく、タングステンあるいはタンタル等の他
の高融点金属であってもよい。また、窒素ガスの流量比
が低い状態のもとでのＣＶＤにより、第１の導電体膜を
形成することも可能である。
【００４７】引き続いて、上記第１の実施例と同様の製
造条件のもとに、第２の高融点金属膜であるタングステ
ン膜１０７と、第１の絶縁膜であるハードマスク膜１０
８とが全面に形成される。本第２の実施例では、上記第
１の実施例と相違して、ハードマスク膜１０８の存在は
必須であり、第１の絶縁膜は窒化シリコン膜であること
が好ましい〔図４（ａ）〕。
【００４８】次に、ハードマスク膜１０８と、タングス
テン膜１０７と、窒化チタン膜１０６とが、順次異方性
エッチングによりパターニングされて、それぞれ上面に
ハードマスク膜１０８が載置された第１のゲート電極１
０９，仮設のゲート電極１１０が、第１のゲート酸化膜
１０５を介して、それぞれｐ型ウェル１０３，ｎ型ウェ
ル１０４の表面上に形成される。続いて、上記第１の実
施例と同様の製造条件のもとに、ｐ型ウェル１０４の表
面には仮設のゲート電極１１０に自己整合的にｎ型ソー
ス・ドレイン領域１１１，ｐ型ポケット領域１１２が形
成され、ｎ型ウェル１０３の表面には第１のゲート電極
１０９に自己整合的にｐ型ソース・ドレイン領域１１
３，ｎ型ポケット領域１１４が形成される〔図４
（ｂ）〕。
【００４９】次に、全面に第２の絶縁膜がＬＰＣＶＤに
より形成される。第２の絶縁膜の膜厚は高々２００ｎｍ
程度であり、第２の絶縁膜としては好ましくは酸化シリ
コン膜である。この第２の絶縁膜がエッチバックされ
て、ゲート電極１０９，１１０の側面を覆うサイドウォ
ール・スペーサ１１５が形成される。その後、上記第１
の実施例と同様の製造条件のもとに、ｎ+ 型ソース・ド
レイン領域１１６がサイドウォール・スペーサ１１５並
びに仮設のゲート電極１１０に自己整合的にｐ型ウェル
１０４の表面に形成され、ｐ+ 型ソース・ドレイン領域
１１７がサイドウォール・スペーサ１１５並びに第１の
ゲート電極１０９に自己整合的にｎ型ウェル１０３の表
面に形成される。さらに、（チタンあるいはコバルトか
らなる第３の高融点金属の珪化物である）高融点金属シ
リサイド層１１８が、ｎ+ 型ソース・ドレイン領域１１
６およびｐ+ 型ソース・ドレイン領域１１７の表面にそ
れぞれ自己整合的に形成される。
【００５０】次に、上記第１の実施例と相違して、酸化
シリコン系絶縁膜からなる層間絶縁膜１１９がＣＶＤに
より全面に形成される。層間絶縁膜１１９の膜厚は高々
１００ｎｍ程度である。第１のゲート電極１０９および
仮設のゲート電極に載置されたハードマスク膜１０８の
上面が露出するまで、この層間絶縁膜１１９が化学機械
研磨（ＣＭＰ）される。続いて、ｐ型ウェル１０３の表
面上を覆うフォトレジスト膜パターン１３９が形成され
る。このフォトレジスト膜パターン１３９をマスクにし
て、仮設のゲート電極１１０に載置されたハードマスク
膜１０８と、この仮設のゲート電極１１０とが順次選択
的に除去される。さらに、この除去部に露出した部分の
第１のゲート酸化膜１０５が、弗酸系のウェット・エッ
チングにより除去される〔図４（ｃ）〕。
【００５１】次に、上記フォトレジスト膜パターン１３
９が除去される。なお、上記仮設ゲート電極の除去部に
露出したゲート酸化膜１０５の除去に先だって、フォト
レジスト膜パターン１３９の除去を行なってもよい。
【００５２】次に、好ましくはＬＰＣＶＤにより、全面
に第２のゲート酸化膜１２５ｂが形成される。ゲート酸
化膜１２５ｂの膜厚は高々１０ｎｍ程度である。続い
て、窒素ガス（Ｎ2 ）の流量比が例えば８０％程度の
（高い流量比の）もとでの反応性スパッタリングによ
り、第１の高融点金属の窒化物からなる第２の導電体膜
として例えば窒化チタン膜１２６ｂが全面に形成され
る。窒化チタン膜１２６ｂの窒素含有量は窒化チタン膜
１０６の窒素含有量より高くなっている。窒化チタン膜
１２６ｂの膜厚は高々２００ｎｍ程度である。窒化チタ
ン膜１２６ｂの形成は、（窒化チタン膜１０６と同様
に）ＣＶＤで行なってもよい。さらに、ＣＶＤもしくは
スパッタリングにより、金属膜として例えばタングステ
ン膜１２７が全面に形成される。タングステン膜１２７
の膜厚は高々２００ｎｍ程度である。本第２の実施例で
は、金属膜を構成する金属はタングステンのような高融
点金属に限定されるものではなく、例えばアルミ系合
金，銅等であってもよい。
【００５３】次に、層間絶縁膜１１９の上面，第１のゲ
ート電極１０９に載置されたハードマスク膜１０８の上
面が露出するまで、タングステン膜１２７，窒化チタン
膜１２６ｂおよびゲート酸化膜１２５ｂがＣＭＰされる
（なお、層間絶縁膜１１９の上面および第１のゲート電
極１０９に載置されたハードマスク膜１０８の上面を直
接に覆う部分のゲート酸化膜１２５ｂが露出するまで、
窒化チタン膜１２６ｂおよびタングステン膜１２７から
なる積層膜がＣＭＰされるのでもそいが、ＣＭＰの制御
性という点では上記手法が好ましい）。これにより、窒
化チタン膜１２６ｂにタングステン膜１２７が積層され
た構造の第２のゲート電極１１０ｂが、形成される。第
２のゲート電極１１０ｂの側面は第２のゲート酸化膜１
２５ｂを介してサイドウォール・スペーサ１１５に覆わ
れており、第２のゲート酸化膜１２５ｂ表面は第２の導
電体膜である窒化チタン膜１２６ｂにより直接に覆われ
ている〔図４（ｄ）〕。
【００５４】本第２の実施例の効果を説明するための図
であり，窒化チタン膜形成時の窒素ガス流量比に対する
しきい値電圧の変化量（ΔＶTH）を示すグラフである図
５を参照して、本第２の実施例の効果を説明する。
【００５５】図５において、ΔＶTH＝ＶTH（ｍｅｔａ
ｌ）−ＶTH（ｐｏｌｙ−Ｓｉ），ＶTH（ｍｅｔａｌ）；
第１の高融点金属の窒化物からなる導電体膜に第２の高
融点金属膜もしくは金属膜が積層してなるゲート電極を
有した（ｎチャネル型あるいはｐチャネル型）ＭＩＳＦ
ＥＴのしきい値電圧，ＶTH（ｐｏｌｙ−Ｓｉ）；（ｎ+
型あるいはｐ+ 型）多結晶シリコン膜からなるゲート電
極を有した（ｎチャネル型あるいはｐチャネル型）ＭＩ
ＳＦＥＴのしきい値電圧である。
【００５６】第１の高融点金属がチタンからなるとき、
第１の導電体膜である窒化チタン膜の形成時に窒素ガス
の流量比を高くすると、ｎチャネル型ＭＩＳＦＥＴ，ｐ
チャネル型ＭＩＳＦＥＴともに、しきい値電圧（ＶTH）
は負の方向にシフトする。これは、上記第１の実施例と
同様に、窒化チタン膜中の窒素含有率が上昇して、窒化
チタンの仕事関数が低下したためと考えられる。この測
定では、短チャネル効果が排除されるゲート長の十分に
長いＭＩＳＦＥＴにより測定を行なった。電源電圧（Ｖ
D ）の絶対値は１．５Ｖ，ゲート長ＬG はそれぞれ１．
０μｍ，ゲート酸化膜の膜厚（ＴOX）は２．５ｎｍであ
る。この傾向は窒化チタンに固有なものではなく、窒化
タングステンや窒化タンタルの場合にも同様の傾向を有
している。
【００５７】図５の結果を利用して、ｐチャネル型ＭＩ
ＳＦＥＴの第１のゲート電極の構成する窒化チタン膜の
窒素含有率を低く設定し、ｎチャネル型ＭＩＳＦＥＴの
第２のゲート電極を構成する窒化チタン膜の窒素含有率
を高く設定するならば、本発明の目的が達せられること
になる。さらに図３と図５との比較から明らかなよう
に、上記第１の実施例に比べて、本第２の実施例の方が
ｎチャネル型ＭＩＳＦＥＴのしきい値電圧の低減が容易
に行なえる。
【００５８】なお、窒素ガスの流量比が３０％に満たな
い場合には、窒化チタン膜がバリア膜として機能しなく
なる。したがって、第１のゲート電極を構成する窒化チ
タン膜の形成は、少なくとも３０％程度の窒素ガス流量
比のもとに行なうのが好ましい。
【００５９】半導体装置の主要製造工程の断面模式図で
ある図６と上記図３とを参照すると、本第１の実施の形
態の第３の実施例は、上記第２の実施例の応用例であ
り、以下のとおりに形成される。
【００６０】まず、上記第１，２の実施例と同様に、シ
リコン基板１０１の表面に例えばＳＴＩ構造の素子分離
領域１０２，ｎ型ウェル１０３およびｐ型ウェル１０４
が形成され、熱酸化によりｎ型ウェル１０３およびｐ型
ウェル１０４の表面にそれぞれ第１のゲート酸化膜１０
５が形成される。窒素ガス流量比が少なくとも３０％程
度で好ましくは４０％のもとでの反応性スパッタリング
により、窒化チタン膜１０６が全面に形成される。
【００６１】続いて、上記第２の実施例と同様に、タン
グステン膜１０７，ハードマスク膜１０８が全面に形成
され、ハードマスク膜１０８，タングステン膜１０７お
よび窒化チタン膜１０６が順次異方性エッチングにより
パターニングされて、それぞれ上面にハードマスク膜１
０８が載置された第１のゲート電極１０９，（図示は省
略するが）仮設ゲート電極が形成される。ｐ型ウェル１
０４の表面には上記仮設ゲート電極に自己整合的にｎ型
ソース・ドレイン領域１１１，ｐ型ポケット領域１１２
が形成され、ｎ型ウェル１０３の表面には第１のゲート
電極１０９に自己整合的にｐ型ソース・ドレイン領域１
１３，ｎ型ポケット領域１１４が形成される。全面に第
２の絶縁膜が形成され、この第２の絶縁膜がエッチバッ
クされて、ゲート電極１０９，上記仮設ゲート電極の側
面を覆うサイドウォール・スペーサ１１５が形成され
る。
【００６２】さらに、ｎ+ 型ソース・ドレイン領域１１
６がサイドウォール・スペーサ１１５並びに上記仮設ゲ
ート電極に自己整合的にｐ型ウェル１０４の表面に形成
され、ｐ+ 型ソース・ドレイン領域１１７がサイドウォ
ール・スペーサ１１５並びに第１のゲート電極１０９に
自己整合的にｎ型ウェル１０３の表面に形成される。
（チタンあるいはコバルトからなる第３の高融点金属の
珪化物である）高融点金属シリサイド層１１８が、ｎ+
型ソース・ドレイン領域１１６およびｐ+ 型ソース・ド
レイン領域１１７の表面にそれぞれ自己整合的に形成さ
れる。
【００６３】次に、上記第２の実施例と同様に、酸化シ
リコン系絶縁膜からなる層間絶縁膜１１９がＣＶＤによ
り全面に形成される。第１のゲート電極１０９および仮
設ゲート電極に載置されたハードマスク膜１０８の上面
が露出するまで、この層間絶縁膜１１９がＣＭＰされ
る。続いて、ｐ型ウェル１０３の表面上を覆うフォトレ
ジスト膜パターン１３９が形成される。このフォトレジ
スト膜パターン１３９をマスクにして、上記仮設ゲート
電極に載置されたハードマスク膜と、この仮設ゲート電
極とが順次選択的に除去される。さらに、この除去部に
露出した部分のゲート酸化膜１０５が、弗酸系のウェッ
ト・エッチングにより除去される〔図６（ａ）〕。
【００６４】次に、上記フォトレジスト膜パターン１３
９が除去される。なお、上記仮設ゲート電極の除去部に
露出したゲート酸化膜１０５の除去に先だって、フォト
レジスト膜パターン１３９の除去を行なってもよい。
【００６５】次に、好ましくはＬＰＣＶＤにより、全面
に第２のゲート酸化膜１２５ｃが形成される。ゲート酸
化膜１２５ｃの膜厚は高々１０ｎｍ程度である。続い
て、窒素ガスの流量比が例えば１００％程度の（十分に
高い流量比の）もとでの反応性スパッタリングにより、
第１の高融点金属の窒化物からなる第２の導電体膜とし
て例えば窒化チタン膜１２６ｃが全面に形成される（図
５参照）。窒素ガス流量比４０％程度で形成された窒化
チタン膜１０６の結晶方位（配向）は概ね｛１１１｝で
あるが、この窒化チタン膜１２６ｃの結晶方位（配向）
は概ね｛２００｝である。窒化チタン膜１２６ｃの形成
はＣＶＤで行なうことも可能である。ＣＶＤもしくはス
パッタリングにより、金属膜として例えばタングステン
膜１２７が全面に形成される。タングステン膜１２７の
膜厚は高々２００ｎｍ程度である。本第３の実施例で
も、金属膜を構成する金属はタングステンのような高融
点金属に限定されるものではなく、例えばアルミ系合
金，銅等であってもよい。
【００６６】次に、層間絶縁膜１１９の上面，第１のゲ
ート電極１０９に載置されたハードマスク膜１０８の上
面が露出するまで、タングステン膜１２７，窒化チタン
膜１２６ｃおよびゲート酸化膜１２５ｃがＣＭＰされ
る。これにより、窒化チタン膜１２６ｃにタングステン
膜１２７が積層された構造の第２のゲート電極１１０ｃ
が、形成される。第２のゲート電極１１０ｃの側面も第
２のゲート酸化膜１２５ｃを介してサイドウォール・ス
ペーサ１１５に覆われており、第２のゲート酸化膜１２
５ｃ表面は第２の導電体膜である窒化チタン膜１２６ｃ
により直接に覆われている〔図６（ｂ）〕。
【００６７】本第３の実施例は、上記第２の実施例の有
した効果を有している。
【００６８】本発明は上記第１の実施の形態に限定され
るものではない。本発明の第２の実施の形態のｎチャネ
ル型ＭＩＳＦＥＴを構成するゲート絶縁膜は、窒素を含
んだ絶縁膜から構成されている。本第２の実施の形態で
はｎチャネル型ＭＩＳＦＥＴを構成するゲート絶縁膜か
らの窒素の固相拡散を利用して、第２のゲート電極を構
成する第１の高融点金属の窒化物からなる第２の導電体
膜の窒素含有率が高められている。
【００６９】半導体装置の主要製造工程の断面模式図で
ある図７を参照すると、本第２の実施の形態の一実施例
は以下のとおりに形成される。
【００７０】まず、上記第１の実施の形態の上記第１の
実施例と同様に、シリコン基板２０１の表面に例えばＳ
ＴＩ構造の素子分離領域２０２，ｎ型ウェル２０３およ
びｐ型ウェル２０４が形成され、熱酸化によりｎ型ウェ
ル２０３およびｐ型ウェル２０４の表面にそれぞれゲー
ト酸化膜２０５が形成される。ゲート酸化膜の２０５の
膜厚は高々１０ｎｍ程度である。反応性スパッタリング
もしくはＣＶＤにより、（第１の高融点金属の窒化物か
らなる第１の導電体膜である）例えば窒化チタン膜２０
６が全面に形成される。本一実施例においても、第１の
高融点金属はチタンに限定されるものではなく、タング
ステンあるいはタンタルでもよい。
【００７１】続いて、上記第１の実施の形態の上記第２
の実施例と同様に、第２の高融点金属膜であるタングス
テン膜２０７，ハードマスク膜２０８が全面に形成さ
れ、ハードマスク膜２０８，タングステン膜２０７およ
び窒化チタン膜２０６が順次異方性エッチングによりパ
ターニングされて、それぞれ上面にハードマスク膜２０
８が載置された第１のゲート電極２０９および（図示は
しないが）仮設ゲート電極が形成される。本一実施例に
おいても、第２の高融点金属膜はタングステン膜に限定
されるものではなく、チタン膜あるいはタンタル膜でも
よい。ｐ型ウェル２０４の表面には上記仮設ゲート電極
に自己整合的にｎ型ソース・ドレイン領域２１１，ｐ型
ポケット領域２１２が形成され、ｎ型ウェル２０３の表
面には第１のゲート電極２０９に自己整合的にｐ型ソー
ス・ドレイン領域２１３，ｎ型ポケット領域２１４が形
成される。全面に第２の絶縁膜が形成され、この第２の
絶縁膜がエッチバックされて、ゲート電極２０９，上記
仮設ゲート電極の側面を覆うサイドウォール・スペーサ
２１５が形成される。
【００７２】さらに、ｎ+ 型ソース・ドレイン領域２１
６がサイドウォール・スペーサ２１５並びに上記仮設ゲ
ート電極に自己整合的にｐ型ウェル２０４の表面に形成
され、ｐ+ 型ソース・ドレイン領域２１７がサイドウォ
ール・スペーサ２１５並びに第１のゲート電極２０９に
自己整合的にｎ型ウェル２０３の表面に形成される。
（チタンあるいはコバルトからなる第３の高融点金属の
珪化物である）高融点金属シリサイド層２１８が、ｎ+
型ソース・ドレイン領域２１６およびｐ+ 型ソース・ド
レイン領域２１７の表面にそれぞれ自己整合的に形成さ
れる。
【００７３】次に、上記第１の実施の形態の上記第２の
実施例と同様に、酸化シリコン系絶縁膜からなる層間絶
縁膜２１９がＣＶＤにより全面に形成される。第１のゲ
ート電極２０９および上記仮設ゲート電極に載置された
ハードマスク膜２０８の上面が露出するまで、この層間
絶縁膜２１９がＣＭＰされる。続いて、ｐ型ウェル２０
３の表面上を覆うフォトレジスト膜パターン２３９が形
成される。このフォトレジスト膜パターン２３９をマス
クにして、仮設ゲート電極に載置されたハードマスク膜
と、この仮設ゲート電極とが順次選択的に除去される。
さらに、この除去部に露出した部分のゲート酸化膜２０
５が、弗酸系のウェット・エッチングにより除去される
〔図７（ａ）〕。
【００７４】次に、上記フォトレジスト膜パターン２３
９が除去される。なお、上記仮設ゲート電極の除去部に
露出したゲート酸化膜２０５の除去に先だって、フォト
レジスト膜パターン２３９の除去を行なってもよい。
【００７５】次に、全面に例えば窒化酸化シリコン膜も
しくは窒化シリコン膜からなるゲート絶縁膜２２５が形
成される。ゲート絶縁膜２２５の酸化シリコン膜に換算
した膜厚は高々１０ｎｍ程度である。ゲート絶縁膜２２
５が窒化酸化シリコン膜からなる場合、ＳＨ4 ＋Ｎ2 Ｏ
＋ＮＨ3 の混合ガスにより７×１０3 Ｐａ程度の圧力の
もとでのＰＥＣＶＤにより形成される。このときのゲー
ト絶縁膜２２５中の窒素含有率はアンモニアガスの流量
比により制御される。ゲート絶縁膜２２５が窒化シリコ
ン膜からなる場合、ＬＰＣＶＤもしくはＰＥＣＶＤによ
り形成される。このときも、ゲート２２５中の窒素含有
率はアンモニアガスの流量比により制御される。続い
て、例えば上記窒化チタン膜２０６の形成と同じ条件
で、（第１の高融点金属の窒化物からなる第２の導電体
膜である）窒化チタン膜２２６が形成される。
【００７６】続いて、９００℃，１０秒間程度の熱処理
が施されて、窒化チタン膜２２６にはゲート絶縁膜２２
５から窒素が固相熱拡散される。これにより、窒化チタ
ン２２６の窒素含有率は、窒化チタン膜２０６の窒素含
有率より高めるられる。
【００７７】次に、ＣＶＤもしくはスパッタリングによ
り、金属膜として例えばタングステン膜２２７が全面に
形成される。タングステン膜２２７の膜厚は高々２００
ｎｍ程度である。本一実施例でも、金属膜を構成する金
属はタングステンのような高融点金属に限定されるもの
ではなく、例えばアルミ系合金，銅等であってもよい。
【００７８】次に、層間絶縁膜２１９の上面，第１のゲ
ート電極２０９に載置されたハードマスク膜２０８の上
面が露出するまで、タングステン膜２２７，窒化チタン
膜２２６およびゲート絶縁膜２２５がＣＭＰされる。こ
れにより、窒化チタン膜２２６にタングステン膜２２７
が積層された構造の第２のゲート電極２１０が、形成さ
れる。第２のゲート電極２１０の側面はゲート絶縁膜２
２５を介してサイドウォール・スペーサ２１５に覆われ
ており、ゲート絶縁膜２２５表面は第２の導電体膜であ
る窒化チタン膜２２６により直接に覆われている〔図７
（ｂ）〕。
【００７９】本第２の実施と形態の本一実施例も、上記
第１の実施の形態と同様の効果を有している。
【００８０】本発明の第３の実施の形態では、ｐチャネ
ル型ＭＩＳＦＥＴの第１のゲート電極を構成する第１の
導電体膜が第１の高融点金属の窒化物であるのに対し
て、ｎチャネル型ＭＩＳＦＥＴを構成する第２のゲート
電極を構成する第２の導電体膜が別の高融点金属の窒化
物からなる。ここでは、第２の高融点金属は、第２の導
電体膜の仕事関数が第１の導電体膜の仕事関数より小さ
くなるよりに選択される。
【００８１】半導体装置の主要製造工程の断面模式図で
ある図８を参照すると、本第３の実施の形態の一実施例
は以下のとおりに形成される。
【００８２】まず、上記第１の実施の形態の上記第１の
実施例と同様に、シリコン基板３０１の表面に例えばＳ
ＴＩ構造の素子分離領域３０２，ｎ型ウェル３０３およ
びｐ型ウェル３０４が形成され、熱酸化によりｎ型ウェ
ル３０３およびｐ型ウェル３０４の表面にそれぞれゲー
ト酸化膜３０５が形成される。ゲート酸化膜の３０５の
膜厚は高々１０ｎｍ程度である。反応性スパッタリング
もしくはＣＶＤにより、（第１の高融点金属の窒化物か
らなる第１の導電体膜である）例えば窒化チタン膜３０
６が全面に形成される。
【００８３】続いて、上記第１の実施の形態の上記第２
の実施例と同様に、第２の高融点金属膜であるタングス
テン膜３０７，ハードマスク膜３０８が全面に形成さ
れ、ハードマスク膜３０８，タングステン膜３０７およ
び窒化チタン膜３０６が順次異方性エッチングによりパ
ターニングされて、それぞれ上面にハードマスク膜３０
８が載置された第１のゲート電極３０９および（図示は
しないが）仮設ゲート電極が形成される。本一実施例に
おいても、第２の高融点金属膜はタングステン膜に限定
されるものではなく、チタン膜あるいはタンタル膜でも
よい。ｐ型ウェル３０４の表面には上記仮設ゲート電極
に自己整合的にｎ型ソース・ドレイン領域３１１，ｐ型
ポケット領域３１２が形成され、ｎ型ウェル３０３の表
面には第１のゲート電極３０９に自己整合的にｐ型ソー
ス・ドレイン領域３１３，ｎ型ポケット領域３１４が形
成される。全面に第２の絶縁膜が形成され、この第２の
絶縁膜がエッチバックされて、ゲート電極３０９，上記
仮設ゲート電極の側面を覆うサイドウォール・スペーサ
３１５が形成される。
【００８４】さらに、ｎ+ 型ソース・ドレイン領域３１
６がサイドウォール・スペーサ３１５並びに上記仮設ゲ
ート電極に自己整合的にｐ型ウェル３０４の表面に形成
され、ｐ+ 型ソース・ドレイン領域３１７がサイドウォ
ール・スペーサ３１５並びに第１のゲート電極３０９に
自己整合的にｎ型ウェル３０３の表面に形成される。
（チタンあるいはコバルトからなる第３の高融点金属の
珪化物である）高融点金属シリサイド層３１８が、ｎ+
型ソース・ドレイン領域３１６およびｐ+ 型ソース・ド
レイン領域３１７の表面にそれぞれ自己整合的に形成さ
れる。
【００８５】次に、上記第１の実施の形態の上記第２の
実施例と同様に、酸化シリコン系絶縁膜からなる層間絶
縁膜３１９がＣＶＤにより全面に形成される。第１のゲ
ート電極３０９および上記仮設ゲート電極に載置された
ハードマスク膜３０８の上面が露出するまで、この層間
絶縁膜３１９がＣＭＰされる。続いて、ｐ型ウェル３０
３の表面上を覆うフォトレジスト膜パターン３３９が形
成される。このフォトレジスト膜パターン３３９をマス
クにして、仮設ゲート電極に載置されたハードマスク膜
と、この仮設ゲート電極とが順次選択的に除去される。
さらに、この除去部に露出した部分のゲート酸化膜３０
５が、弗酸系のウェット・エッチングにより除去される
〔図８（ａ）〕。
【００８６】次に、上記フォトレジスト膜パターン３３
９が除去される。なお、上記仮設ゲート電極の除去部に
露出したゲート酸化膜３０５の除去に先だって、フォト
レジスト膜パターン３３９の除去を行なってもよい。
【００８７】次に、ＣＶＤにより、全面に例えば窒化タ
ンタル膜からなるゲート絶縁膜３２５が形成される。ゲ
ート絶縁膜３２５の酸化シリコン膜に換算した膜厚は高
々１０ｎｍ程度である。なお本一実施例において、ゲー
ト絶縁膜３２５は窒化タンタル膜に限定されるものでは
なく、例えば酸化シリコン膜でもよい。続いて、ＣＶＤ
もしくはスパッタリングにより、第４の高融点金属の窒
化物からなる第２の導電体膜として、窒化タンタル膜３
２６が形成される。次に、ＣＶＤもしくはスパッタリン
グにより、金属膜として例えばタンタル膜３２７が全面
に形成される。タンタル膜３２７の膜厚は高々２００ｎ
ｍ程度である。本一実施例では、金属膜を構成する金属
はタンタルに限定されるものではなく、他の高融点金
属、あるいは、例えばアルミ系合金，銅等であってもよ
い。
【００８８】次に、層間絶縁膜３１９の上面，第１のゲ
ート電極３０９に載置されたハードマスク膜３０８の上
面が露出するまで、タンタル膜３２７，窒化タンタル膜
３２６およびゲート絶縁膜３２５がＣＭＰされる。これ
により、窒化タンタル膜３２６にタンタル膜３２７が積
層された構造の第２のゲート電極３１０が、形成され
る。第２のゲート電極３１０の側面はゲート絶縁膜３２
５を介してサイドウォール・スペーサ３１５に覆われて
おり、ゲート絶縁膜３２５表面は第２の導電体膜である
窒化タンタル膜３２６により直接に覆われている〔図８
（ｂ）〕。
【００８９】本第３の実施と形態の本一実施例も、上記
第１，第２の実施の形態と同様の効果を有している。
【００９０】
【発明の効果】以上説明したように本発明によれば、
（高融点金属の窒化物からなる）導電体膜に、金属膜
（もしくは高融点金属膜）が積層してなるゲート電極を
有するＭＩＳＦＥＴにおいて、ｎチャネル型ＭＩＳＦＥ
Ｔのゲート電極を構成する導電体膜の仕事関数がｐチャ
ネル型ＭＩＳＦＥＴのゲート電極を構成する導電体膜の
仕事関数より小さく設定することが可能となる。その結
果、少なくともｎチャネル型ＭＩＳＦＥＴのしきい値電
圧の上昇を抑制することが容易になる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態と第１の実施例の断
面模式図である。
【図２】上記第１の実施の形態の上記第１の実施例の製
造工程の断面模式図である。
【図３】上記第１の実施の形態の上記第１の実施例の効
果を説明するための図であり、窒化チタン膜への窒素イ
オン注入量に対するしきい値電圧の変化量（ΔＶTH）を
示すグラフである。
【図４】上記第１の実施の形態の第２の実施例の製造工
程の断面模式図である。
【図５】上記第１の実施の形態の上記第２の実施例の効
果を説明するための図であり、窒化チタン膜形成時の窒
素ガス流量比に対するしきい値電圧の変化量（ΔＶTH）
を示すグラフである。
【図６】上記第１の実施の形態の第３の実施例の主要製
造工程の断面模式図である。
【図７】本発明の第２の実施の形態の一実施例の主要製
造工程の断面模式図である。
【図８】本発明の第３の実施の形態の一実施例の主要製
造工程の断面模式図である。
【図９】従来の半導体装置の製造工程の断面模式図であ
る。
【符号の説明】
１０１，２０１，３０１，４０１ シリコン基板 １０２，２０２，３０２，４０２ 素子分離領域 １０３，２０３，３０３，４０３ ｎ型ウェル １０４，２０４，３０４，４０４ ｐ型ウェル １０５，１２５ｂ，１２５ｃ，２０５，３０５，４０５
ゲート酸化膜 １０６，１０６ａ，１２６ｂ，１２６ｃ，２０６，２２
６，３０６，４０６窒化チタン膜 １０７，１２７，２０７，２２７，３０７，４０７
タングステン膜 １０８，２０８，３０８，４０８ ハードマスク膜 １０９，１１０，１１０ａ，１１０ｂ，１１０ｃ，２０
９，２１０，３０９，３１０，４０９，４１０ ゲー
ト電極 １１１，２１１，３１１，４１１ ｎ型ソース・ドレ
イン・エクテンション領域 １１２，２１２，３１２，４１２ ｐ型ポケット領域 １１３，２１３，３１３，４１３ ｐ型ソース・ドレ
イン・エクテンション領域 １１４，２１４，３１４，４１４ ｎ型ポケット領域 １１５，２１５，３１５，４１５ サイドウォール・
スペーサ １１６，２１６，３１６，４１６ ｎ+ 型ソース・ド
レイン領域 １１７，２１７，３１７，４１７ ｐ+ 型ソース・ド
レイン領域 １１８，２１８，３１８，４１８ 高融点金属シリサ
イド層 １１９，２１９，３１９，４１９ 層間絶縁膜 １３６，１３９，２３９，３３９ フォトレジスト膜
パターン ２２５，３２５ ゲート絶縁膜 ３２６ 窒化タンタル膜 ３２７ タンタル膜
フロントページの続き Ｆターム(参考） 4M104 AA01 BB04 BB20 BB25 BB30 BB32 BB33 CC05 DD03 DD04 DD26 DD37 DD43 DD64 DD65 DD66 DD71 DD82 DD84 DD88 FF06 FF13 FF18 GG09 GG10 GG14 HH20 5F048 AA00 AC03 BB09 BB10 BB12 BB14 BB16 BB18 BC05 BC06 BE03 BF06 BG14 DA25

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 シリコン基板の表面には、素子分離領域
    により分離されたｎ型ウェルとｐ型ウェルとが設けら
    れ、該ｎ型ウェルの表面には第１のゲート電極を有した
    ｐチャネル型ＭＩＳＦＥＴが設けられ、該ｐウェルの表
    面には第２のゲート電極を有したｎチャネル型ＭＩＳＦ
    ＥＴが設けられ、該第１および第２のゲート電極の側面
    はそれぞれ絶縁膜からなるサイドウォール・スペーサに
    より覆われており、 第１のゲート酸化膜を介して前記ｎ型ウェルの表面に設
    けられた前記第１のゲート電極は、該第１のゲート酸化
    膜の表面を直接に覆う第１の高融点金属の窒化物からな
    る第１の導電体膜と、該第１の導電体膜の表面に設けら
    れた第２の高融点金属膜とから構成されて、 第２のゲート酸化膜を介して前記ｎ型ウェルの表面に設
    けられた前記第２のゲート電極は、前記第１の導電体膜
    より窒素の含有率の高い前記第１の高融点金属の窒化物
    からなり，該第２のゲート酸化膜の表面を直接に覆う第
    ２の導電体膜と、該第２の導電体膜の表面に設けられた
    金属膜とから構成されていることを特徴とする半導体装
    置。
  2. 【請求項２】 前記第１および第２のゲート電極の側面
    が、それぞれ前記サイドウォール・スペーサにより直接
    に覆われており、 前記第１および第２のゲート酸化膜が熱酸化膜からな
    り、前記第２のゲート電極を構成する前記金属膜が前記
    第２の高融点金属膜からなり、 前記第１の高融点金属がチタン，タングステンおよびタ
    ンタルのうちの１つからなる請求項１記載の半導体装
    置。
  3. 【請求項３】 前記第１のゲート電極の側面は、前記サ
    イドウォール・スペーサにより直接に覆われて、 前記第２のゲート電極の側面は、前記第２のゲート酸化
    膜を介して、前記サイドウォール・スペーサにより覆わ
    れており、 前記第１の高融点金属がチタン，タングステンおよびタ
    ンタルのうちの１つからなる請求項１記載の半導体装
    置。
  4. 【請求項４】 前記第２の導電体膜の結晶方位が、前記
    第１の導電体膜の結晶方位と相違する請求項３記載の半
    導体装置。
  5. 【請求項５】 シリコン基板の表面には、素子分離領域
    により分離されたｎ型ウェルとｐ型ウェルとが設けら
    れ、該ｎ型ウェルの表面には第１のゲート電極を有した
    ｐチャネル型ＭＩＳＦＥＴが設けられ、該ｐウェルの表
    面には第２のゲート電極を有したｎチャネル型ＭＩＳＦ
    ＥＴが設けられ、該第１および第２のゲート電極の側面
    はそれぞれ絶縁膜からなるサイドウォール・スペーサに
    より覆われており、 熱酸化により形成されたゲート酸化膜を介して前記ｎ型
    ウェルの表面に設けられた前記第１のゲート電極は、該
    ゲート酸化膜の表面を直接に覆う第１の高融点金属の窒
    化物からなる第１の導電体膜と、該第１の導電体膜の表
    面に設けられた第２の高融点金属膜とから構成されて、 窒素を含んでなるゲート絶縁膜を介して前記ｎ型ウェル
    の表面に設けられた前記第２のゲート電極は、前記第１
    の導電体膜より窒素の含有率の高い前記第１の高融点金
    属の窒化物からなり，該ゲート絶縁膜の表面を直接に覆
    う第２の導電体膜と、該第２の導電体膜の表面に設けら
    れた金属膜とから構成されて、 前記第１のゲート電極の側面は、前記サイドウォール・
    スペーサにより直接に覆われて、 前記第２のゲート電極の側面は、前記ゲート絶縁膜を介
    して、前記サイドウォール・スペーサにより覆われてい
    ることを特徴とする半導体装置。
  6. 【請求項６】 前記ゲート絶縁膜は窒化シリコン膜もし
    くは窒化酸化シリコン膜であり、 前記第１の高融点金属がチタン，タングステンおよびタ
    ンタルのうちの１つからなる請求項５記載の半導体装
    置。
  7. 【請求項７】 シリコン基板の表面には、素子分離領域
    により分離されたｎ型ウェルとｐ型ウェルとが設けら
    れ、該ｎ型ウェルの表面には第１のゲート電極を有した
    ｐチャネル型ＭＩＳＦＥＴが設けられ、該ｐウェルの表
    面には第２のゲート電極を有したｎチャネル型ＭＩＳＦ
    ＥＴが設けられ、該第１および第２のゲート電極の側面
    はそれぞれ絶縁膜からなるサイドウォール・スペーサに
    より覆われており、 熱酸化により形成されたゲート酸化膜を介して前記ｎ型
    ウェルの表面に設けられた前記第１のゲート電極は、該
    ゲート酸化膜の表面を直接に覆う第１の高融点金属の窒
    化物からなる第１の導電体膜と、該第１の導電体膜の表
    面に設けられた第２の高融点金属膜とから構成されて、 ゲート絶縁膜を介して前記ｎ型ウェルの表面に設けられ
    た前記第２のゲート電極は、前記第１の高融点金属とは
    相違した第３の高融点金属の窒化物からなり，該ゲート
    絶縁膜の表面を直接に覆う第２の導電体膜と、該第２の
    導電体膜の表面に設けられた金属膜とから構成されて、 前記第１のゲート電極の側面は、前記サイドウォール・
    スペーサにより直接に覆われて、 前記第２のゲート電極の側面は、前記ゲート絶縁膜を介
    して、前記サイドウォール・スペーサにより覆われてい
    ることを特徴とする半導体装置。
  8. 【請求項８】 前記第１の高融点金属がチタンからな
    り、前記第３の高融点金属がタンタルからなる請求項７
    記載の半導体装置。
  9. 【請求項９】 シリコン基板の表面に素子分離領域によ
    り分離されたｎ型ウェルとｐ型ウェルとを形成し、該ｎ
    型ウェルおよびｐ型ウェルの表面に熱酸化によりゲート
    酸化膜を形成する工程と、 第１の高融点金属膜の窒化物からなる導電体膜を全面に
    形成し、前記ｎ型ウェルの表面上を覆うフォトレジスト
    膜パターン形成し、該フォトレジスト膜パターンをマス
    クにして該導電体膜に窒素をイオン注入する工程と、 第２の高融点金属膜と第１の絶縁膜からなるハードマス
    ク膜を順次全面に形成し、該ハードマスク膜，該第２の
    高融点金属膜および前記導電体膜を順次異方性エッチン
    グによりパターニングして、前記ｎ型ウェル，ｐ型ウェ
    ルの表面上にそれぞれ第１，第２のゲート電極を形成す
    る工程と、 全面に第２の絶縁膜を形成し，該第２の絶縁膜をエッチ
    バックして前記第１，第２のゲート電極の側面を覆うサ
    イドウォール・スペーサを形成し、該第１のゲート電極
    およびサイドウォール・スペーサをマスクにしたｐ型不
    純物のイオン注入により前記ｎ型ウェルの表面にｐ+ 型
    ソース・ドレイン領域を形成し、該第２のゲート電極お
    よびサイドウォール・スペーサをマスクにしたｎ型不純
    物のイオン注入により前記ｐ型ウェルの表面にｎ+ 型ソ
    ース・ドレイン領域を形成し、全面に第３の高融点金属
    膜を形成して該ｐ+ 型ソース・ドレイン領域およびｎ+
    型ソース・ドレイン領域の表面に自己整合的に高融点金
    属シリサイド層を形成する工程とを有することを特徴と
    する半導体装置の製造方法。
  10. 【請求項１０】 前記第１の高融点金属が、チタン，タ
    ングステンおよびタンタルのうちの１つである請求項９
    記載の半導体装置の製造方法。
  11. 【請求項１１】 シリコン基板の表面に素子分離領域に
    より分離されたｎ型ウェルとｐ型ウェルとを形成し、該
    ｎ型ウェルおよびｐ型ウェルの表面に熱酸化により第１
    のゲート酸化膜を形成する工程と、 第１の窒素ガス流量比のもとでの反応性スパッタリング
    により第１の高融点金属膜の窒化物からなる第１の導電
    体膜を全面に形成し、さらに、第２の高融点金属膜と第
    １の絶縁膜からなるハードマスク膜とを順次全面に形成
    する工程と、 前記ハードマスク膜，該第２の高融点金属膜および前記
    導電体膜を順次異方性エッチングによりパターニングし
    て、前記ｎ型ウェルの表面上に第１のゲート電極を形成
    し，同時に，前記ｐ型ウェルの表面に仮設のゲート電極
    を形成する工程と、 全面に第２の絶縁膜を形成し，該第２の絶縁膜をエッチ
    バックして前記第１のゲート電極および前記仮設のゲー
    ト電極の側面をそれぞれ覆うサイドウォール・スペーサ
    を形成し、該第１のゲート電極およびサイドウォール・
    スペーサをマスクにしたｐ型不純物のイオン注入により
    前記ｎ型ウェルの表面にｐ+ 型ソース・ドレイン領域を
    形成し、該仮設のゲート電極およびサイドウォール・ス
    ペーサをマスクにしたｎ型不純物のイオン注入により前
    記ｐ型ウェルの表面にｎ+ 型ソース・ドレイン領域を形
    成し、全面に第３の高融点金属膜を形成して該ｐ+ 型ソ
    ース・ドレイン領域およびｎ+ 型ソース・ドレイン領域
    の表面に自己整合的に高融点金属シリサイド層を形成す
    る工程と、 全面に層間絶縁膜を形成し、前記ハードマスク膜の上面
    が露出するまで該層間絶縁膜を化学機械研磨（ＣＭＰ）
    する工程と、 前記ｎ型ウェルの表面上を覆うフォトレジスト膜パター
    ンを形成し、該フォトレジスト膜パターンをマスクにし
    て前記ハードマスク膜，仮設のゲート電極および第１の
    ゲート酸化膜を順次エッチング除去する工程と、 気相成長法により全面に第２のゲート酸化膜を形成する
    工程と、 前記第１の窒素ガス流量比より高い第２の窒素ガス流量
    比のもとでの反応性スパッタリングにより，第１の高融
    点金属膜の窒化物からなる第２の導電体膜を全面に形成
    し、さらに、全面に金属膜を形成する工程と、 前記層間絶縁膜の上面が露出するまで前記金属膜，第２
    の導電体膜および第２のゲート酸化膜をＣＭＰして、前
    記ｐ型ウェルの表面上に第２のゲート電極を形成する工
    程とを有することを特徴とする半導体装置の製造方法。
  12. 【請求項１２】 前記第２の導電体膜の結晶方位が前記
    第１の導電体膜の結晶方位と相違するように前記第２の
    窒素ガス流量比が設定される請求項１１記載の半導体装
    置の製造方法。
  13. 【請求項１３】 前記第１の高融点金属が、チタン，タ
    ングステンおよびタンタルのうちの１つである請求項１
    １もしくは請求項１２記載の半導体装置の製造方法。
  14. 【請求項１４】 シリコン基板の表面に素子分離領域に
    より分離されたｎ型ウェルとｐ型ウェルとを形成し、該
    ｎ型ウェルおよびｐ型ウェルの表面に熱酸化によりゲー
    ト酸化膜を形成する工程と、 第１の高融点金属膜の窒化物からなる第１の導電体膜を
    全面に形成し、さらに、第２の高融点金属膜と第１の絶
    縁膜からなるハードマスク膜とを順次全面に形成する工
    程と、 前記ハードマスク膜，該第２の高融点金属膜および前記
    導電体膜を順次異方性エッチングによりパターニングし
    て、前記ｎ型ウェルの表面上に第１のゲート電極を形成
    し，同時に，前記ｐ型ウェルの表面に仮設のゲート電極
    を形成する工程と、 全面に第２の絶縁膜を形成し，該第２の絶縁膜をエッチ
    バックして前記第１のゲート電極および前記仮設のゲー
    ト電極の側面をそれぞれ覆うサイドウォール・スペーサ
    を形成し、該第１のゲート電極およびサイドウォール・
    スペーサをマスクにしたｐ型不純物のイオン注入により
    前記ｎ型ウェルの表面にｐ+ 型ソース・ドレイン領域を
    形成し、該仮設のゲート電極およびサイドウォール・ス
    ペーサをマスクにしたｎ型不純物のイオン注入により前
    記ｐ型ウェルの表面にｎ+ 型ソース・ドレイン領域を形
    成し、全面に第３の高融点金属膜を形成して該ｐ+ 型ソ
    ース・ドレイン領域およびｎ+ 型ソース・ドレイン領域
    の表面に自己整合的に高融点金属シリサイド層を形成す
    る工程と、 全面に層間絶縁膜を形成し、前記ハードマスク膜の上面
    が露出するまで該層間絶縁膜をＣＭＰする工程と、 前記ｎ型ウェルの表面上を覆うフォトレジスト膜パター
    ンを形成し、該フォトレジスト膜パターンをマスクにし
    て前記ハードマスク膜，仮設のゲート電極およびゲート
    酸化膜を順次エッチング除去する工程と、 気相成長法により全面に窒素を含んでなるゲート絶縁膜
    を形成する工程と、 前記第１の高融点金属膜の窒化物からなる第２の導電体
    膜と金属膜とを順次全面に形成する工程と、 熱処理により、前記ゲート絶縁膜から前記第２の導電体
    膜に窒素を拡散される工程と、 前記層間絶縁膜の上面が露出するまで金属膜を全面に形
    成し、前記金属膜，第２の導電体膜および第２のゲート
    酸化膜をＣＭＰして，前記ｐ型ウェルの表面上に第２の
    ゲート電極を形成する工程とを有することを特徴とする
    半導体装置の製造方法。
  15. 【請求項１５】 前記ゲート絶縁膜が窒化シリコン膜あ
    るいは窒化酸化シリコン膜からなり、 前記第１の高融点金属がチタン，タングステンおよびタ
    ンタルのうちの１つである請求項１４記載の半導体装置
    の製造方法。
  16. 【請求項１６】 シリコン基板の表面に素子分離領域に
    より分離されたｎ型ウェルとｐ型ウェルとを形成し、該
    ｎ型ウェルおよびｐ型ウェルの表面に熱酸化によりゲー
    ト酸化膜を形成する工程と、 第１の高融点金属膜の窒化物からなる第１の導電体膜を
    全面に形成し、さらに、第２の高融点金属膜と第１の絶
    縁膜からなるハードマスク膜とを順次全面に形成する工
    程と、 前記ハードマスク膜，該第２の高融点金属膜および前記
    導電体膜を順次異方性エッチングによりパターニングし
    て、前記ｎ型ウェルの表面上に第１のゲート電極を形成
    し，同時に，前記ｐ型ウェルの表面に仮設のゲート電極
    を形成する工程と、 全面に第２の絶縁膜を形成し，該第２の絶縁膜をエッチ
    バックして前記第１のゲート電極および前記仮設のゲー
    ト電極の側面をそれぞれ覆うサイドウォール・スペーサ
    を形成し、該第１のゲート電極およびサイドウォール・
    スペーサをマスクにしたｐ型不純物のイオン注入により
    前記ｎ型ウェルの表面にｐ+ 型ソース・ドレイン領域を
    形成し、該仮設のゲート電極およびサイドウォール・ス
    ペーサをマスクにしたｎ型不純物のイオン注入により前
    記ｐ型ウェルの表面にｎ+ 型ソース・ドレイン領域を形
    成し、全面に第３の高融点金属膜を形成して該ｐ+ 型ソ
    ース・ドレイン領域およびｎ+ 型ソース・ドレイン領域
    の表面に自己整合的に高融点金属シリサイド層を形成す
    る工程と、 全面に層間絶縁膜を形成し、前記ハードマスク膜の上面
    が露出するまで該層間絶縁膜をＣＭＰする工程と、 前記ｎ型ウェルの表面上を覆うフォトレジスト膜パター
    ンを形成し、該フォトレジスト膜パターンをマスクにし
    て前記ハードマスク膜，仮設のゲート電極およびゲート
    酸化膜を順次エッチング除去する工程と、 気相成長法により全面にゲート絶縁膜を形成する工程
    と、 前記第４の高融点金属膜の窒化物からなる第２の導電体
    膜を全面に形成し、さらに、金属膜を全面に形成する工
    程と、 前記層間絶縁膜の上面が露出するまで前記金属膜，第２
    の導電体膜および第２のゲート酸化膜をＣＭＰして，前
    記ｐ型ウェルの表面上に第２のゲート電極を形成する工
    程とを有することを特徴とする半導体装置の製造方法。
  17. 【請求項１７】 前記第１の高融点金属がチタンであ
    り、前記第４の高融点金属がタンタルである請求項１６
    記載の半導体装置の製造方法。
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