JP4313065B2 - シリコンゲルマニウムゲートを利用した半導体素子及びその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明はシリコンゲルマニウムゲートを利用した半導体素子及びその製造方法に関するものであり、詳細には、非対称ゲート積層構造を有するCMOS半導体素子及びその形成方法に関するものである。
【0002】
【従来の技術】
MOS(Metal−Oxide−Semiconductor)トランジスタのゲート電極物質として、リンP、ヒ素As、ボロンBなどの不純物がドーピングされた多結晶シリコン膜(以下、“ポリシリコン膜”という)が一般的に使用されており、ドーピングされる不純物の種類に従ってpチャネルMOS(PMOS)トランジスタ及びnチャネルMOS(NMOS)トランジスタに区分する。
【0003】
最近、PMOS及びNMOSトランジスタを互いに隣接して形成した後に、各ドレインを互いに連結して出力端子にし、各ゲートは互いに連結されるようにして、入力として使用するいわゆるCMOS(Complementary MOS)素子が反転回路に使用されている。CMOS素子は低い動作電圧、高い集積度、低い消費電力、高いノイズマージンなどの長所がある。
【0004】
一方、CMOS技術は各ゲート電極をどのように形成するかに従って多様なカテゴリに分けられ、素子の大きさが小さくなりつつ、ゲート電極物質であるポリシリコンにチャネル型と同一な型の不純物をドーピングさせるデュアルゲート技術が多く使用されている。デュアルゲートはチャネル表層の機能を強化させ、対称的な低電圧動作を可能にする利点がある。
【0005】
高性能のデュアルゲート型CMOSトランジスタを製作することにおいて、PMOSトランジスタのゲート電極を形成するポリシリコンのドーピング不純物として、ボロンを使用することが多い。この時に、ボロンのようなp型不純物をドーピングさせる方法では、ソース/ドレイン領域を形成する時に、同時にポリシリコンゲートにイオン注入を実施する方法を使用することが多い。
【0006】
ところで、ボロンをトランジスタのゲートをなすポリシリコン膜にイオン注入する場合に、ボロンがポリシリコン膜に均一にドーピングされず、ゲート絶縁膜が隣接部分(ゲート電極の下部領域)に相対的に低くドーピングされるか、ドーピングされたボロンが後続の熱処理工程などで拡散されて、薄いゲート絶縁膜を過ぎてチャネルに抜け出る問題(boron penetration:ボロン浸透)が生じることができる。特に、CMOS型半導体素子のPMOSトランジスタでゲート絶縁膜は数十Å程度に、非常に薄く形成されるので、チャネル領域にボロンが抜け出る問題はかなり深刻である。このようなボロン浸透は、素子のしきい値電圧を変化させる。また、ゲート電極の下部での低いボロンドーピングにより素子動作のための電圧印加時に、ゲート電極の下部に空乏領域(gatepoly depletion)が発生し、結果的に、ゲート絶縁膜の実質的な厚さが厚くなる結果を招来する。
【0007】
上述のようなCMOS技術でのゲートポリディプリーション及びボロン浸透による問題点を解決するための一つの方法として、ポリシリコンゲルマニウム電極を使用する方法が知られている。ゲルマニウムGeはポリシリコンに比べてボロンに対する固溶度が高いので、ゲルマニウムをゲート電極として使用する場合に、ゲート電極の全体に均一にボロンがドーピングされ、ボロンがゲート電極の外部に(すなわち、チャネルに)よく拡散されない。
【0008】
シリコンゲルマニウム電極がPMOSトランジスタにおいては、ゲートポリディプリーション及びボロン浸透現象を防止する効果があるが、NMOSトランジスタの場合には、むしろポリシリコンゲート電極に比べてさらに悪い結果を招来する。NMOSトランジスタのゲート電極のドーパントとして、リンまたはヒ素が使用され、ゲルマニウムがこれらドーパントに対しては溶解度が低く、また活性化熱処理工程時に、ドーパントが十分に活性化されない。
【0009】
またゲート電極のコンタクト抵抗を低くするために、高融点転移金属を使用したシリサイド工程を適用する場合に、MOSトランジスタにおいて、ゲルマニウムが高融点転移金属及びポリシリコンの間の反応を妨害する因子として作用する問題点が発生する。
【0010】
したがって、CMOS半導体素子において、PMOSトランジスタのゲートにはシリコンゲルマニウム膜を使用し、NMOSトランジスタのゲートには既存のポリシリコン膜を使用する新しいCMOS技術が要求される。
【0011】
【発明が解決しようとする課題】
本発明は、上述の従来のCMOS技術での問題点を解決するために、PMOSトランジスタ及びNMOSトランジスタのゲート電極を形成することにおいて、互いに異なるゲート電極構造、すなわち、PMOSトランジスタにはシリコンゲルマニウム膜を適用し、NMOSトランジスタにはこれを適用せず、既存のポリシリコン膜を適用するシリコンゲルマニウムゲートを利用した半導体素子の製造方法を提供することにその目的がある。
【0012】
本発明の他の目的は、シリコンゲルマニウムゲート電極を使用していながらも、良好な高融点金属シリサイド膜を形成することができるシリコンゲルマニウムゲートを利用した半導体素子の製造方法を提供することにある。
【0013】
本発明のまた他の目的は、ゲート電極の下部でのゲートポリシリコンディブリーション(空乏を防止することができるPMOSトランジスタ及びNMOSトランジスタのゲート電極が非対称的構造を有する半導体素子を提供することにその目的がある。
【0014】
【課題を解決するための手段】
PMOSトランジスタにおいて、ゲートポリディプリーションを防止し、良好なシリサイド膜の形成のためには、ゲート絶縁膜と隣接するゲート積層構造の下部のみにゲルマニウムが分布し、高融点金属膜と隣接するゲート積層構造の上部には分布しないことが望ましい。このために、本発明では、PMOSトランジスタの形成において、ゲート絶縁膜上にシリコンゲルマニウム膜を形成し、シリサイド膜の形成のためのゲートの上部を構成するポリシリコン膜の下部に、すなわち、前記シリコンゲルマニウム膜及びポリシリコン膜の間に非晶質膜を形成することを一特徴とする。前記非晶質膜はゲルマニウムがゲートの上部をなすポリシリコン膜に拡散することを防止する。この時に、シリコンゲルマニウム膜の厚さの均一性を確保し、その膜質の表面の特性を良好にするために、望ましくは、ゲート絶縁膜及びシリコンゲルマニウム膜の間にシード用導電膜をさらに形成する。シード用導電膜はポリシリコン膜で形成し、ゲルマニウムの拡散を可能にすることが望ましく、非晶質膜は非晶質シリコン膜で形成することが望ましい。したがって、非晶質膜により、熱処理工程で、ゲルマニウムがゲート積層構造の上部まで、すなわち、ポリシリコン膜に拡散されることを防止することができる。しかし、ゲート積層構造の下部へは、ゲルマニウムがシード用ポリシリコン膜まで拡散される。すなわち、シリコンゲルマニウムを基準に、上部及び下部に各々ゲルマニウム拡散特性が異なる膜質である非晶質シリコン膜及びシード用ポリシリコン膜を形成し、後続の熱処理工程で、ゲルマニウムがゲート積層構造の上部へは拡散されないようにし、下部のみで拡散されるようにすることに、その特徴がある。
【0015】
また、NMOSトランジスタの場合に、ゲートポリディプレーションを防止するためには、シリコンゲルマニウム膜が形成されてはいけないので、本発明によるゲート絶縁膜、選択的な層であるシード用導電膜、シリコンゲルマニウム膜及び非晶質導電膜を順次に半導体基板上に形成した後に、フォトリソグラフィ工程を通じてNMOSトランジスタが形成されるNMOS領域の非晶質膜、シリコンゲルマニウム膜を除去して、PMOSトランジスタが形成されるPMOS領域にはシリコンゲルマニウム膜を残すことを一特徴とする。NMOS領域は露出され、PMOS領域は露出されないように、非晶質膜上にマスク膜パターンを形成し、メインエッチング(main etch)によりまず乾式エッチングを進行する。この時に、非晶質導電膜の全部、そして下部のシリコンゲルマニウム膜の大部分を除去する。次に、残存するシリコンゲルマニウム膜のみを湿式エッチングで選択的に除去し、NMOS領域にはシリコンゲルマニウムを除去し、PMOS領域のみにシリコンゲルマニウム膜を残す。
【0016】
さらに具体的に、前記本発明の目的を達成するためのシリコンゲルマニウムゲートを利用した半導体素子の形成方法は、半導体基板にNMOS領域とPMOS領域を限定する素子分離領域を形成する段階と、前記素子分離領域が形成された結果の半導体基板の全面にゲート酸化膜を形成する段階と、前記ゲート酸化膜上にシリコンゲルマニウム膜及び非晶質導電膜を順次に形成する段階と、前記NMOS領域上の非晶質導電膜及びシリコンゲルマニウム膜を除去する段階と、前記NMOS領域上の非晶質導電膜及びシリコンゲルマニウム膜を除去した結果の半導体基板の全面にポリシリコン膜を形成する段階と、前記ゲート絶縁膜が露出されるまで前記積層された導電膜質をパターニングして、前記NMOS領域及び前記PMOS領域に各々ゲート電極を形成する段階とを含む。
【0017】
望ましい実施形態において、前記NMOS領域上の非晶質導電膜及びシリコンゲルマニウム膜を除去する段階は、前記非晶質導電膜上に前記NMOS領域を覆わないように、マスク膜パターンを形成する段階と、前記マスク膜パターンを使用して乾式エッチングを実行する段階と、前記マスク膜パターンを除去した後に、湿式エッチングを実行する段階とを含んでなされる。この時に、前記乾式エッチングは、前記非晶質導電膜及びその下部のシリコンゲルマニウム膜の一部を除去し、前記湿式エッチングは前記乾式エッチングにより露出された前記非晶質導電膜の残存部分を選択的に除去する。
【0018】
さらに具体的に、前記乾式エッチングは、炭素原子とフッ素原子を含有するガス、例えば、CF4ガスを使用し、前記湿式エッチングはHNO3及びH2O2溶液が混合したエッチング溶液を使用し、望ましくは、1.2ボリュームパーセントのHNO3及び4.8ボリュームパーセントのH2O2を混合したエッチング溶液を使用する。
【0019】
前記非晶質導電膜は熱処理工程で、ゲルマニウム拡散を防止するのに十分な導電膜質であれば、どのようなものでも使用可能であるが、望ましくは、非晶質シリコン膜で使用する。
【0020】
望ましい実施形態において、前記ゲート酸化膜の形成の後に、前記シリコンゲルマニウム膜の形成の前に、前記シリコンゲルマニウム膜の形成のためのシード用シリコン膜をさらに形成する。シード用シリコン膜をさらに形成する場合に、前記NMOS領域上の非晶質導電膜及びシリコンゲルマニウム膜を除去する段階は、前記非晶質導電膜上に前記NMOS領域を覆わないように、マスク膜パターンを形成する段階と、前記マスク膜パターンを使用して乾式エッチングを実行する段階と、前記マスク膜パターンを除去する段階と、湿式エッチングを実行する段階とを含んでなされ、この時に、前記乾式エッチングは前記非晶質導電膜及びその下部のシリコンゲルマニウム膜の一部をエッチングし、前記湿式エッチングは前記シード用シリコン膜が露出されるまで残存するシリコンゲルマニウム膜を選択的にエッチングする。
【0021】
望ましくは、前記シード用シリコン膜はゲルマニウムの拡散が容易なポリシリコンで形成する。
【0022】
本発明において、前記シード用シリコン膜を形成する場合に、前記マスク膜パターンの形成の後に、または前記乾式エッチングの後、マスク膜パターンの除去の前に、前記NMOS領域上の前記シード用シリコン膜にn−型不純物を注入するイオン注入工程をさらに進行して、NMOSゲート電極の下部をドーピングすることが望ましい。
【0023】
本発明において、ゲルマニウムの下部の拡散のために、熱処理工程をさらに進行することができる。前記ゲルマニウム拡散熱処理は、前記ゲート絶縁膜上に積層された導電膜質をパターニングした後に実施することが望ましい。しかし、前記シリコンゲルマニウム膜の形成の以後に進行する各段階のうちいずれか一段階で進行することもできる。前記ゲルマニウム拡散熱処理は、約100℃乃至1200℃で、約0乃至10秒間進行する。ここで、0秒を含むことは、ゲルマニウム拡散熱処理工程を進行しない場合を含むことができるという意味である。
【0024】
上述の方法において、シリコンゲルマニウム膜とその上部に形成されるポリシリコン膜の間に導電性非晶質膜を形成することによって、前記ゲルマニウム拡散熱処理時に、ゲルマニウムが前記ゲート上部を構成するポリシリコン膜に拡散されることを防止する。これによって、ゲルマニウム拡散によるシリサイド膜の劣化を防止することができる。
【0025】
上述の本発明の目的を達成するための本発明の望ましい工程構成によるシリコンゲルマニウムゲートを利用した半導体素子の形成方法は、NMOS領域及びPMOS領域を限定する素子分離領域が形成された半導体基板の全面にゲート酸化膜を形成する段階と、前記ゲート酸化膜上にシード用下部ポリシリコン電極膜を形成する段階と、前記シード用下部ポリシリコン電極膜上にシリコンゲルマニウム電極膜を形成する段階と、前記シリコンゲルマニウム電極膜上に非晶質電極膜を形成する段階と、前記NMOS領域を覆わないように、前記非晶質電極膜上にマスク膜パターンを形成する段階と、前記マスク膜パターンにより露出された前記NMOS領域上の前記非晶質電極膜及びその下部の前記シリコンゲルマニウム電極膜の一部を乾式エッチングする段階と、前記マスク膜パターンを除去する段階と、前記NMOS領域上の前記シード用下部ポリシリコン電極膜が露出されるまで前記乾式エッチングにより露出された前記シリコンゲルマニウム電極膜の残存部分を選択的に湿式エッチングする段階と、前記NMOS領域上の前記シード用下部ポリシリコン電極膜及び前記PMOS領域上の前記シリコンゲルマニウム電極膜上に上部ポリシリコン電極膜を形成する段階と、前記積層された電極膜をパターニングして前記NMOS領域及び前記PMOS領域上に各々ゲート電極を形成する段階とを含む。
【0026】
前記望ましい本発明において、前記シリコンゲルマニウム電極膜のゲルマニウムが前記シード用下部ポリシリコン膜への拡散のための熱処理工程段階をさらに含むことができ、前記積層された電極膜をパターニングした以後に進行することが望ましい。しかし、前記シリコンゲルマニウム電極膜の形成の以後に進行される前記各段階のうちいずれか一段階の以後に進行することもできる。
【0027】
前記ゲルマニウム拡散熱処理工程の段階で、前記シリコンゲルマニウム上に形成された前記非晶質導電膜は前記ゲルマニウムが前記上部ポリシリコン電極膜に拡散することを防止する役割を果たす。
【0028】
上述の本発明において、前記NMOS領域及び前記PMOS領域に各々ゲート電極を形成した後に、前記各々のゲート電極の両側壁に絶縁膜側壁スペーサを形成する段階と、前記側壁スペーサ及びゲート電極をイオン注入マスクとして使用して前記各々のゲート電極の両側の半導体基板内にソース/ドレインを各々形成する段階と、前記ソース/ドレインが形成された結果の半導体基板の全面にシリサイド用高融点転移金属膜を形成する段階とをさらに含む。高融点転移金属では、例えば、チタン、コバルトなどを使用することができる。
【0029】
上述の本発明のまた他の目的を達成するための半導体素子は、NMOSトランジスタを構成するゲートは選択的な層であるシード用ポリシリコン膜及び上部ポリシリコン膜からなり、PMOSトランジスタを構成するゲートはシード用ポリシリコン膜、シリコンゲルマニウム膜、非晶質導電膜(非晶質シリコン膜)及び上部ポリシリコン膜からなる。前記CMOS半導体素子は前記各トランジスタのゲート電極の上部に高融点金属シリサイド膜及びゲート電極の側壁に側壁スペーサをさらに含む。PMOSゲートの高さが相対的にNMOSゲートに比べてさらに大きくなり、したがって、NMOSに比べてPMOSの側壁スペーサが長くなることによって、NMOSに比べて相対的に短チャネル効果がひどいPMOSの漏洩電流やつき抜け現象(punchthrough)を抑制させることができる効果がある。
【0030】
【発明の実施の形態】
以下、添付した図を参照して、本発明の望ましい実施形態を詳細に説明する。
【0031】
まず、本発明が提供する半導体素子構造に対して説明する。図12は本発明による半導体素子構造を概略的に示した断面図である。図12に示したように、本発明による半導体素子は、半導体基板100上に素子分離領域102により電気的に隔離されたPMOSトランジスタ200a及びNMOSトランジスタ200bを含む。前記PMOSトランジスタ200aは前記半導体基板100上にゲート絶縁膜104を挟んで、順次に配置された積層ゲート電極116a及びその両側の半導体基板に形成されたソース/ドレイン120を含む。そして、前記NMOSトランジスタ200bも前記半導体基板100上にゲート絶縁膜104を挟んで、順次に配置された積層ゲート電極116b及びその両側の半導体基板に形成されたソース/ドレイン120を含む。しかし、PMOS及びNMOSの積層ゲート電極は互いに異なる種類の膜質で形成され、また、その高さが互いに異なる。PMOSのゲート電極がNMOSゲートの電極よりさらに高い。具体的に、PMOSゲート電極116aは下部シーディング用ポリシリコン膜106、シリコンゲルマニウム膜108、非晶質導電膜110及び上部ポリシリコン膜114の四つの層からなり、前記NMOSゲート電極116bは下部シーディング用ポリシリコン膜106及び上部ポリシリコン膜114の二つの層からなる。またPMOS及びNMOSゲート電極の上部に各々高融点金属シリサイド膜124a、124b及びゲート電極の側壁に絶縁膜からなる側壁スペーサ118a、118bをさらに含む。本発明の半導体素子構造のまた他の特徴では、側壁スペーサが各々異なる大きさを有する。PMOSの側壁スペーサ118aがNMOSの側壁スペーサ118bよりさらに大きく、すなわち、側壁スペーサとその下部のソース/ドレインが重畳する水平寸法t1がNMOSのそれt2よりさらに大きい(t1>t2)。したがって、相対的に短チャネル効果が深刻なPMOSの漏洩電流やつき抜け現象を抑制させることができる効果がある。
【0032】
以下、互いに異なるゲート電極構造を有するCMOS半導体素子の製造方法を望ましい実施形態を通じて説明する。図1乃至図11は本発明の望ましい実施形態によるシリコンゲルマニウムゲートを利用した半導体素子の製造方法で選択された一部工程段階による半導体基板の一部を概略的に示した断面図である。
【0033】
まず、図1を参照すると、半導体基板100にゲート絶縁膜104を形成する。通常、前記半導体基板100には前記ゲート絶縁膜104の形成の前に、不純物ドーピングによるウェル形成とSTI(shallow trench isolation)方法などによる素子分離工程を進行して、素子分離膜102を形成し、チャネルイオン注入を進行する。前記素子分離膜102は半導体基板100にNMOSトランジスタが形成されるNMOS領域及びPMOSトランジスタが形成されるPMOS領域を限定する。素子分離工程及びチャネルイオン注入工程は広く知られているので、詳細な説明は省略する。前記ゲート絶縁膜の厚さは、40乃至70Å程度で形成し、NMOSトランジスタ領域とPMOSトランジスタ領域で異なり形成することができる。最近のデュアルCMOS型半導体装置の場合に、高性能素子の形成及び高集積化のために、PMOSトランジスタのゲート絶縁膜104を20乃至40Å程度の厚さで形成する場合も多い。前記ゲート絶縁膜104では、基板を酸化雰囲気で高温に酸化させて形成するシリコン酸化膜の以外に、シリコン窒化酸化膜を使用することもできる。
【0034】
次に、図2を参照すると、前記ゲート絶縁膜104が形成された半導体基板100の全面にシード用シリコン膜106、シリコンゲルマニウム膜SiGe、108及び導電性非晶質膜110を順次に形成する。具体的に説明すると、まず、前記シード用シリコン膜106を0乃至500Åの厚さで形成する。この時に、0を含むことはシード用シリコン膜106が形成されない場合を含むことができるという意味である。しかし、後続工程で形成されるシリコンゲルマニウム層の効率的な形成のためには、シリコンゲルマニウム層の形成の前に、前記ゲート絶縁膜104上に前記シード用シリコン膜106を形成することが望ましい。したがって、前記シード用シリコン膜106は後続の熱処理工程で、ゲルマニウムがよく拡散されることができるようにする。これは、ゲートの下部でのポリディプリーションを防止するためである。前記シード用シリコン膜106の形成の厚さは、その機能に必要な最小の厚さで形成することが望ましい。例えば、50Å程度で積層することが望ましい。前記シード用シリコン膜106は多結晶であるポリシリコンで形成することが望ましい。
【0035】
前記シード用シリコン膜106は例えば、工程チャンバ気圧を数Torr乃至常圧に、温度を550℃乃至600℃に維持しつつ、モノシランガスSiH4のようなソースガスを流してポリシリコンを形成する化学気相蒸着CVD法を使用することができる。
【0036】
前記シリコンゲルマニウム膜108はポリシリコン形成と類似な条件で行われる。例えば、適切な工程温度でソースガスとしてモノシランガスSiH4及びゲルマンGeH4ガスを流しつつ、化学的気相蒸着CVDを実施して形成する。この時に、ソースガスの流量比、すなわち、モノシランガス及びゲルマンGeH4の流量比を適切に調節してゲルマニウム含量を調節することができる。前記シリコンゲルマニウム膜は工程温度に従って結晶質または非晶質になることができる。
【0037】
前記導電性非晶質膜110は本発明の一特徴をなす膜質として、ゲルマニウムのゲートの上部方への拡散を防止することができる導電性膜質であれば、どのようなものでも使用可能であり、望ましくは、非晶質シリコンで形成する。また、前記導電性非晶質膜110はNMOS領域でのシリコンゲルマニウム膜を除去する時に、ハードマスクとしての機能もする。前記導電性非晶質膜110の形成の厚さはその機能に必要な最小の厚さの以上に形成し、例えば、10Å以上500Å以下に形成する。非晶質シリコンで形成する場合に、上述のCVDを利用したポリシリコン形成方法を利用し、工程温度を調節すると、非晶質膜を形成することができる。また、物理的気相蒸着PVD法などその他の適切な蒸着方法を使用して形成することができる。
【0038】
次に、NMOS領域の非晶質膜110及びシリコンゲルマニウム膜108を除去する(図6参照)。このために、本発明では、非晶質膜110及びシリコンゲルマニウム膜108を二段階エッチング工程を適用して除去し、第1エッチングで非晶質膜の全部及びシリコンゲルマニウム膜の一部をエッチングし、第2エッチングで残存するシリコンゲルマニウム膜をエッチングする。第1エッチングで乾式エッチングを使用し、第2エッチングで湿式エッチングを使用する。
【0039】
さらに具体的に説明すると、まず、図3に示したように、前記導電性非晶質膜110が形成された半導体基板100上にマスク膜パターン112を形成する。前記マスク膜パターン112はNMOS領域を露出させ、PMOS領域は覆うように形成する。これによって、NMOS領域の非晶質膜110が露出される。前記マスク膜パターン112は、例えば、感光性膜であるフォトレジスト膜をコーティングした後に、露光及び現象工程を進行して形成する。
【0040】
次に、図4を参照すると、第1エッチングで乾式エッチングを進行して前記マスク膜パターン112により露出されたNMOS領域の非晶質膜の全部及びシリコンゲルマニウム膜の一部をエッチングする。第1エッチングである乾式エッチングは炭素原子とフッ素原子を含有するガスを使用して進行する。例えば、CF4ガスを使用し、キャリアガスとしてアルゴンガスを使用する。乾式エッチングを進行した後に、NMOS領域にゲートドーピングのための不純物イオン注入113工程を進行する。不純物イオンとして、n−型のリンまたはヒ素を使用してNMOS領域のシード用シリコン膜106に注入する。例えば、1乃至100keVのエネルギーでイオンを注入する。
【0041】
次に、図5に示したように、乾式エッチングを進行した後に、前記マスク膜パターン112を除去する。これによって、PMOS領域では、導電性非晶質膜110が露出される。一方、NMOS領域では、前記乾式エッチング進行の結果、残存するシリコンゲルマニウム膜108aが露出されている。
【0042】
前記マスク膜パターン112を除去した後に、第2エッチングで湿式エッチングを進行して残存するシリコンゲルマニウム膜108aをNMOS領域で除去する。この時に、PMOS領域でのシリコンゲルマニウム膜上に残存する導電性非晶質膜110がハードマスクとして役割を果たすので、湿式エッチングからシリコンゲルマニウム膜が保護される。第2エッチングである湿式エッチングはHNO3及びH2O2溶液が混合したエッチング溶液を使用する。さらに具体的に、1.2体積パーセントのHNO3及び4.8体積パーセントのH2O2を混合したエッチング溶液を使用する。
【0043】
次の図7を参照すると、NMOS領域のシード用シリコン膜106及びPMOS領域の導電性非晶質膜110が露出された半導体基板の全面に最終的なゲート積層構造の一部を構成する追加シリコン膜114を形成する。前記追加シリコン膜114は先のシード用シリコン膜106のような条件でポリシリコン層で形成することが望ましい。前記追加シリコン膜114の厚さは既に形成された膜質の厚さ及び最終的なゲート積層構造の厚さを考慮して決められ、例えば、100乃至2000Åの厚さで形成する。
【0044】
次に、写真エッチング工程を進行して積層された膜質を各々パターニングしてPMOS領域及びNMOS領域に各々ゲート電極116a、116bを形成する(図8参照)。結果的に、PMOS領域では、シード用シリコン膜106、シリコンゲルマニウム膜108、導電性非晶質膜110及び追加シリコン膜114がゲート電極116aを構成し、NMOS領域では、シリコンゲルマニウム及び導電性非晶質膜が排除されたシード用シリコン膜106及び追加シリコン膜114がゲート電極116bを構成する。
【0045】
PMOS領域でゲート電極の最下部を構成するシード用シリコン膜106のポリディプリーションを防止するために、その上部に積層されたシリコンゲルマニウム膜108のゲルマニウムが前記シード用シリコン膜106に拡散するように、ゲルマニウム拡散熱処理工程を進行する。これによって、ゲート電極の最下部にゲルマニウムが十分に分布し、PMOSゲートドーピング時に注入されるボロン不純物がゲートポリディプリーションを十分に防止できるように、ゲート電極の下部に溶解される。この時に、ゲート電極の最上部を形成し、シリサイド膜の形成のために、高融点転移金属と反応する追加シリコン膜114にはゲルマニウムが拡散されない。本発明では、前記追加シリコン膜114とシリコンゲルマニウム膜108との間にゲルマニウムの拡散を防止する役割を果たす導電性非晶質膜110が介在されるためである。
【0046】
ゲルマニウム拡散熱処理工程は、約100℃乃至1200℃で、約0乃至10秒間進行する。ここで、0秒を含むことは、ゲルマニウム拡散熱処理工程を進行しない場合を含むことができるという意味である。すなわち、後続の熱処理工程、例えば、シリサイド熱処理工程、ソース/ドレイン熱処理工程でもゲルマニウムの拡散が起こることができるためである。
【0047】
次に、図9を参照すると、側壁スペーサ工程、ソース/ドレイン工程を進行してPMOS及びNMOSのゲート電極の側壁に各々側壁スペーサ118a、118bを形成し、ゲート電極の両側の半導体基板内に(ウェル内に)ソース/ドレイン120を形成する。側壁スペーサ工程及びソース/ドレイン工程は通常、広く知られているので、詳細な説明は省略する。簡単に説明すると、絶縁膜をコンフォマルに蒸着した後に、異方性エッチングを進行してゲート電極の側壁のみに絶縁膜を残して側壁スペーサを形成する。この時に、ゲート電極の高さが互いに異なるので、形成される側壁スペーサが互いに異なる寸法を有する。すなわち、さらに高い高さを有するPMOSゲート電極の側壁スペーサがNMOSゲート電極の側壁スペーサよりもさらに大きく形成される。側壁スペーサを形成した後に、高濃度のn型及びp型を注入し、活性化熱処理を進行してソース/ドレインを形成する。LDDソース/ドレイン構造を形成する場合に、側壁スペーサの形成の前に、低濃度の不純物を注入する。PMOSトランジスタにおいて、ゲートドーピングはソース/ドレインを形成する時に、同時に形成することが望ましい。
【0048】
次に、金属配線とゲート電極との間の低抵抗コンタクトの形成のためのシリサイド工程を進行する。図10を参照して説明すると、側壁スペーサ118a、118b及びソース/ドレイン120を形成した後に、半導体基板の全面に高融点転移金属膜122を形成する。高融点転移金属として、例えば、コバルト、ニッケルなどを使用する。
【0049】
図11を参照すると、シリサイド熱処理工程を進行してゲート電極の上部及びソース/ドレインの上部にシリサイド膜124a、124bを形成する。前述のように、本発明によると、導電性非晶質膜110によりソース/ドレイン活性化熱処理の間、またはゲルマニウム拡散熱処理の間、ゲルマニウムがゲートの上部の追加シリコン膜114に拡散できない。結果的に、ゲルマニウムによるシリサイド膜の特性の低下を防止することができる。シリサイド膜を形成した以後には、通常の配線工程を進行する。
【0050】
以上の説明による本発明の実施形態は、但し、例として与えられたものであり、本発明の要旨を逸脱しない範囲内で多様な形態で変形して実施することができる。
【0051】
例えば、前記実施形態で、ゲルマニウム拡散熱処理工程をゲート電極パターニングを進行した後に実施したが、ゲルマニウムシリコン膜を形成した以後に、そして、望ましくは、ソース/ドレイン形成の以前に、いつでも実施することができる。また、前述のように、ゲルマニウム拡散熱処理工程を実行しないこともできる。
【0052】
また、NMOS領域のゲートドーピング工程は、図3に示したように、マスク膜パターン112を導電性非晶質膜110上に形成した以後、ゲートパターニングを進行した以後にも進行することもできる。
【0053】
【発明の効果】
前述のように、本発明によると、PMOSトランジスタ及びNMOSトランジスタのゲート電極構造を異なり形成することによって、PMOS領域でのゲートポリディプリーション及びボロン浸透現象を防止することができる。また、通常のCMOS工程のNMOSゲートのドーピングに使用するマスクを使用するので、工程を複雑にしなくても、NMOS領域のシリコンゲルマニウム膜を除去することができる。
【0054】
本発明によると、シリコンゲルマニウム上に導電性非晶質膜を形成し、パターニング工程を進行することによって、NMOS領域のシリコンゲルマニウムを容易に除去することができ、また、ゲルマニウムのゲートの上部への拡散を防止し、シリサイド膜の劣化を防止することができる。
【図面の簡単な説明】
【図1】 本発明による半導体素子を形成する方法において、工程段階による選択された一部工程段階での半導体基板の一部を概略的に示す断面図である。
【図2】本発明による半導体素子を形成する方法において、工程段階による選択された一部工程段階での半導体基板の一部を概略的に示す断面図である。
【図3】 本発明による半導体素子を形成する方法において、工程段階による選択された一部工程段階での半導体基板の一部を概略的に示す断面図である。
【図4】 本発明による半導体素子を形成する方法において、工程段階による選択された一部工程段階での半導体基板の一部を概略的に示す断面図である。
【図5】 本発明による半導体素子を形成する方法において、工程段階による選択された一部工程段階での半導体基板の一部を概略的に示す断面図である。
【図6】 本発明による半導体素子を形成する方法において、工程段階による選択された一部工程段階での半導体基板の一部を概略的に示す断面図である。
【図7】 本発明による半導体素子を形成する方法において、工程段階による選択された一部工程段階での半導体基板の一部を概略的に示す断面図である。
【図8】 本発明による半導体素子を形成する方法において、工程段階による選択された一部工程段階での半導体基板の一部を概略的に示す断面図である。
【図9】 本発明による半導体素子を形成する方法において、工程段階による選択された一部工程段階での半導体基板の一部を概略的に示す断面図である。
【図10】 本発明による半導体素子を形成する方法において、工程段階による選択された一部工程段階での半導体基板の一部を概略的に示す断面図である。
【図11】 本発明による半導体素子を形成する方法において、工程段階による選択された一部工程段階での半導体基板の一部を概略的に示す断面図である。
【図12】 本発明による半導体素子を概略的に示す断面図である。
【符号の説明】
100 半導体基板
102 素子分離膜
104 ゲート絶縁膜
106 シード用シリコン膜
108 シリコンゲルマニウム膜
110 導電性非晶質膜
114 追加シリコン膜
116a,116b ゲート電極
118a,118b 側壁スペーサ
120 ソース/ドレイン
124a,124b シリサイド膜
200a PMOSトランジスタ
200b NMOSトランジスタ
Claims (25)
- NMOS領域及びPMOS領域を限定する素子分離領域が形成された結果の半導体基板の全面にゲート酸化膜を形成する段階と、前記ゲート酸化膜上にシリコンゲルマニウム膜及び非晶質導電膜を順次に形成する段階と、前記NMOS領域上の非晶質導電膜及びシリコンゲルマニウム膜を除去する段階と、前記NMOS領域上の非晶質導電膜及びシリコンゲルマニウム膜を除去した結果の半導体基板の全面にポリシリコン膜を形成する段階と、前記ゲート絶縁膜が露出されるまで前記積層された導電膜質をパターニングして前記NMOS領域及び前記PMOS領域に各々ゲート電極を形成する段階とを含むことを特徴とする半導体素子の形成方法。
- 前記NMOS領域上の非晶質導電膜及びシリコンゲルマニウム膜を除去する段階は、前記非晶質導電膜上において、前記PMOS領域は覆い、前記NMOS領域は覆わないようにマスク膜パターンを形成する段階と、前記マスク膜パターンを使用して乾式エッチングを実行する段階と、前記マスク膜パターンを除去した後に、湿式エッチングを実行する段階とを含むことを特徴とする請求項1に記載の半導体素子の形成方法。
- 前記乾式エッチングは前記非晶質導電膜の全部及びその下部のシリコンゲルマニウム膜の一部を除去することを特徴とする請求項2に記載の半導体素子の形成方法。
- 前記湿式エッチングは前記乾式エッチングにより露出された前記シリコンゲルマニウム膜の残存部分を選択的に除去することを特徴とする請求項3に記載の半導体素子の形成方法。
- 前記乾式エッチングは炭素原子とフッ素原子を含むガスを使用し、前記湿式エッチングはHNO3及びH2O2溶液が混合したエッチング溶液を使用することを特徴とする請求項2に記載の半導体素子の形成方法。
- 前記非晶質導電膜は非晶質シリコン膜で形成されることを特徴とする請求項1に記載の半導体素子の形成方法。
- 前記ゲート酸化膜の形成の後に、前記シリコンゲルマニウム膜の形成の前に、前記シリコンゲルマニウム膜の形成のためのシード用シリコン膜をさらに形成することを特徴とする請求項1に記載の半導体素子の形成方法。
- 前記非晶質導電膜上において、前記PMOS領域は覆い、前記NMOS領域は覆わないようにマスク膜パターンを形成する段階と、前記マスク膜パターンを使用して乾式エッチングを実行する段階と、前記マスク膜パターンを除去する段階と、湿式エッチングを実行する段階を含んでなされることを特徴とし、前記乾式エッチングは前記非晶質導電膜及びその下部のシリコンゲルマニウム膜の一部をエッチングし、前記湿式エッチングは前記シード用シリコン膜が露出されるまで残存するシリコンゲルマニウム膜を選択的にエッチングすることを特徴とする請求項7に記載の半導体素子の形成方法。
- 前記シード用シリコン膜はポリシリコンで形成されることを特徴とする請求項7に記載の半導体素子の形成方法。
- 前記マスク膜パターンの形成の後に、または前記乾式エッチングの後、マスク膜パターンの除去の前に、前記NMOS領域上の前記シード用シリコン膜に不純物注入するイオン注入工程をさらに進行することを特徴とする請求項8に記載の半導体素子の形成方法。
- 前記乾式エッチングは炭素原子とフッ素原子を含有するガスを使用し、前記湿式エッチングはHNO3及びH2O2溶液が混合したエッチング溶液を使用することを特徴とする請求項8に記載の半導体装置のゲート形成方法。
- 前記シリコンゲルマニウム膜を形成した以後の段階のうちいずれか一つの段階の以後に、前記半導体基板に対して、100℃乃至1200℃で10秒間までの所定時間、熱処理工程を行う段階をさらに含むことを特徴とする請求項7に記載の半導体素子の形成方法。
- NMOS領域及びPMOS領域を限定する素子分離領域が形成された半導体基板の全面にゲート酸化膜を形成する段階と、前記ゲート酸化膜上にシード用下部ポリシリコン電極膜を形成する段階と、前記シード用下部ポリシリコン電極膜上にシリコンゲルマニウム電極膜を形成する段階と、前記シリコンゲルマニウム電極膜上に非晶質電極膜を形成する段階と、前記NMOS領域を露出させるように前記非晶質電極膜上にマスク膜パターンを形成する段階と、前記マスク膜パターンにより露出された前記NMOS領域上の前記非晶質電極膜の全部及びその下部の前記シリコンゲルマニウム電極膜の一部を乾式エッチングする段階と、前記マスク膜パターンを除去する段階と、前記NMOS領域上の前記シード用下部ポリシリコン電極膜が露出されるまで前記乾式エッチングにより露出された前記シリコンゲルマニウム電極膜の残存部分を選択的に湿式エッチングする段階と、前記NMOS領域上の前記シード用下部ポリシリコン電極膜及び前記PMOS領域上の前記シリコンゲルマニウム電極膜上に上部ポリシリコン電極膜を形成する段階と、前記積層された電極膜をパターニングして前記NMOS領域及び前記PMOS領域上に各々ゲート電極を形成する段階とを含むことを特徴とする半導体素子の形成方法。
- 前記シリコンゲルマニウム電極膜の形成の以後の段階のうちいずれか一段階の以後に、前記シリコンゲルマニウム電極膜のゲルマニウムが前記シード用下部ポリシリコン電極膜に拡散されるようにする熱処理工程段階をさらに含むことを特徴とする請求項13に記載の半導体素子の形成方法。
- 前記シリコンゲルマニウム電極膜上に形成された前記非晶質電極膜は前記熱処理工程段階で、前記ゲルマニウムが前記上部ポリシリコン電極膜に拡散されることを防止する役割を果たすことを特徴とする請求項14に記載の半導体素子の製造方法。
- 前記非晶質電極膜は非晶質シリコン膜で形成されることを特徴とする請求項15に記載の半導体素子の形成方法。
- 前記乾式エッチング工程は炭素原子とフッ素原子を含有するガスを使用することを特徴とする請求項13に記載の半導体素子の形成方法。
- 前記湿式エッチング工程は1.2体積パーセントのHNO3及び4.8体積パーセントのH2O2を混合したエッチング溶液を使用することを特徴とする請求項13に記載の半導体素子の形成方法。
- 前記NMOS領域及び前記PMOS領域に各々ゲート電極を形成した後に、前記各々のゲート電極の両側壁に絶縁膜側壁スペーサを形成する段階と、前記側壁スペーサ及びゲート電極をイオン注入マスクとして使用して前記各々のゲート電極の両側の半導体基板内にソース/ドレインを各々形成する段階と、前記ソース/ドレインが形成された結果の半導体基板の全面にシリサイド用高融点転移金属膜を形成する段階とをさらに含むことを特徴とする請求項13に記載の半導体素子の形成方法。
- 前記シリコンゲルマニウム電極膜の形成後のいずれか一段階の後に、前記シリコンゲルマニウム電極膜のゲルマニウムが前記シード用下部ポリシリコン電極膜に拡散されるように熱処理工程段階をさらに含むことを特徴とする請求項19に記載の半導体素子の形成方法。
- 前記高融点転移金属膜を形成した後に、熱処理工程をさらに進行することを特徴とする請求項20に記載の半導体素子の形成方法。
- NMOS領域及びPMOS領域が画定された半導体基板上に各々ゲート絶縁膜を挟んで形成されたNMOSトランジスタ及びPMOSトランジスタを具備する半導体素子において、前記NMOSトランジスタのゲート電極は前記ゲート絶縁膜上に順次に積層された下部ポリシリコン膜及び上部ポリシリコン膜からなり、前記PMOSトランジスタのゲート電極は前記ゲート絶縁膜上に順次に積層された下部ポリシリコン膜、シリコンゲルマニウム膜、拡散防止非晶質シリコン膜及び上部ポリシリコン膜からなり、前記各トランジスタはそのゲート電極の両側の半導体基板にソース/ドレインを含むことを特徴とする半導体素子。
- 前記拡散防止非晶質シリコン膜は10Å乃至500Åの厚さの範囲を有することを特徴とする請求項22に記載の半導体素子。
- 前記PMOSトランジスタ及び前記NMOSトランジスタの上部のポリシリコン膜上に高融点シリサイド膜をさらに含むことを特徴とする請求項22に記載の半導体素子。
- 前記各トランジスタのゲート電極の側壁に絶縁膜側壁スペーサをさらに含み、前記各スペーサがその下部のソース/ドレインと重畳される寸法が前記PMOSの側壁スペーサが前記NMOSの側壁スペーサよりさらに大きいことを特徴とする請求項22に記載の半導体素子。
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