JP3400326B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に、バイポーラトランジスタと
ＣＭＯＳトランジスタを同一のチップ上に搭載したＢｉ
−ＣＭＯＳ ＬＳＩおよびその製造方法に関する。
その製造方法に関し、特に、バイポーラトランジスタと
ＣＭＯＳトランジスタを同一のチップ上に搭載したＢｉ
−ＣＭＯＳ ＬＳＩおよびその製造方法に関する。
【０００２】
【従来の技術】近年、移動体通信等を目的としたＢｉ−
ＣＭＯＳ ＬＳＩ（Ｂipolar−Ｃomplementary Ｍetal
Ｏxide Ｓemiconductor Ｌarge Ｓcale Ｉntegrated c
ircuit）の開発が進められている。特に、携帯通信端末
は、高性能でかつ低消費電力であることに加え、安価で
あることが要求されるため、徹底的なコスト削減による
製品競争力の確保が重要な課題として捉えられている。
ＣＭＯＳ ＬＳＩ（Ｂipolar−Ｃomplementary Ｍetal
Ｏxide Ｓemiconductor Ｌarge Ｓcale Ｉntegrated c
ircuit）の開発が進められている。特に、携帯通信端末
は、高性能でかつ低消費電力であることに加え、安価で
あることが要求されるため、徹底的なコスト削減による
製品競争力の確保が重要な課題として捉えられている。
【０００３】Ｂｉ−ＣＭＯＳ ＬＳＩは、高性能バイポ
ーラトランジスタおよびＭＯＳ型電界効果トランジスタ
とが同一シリコン基板上に作り込まれた構成を有してい
る。
ーラトランジスタおよびＭＯＳ型電界効果トランジスタ
とが同一シリコン基板上に作り込まれた構成を有してい
る。
【０００４】以下、このようなＬＳＩの一例として、能
動素子であるバイポーラトランジスタおよびＭＯＳ型電
界効果トランジスタを構成部品とする半導体集積回路装
置の従来の技術における製造方法を図面を参照しながら
説明する。
動素子であるバイポーラトランジスタおよびＭＯＳ型電
界効果トランジスタを構成部品とする半導体集積回路装
置の従来の技術における製造方法を図面を参照しながら
説明する。
【０００５】まず、図１９に示すように、シリコン基板
１上に、熱酸化により酸化膜３を形成し、続いてフォト
リソグラフィによるレジストのパターニングとＨＦ系溶
液によるエッチングで、酸化膜３のうち、埋込ｎ+ 層を
形成すべき領域の酸化膜を剥離する。その後、アンチモ
ン（Ｓｂ）を含んだ酸化膜４をウェーハ表面に堆積さ
せ、熱工程を加えることによりシリコン基板１中にアン
チモンを拡散させ、埋込ｎ+層２とする。
１上に、熱酸化により酸化膜３を形成し、続いてフォト
リソグラフィによるレジストのパターニングとＨＦ系溶
液によるエッチングで、酸化膜３のうち、埋込ｎ+ 層を
形成すべき領域の酸化膜を剥離する。その後、アンチモ
ン（Ｓｂ）を含んだ酸化膜４をウェーハ表面に堆積さ
せ、熱工程を加えることによりシリコン基板１中にアン
チモンを拡散させ、埋込ｎ+層２とする。
【０００６】次に、図２０に示すように、ＨＦ系溶液で
表面の酸化膜３および４を全て剥離した後、エピタキシ
ャル成長により燐（Ｐ）を約３．０×１０16／ｃｍ3含
んだ単結晶シリコン層５を約１．０μｍの厚さに成長さ
せる。
表面の酸化膜３および４を全て剥離した後、エピタキシ
ャル成長により燐（Ｐ）を約３．０×１０16／ｃｍ3含
んだ単結晶シリコン層５を約１．０μｍの厚さに成長さ
せる。
【０００７】次に、図２１に示すように、表面を約５０
０オングストローム酸化した後、厚さ約１０００オング
ストロームのポリシリコン（多結晶シリコン）６と厚さ
約１５００オングストロームのシリコン窒化膜７を堆積
させ、レジストをパターニングした後、反応性イオンエ
ッチング（ＲＩＥ：Ｒeactive Ion Ｅtching）により素
子分離領域となるべき領域のポリシリコンおよび窒化膜
を除去する。
０オングストローム酸化した後、厚さ約１０００オング
ストロームのポリシリコン（多結晶シリコン）６と厚さ
約１５００オングストロームのシリコン窒化膜７を堆積
させ、レジストをパターニングした後、反応性イオンエ
ッチング（ＲＩＥ：Ｒeactive Ion Ｅtching）により素
子分離領域となるべき領域のポリシリコンおよび窒化膜
を除去する。
【０００８】次に、図２２に示すように、窒化膜で覆わ
れていない領域に、熱酸化により厚い酸化膜８ａないし
８ｅを形成し、これを素子分離酸化膜とする。続いて、
ウェーハ表面のポリシリコン６および窒化膜７をＣＤＥ
（Ｃhemical Ｄry Ｅtching）により除去する。
れていない領域に、熱酸化により厚い酸化膜８ａないし
８ｅを形成し、これを素子分離酸化膜とする。続いて、
ウェーハ表面のポリシリコン６および窒化膜７をＣＤＥ
（Ｃhemical Ｄry Ｅtching）により除去する。
【０００９】続いて、図２３に示すように、フォトレジ
ストをパターニングした後、ｎ型およびｐ型の不純物を
ＭＯＳトランジスタ形成領域に注入することにより、ｎ
ウェル９およびｐウェル１０をそれぞれ形成する。
ストをパターニングした後、ｎ型およびｐ型の不純物を
ＭＯＳトランジスタ形成領域に注入することにより、ｎ
ウェル９およびｐウェル１０をそれぞれ形成する。
【００１０】その後、素子領域表面の酸化膜をＨＦ系溶
液で剥離したうえで、熱酸化によりゲート酸化膜１１を
形成し、ポリシリコンを約３０００オングストローム堆
積させ、リソグラフィによるレジストのパターニングと
ＲＩＥを用いて、ゲート電極４１ａ，４１ｂを形成す
る。さらに、リソグラフィによるレジストのパターニン
グとそれに引き続くイオン注入を用いて、ｎＭＯＳのソ
ースおよびドレインとなる不純物拡散層４２ａ，４２ｂ
並びにｐＭＯＳのソースおよびドレインとなる不純物拡
散層４３ａ，４３ｂを形成し、ＣＭＯＳの製造工程を終
了する。
液で剥離したうえで、熱酸化によりゲート酸化膜１１を
形成し、ポリシリコンを約３０００オングストローム堆
積させ、リソグラフィによるレジストのパターニングと
ＲＩＥを用いて、ゲート電極４１ａ，４１ｂを形成す
る。さらに、リソグラフィによるレジストのパターニン
グとそれに引き続くイオン注入を用いて、ｎＭＯＳのソ
ースおよびドレインとなる不純物拡散層４２ａ，４２ｂ
並びにｐＭＯＳのソースおよびドレインとなる不純物拡
散層４３ａ，４３ｂを形成し、ＣＭＯＳの製造工程を終
了する。
【００１１】次に、図２４に示すように、ＬＰＣＶＤ
（Ｌow Ｐressure Ｃhemical ＶapourＤeposition）法
により、約３０００オングストロームの酸化膜７１を堆
積させた後、リソグラフィによるレジストのパターニン
グとＨＦ系溶液によるエッチングを用いて、バイポーラ
トランジスタを製造すべき領域の単結晶シリコン層５を
露出させる。
（Ｌow Ｐressure Ｃhemical ＶapourＤeposition）法
により、約３０００オングストロームの酸化膜７１を堆
積させた後、リソグラフィによるレジストのパターニン
グとＨＦ系溶液によるエッチングを用いて、バイポーラ
トランジスタを製造すべき領域の単結晶シリコン層５を
露出させる。
【００１２】次いで、図２５に示すように、選択的なエ
ピタキシャル技術を用いて、単結晶シリコン層５が露出
した領域上に、ホウ素（Ｂ）を約１．０×１０18ｃｍ-3
含んだシリコン単結晶４５を成長させる。さらに、酸化
膜を全面に堆積し、バイポーラトランジスタのベースと
なるべき領域の上に所定のレジストパターニングを行
い、エッチングストッパ膜４８を形成する。
ピタキシャル技術を用いて、単結晶シリコン層５が露出
した領域上に、ホウ素（Ｂ）を約１．０×１０18ｃｍ-3
含んだシリコン単結晶４５を成長させる。さらに、酸化
膜を全面に堆積し、バイポーラトランジスタのベースと
なるべき領域の上に所定のレジストパターニングを行
い、エッチングストッパ膜４８を形成する。
【００１３】次いで、図２６に示すように、ベース引出
し領域、およびコレクタ引出し領域となるポリシリコン
５０を堆積し、レジストをパターニングした後、ベース
引出し領域にはｐ型の不純物を、コレクタ引出し領域に
はｎ型の不純物をそれぞれイオン注入し、さらに窒化膜
６１をＣＶＤ法によって堆積する。その後、ＲＩＥによ
りエミッタ領域を形成するための開口５５を設ける。
し領域、およびコレクタ引出し領域となるポリシリコン
５０を堆積し、レジストをパターニングした後、ベース
引出し領域にはｐ型の不純物を、コレクタ引出し領域に
はｎ型の不純物をそれぞれイオン注入し、さらに窒化膜
６１をＣＶＤ法によって堆積する。その後、ＲＩＥによ
りエミッタ領域を形成するための開口５５を設ける。
【００１４】続いて、図２７に示すように、窒化膜をＣ
ＶＤ法により堆積し、ＲＩＥによるエッチバックを行っ
て側壁スペーサ３７を形成した後、エッチングストッパ
膜４８をウェット系のエッチングでベース領域にダメー
ジを与えることなくエッチングし、ベース領域に達する
開口６５を形成する。さらに、全面にポリシリコン５８
を堆積し、砒素（Ａｓ）をイオン注入した後、熱工程を
加えてベース領域５２内に砒素を拡散させ、エミッタ領
域５６を形成する。その後、フォトレジストをパターニ
ングし、エッチングによりｎ型不純物を含むポリシリコ
ン５８を同図に示すようにパターニングする。
ＶＤ法により堆積し、ＲＩＥによるエッチバックを行っ
て側壁スペーサ３７を形成した後、エッチングストッパ
膜４８をウェット系のエッチングでベース領域にダメー
ジを与えることなくエッチングし、ベース領域に達する
開口６５を形成する。さらに、全面にポリシリコン５８
を堆積し、砒素（Ａｓ）をイオン注入した後、熱工程を
加えてベース領域５２内に砒素を拡散させ、エミッタ領
域５６を形成する。その後、フォトレジストをパターニ
ングし、エッチングによりｎ型不純物を含むポリシリコ
ン５８を同図に示すようにパターニングする。
【００１５】次いで、図２８に示すように、リソグラフ
ィによるレジストのパターニングおよびＲＩＥにより、
ベースポリシリコンおよびコレクタポリシリコン５０上
のシリサイド化されるべき領域上の絶縁膜６１を選択的
に除去した後、Ｔｉ，Ｃｏ，Ｎｉ等の高融点金属を堆積
させ、熱工程を加えることにより、ベースポリシリコン
電極５０ａ、コレクタポリシリコン電極５０ｂおよびエ
ミッタポリシリコン電極５８の表面に金属シリサイド６
３を形成する。未反応の高融点金属は硫酸／過酸化水素
溶液でエッチング除去する。
ィによるレジストのパターニングおよびＲＩＥにより、
ベースポリシリコンおよびコレクタポリシリコン５０上
のシリサイド化されるべき領域上の絶縁膜６１を選択的
に除去した後、Ｔｉ，Ｃｏ，Ｎｉ等の高融点金属を堆積
させ、熱工程を加えることにより、ベースポリシリコン
電極５０ａ、コレクタポリシリコン電極５０ｂおよびエ
ミッタポリシリコン電極５８の表面に金属シリサイド６
３を形成する。未反応の高融点金属は硫酸／過酸化水素
溶液でエッチング除去する。
【００１６】次いで、ＬＰＣＶＤ法により酸化膜を約８
０００オングストローム堆積させ、第１層Ａｌ配線層下
の層間絶縁膜７２とし、さらに、図２９に示すように、
フォトレジストを用いた異方性エッチングにより層間絶
縁膜７２をパターニングして、ＭＯＳ型電界効果トラン
ジスタ、およびバイポーラトランジスタの各電極に対す
るコンタクト開口６９を形成する。続いて、Ａｒ逆スパ
ッタ法により各コンタクトの底面に形成された自然酸化
膜を除去した後、Ｔｉ／ＴｉＮ等のバリアメタルをスパ
ッタ法で堆積させ、さらに、Ａｌ−Ｓｉ−Ｃｕ等の配線
金属をスパッタ法で堆積させる。その後は、レジストを
所定の形状にパターニングしてＲＩＥにより上記配線金
属を選択的に除去して配線７５を形成し、所望の集積回
路を完成させる。
０００オングストローム堆積させ、第１層Ａｌ配線層下
の層間絶縁膜７２とし、さらに、図２９に示すように、
フォトレジストを用いた異方性エッチングにより層間絶
縁膜７２をパターニングして、ＭＯＳ型電界効果トラン
ジスタ、およびバイポーラトランジスタの各電極に対す
るコンタクト開口６９を形成する。続いて、Ａｒ逆スパ
ッタ法により各コンタクトの底面に形成された自然酸化
膜を除去した後、Ｔｉ／ＴｉＮ等のバリアメタルをスパ
ッタ法で堆積させ、さらに、Ａｌ−Ｓｉ−Ｃｕ等の配線
金属をスパッタ法で堆積させる。その後は、レジストを
所定の形状にパターニングしてＲＩＥにより上記配線金
属を選択的に除去して配線７５を形成し、所望の集積回
路を完成させる。
【００１７】
【発明が解決しようとする課題】以上のような方法で製
造された回路は、高性能なＢｉ−ＣＭＯＳ ＬＳＩとし
て用いることができるが、以下のような問題点があっ
た。
造された回路は、高性能なＢｉ−ＣＭＯＳ ＬＳＩとし
て用いることができるが、以下のような問題点があっ
た。
【００１８】すなわち、シリコン基板上にＣＭＯＳを完
全に形成した後、バイポーラトランジスタを独立に形成
するプロセスを採用しているために、仕様決定から試作
品製造までの開発期間（ＴＡＴ：Ｔurn Ａround Ｔim
e）が長期化するのみならず、製造工程が煩雑となり、
製造コストの増大を招く。また、ＣＭＯＳの特性を向上
させるために、ソース・ドレイン・ゲートの各電極をシ
リサイド化させようとすると、ＣＭＯＳトランジスタ領
域上の層間絶縁膜を剥離する必要があり、その際に、素
子分離酸化膜が減少・後退し、さらには、バイポーラト
ランジスタを構成する絶縁膜のエッチング除去を引き起
こすという問題が発生し、歩留まりの低下を引き起こし
ていた。
全に形成した後、バイポーラトランジスタを独立に形成
するプロセスを採用しているために、仕様決定から試作
品製造までの開発期間（ＴＡＴ：Ｔurn Ａround Ｔim
e）が長期化するのみならず、製造工程が煩雑となり、
製造コストの増大を招く。また、ＣＭＯＳの特性を向上
させるために、ソース・ドレイン・ゲートの各電極をシ
リサイド化させようとすると、ＣＭＯＳトランジスタ領
域上の層間絶縁膜を剥離する必要があり、その際に、素
子分離酸化膜が減少・後退し、さらには、バイポーラト
ランジスタを構成する絶縁膜のエッチング除去を引き起
こすという問題が発生し、歩留まりの低下を引き起こし
ていた。
【００１９】本発明は、上記課題に鑑みてなされたもの
であり、その目的は、高性能でかつ安価なＢｉ−ＣＭＯ
Ｓ ＬＳＩおよびその製造方法を提供することにある。
であり、その目的は、高性能でかつ安価なＢｉ−ＣＭＯ
Ｓ ＬＳＩおよびその製造方法を提供することにある。
【００２０】
【課題を解決するための手段】本発明は、以下の手段に
より、上記課題の解決を図る。即ち、本発明によれば、
半導体基板上の第１の領域に形成された第１導電型のエ
ピタキシャル層の上に配置されたバイポーラトランジス
タと、前記半導体基板上の第２の領域に設けられた第２
導電型の第１のウェル領域の表面部に配置された第１の
ＭＩＳトランジスタと、前記半導体基板の第３の領域に
設けられた第１導電型の第２のウェル領域の表面に配置
された第２のＭＩＳトランジスタとを含むＣＭＯＳ型電
界効果トランジスタと、を備える半導体装置であって、
前記バイポーラトランジスタは、前記エピタキシャル層
のうち第１の絶縁膜で画定される活性領域に設けられた
前記第１導電型のコレクタ領域と、前記コレクタ領域の
上で前記第１の絶縁膜上に至るまで延在し、その表面が
平坦な第２導電型のベース層と、前記ベース層上に設け
られ、前記ベース層内の所定の領域に達する開口を有す
る第２の絶縁膜であって、前記ベース層の周縁の少なく
とも一部が露出するようにエッチングストッパ膜として
機能する第２の絶縁膜と、前記第２の絶縁膜の前記開口
内に設けられた第１導電型のエミッタ層と、を含み、前
記第２のＭＩＳトランジスタは、前記バイポーラトラン
ジスタの前記ベース層の一部と実質的に同一の不純物お
よび拡散濃度で形成された不純物拡散層を有するソース
およびドレインを含む、半導体装置が提供される。ま
た、本発明によれば、半導体基板上に第１導電型の不純
物をドープした単結晶シリコンをエピタキシャル成長さ
せて第１導電型のエピタキシャル層を形成する工程と、
前記エピタキシャル層の表面に素子分離絶縁膜を形成
し、バイポーラトランジスタのコレクタ領域となる第１
の領域と、第１のＭＩＳトランジスタを形成するための
第２の領域と、第２のＭＩＳトランジスタを形成するた
めの第３の領域を画定する工程と、前記第２の領域の表
面部に第２導電型の不純物を注入して第２導電型の第１
のウェルを形成する工程と、前記第３の領域の表面部に
第１導電型の不純物を注入して第１導電型の第２のウェ
ルを形成する工程と、これら第１および第２のウェルの
表面に第１の絶縁膜を形成する工程と、前記第１の絶縁
膜の上に前記第１および第２のＭＩＳトランジスタのゲ
ートを形成する工程と、前記第１の領域の少なくとも一
部の領域の上にベース予定領域層を形成する工程と、前
記ベース予定領域層の上に第２の絶縁膜を堆積させて、
エッチングストッパ膜を形成する工程と、第１導電型の
不純物を前記第１のウェルの表面部の前記ゲートの周辺
領域にイオン注入し前記第１のＭＩＳトランジスタのド
レインおよびソースを形成する工程と、第２導電型の不
純物を前記エッチングストッパ膜に覆われた領域を除く
前記ベース予定領域層と前記第２のウェルの表面部の前
記ゲートの周辺領域とにイオン注入し、それぞれ第２導
電型のベース領域と前記第２のＭＩＳトランジスタのド
レインおよびソースとを実質的に同時に形成する工程
と、前記半導体基板の全面に第３の絶縁膜を堆積した
後、前記エッチングストッパ膜を通過して前記ベース領
域内に達するエミッタ開口を形成する工程と、前記エミ
ッタ開口に第１導電型不純物をドープした多結晶シリコ
ンを埋込んだ後、固相拡散により第１導電型不純物を前
記ベース領域内に拡散させて、第１導電型のエミッタ領
域を形成する工程とを備えた半導体装置の製造方法が提
供される。さらに、本発明によれば、半導体基板上に第
１導電型の不純物をドープした単結晶シリコンをエピタ
キシャル成長させて第１導電型のエピタキシャル層を形
成する工程と、前記エピタキシャル層の表面に素子分離
絶縁膜を形成し、バイポーラトランジスタのコレクタ領
域となる第１の領域と、第１のＭＩＳトランジスタを形
成するための第２の領域と、第２のＭＩＳトランジスタ
を形成するための第３の領域を画定する工程と、前記第
２の領域の表面部に第２導電型の不純物を注入して第２
導電型の第１のウェルを形成する工程と、前記第３の領
域の表面部に第１導電型の不純物を注入して第１導電型
の第２のウェルを形成する工程と、これら第１および第
２のウェルの表面に第１の絶縁膜を形成する工程と、前
記半導体基板の全面にシリコン結晶を第１の膜厚に至る
まで成長させ、異方性エッチングにより、前記第２およ
び第３の領域上に前記第１の膜厚の多結晶シリコン膜を
形成した後、前記半導体基板の全面に第２の膜厚に至る
までシリコン結晶を成長させ、異方性エッチングによ
り、前記第１の絶縁膜の上に前記第１の膜厚に前記第２
の膜厚を加算した膜厚でなる第３の膜厚を有する前記第
１および第２のＭＩＳトランジスタのゲートを形成する
とともに、前記第１の領域の少なくとも一部の領域の上
に前記第２の膜厚を有するベース予定領域層を形成する
工程と、前記ベース予定領域層の上に第２の絶縁膜を堆
積させて、エッチングストッパ膜を形成する工程と、第
１導電型の不純物を前記第１のウェルの表面部の前記ゲ
ートの周辺領域にイオン注入し前記第１のＭＩＳトラン
ジスタのドレインおよびソースを形成する工程と、第２
導電型の不純物を前記エッチングストッパ膜に覆われた
領域を除く前記ベース予定領域層と前記第２のウェルの
表面部の前記ゲートの周辺領域とにイオン注入し、それ
ぞれ第２導電型のベース領域と前記第２のＭＩＳトラン
ジスタのドレインおよびソースとを実質的に同時に形成
する工程と、前記半導体基板の全面に第３の絶縁膜を堆
積した後、前記エッチングストッパ膜を通過して前記ベ
ース領域内に達するエミッタ開口を形成する工程と、前
記エミッタ開口に第１導電型不純物をドープした多結晶
シリコンを埋込んだ後、固相拡散により第１導電型不純
物を前記ベース領域内に拡散させて、第１導電型のエミ
ッタ領域を形成する工程とを備えた半導体装置の製造方
法が提供される。
より、上記課題の解決を図る。即ち、本発明によれば、
半導体基板上の第１の領域に形成された第１導電型のエ
ピタキシャル層の上に配置されたバイポーラトランジス
タと、前記半導体基板上の第２の領域に設けられた第２
導電型の第１のウェル領域の表面部に配置された第１の
ＭＩＳトランジスタと、前記半導体基板の第３の領域に
設けられた第１導電型の第２のウェル領域の表面に配置
された第２のＭＩＳトランジスタとを含むＣＭＯＳ型電
界効果トランジスタと、を備える半導体装置であって、
前記バイポーラトランジスタは、前記エピタキシャル層
のうち第１の絶縁膜で画定される活性領域に設けられた
前記第１導電型のコレクタ領域と、前記コレクタ領域の
上で前記第１の絶縁膜上に至るまで延在し、その表面が
平坦な第２導電型のベース層と、前記ベース層上に設け
られ、前記ベース層内の所定の領域に達する開口を有す
る第２の絶縁膜であって、前記ベース層の周縁の少なく
とも一部が露出するようにエッチングストッパ膜として
機能する第２の絶縁膜と、前記第２の絶縁膜の前記開口
内に設けられた第１導電型のエミッタ層と、を含み、前
記第２のＭＩＳトランジスタは、前記バイポーラトラン
ジスタの前記ベース層の一部と実質的に同一の不純物お
よび拡散濃度で形成された不純物拡散層を有するソース
およびドレインを含む、半導体装置が提供される。ま
た、本発明によれば、半導体基板上に第１導電型の不純
物をドープした単結晶シリコンをエピタキシャル成長さ
せて第１導電型のエピタキシャル層を形成する工程と、
前記エピタキシャル層の表面に素子分離絶縁膜を形成
し、バイポーラトランジスタのコレクタ領域となる第１
の領域と、第１のＭＩＳトランジスタを形成するための
第２の領域と、第２のＭＩＳトランジスタを形成するた
めの第３の領域を画定する工程と、前記第２の領域の表
面部に第２導電型の不純物を注入して第２導電型の第１
のウェルを形成する工程と、前記第３の領域の表面部に
第１導電型の不純物を注入して第１導電型の第２のウェ
ルを形成する工程と、これら第１および第２のウェルの
表面に第１の絶縁膜を形成する工程と、前記第１の絶縁
膜の上に前記第１および第２のＭＩＳトランジスタのゲ
ートを形成する工程と、前記第１の領域の少なくとも一
部の領域の上にベース予定領域層を形成する工程と、前
記ベース予定領域層の上に第２の絶縁膜を堆積させて、
エッチングストッパ膜を形成する工程と、第１導電型の
不純物を前記第１のウェルの表面部の前記ゲートの周辺
領域にイオン注入し前記第１のＭＩＳトランジスタのド
レインおよびソースを形成する工程と、第２導電型の不
純物を前記エッチングストッパ膜に覆われた領域を除く
前記ベース予定領域層と前記第２のウェルの表面部の前
記ゲートの周辺領域とにイオン注入し、それぞれ第２導
電型のベース領域と前記第２のＭＩＳトランジスタのド
レインおよびソースとを実質的に同時に形成する工程
と、前記半導体基板の全面に第３の絶縁膜を堆積した
後、前記エッチングストッパ膜を通過して前記ベース領
域内に達するエミッタ開口を形成する工程と、前記エミ
ッタ開口に第１導電型不純物をドープした多結晶シリコ
ンを埋込んだ後、固相拡散により第１導電型不純物を前
記ベース領域内に拡散させて、第１導電型のエミッタ領
域を形成する工程とを備えた半導体装置の製造方法が提
供される。さらに、本発明によれば、半導体基板上に第
１導電型の不純物をドープした単結晶シリコンをエピタ
キシャル成長させて第１導電型のエピタキシャル層を形
成する工程と、前記エピタキシャル層の表面に素子分離
絶縁膜を形成し、バイポーラトランジスタのコレクタ領
域となる第１の領域と、第１のＭＩＳトランジスタを形
成するための第２の領域と、第２のＭＩＳトランジスタ
を形成するための第３の領域を画定する工程と、前記第
２の領域の表面部に第２導電型の不純物を注入して第２
導電型の第１のウェルを形成する工程と、前記第３の領
域の表面部に第１導電型の不純物を注入して第１導電型
の第２のウェルを形成する工程と、これら第１および第
２のウェルの表面に第１の絶縁膜を形成する工程と、前
記半導体基板の全面にシリコン結晶を第１の膜厚に至る
まで成長させ、異方性エッチングにより、前記第２およ
び第３の領域上に前記第１の膜厚の多結晶シリコン膜を
形成した後、前記半導体基板の全面に第２の膜厚に至る
までシリコン結晶を成長させ、異方性エッチングによ
り、前記第１の絶縁膜の上に前記第１の膜厚に前記第２
の膜厚を加算した膜厚でなる第３の膜厚を有する前記第
１および第２のＭＩＳトランジスタのゲートを形成する
とともに、前記第１の領域の少なくとも一部の領域の上
に前記第２の膜厚を有するベース予定領域層を形成する
工程と、前記ベース予定領域層の上に第２の絶縁膜を堆
積させて、エッチングストッパ膜を形成する工程と、第
１導電型の不純物を前記第１のウェルの表面部の前記ゲ
ートの周辺領域にイオン注入し前記第１のＭＩＳトラン
ジスタのドレインおよびソースを形成する工程と、第２
導電型の不純物を前記エッチングストッパ膜に覆われた
領域を除く前記ベース予定領域層と前記第２のウェルの
表面部の前記ゲートの周辺領域とにイオン注入し、それ
ぞれ第２導電型のベース領域と前記第２のＭＩＳトラン
ジスタのドレインおよびソースとを実質的に同時に形成
する工程と、前記半導体基板の全面に第３の絶縁膜を堆
積した後、前記エッチングストッパ膜を通過して前記ベ
ース領域内に達するエミッタ開口を形成する工程と、前
記エミッタ開口に第１導電型不純物をドープした多結晶
シリコンを埋込んだ後、固相拡散により第１導電型不純
物を前記ベース領域内に拡散させて、第１導電型のエミ
ッタ領域を形成する工程とを備えた半導体装置の製造方
法が提供される。
【００２１】
【００２２】
【００２３】
【００２４】
【００２５】
【００２６】
【００２７】
【００２８】
【００２９】
【００３０】
【００３１】
【００３２】
【００３３】
【００３４】
【００３５】
【００３６】
【００３７】
【００３８】
【発明の実施の形態】以下、図面を参照しながら、本発
明の実施の形態のいくつかについて説明する。
明の実施の形態のいくつかについて説明する。
【００３９】図１は、本発明にかかる半導体装置の第１
の実施の形態であるＢｉ−ＣＭＯＳＬＳＩの素子構造を
示す部分断面図である。
の実施の形態であるＢｉ−ＣＭＯＳＬＳＩの素子構造を
示す部分断面図である。
【００４０】図１において、ｐ型の半導体基板１上に高
濃度のｎ+型埋込層２が形成され、その上の第１の領域
にバイポーラトランジスタが形成され、また、半導体基
板１のｎ+型埋込層が形成されていない領域上には、第
２の領域に形成されたｎチャネルＭＯＳトランジスタお
よび第３の領域に形成されたｐチャネルＭＯＳトランジ
スタでなるＣＭＯＳ型電界効果トランジスタが形成さ
れ、コレクタ引出し領域２１の上には、単結晶シリコン
からなるコレクタ引出し電極２３が形成されている。
濃度のｎ+型埋込層２が形成され、その上の第１の領域
にバイポーラトランジスタが形成され、また、半導体基
板１のｎ+型埋込層が形成されていない領域上には、第
２の領域に形成されたｎチャネルＭＯＳトランジスタお
よび第３の領域に形成されたｐチャネルＭＯＳトランジ
スタでなるＣＭＯＳ型電界効果トランジスタが形成さ
れ、コレクタ引出し領域２１の上には、単結晶シリコン
からなるコレクタ引出し電極２３が形成されている。
【００４１】まず、バイポーラトランジスタの構成につ
いて説明すると、ｎ+型埋込層２の上にｎ型のコレクタ
領域５およびコレクタ引出し領域２１が形成され、コレ
クタ引出し領域２１の上には、単結晶シリコンからなる
コレクタ引出し電極２３が形成されている。
いて説明すると、ｎ+型埋込層２の上にｎ型のコレクタ
領域５およびコレクタ引出し領域２１が形成され、コレ
クタ引出し領域２１の上には、単結晶シリコンからなる
コレクタ引出し電極２３が形成されている。
【００４２】コレクタ領域５とコレクタ引出し領域２１
の間、およびこれらの周辺部の表面部には、絶縁膜８ａ
ないし８ｃが形成され、これらにより素子分離がなされ
ている。
の間、およびこれらの周辺部の表面部には、絶縁膜８ａ
ないし８ｃが形成され、これらにより素子分離がなされ
ている。
【００４３】コレクタ領域５の上にはｐ型の不純物がド
ープされた単結晶シリコンからなる活性ベース領域１２
が形成され、絶縁膜８ａの上にはポリシリコンからなる
ベース引出し電極１３が形成されている。また、活性ベ
ース領域１２上の一部にはエッチングストッパ膜１８が
形成されている。
ープされた単結晶シリコンからなる活性ベース領域１２
が形成され、絶縁膜８ａの上にはポリシリコンからなる
ベース引出し電極１３が形成されている。また、活性ベ
ース領域１２上の一部にはエッチングストッパ膜１８が
形成されている。
【００４４】コレクタ引出し電極２３の表面部と、ベー
ス引出し電極１３および活性ベース領域１２のうちエッ
チングストッパ膜１８に覆われていない領域の表面部に
は、金属シリサイド２３が形成されている。
ス引出し電極１３および活性ベース領域１２のうちエッ
チングストッパ膜１８に覆われていない領域の表面部に
は、金属シリサイド２３が形成されている。
【００４５】金属シリサイド２３、エッチングストッパ
膜１８および素子分離絶縁膜８ａないし８ｃ上の全面に
は絶縁膜３１が形成され、この絶縁膜３１中のエッチン
グストッパ膜１８の上に位置する部分には活性ベース領
域１２に達するまでエミッタ開口３５が形成されてい
る。さらに、エミッタ開口３５を埋め込むようにｎ型の
不純物がドープされたポリシリコン層が堆積され、この
ポリシリコン層からの固相拡散によりこのポリシリコン
層に接した活性ベース領域１２内にエミッタ領域３６が
形成され、その上部のポリシリコン層はエミッタ引出し
電極３８となっている。
膜１８および素子分離絶縁膜８ａないし８ｃ上の全面に
は絶縁膜３１が形成され、この絶縁膜３１中のエッチン
グストッパ膜１８の上に位置する部分には活性ベース領
域１２に達するまでエミッタ開口３５が形成されてい
る。さらに、エミッタ開口３５を埋め込むようにｎ型の
不純物がドープされたポリシリコン層が堆積され、この
ポリシリコン層からの固相拡散によりこのポリシリコン
層に接した活性ベース領域１２内にエミッタ領域３６が
形成され、その上部のポリシリコン層はエミッタ引出し
電極３８となっている。
【００４６】次に、ＭＯＳ型トランジスタの構成につい
て説明する。半導体基板１上のｎ+型埋込層２が形成さ
れていない領域のうち、第２の領域には、ｐ型の不純物
が注入されたｐウェル１０が形成され、また、第３の領
域には、ｎ型の不純物が注入されたｎウェル９が形成さ
れている。
て説明する。半導体基板１上のｎ+型埋込層２が形成さ
れていない領域のうち、第２の領域には、ｐ型の不純物
が注入されたｐウェル１０が形成され、また、第３の領
域には、ｎ型の不純物が注入されたｎウェル９が形成さ
れている。
【００４７】ｐウェル１０およびｎウェル９の間の境界
面の表面には、絶縁膜８ｄが形成され、また、ｐウェル
１０およびｎウェル９の周辺部の表面には絶縁膜８ｃ、
８ｅが形成され、これらにより素子分離がなされてい
る。
面の表面には、絶縁膜８ｄが形成され、また、ｐウェル
１０およびｎウェル９の周辺部の表面には絶縁膜８ｃ、
８ｅが形成され、これらにより素子分離がなされてい
る。
【００４８】ｐウェル１０およびｎウェル９の表面には
酸化膜１１が形成され、この酸化膜１１の上にはそれぞ
れポリシリコンからなるゲート電極１５ａ，１５ｂが形
成され、また、各ゲート電極１５ａ，１５ｂの側面に
は、側壁保護膜としての側壁スペーサ１９ａ，１９ｂが
形成されている。
酸化膜１１が形成され、この酸化膜１１の上にはそれぞ
れポリシリコンからなるゲート電極１５ａ，１５ｂが形
成され、また、各ゲート電極１５ａ，１５ｂの側面に
は、側壁保護膜としての側壁スペーサ１９ａ，１９ｂが
形成されている。
【００４９】各ウェルの表面部であって、側壁スペーサ
１９ａ，１９ｂの下に位置する領域には、それぞれｎ型
およびｐ型の不純物が低濃度に注入された不純物拡散領
域１６，１７が形成され、これらにより横方向の電界を
緩和し、ホットキャリアの生成を抑制している。
１９ａ，１９ｂの下に位置する領域には、それぞれｎ型
およびｐ型の不純物が低濃度に注入された不純物拡散領
域１６，１７が形成され、これらにより横方向の電界を
緩和し、ホットキャリアの生成を抑制している。
【００５０】各ウェルの表面部には、ゲート電極１５
ａ，１５ｂおよび側壁スペーサ１９ａ，１９ｂの幅だけ
分離してそれぞれｎ型およびｐ型の不純物が高濃度にイ
オン注入され、それぞれｎＭＯＳのソース２５ｂおよび
ドレイン２５ａ、ｐＭＯＳのソース２６ｂおよびドレイ
ン２６ａを形成し、上記低濃度の不純物拡散領域１６，
１７とともにＬＤＤ構造を形成している。
ａ，１５ｂおよび側壁スペーサ１９ａ，１９ｂの幅だけ
分離してそれぞれｎ型およびｐ型の不純物が高濃度にイ
オン注入され、それぞれｎＭＯＳのソース２５ｂおよび
ドレイン２５ａ、ｐＭＯＳのソース２６ｂおよびドレイ
ン２６ａを形成し、上記低濃度の不純物拡散領域１６，
１７とともにＬＤＤ構造を形成している。
【００５１】各ソース、ドレインの上の酸化膜１１およ
びゲート電極１５ａ，１５ｂの表面には、Ｔｉ，Ｃｏ，
Ｎｉ等の高融点金属が堆積された後、熱処理を経て、金
属シリサイド２３を形成している。
びゲート電極１５ａ，１５ｂの表面には、Ｔｉ，Ｃｏ，
Ｎｉ等の高融点金属が堆積された後、熱処理を経て、金
属シリサイド２３を形成している。
【００５２】以上のＣＭＯＳトランジスタの素子形成領
域の上には、バイポーラトランジスタ素子と同時に形成
された絶縁膜３１が堆積され、この絶縁膜３１の上に
は、層間絶縁膜３２が第１の領域であるバイポーラトラ
ンジスタ領域ならびに第２および第３の領域であるＣＭ
ＯＳトランジスタ領域の全面に堆積されている。
域の上には、バイポーラトランジスタ素子と同時に形成
された絶縁膜３１が堆積され、この絶縁膜３１の上に
は、層間絶縁膜３２が第１の領域であるバイポーラトラ
ンジスタ領域ならびに第２および第３の領域であるＣＭ
ＯＳトランジスタ領域の全面に堆積されている。
【００５３】絶縁膜３１および層間絶縁膜３２の領域の
うち、バイポーラトランジスタのベース引出し電極１
３、エミッタ引出し電極３８およびコレクタ引出し電極
１４の上、並びに各ＭＯＳトランジスタのドレイン上の
領域には、コンタクトホール６９が形成されている。
うち、バイポーラトランジスタのベース引出し電極１
３、エミッタ引出し電極３８およびコレクタ引出し電極
１４の上、並びに各ＭＯＳトランジスタのドレイン上の
領域には、コンタクトホール６９が形成されている。
【００５４】各コンタクトホール６９の底面および側面
には、Ｔｉ／ＴｉＮが堆積されて図示しないバリアメタ
ルが形成され、これらのバリアメタルの上に各コンタク
トホールを埋め込むようにＡｌ等の配線用金属が堆積さ
れ、層間絶縁膜３２上に形成された配線層７５と接続さ
れている。
には、Ｔｉ／ＴｉＮが堆積されて図示しないバリアメタ
ルが形成され、これらのバリアメタルの上に各コンタク
トホールを埋め込むようにＡｌ等の配線用金属が堆積さ
れ、層間絶縁膜３２上に形成された配線層７５と接続さ
れている。
【００５５】図１に示す本発明の第１の実施の形態であ
る半導体装置において従来技術と比較して特徴的な点
は、以下の通りである。
る半導体装置において従来技術と比較して特徴的な点
は、以下の通りである。
【００５６】先ず、バイポーラトランジスタの特徴は、
ベース引出し電極１３およびコレクタ引出し電極１４上
にポリシリコン電極をさらに積層せず、金属シリサイド
２３を形成してこれらの不純物拡散層を電極として直接
使用している点である。この結果、エミッタ開口３５を
浅くとることができるので、エミッタのアスペクト比が
減少し、エミッタ抵抗値を低減することができる。ま
た、活性ベース領域１２の金属シリサイド２３は、エッ
チングストッパ膜１８の端部に至るまで延在しているた
め、ベース抵抗値が大幅に低減される。この結果、バイ
ポーラトランジスタの高周波特性およびノイズ特性が向
上する。また、前述したアスペクト比の減少により、い
わゆる、エミッタプラグ効果を抑制でき、良好かつ安定
な電気的特性を得ることが可能になる。
ベース引出し電極１３およびコレクタ引出し電極１４上
にポリシリコン電極をさらに積層せず、金属シリサイド
２３を形成してこれらの不純物拡散層を電極として直接
使用している点である。この結果、エミッタ開口３５を
浅くとることができるので、エミッタのアスペクト比が
減少し、エミッタ抵抗値を低減することができる。ま
た、活性ベース領域１２の金属シリサイド２３は、エッ
チングストッパ膜１８の端部に至るまで延在しているた
め、ベース抵抗値が大幅に低減される。この結果、バイ
ポーラトランジスタの高周波特性およびノイズ特性が向
上する。また、前述したアスペクト比の減少により、い
わゆる、エミッタプラグ効果を抑制でき、良好かつ安定
な電気的特性を得ることが可能になる。
【００５７】次に、このバイポーラトランジスタの第２
の特徴は、開口３５内に側壁スペーサが存在せず、その
分エッチングストッパ膜１８の厚みがさらに薄くなって
いる点である。これにより、エミッタ開口３５はさらに
浅くなるので、エミッタのアスペクト比がさらに減少
し、エミッタ抵抗値がさらに低減される。また、エミッ
タ面積に対するベース／コレクタ容量値も減少できる。
この結果、バイポーラトランジスタの高周波特性および
ノイズ特性が飛躍的に向上する。
の特徴は、開口３５内に側壁スペーサが存在せず、その
分エッチングストッパ膜１８の厚みがさらに薄くなって
いる点である。これにより、エミッタ開口３５はさらに
浅くなるので、エミッタのアスペクト比がさらに減少
し、エミッタ抵抗値がさらに低減される。また、エミッ
タ面積に対するベース／コレクタ容量値も減少できる。
この結果、バイポーラトランジスタの高周波特性および
ノイズ特性が飛躍的に向上する。
【００５８】その他の特徴点としては、活性ベース領域
１２、ベース引出し電極１３およびコレクタ引出し電極
１４の膜厚とゲート電極１５ａ，１５ｂの膜厚が同一で
あること、エッチングストッパ膜１８と側壁スペーサ１
９ａ，１９ｂが同一の材料で形成されていること、ま
た、活性ベース領域１２およびベース引出し電極１３に
おける不純物濃度と、ｐＭＯＳのソースおよびドレイン
の不純物濃度が同一であること、さらに、金属シリサイ
ド２３の膜厚・材料がバイポーラトランジスタとＣＭＯ
Ｓトランジスタの全てにおいて同一であることが挙げら
れ、これらの特徴は、本発明にかかる製造方法に起因す
るものである。
１２、ベース引出し電極１３およびコレクタ引出し電極
１４の膜厚とゲート電極１５ａ，１５ｂの膜厚が同一で
あること、エッチングストッパ膜１８と側壁スペーサ１
９ａ，１９ｂが同一の材料で形成されていること、ま
た、活性ベース領域１２およびベース引出し電極１３に
おける不純物濃度と、ｐＭＯＳのソースおよびドレイン
の不純物濃度が同一であること、さらに、金属シリサイ
ド２３の膜厚・材料がバイポーラトランジスタとＣＭＯ
Ｓトランジスタの全てにおいて同一であることが挙げら
れ、これらの特徴は、本発明にかかる製造方法に起因す
るものである。
【００５９】以下、図１に示すＢｉ−ＣＭＯＳ ＬＳＩ
の製造方法を本発明にかかる半導体装置の製造方法の第
１の実施形態として図面を参照しながら説明する。
の製造方法を本発明にかかる半導体装置の製造方法の第
１の実施形態として図面を参照しながら説明する。
【００６０】まず、図２に示すように、従来の技術と同
様にして、ｐ型のシリコン基板１上に、熱酸化により酸
化膜３を形成し、続いてフォトリソグラフィによるレジ
ストのパターニングとＨＦ系溶液によるエッチングで、
埋込ｎ+ 層を形成すべき領域の酸化膜３を剥離する。そ
の後、アンチモン（Ｓｂ）を含んだ酸化膜４をシリコン
基板１の表面に堆積させ、熱工程を加えることによりシ
リコン基板１の中にＳｂを拡散させ、埋込ｎ+ 層２を形
成する。
様にして、ｐ型のシリコン基板１上に、熱酸化により酸
化膜３を形成し、続いてフォトリソグラフィによるレジ
ストのパターニングとＨＦ系溶液によるエッチングで、
埋込ｎ+ 層を形成すべき領域の酸化膜３を剥離する。そ
の後、アンチモン（Ｓｂ）を含んだ酸化膜４をシリコン
基板１の表面に堆積させ、熱工程を加えることによりシ
リコン基板１の中にＳｂを拡散させ、埋込ｎ+ 層２を形
成する。
【００６１】次に、図３に示すように、ＨＦ系溶液で表
面の酸化膜３および４を剥離した後、エピタキシャル成
長により燐（Ｐ）を約３．０×１０16／ｃｍ3含んだ単
結晶シリコン層５を約１．０μｍ成長させる。
面の酸化膜３および４を剥離した後、エピタキシャル成
長により燐（Ｐ）を約３．０×１０16／ｃｍ3含んだ単
結晶シリコン層５を約１．０μｍ成長させる。
【００６２】次に、図４に示すように、表面を約５００
オングストローム酸化した後、厚さ約１０００オングス
トロームのポリシリコン６および厚さ約１５００オング
ストロームのシリコン窒化膜７を堆積させ、レジストを
パターニングした後、反応性イオンエッチング（ＲＩ
Ｅ）により素子分離となるべき領域のポリシリコンおよ
び窒化膜を除去する。
オングストローム酸化した後、厚さ約１０００オングス
トロームのポリシリコン６および厚さ約１５００オング
ストロームのシリコン窒化膜７を堆積させ、レジストを
パターニングした後、反応性イオンエッチング（ＲＩ
Ｅ）により素子分離となるべき領域のポリシリコンおよ
び窒化膜を除去する。
【００６３】次に、図５に示すように、ポリシリコン６
および窒化膜７で覆われていない領域に、熱酸化により
酸化膜８ａないし８ｅを形成し、これを素子分離用酸化
膜とする。
および窒化膜７で覆われていない領域に、熱酸化により
酸化膜８ａないし８ｅを形成し、これを素子分離用酸化
膜とする。
【００６４】その後、シリコン基板１の表面のポリシリ
コン６および窒化膜７をＣＤＥにより除去する。
コン６および窒化膜７をＣＤＥにより除去する。
【００６５】続いて、図６に示すように、レジストを所
定の形状にパターニングし、ｎ型の不純物である燐を
２．５×１０13ｃｍ-2のドーズ量、６８０ＫｅＶのエネ
ルギーでイオン注入してｎウェル９を形成し、その後、
ｐ型の不純物であるボロンを、ドーズ量とエネルギーが
それぞれ、８．５×１０11ｃｍ-2、４０ＫｅＶ；１．０
×１０12ｃｍ-2、９０ＫｅＶ；１．０×１０12ｃｍ-2、
１６０ＫｅＶ；となるように条件を変えながらイオン注
入してｐウェル１０を形成する。
定の形状にパターニングし、ｎ型の不純物である燐を
２．５×１０13ｃｍ-2のドーズ量、６８０ＫｅＶのエネ
ルギーでイオン注入してｎウェル９を形成し、その後、
ｐ型の不純物であるボロンを、ドーズ量とエネルギーが
それぞれ、８．５×１０11ｃｍ-2、４０ＫｅＶ；１．０
×１０12ｃｍ-2、９０ＫｅＶ；１．０×１０12ｃｍ-2、
１６０ＫｅＶ；となるように条件を変えながらイオン注
入してｐウェル１０を形成する。
【００６６】その後、素子領域表面の酸化膜をＨＦ系溶
液で剥離した上で、全面を熱酸化することにより、ＭＯ
Ｓ型電界効果トランジスタを製造するためのゲート酸化
膜１１を形成する。
液で剥離した上で、全面を熱酸化することにより、ＭＯ
Ｓ型電界効果トランジスタを製造するためのゲート酸化
膜１１を形成する。
【００６７】続いて、図７に示すように、ＨＦ系の溶液
でバイポーラトランジスタを形成する領域上の酸化膜１
１を剥離した後、非選択エピタキシャル成長技術を用い
て、シリコン基板１上には、活性ベース領域１２および
コレクタ引出し電極１４となる単結晶シリコンを成長さ
せ、素子分離酸化膜８ａ上には、ベース引出し電極１３
となるポリシリコンを成長させ、ゲート酸化膜１１上に
は、ゲート電極１５ａ，１５ｂとなるポリシリコンを成
長させる。その後、フォトレジストの所定のパターニン
グとＲＩＥを用いてポリシリコンを選択的に除去し、活
性ベース領域１２、ベース引出し電極１３、コレクタ引
出し電極１４を形成すると同時にゲート電極１５ａ，１
５ｂを形成する。
でバイポーラトランジスタを形成する領域上の酸化膜１
１を剥離した後、非選択エピタキシャル成長技術を用い
て、シリコン基板１上には、活性ベース領域１２および
コレクタ引出し電極１４となる単結晶シリコンを成長さ
せ、素子分離酸化膜８ａ上には、ベース引出し電極１３
となるポリシリコンを成長させ、ゲート酸化膜１１上に
は、ゲート電極１５ａ，１５ｂとなるポリシリコンを成
長させる。その後、フォトレジストの所定のパターニン
グとＲＩＥを用いてポリシリコンを選択的に除去し、活
性ベース領域１２、ベース引出し電極１３、コレクタ引
出し電極１４を形成すると同時にゲート電極１５ａ，１
５ｂを形成する。
【００６８】次に、図８に示すように、シリコン基板１
の表面に熱酸化により約１００オングストロームの酸化
膜を形成した後、レジストのパターニングと引き続くイ
オン注入（ドーズ量１．０×１０14ｃｍ-2、エネルギー
４０ＫｅＶ）と熱処理により、ＬＤＤのための低濃度拡
散領域として、ｎＭＯＳに対して不純物拡散領域１６、
ｐＭＯＳに対して不純物拡散領域１７をそれぞれ形成す
る。その後、所定の厚さの絶縁膜を堆積させ、リソグラ
フィによるレジストのパターニングとＲＩＥを用いて、
エミッタ開口形成時の活性ベース領域１２へのエッチン
グダメージ防止のためのエッチングストッパ膜１８を形
成すると同時にＭＯＳ型電界効果トランジスタのゲート
電極に対する側壁スペーサ１９ａ，１９ｂを形成する。
の表面に熱酸化により約１００オングストロームの酸化
膜を形成した後、レジストのパターニングと引き続くイ
オン注入（ドーズ量１．０×１０14ｃｍ-2、エネルギー
４０ＫｅＶ）と熱処理により、ＬＤＤのための低濃度拡
散領域として、ｎＭＯＳに対して不純物拡散領域１６、
ｐＭＯＳに対して不純物拡散領域１７をそれぞれ形成す
る。その後、所定の厚さの絶縁膜を堆積させ、リソグラ
フィによるレジストのパターニングとＲＩＥを用いて、
エミッタ開口形成時の活性ベース領域１２へのエッチン
グダメージ防止のためのエッチングストッパ膜１８を形
成すると同時にＭＯＳ型電界効果トランジスタのゲート
電極に対する側壁スペーサ１９ａ，１９ｂを形成する。
【００６９】続いて、図９に示すように、レジストを所
定の形状にパターニングした後、エッチングストッパ膜
１８で覆われていない部分の活性ベース領域１２と、ｎ
ウェル９のゲート電極１５ｂおよび側壁スペーサ１９ｂ
で覆われていない領域に、３．０×１０15ｃｍ-2のドー
ズ量、３５ＫｅＶのエネルギーでｐ型の不純物のイオン
注入を同時に行い、熱処理により、ｐＭＯＳの高濃度拡
散層２６ａ，２６ｂを形成する。
定の形状にパターニングした後、エッチングストッパ膜
１８で覆われていない部分の活性ベース領域１２と、ｎ
ウェル９のゲート電極１５ｂおよび側壁スペーサ１９ｂ
で覆われていない領域に、３．０×１０15ｃｍ-2のドー
ズ量、３５ＫｅＶのエネルギーでｐ型の不純物のイオン
注入を同時に行い、熱処理により、ｐＭＯＳの高濃度拡
散層２６ａ，２６ｂを形成する。
【００７０】さらに、レジストの所定のパターニングの
後、コレクタ領域５のコレクタ引出し電極１４下方と、
ｐウェル１０のゲート電極１５ａおよび側壁スペーサ１
９ａで覆われていない領域へのイオン注入を同時に行
い、ｎ+ 拡散層２１を形成し、熱処理により、ｎＭＯＳ
の高濃度不純物拡散層２５ａ，２５ｂを形成する。
後、コレクタ領域５のコレクタ引出し電極１４下方と、
ｐウェル１０のゲート電極１５ａおよび側壁スペーサ１
９ａで覆われていない領域へのイオン注入を同時に行
い、ｎ+ 拡散層２１を形成し、熱処理により、ｎＭＯＳ
の高濃度不純物拡散層２５ａ，２５ｂを形成する。
【００７１】その後、ＨＦ系の処理を用いて、エッチン
グストッパ膜１８で覆われていない部分の活性ベース領
域１２、ベース引出し電極１３、コレクタ引出し電極１
４およびＭＯＳ型電界効果トランジスタのソース・ドレ
イン・ゲートの各表面の薄い酸化膜を除去した後、Ｔ
ｉ，Ｃｏ，Ｎｉ等の高融点金属をスパッタ法で堆積さ
せ、熱工程を加えることにより、エッチングストッパ膜
１８で覆われた領域を除く活性ベース領域１２、ベース
ポリシリコン電極１３、コレクタ引出し電極１４および
ＭＯＳ型電界効果トランジスタの各ソース、ドレイン２
５ａ，２５ｂ，２６ａ，２６ｂおよびゲート電極１５
ａ，１５ｂの表面に金属シリサイド２３を形成させる。
未反応の高融点金属は硫酸／過酸化水素混合液で除去す
る。
グストッパ膜１８で覆われていない部分の活性ベース領
域１２、ベース引出し電極１３、コレクタ引出し電極１
４およびＭＯＳ型電界効果トランジスタのソース・ドレ
イン・ゲートの各表面の薄い酸化膜を除去した後、Ｔ
ｉ，Ｃｏ，Ｎｉ等の高融点金属をスパッタ法で堆積さ
せ、熱工程を加えることにより、エッチングストッパ膜
１８で覆われた領域を除く活性ベース領域１２、ベース
ポリシリコン電極１３、コレクタ引出し電極１４および
ＭＯＳ型電界効果トランジスタの各ソース、ドレイン２
５ａ，２５ｂ，２６ａ，２６ｂおよびゲート電極１５
ａ，１５ｂの表面に金属シリサイド２３を形成させる。
未反応の高融点金属は硫酸／過酸化水素混合液で除去す
る。
【００７２】次に、図１０に示すように、所定の膜厚の
絶縁膜３１をＣＶＤ法によって堆積させ、所定のリソグ
ラフィ工程を行って、絶縁膜３１中の領域であって、エ
ッチングストッパ膜１８の上に位置する部分に活性ベー
ス領域１２に達するまでエミッタ開口３５を形成する。
このエミッタ開口３５の形成にあたっては、ウェット系
エッチング等の下地活性ベース領域１２に損傷を与えな
い方法を用いることが望ましい。
絶縁膜３１をＣＶＤ法によって堆積させ、所定のリソグ
ラフィ工程を行って、絶縁膜３１中の領域であって、エ
ッチングストッパ膜１８の上に位置する部分に活性ベー
ス領域１２に達するまでエミッタ開口３５を形成する。
このエミッタ開口３５の形成にあたっては、ウェット系
エッチング等の下地活性ベース領域１２に損傷を与えな
い方法を用いることが望ましい。
【００７３】次いで、図１１に示すように、全面にポリ
シリコン膜を堆積してエミッタ開口３５を埋込み、砒素
を１．０×１０16ｃｍ-2のドーズ量、６０ＫｅＶのエネ
ルギーでイオン注入した後、熱処理の工程を加えて活性
ベース領域１２内に砒素を拡散させ、エミッタ領域３６
を形成する。なお、ここで砒素をイオン注入する代わり
にポリシリコン膜として砒素がドープされたシリコンを
堆積させても良い。また、砒素の代わりに燐等のｎ型不
純物も使用することができる。
シリコン膜を堆積してエミッタ開口３５を埋込み、砒素
を１．０×１０16ｃｍ-2のドーズ量、６０ＫｅＶのエネ
ルギーでイオン注入した後、熱処理の工程を加えて活性
ベース領域１２内に砒素を拡散させ、エミッタ領域３６
を形成する。なお、ここで砒素をイオン注入する代わり
にポリシリコン膜として砒素がドープされたシリコンを
堆積させても良い。また、砒素の代わりに燐等のｎ型不
純物も使用することができる。
【００７４】その後、上記ポリシリコン膜を所定の形状
に加工し、エミッタ引出し電極３８とする。
に加工し、エミッタ引出し電極３８とする。
【００７５】その後は、図１に示すように、第１層Ａ１
配線層下の層間絶縁膜３２をＣＶＤ法で堆積し、フォト
レジストの所定のパターニングを行った後、異方性エッ
チングにより、バイポーラトランジスタおよびＭＯＳ型
電界効果トランジスタの各電極に対するコンタクト開口
６９を形成する。続いて、Ａｒ逆スパッタ法により各コ
ンタクトの底面に形成された自然酸化膜を除去した後、
Ｔｉ／ＴｉＮ等のバリアメタルをスパッタ法で堆積さ
せ、さらに、Ａｌ、Ｗ等の金属をスパッタ法で各コンタ
クトを埋め込むように堆積させる。その後は、レジスト
を所定の形状にパターニングしてＲＩＥにより上記配線
金属を選択的に除去して配線７５を形成し、Ｂｉ−ＣＭ
ＯＳ ＬＳＩを完成させる。
配線層下の層間絶縁膜３２をＣＶＤ法で堆積し、フォト
レジストの所定のパターニングを行った後、異方性エッ
チングにより、バイポーラトランジスタおよびＭＯＳ型
電界効果トランジスタの各電極に対するコンタクト開口
６９を形成する。続いて、Ａｒ逆スパッタ法により各コ
ンタクトの底面に形成された自然酸化膜を除去した後、
Ｔｉ／ＴｉＮ等のバリアメタルをスパッタ法で堆積さ
せ、さらに、Ａｌ、Ｗ等の金属をスパッタ法で各コンタ
クトを埋め込むように堆積させる。その後は、レジスト
を所定の形状にパターニングしてＲＩＥにより上記配線
金属を選択的に除去して配線７５を形成し、Ｂｉ−ＣＭ
ＯＳ ＬＳＩを完成させる。
【００７６】以上詳述したように、本実施形態における
半導体装置の製造方法によれば、バイポーラトランジス
タとＣＭＯＳ電界効果型トランジスタの製造工程におい
て４つの工程を共有化させることができる。
半導体装置の製造方法によれば、バイポーラトランジス
タとＣＭＯＳ電界効果型トランジスタの製造工程におい
て４つの工程を共有化させることができる。
【００７７】即ち、バイポーラトランジスタのベース領
域およびコレクタ引出し電極の形成工程と、ＣＭＯＳ型
電界効果トランジスタのゲート電極形成工程との共有
化、ベース領域へのｐ型不純物添加とｐＭＯＳの高濃度
不純物拡散層形成のための各イオン注入工程の共有化、
エミッタ開口エッチングストッパ膜の形成工程とゲート
電極側壁絶縁膜の形成工程の共有化、ベースポリシリコ
ン電極とコレクタ引出し電極のシリサイド化工程とＣＭ
ＯＳ型電界効果トランジスタの各電極のサリサイド化工
程との共有化である。これにより製造工程を大幅に減少
させることが可能になるので、従来技術と比較して、高
性能なＢｉ−ＣＭＯＳ ＬＳＩを安価に製造することが
可能となる。
域およびコレクタ引出し電極の形成工程と、ＣＭＯＳ型
電界効果トランジスタのゲート電極形成工程との共有
化、ベース領域へのｐ型不純物添加とｐＭＯＳの高濃度
不純物拡散層形成のための各イオン注入工程の共有化、
エミッタ開口エッチングストッパ膜の形成工程とゲート
電極側壁絶縁膜の形成工程の共有化、ベースポリシリコ
ン電極とコレクタ引出し電極のシリサイド化工程とＣＭ
ＯＳ型電界効果トランジスタの各電極のサリサイド化工
程との共有化である。これにより製造工程を大幅に減少
させることが可能になるので、従来技術と比較して、高
性能なＢｉ−ＣＭＯＳ ＬＳＩを安価に製造することが
可能となる。
【００７８】次に、本発明にかかる半導体装置の製造方
法の第２の実施の形態について図面を参照しながら説明
する。
法の第２の実施の形態について図面を参照しながら説明
する。
【００７９】まず、上述の第１の実施の形態と同様の方
法を用いて、図２ないし図６に示すように、ｎ+埋込層
２、単結晶シリコン層５、素子分離用絶縁膜８ａないし
８ｅ、ゲート酸化膜１１、ｐウェル１０およびｎウェル
９の形成を行なう。
法を用いて、図２ないし図６に示すように、ｎ+埋込層
２、単結晶シリコン層５、素子分離用絶縁膜８ａないし
８ｅ、ゲート酸化膜１１、ｐウェル１０およびｎウェル
９の形成を行なう。
【００８０】次に、図７に示すように、ＨＦ系の溶液で
バイポーラトランジスタを形成する第１の領域上の酸化
膜を剥離した後、非選択エピタキシャル成長技術を用い
て、シリコン基板１上には、活性ベース領域１２および
コレクタ引出し電極１４となる単結晶シリコンを成長さ
せ、素子分離酸化膜８ａ上には、ベースポリシリコン電
極１３となるポリシリコン、ゲート酸化膜１１上には、
ゲート電極１５ａ，１５ｂとなるポリシリコンを成長さ
せる。その後、フォトレジストの所定のパターニングと
ＲＩＥを用いてポリシリコンを選択的に除去し、活性ベ
ース領域１２、ベースポリシリコン電極１３、コレクタ
引出し電極１４を形成し、同時にＣＭＯＳ型電界効果ト
ランジスタのゲート電極１５ａ，１５ｂを形成する。
バイポーラトランジスタを形成する第１の領域上の酸化
膜を剥離した後、非選択エピタキシャル成長技術を用い
て、シリコン基板１上には、活性ベース領域１２および
コレクタ引出し電極１４となる単結晶シリコンを成長さ
せ、素子分離酸化膜８ａ上には、ベースポリシリコン電
極１３となるポリシリコン、ゲート酸化膜１１上には、
ゲート電極１５ａ，１５ｂとなるポリシリコンを成長さ
せる。その後、フォトレジストの所定のパターニングと
ＲＩＥを用いてポリシリコンを選択的に除去し、活性ベ
ース領域１２、ベースポリシリコン電極１３、コレクタ
引出し電極１４を形成し、同時にＣＭＯＳ型電界効果ト
ランジスタのゲート電極１５ａ，１５ｂを形成する。
【００８１】次に、図１２に示すように、基板表面に熱
酸化により約１００オングストロームの酸化膜を形成し
た後、レジストをパターニングしてイオン注入（ドーズ
量１．０×１０14ｃｍ-2、エネルギー４０ＫｅＶ）と熱
処理により、ＬＤＤのための低濃度拡散領域として、ｎ
ＭＯＳに対して不純物拡散領域１６、ｐＭＯＳに対して
不純物拡散領域１７をそれぞれ形成する。その後、所定
の厚さの絶縁膜を堆積させ、リソグラフィによるレジス
トのパターニングとＲＩＥを用いて、ＭＯＳ型電界効果
トランジスタのゲート電極１５ａ，１５ｂに対する側壁
スペーサ１９ａ，１９ｂを形成する。
酸化により約１００オングストロームの酸化膜を形成し
た後、レジストをパターニングしてイオン注入（ドーズ
量１．０×１０14ｃｍ-2、エネルギー４０ＫｅＶ）と熱
処理により、ＬＤＤのための低濃度拡散領域として、ｎ
ＭＯＳに対して不純物拡散領域１６、ｐＭＯＳに対して
不純物拡散領域１７をそれぞれ形成する。その後、所定
の厚さの絶縁膜を堆積させ、リソグラフィによるレジス
トのパターニングとＲＩＥを用いて、ＭＯＳ型電界効果
トランジスタのゲート電極１５ａ，１５ｂに対する側壁
スペーサ１９ａ，１９ｂを形成する。
【００８２】続いて、図１３に示すように、レジストを
所定の形状にパターニングした後、ｐ型の不純物を３．
０×１０15ｃｍ-2のドーズ量、３５ＫｅＶのエネルギー
でイオン注入し、引続く熱処理工程によりｐＭＯＳの高
濃度拡散層２６ａ，２６ｂを形成する。さらに、レジス
トの所定のパターニング、イオン注入と熱処理により、
ｎＭＯＳの高濃度拡散層２５ａ，２５ｂを形成する。
所定の形状にパターニングした後、ｐ型の不純物を３．
０×１０15ｃｍ-2のドーズ量、３５ＫｅＶのエネルギー
でイオン注入し、引続く熱処理工程によりｐＭＯＳの高
濃度拡散層２６ａ，２６ｂを形成する。さらに、レジス
トの所定のパターニング、イオン注入と熱処理により、
ｎＭＯＳの高濃度拡散層２５ａ，２５ｂを形成する。
【００８３】次に、図１４に示すように、所定の厚さの
絶縁膜を堆積させ、リソグラフィによるレジストのパタ
ーニングとＲＩＥを用いて、エミッタ開口形成時の活性
ベース領域１２へのエッチングダメージ防止のためのエ
ッチングストッパ膜１８を形成する。
絶縁膜を堆積させ、リソグラフィによるレジストのパタ
ーニングとＲＩＥを用いて、エミッタ開口形成時の活性
ベース領域１２へのエッチングダメージ防止のためのエ
ッチングストッパ膜１８を形成する。
【００８４】次に、図１５に示すように、レジストを所
定の形状にパターニングした後、ｐ型の不純物を３．０
×１０15ｃｍ-2のドーズ量、３５ＫｅＶのエネルギーで
イオン注入して、ベース領域６０へｐ型の不純物を添加
する。さらに、レジストの所定のパターニングとイオン
注入により、コレクタ引出し領域となるｎ+ 拡散層２１
を形成する。
定の形状にパターニングした後、ｐ型の不純物を３．０
×１０15ｃｍ-2のドーズ量、３５ＫｅＶのエネルギーで
イオン注入して、ベース領域６０へｐ型の不純物を添加
する。さらに、レジストの所定のパターニングとイオン
注入により、コレクタ引出し領域となるｎ+ 拡散層２１
を形成する。
【００８５】その後は、前述の第１の実施の形態と同様
の方法を用いて、エッチングストッパ膜１８で覆われた
領域を除く活性ベース領域１２、ベースポリシリコン電
極１３、コレクタ引出し電極１４およびＭＯＳ型電界効
果トランジスタの各ソース、ドレイン２５ａ，２５ｂ，
２６ａ，２６ｂおよびゲート電極１５ａ，１５ｂの表面
に金属シリサイド２３を形成させ（図９参照）、全面に
絶縁膜３１を堆積させた後、絶縁膜３１中の領域であっ
て、エッチングストッパ膜１８の上に位置する部分に活
性ベース領域１２に至るエミッタ開口３５を形成し（図
１０参照）、次いで、ポリシリコン膜の堆積によりエミ
ッタ開口３５を埋込み、イオン注入および熱処理により
活性ベース領域１２内に砒素を拡散させ、エミッタ領域
３６を形成し（図１１参照）、上記ポリシリコン膜を所
定の形状に加工し、エミッタ引出し電極３８とする。そ
の後は、層間絶縁膜３２をＣＶＤ法で堆積し、フォトレ
ジストの所定のパターニングおよび異方性エッチングに
より、各電極に対するコンタクト開口６９を形成し、Ａ
ｒ逆スパッタ法で各コンタクト底面の自然酸化膜を除去
した後、Ｔｉ／ＴｉＮ等のバリアメタルをスパッタ法で
堆積させ、さらに、Ａｌ、Ｗ等の金属をスパッタ法で各
コンタクトを埋め込むように堆積させる。その後は、レ
ジストを所定の形状にパターニングしてＲＩＥにより上
記配線金属を選択的に除去して配線７５を形成し、Ｂｉ
−ＣＭＯＳ ＬＳＩを完成させる（図１参照）。
の方法を用いて、エッチングストッパ膜１８で覆われた
領域を除く活性ベース領域１２、ベースポリシリコン電
極１３、コレクタ引出し電極１４およびＭＯＳ型電界効
果トランジスタの各ソース、ドレイン２５ａ，２５ｂ，
２６ａ，２６ｂおよびゲート電極１５ａ，１５ｂの表面
に金属シリサイド２３を形成させ（図９参照）、全面に
絶縁膜３１を堆積させた後、絶縁膜３１中の領域であっ
て、エッチングストッパ膜１８の上に位置する部分に活
性ベース領域１２に至るエミッタ開口３５を形成し（図
１０参照）、次いで、ポリシリコン膜の堆積によりエミ
ッタ開口３５を埋込み、イオン注入および熱処理により
活性ベース領域１２内に砒素を拡散させ、エミッタ領域
３６を形成し（図１１参照）、上記ポリシリコン膜を所
定の形状に加工し、エミッタ引出し電極３８とする。そ
の後は、層間絶縁膜３２をＣＶＤ法で堆積し、フォトレ
ジストの所定のパターニングおよび異方性エッチングに
より、各電極に対するコンタクト開口６９を形成し、Ａ
ｒ逆スパッタ法で各コンタクト底面の自然酸化膜を除去
した後、Ｔｉ／ＴｉＮ等のバリアメタルをスパッタ法で
堆積させ、さらに、Ａｌ、Ｗ等の金属をスパッタ法で各
コンタクトを埋め込むように堆積させる。その後は、レ
ジストを所定の形状にパターニングしてＲＩＥにより上
記配線金属を選択的に除去して配線７５を形成し、Ｂｉ
−ＣＭＯＳ ＬＳＩを完成させる（図１参照）。
【００８６】本実施の形態によれば、第１の実施の形態
に比べ工程数は多いが、前述の第１の実施の形態である
Ｂｉ−ＣＭＯＳ ＬＳＩ（図１参照）と同一の効果を奏
する高性能の半導体装置が提供される。
に比べ工程数は多いが、前述の第１の実施の形態である
Ｂｉ−ＣＭＯＳ ＬＳＩ（図１参照）と同一の効果を奏
する高性能の半導体装置が提供される。
【００８７】次に、本発明に係る半導体装置の製造方法
の第３の実施の形態について図面を参照しながら説明す
る。
の第３の実施の形態について図面を参照しながら説明す
る。
【００８８】本実施形態の特徴は、活性ベース領域１
２、ベースポリシリコン電極１３およびコレクタ引出し
電極１４の形成工程と、ゲート電極１５の形成工程を完
全には共有化せず、一部は単独で形成して、ゲート電極
の膜厚を厚く形成する点にある。
２、ベースポリシリコン電極１３およびコレクタ引出し
電極１４の形成工程と、ゲート電極１５の形成工程を完
全には共有化せず、一部は単独で形成して、ゲート電極
の膜厚を厚く形成する点にある。
【００８９】まず、前述の第１の実施の形態と同様の方
法を用いて、図２ないし図６に示すように、ｎ+埋込層
２、単結晶シリコン層５、素子分離用絶縁膜８ａないし
８ｅ、ゲート酸化膜１１、ｐウェル１０およびｎウェル
９の形成を行なう。
法を用いて、図２ないし図６に示すように、ｎ+埋込層
２、単結晶シリコン層５、素子分離用絶縁膜８ａないし
８ｅ、ゲート酸化膜１１、ｐウェル１０およびｎウェル
９の形成を行なう。
【００９０】次に、図１６に示すように、ゲート酸化膜
１１の上にポリシリコン７０を約２０００オングストロ
ーム堆積させ、リソグラフィによるレジストのパターニ
ングとＲＩＥを用いて所定の形状にパターニングを行
う。
１１の上にポリシリコン７０を約２０００オングストロ
ーム堆積させ、リソグラフィによるレジストのパターニ
ングとＲＩＥを用いて所定の形状にパターニングを行
う。
【００９１】続いて、図１７に示すように、ＨＦ系の溶
液でバイポーラトランジスタを形成する第１の領域上の
酸化膜を剥離した後、非選択エピタキシャル成長技術を
用いて、全面にシリコンを成長させることにより、単結
晶シリコン層５の上には、活性ベース領域１２およびコ
レクタ引出し電極１４となる単結晶シリコンを成長さ
せ、素子分離酸化膜８ａ上には、ベースポリシリコン電
極１３となるポリシリコンを成長させ、同時に、第２お
よび第３の領域であるＭＯＳ型電界効果トランジスタの
形成領域には、ポリシリコン７０上にポリシリコンをさ
らに成長させる。
液でバイポーラトランジスタを形成する第１の領域上の
酸化膜を剥離した後、非選択エピタキシャル成長技術を
用いて、全面にシリコンを成長させることにより、単結
晶シリコン層５の上には、活性ベース領域１２およびコ
レクタ引出し電極１４となる単結晶シリコンを成長さ
せ、素子分離酸化膜８ａ上には、ベースポリシリコン電
極１３となるポリシリコンを成長させ、同時に、第２お
よび第３の領域であるＭＯＳ型電界効果トランジスタの
形成領域には、ポリシリコン７０上にポリシリコンをさ
らに成長させる。
【００９２】その後、フォトレジストを所定の形状にパ
ターニングし、ＲＩＥによるエッチングによりポリシリ
コンを加工し、活性ベース領域１２、ベースポリシリコ
ン電極１３、コレクタ引出し電極１４を形成すると同時
に、ゲート電極１５ａ’１５ｂ’を形成する。
ターニングし、ＲＩＥによるエッチングによりポリシリ
コンを加工し、活性ベース領域１２、ベースポリシリコ
ン電極１３、コレクタ引出し電極１４を形成すると同時
に、ゲート電極１５ａ’１５ｂ’を形成する。
【００９３】その後は、第１の実施の形態または第２の
実施の形態と同様の方法により、ｎＭＯＳおよびｐＭＯ
Ｓの低濃度の不純物拡散領域１６，１７を形成し、次い
でエミッタ開口エッチングストッパ膜１８と、ＭＯＳ型
電界効果トランジスタのゲート電極１５ａ’，１５ｂ’
に対する側壁スペーサ１９ａ，１９ｂを同時に形成する
（図８参照）。次に、エッチングストッパ膜１８で覆わ
れていない活性ベース領域１２およびｐＭＯＳの高濃度
拡散層２６ａ，２６ｂへのｐ型不純物のイオン注入と熱
処理による活性化、ｎＭＯＳの高濃度拡散層２５ａ，２
５ｂおよびコレクタ引出し領域となるｎ+拡散層２１へ
のｎ型不純物のイオン注入と熱処理による活性化を経た
後、エッチングストッパ膜１８で覆われた領域を除く活
性ベース領域１２、ベースポリシリコン電極１３、コレ
クタ引出し電極１４およびＭＯＳ型電界効果トランジス
タのソースおよびドレイン２５ａ，２５ｂ，２６ａ，２
６ｂ、ゲート電極１５ａ’，１５ｂ’の表面に金属シリ
サイド２３を形成し（図９参照）、全面に絶縁膜３１を
堆積させた後、この絶縁膜３１中の領域であって、エッ
チングストッパ膜１８の上に位置する部分に活性ベース
領域１２に至るまでエミッタ開口３５を形成し（図１０
参照）、次いで、ポリシリコン膜の堆積によりエミッタ
開口３５を埋込み、イオン注入および熱処理により活性
ベース領域１２内に砒素を拡散させ、エミッタ領域３６
を形成し（図１１参照）、上記ポリシリコン膜を所定の
形状に加工し、エミッタ引出し電極３８とする。その
後、図１８に示すように、層間絶縁膜３２をＣＶＤ法で
堆積し、フォトレジストの所定のパターニングおよび異
方性エッチングにより、各電極に対するコンタクト開口
６９を形成し、Ａｒ逆スパッタ法で各コンタクト底面の
自然酸化膜を除去した後、Ｔｉ／ＴｉＮ等のバリアメタ
ルをスパッタ法で堆積させ、さらに、Ａｌ、Ｗ等の金属
をスパッタ法で各コンタクトを埋め込むように堆積させ
る。
実施の形態と同様の方法により、ｎＭＯＳおよびｐＭＯ
Ｓの低濃度の不純物拡散領域１６，１７を形成し、次い
でエミッタ開口エッチングストッパ膜１８と、ＭＯＳ型
電界効果トランジスタのゲート電極１５ａ’，１５ｂ’
に対する側壁スペーサ１９ａ，１９ｂを同時に形成する
（図８参照）。次に、エッチングストッパ膜１８で覆わ
れていない活性ベース領域１２およびｐＭＯＳの高濃度
拡散層２６ａ，２６ｂへのｐ型不純物のイオン注入と熱
処理による活性化、ｎＭＯＳの高濃度拡散層２５ａ，２
５ｂおよびコレクタ引出し領域となるｎ+拡散層２１へ
のｎ型不純物のイオン注入と熱処理による活性化を経た
後、エッチングストッパ膜１８で覆われた領域を除く活
性ベース領域１２、ベースポリシリコン電極１３、コレ
クタ引出し電極１４およびＭＯＳ型電界効果トランジス
タのソースおよびドレイン２５ａ，２５ｂ，２６ａ，２
６ｂ、ゲート電極１５ａ’，１５ｂ’の表面に金属シリ
サイド２３を形成し（図９参照）、全面に絶縁膜３１を
堆積させた後、この絶縁膜３１中の領域であって、エッ
チングストッパ膜１８の上に位置する部分に活性ベース
領域１２に至るまでエミッタ開口３５を形成し（図１０
参照）、次いで、ポリシリコン膜の堆積によりエミッタ
開口３５を埋込み、イオン注入および熱処理により活性
ベース領域１２内に砒素を拡散させ、エミッタ領域３６
を形成し（図１１参照）、上記ポリシリコン膜を所定の
形状に加工し、エミッタ引出し電極３８とする。その
後、図１８に示すように、層間絶縁膜３２をＣＶＤ法で
堆積し、フォトレジストの所定のパターニングおよび異
方性エッチングにより、各電極に対するコンタクト開口
６９を形成し、Ａｒ逆スパッタ法で各コンタクト底面の
自然酸化膜を除去した後、Ｔｉ／ＴｉＮ等のバリアメタ
ルをスパッタ法で堆積させ、さらに、Ａｌ、Ｗ等の金属
をスパッタ法で各コンタクトを埋め込むように堆積させ
る。
【００９４】その後は、レジストを所定の形状にパター
ニングしてＲＩＥにより上記配線金属を選択的に除去し
て配線７５を形成し、Ｂｉ−ＣＭＯＳＬＳＩを完成させ
る。
ニングしてＲＩＥにより上記配線金属を選択的に除去し
て配線７５を形成し、Ｂｉ−ＣＭＯＳＬＳＩを完成させ
る。
【００９５】本実施形態の製造方法によれば、第１の実
施の形態と比較して、ゲート電極ポリシリコンの厚さを
厚くできる。これにより、ゲート抵抗を減少させたり、
電極上に金属シリサイドを安定して形成することが可能
となる。
施の形態と比較して、ゲート電極ポリシリコンの厚さを
厚くできる。これにより、ゲート抵抗を減少させたり、
電極上に金属シリサイドを安定して形成することが可能
となる。
【００９６】
【発明の効果】以上詳述したように、本発明は以下の効
果を奏する。
果を奏する。
【００９７】即ち、本発明にかかる半導体装置によれ
ば、従来用いられてきたベースポリシリコン引出し電極
が不要となるため、エミッタ開口を浅くすることができ
る。また、側壁スペーサを設けていないため、この分エ
ッチングストッパ膜の厚みを薄くすることが可能にな
り、エミッタ開口をさらに浅くすることができる。これ
により、エミッタのアスペクト比が大幅に低減するの
で、エミッタ抵抗値の低減およびエミッタプラグ効果の
抑制を実現できる。また、側壁スペーサがない分、エミ
ッタ面積に対するベース／コレクタ容量値を軽減するこ
とができる。
ば、従来用いられてきたベースポリシリコン引出し電極
が不要となるため、エミッタ開口を浅くすることができ
る。また、側壁スペーサを設けていないため、この分エ
ッチングストッパ膜の厚みを薄くすることが可能にな
り、エミッタ開口をさらに浅くすることができる。これ
により、エミッタのアスペクト比が大幅に低減するの
で、エミッタ抵抗値の低減およびエミッタプラグ効果の
抑制を実現できる。また、側壁スペーサがない分、エミ
ッタ面積に対するベース／コレクタ容量値を軽減するこ
とができる。
【００９８】また、バイポーラトランジスタのベース領
域の一部と第２のＭＩＳトランジスタのソースおよびド
レインは、実質的に同一の不純物および拡散濃度で形成
され、また、第１および第２のＭＩＳトランジスタのゲ
ートは、バイポーラトランジスタのベース領域と実質的
に同一の材料および膜厚で形成され、さらに、エッチン
グストッパ膜と同一の材料で形成された側壁を側面に備
えているため、製造コストを低減することができる。
域の一部と第２のＭＩＳトランジスタのソースおよびド
レインは、実質的に同一の不純物および拡散濃度で形成
され、また、第１および第２のＭＩＳトランジスタのゲ
ートは、バイポーラトランジスタのベース領域と実質的
に同一の材料および膜厚で形成され、さらに、エッチン
グストッパ膜と同一の材料で形成された側壁を側面に備
えているため、製造コストを低減することができる。
【００９９】以上の結果、ｆmax,Ｇa等の高周波数特性
およびＮf等のノイズ特性において改善されたバイポー
ラトランジスタを備えたＢｉ−ＣＭＯＳ ＬＳＩを安価
に提供することができる。
およびＮf等のノイズ特性において改善されたバイポー
ラトランジスタを備えたＢｉ−ＣＭＯＳ ＬＳＩを安価
に提供することができる。
【０１００】また、本発明にかかる半導体装置の製造方
法によれば、バイポーラトランジスタのベース領域およ
びコレクタ引出し電極の形成工程とＣＭＯＳ電界効果型
トランジスタのゲート電極形成工程、ベース領域へのｐ
型不純物添加とｐＭＯＳの高濃度不純物拡散層形成のた
めの各イオン注入工程、エミッタ開口エッチングストッ
パ膜の形成工程とゲート電極側壁絶縁膜の形成工程、お
よびベースポリシリコン電極とコレクタ引出し電極のシ
リサイド化工程とＣＭＯＳ型電界効果トランジスタの各
電極のサリサイド化工程とを共有化するので、上述の効
果を有するバイポーラトランジスタを備えたＢｉ−ＣＭ
ＯＳ ＬＳＩを安価に製造することができる。
法によれば、バイポーラトランジスタのベース領域およ
びコレクタ引出し電極の形成工程とＣＭＯＳ電界効果型
トランジスタのゲート電極形成工程、ベース領域へのｐ
型不純物添加とｐＭＯＳの高濃度不純物拡散層形成のた
めの各イオン注入工程、エミッタ開口エッチングストッ
パ膜の形成工程とゲート電極側壁絶縁膜の形成工程、お
よびベースポリシリコン電極とコレクタ引出し電極のシ
リサイド化工程とＣＭＯＳ型電界効果トランジスタの各
電極のサリサイド化工程とを共有化するので、上述の効
果を有するバイポーラトランジスタを備えたＢｉ−ＣＭ
ＯＳ ＬＳＩを安価に製造することができる。
【０１０１】さらに、バイポーラトランジスタのベース
ポリシリコン電極とコレクタ引出し電極のみならず、Ｃ
ＭＯＳ型電界効果トランジスタの各電極について安定的
に金属シリサイドを形成することができるので、製造の
歩留りを改善することができる。
ポリシリコン電極とコレクタ引出し電極のみならず、Ｃ
ＭＯＳ型電界効果トランジスタの各電極について安定的
に金属シリサイドを形成することができるので、製造の
歩留りを改善することができる。
【図１】本発明に係る半導体装置の第１の実施の形態で
あるＢｉ−ＣＭＯＳ ＬＳＩの素子構造を示す部分断面
図である。
あるＢｉ−ＣＭＯＳ ＬＳＩの素子構造を示す部分断面
図である。
【図２】本発明に係る半導体装置の製造方法の第１の実
施の形態であるＢｉ−ＣＭＯＳＬＳＩの製造工程を示す
部分断面図である。
施の形態であるＢｉ−ＣＭＯＳＬＳＩの製造工程を示す
部分断面図である。
【図３】本発明に係る半導体装置の製造方法の第１の実
施の形態であるＢｉ−ＣＭＯＳＬＳＩの製造工程を示す
部分断面図である。
施の形態であるＢｉ−ＣＭＯＳＬＳＩの製造工程を示す
部分断面図である。
【図４】本発明に係る半導体装置の製造方法の第１の実
施の形態であるＢｉ−ＣＭＯＳＬＳＩの製造工程を示す
部分断面図である。
施の形態であるＢｉ−ＣＭＯＳＬＳＩの製造工程を示す
部分断面図である。
【図５】本発明に係る半導体装置の製造方法の第１の実
施の形態であるＢｉ−ＣＭＯＳＬＳＩの製造工程を示す
部分断面図である。
施の形態であるＢｉ−ＣＭＯＳＬＳＩの製造工程を示す
部分断面図である。
【図６】本発明に係る半導体装置の製造方法の第１の実
施の形態であるＢｉ−ＣＭＯＳＬＳＩの製造工程を示す
部分断面図である。
施の形態であるＢｉ−ＣＭＯＳＬＳＩの製造工程を示す
部分断面図である。
【図７】本発明に係る半導体装置の製造方法の第１の実
施の形態であるＢｉ−ＣＭＯＳＬＳＩの製造工程を示す
部分断面図である。
施の形態であるＢｉ−ＣＭＯＳＬＳＩの製造工程を示す
部分断面図である。
【図８】本発明に係る半導体装置の製造方法の第１の実
施の形態であるＢｉ−ＣＭＯＳＬＳＩの製造工程を示す
部分断面図である。
施の形態であるＢｉ−ＣＭＯＳＬＳＩの製造工程を示す
部分断面図である。
【図９】本発明に係る半導体装置の製造方法の第１の実
施の形態であるＢｉ−ＣＭＯＳＬＳＩの製造工程を示す
部分断面図である。
施の形態であるＢｉ−ＣＭＯＳＬＳＩの製造工程を示す
部分断面図である。
【図１０】本発明に係る半導体装置の製造方法の第１の
実施の形態であるＢｉ−ＣＭＯＳＬＳＩの製造工程を示
す部分断面図である。
実施の形態であるＢｉ−ＣＭＯＳＬＳＩの製造工程を示
す部分断面図である。
【図１１】本発明に係る半導体装置の製造方法の第１の
実施の形態であるＢｉ−ＣＭＯＳＬＳＩの製造工程を示
す部分断面図である。
実施の形態であるＢｉ−ＣＭＯＳＬＳＩの製造工程を示
す部分断面図である。
【図１２】本発明に係る半導体装置の製造方法の第２の
実施の形態であるＢｉ−ＣＭＯＳＬＳＩの製造工程を示
す部分断面図である。
実施の形態であるＢｉ−ＣＭＯＳＬＳＩの製造工程を示
す部分断面図である。
【図１３】本発明に係る半導体装置の製造方法の第２の
実施の形態であるＢｉ−ＣＭＯＳＬＳＩの製造工程を示
す部分断面図である。
実施の形態であるＢｉ−ＣＭＯＳＬＳＩの製造工程を示
す部分断面図である。
【図１４】本発明に係る半導体装置の製造方法の第２の
実施の形態であるＢｉ−ＣＭＯＳＬＳＩの製造工程を示
す部分断面図である。
実施の形態であるＢｉ−ＣＭＯＳＬＳＩの製造工程を示
す部分断面図である。
【図１５】本発明に係る半導体装置の製造方法の第２の
実施の形態であるＢｉ−ＣＭＯＳＬＳＩの製造工程を示
す部分断面図である。
実施の形態であるＢｉ−ＣＭＯＳＬＳＩの製造工程を示
す部分断面図である。
【図１６】本発明に係る半導体装置の製造方法の第３の
実施の形態であるＢｉ−ＣＭＯＳＬＳＩの製造工程を示
す部分断面図である。
実施の形態であるＢｉ−ＣＭＯＳＬＳＩの製造工程を示
す部分断面図である。
【図１７】本発明に係る半導体装置の製造方法の第３の
実施の形態であるＢｉ−ＣＭＯＳＬＳＩの製造工程を示
す部分断面図である。
実施の形態であるＢｉ−ＣＭＯＳＬＳＩの製造工程を示
す部分断面図である。
【図１８】本発明に係る半導体装置の製造方法の第３の
実施の形態であるＢｉ−ＣＭＯＳＬＳＩの製造工程を示
す部分断面図である。
実施の形態であるＢｉ−ＣＭＯＳＬＳＩの製造工程を示
す部分断面図である。
【図１９】従来の技術によるＢｉ−ＣＭＯＳ ＬＳＩの
製造工程を示す部分断面図である。
製造工程を示す部分断面図である。
【図２０】従来の技術によるＢｉ−ＣＭＯＳ ＬＳＩの
製造工程を示す部分断面図である。
製造工程を示す部分断面図である。
【図２１】従来の技術によるＢｉ−ＣＭＯＳ ＬＳＩの
製造工程を示す部分断面図である。
製造工程を示す部分断面図である。
【図２２】従来の技術によるＢｉ−ＣＭＯＳ ＬＳＩの
製造工程を示す部分断面図である。
製造工程を示す部分断面図である。
【図２３】従来の技術によるＢｉ−ＣＭＯＳ ＬＳＩの
製造工程を示す部分断面図である。
製造工程を示す部分断面図である。
【図２４】従来の技術によるＢｉ−ＣＭＯＳ ＬＳＩの
製造工程を示す部分断面図である。
製造工程を示す部分断面図である。
【図２５】従来の技術によるＢｉ−ＣＭＯＳ ＬＳＩの
製造工程を示す部分断面図である。
製造工程を示す部分断面図である。
【図２６】従来の技術によるＢｉ−ＣＭＯＳ ＬＳＩの
製造工程を示す部分断面図である。
製造工程を示す部分断面図である。
【図２７】従来の技術によるＢｉ−ＣＭＯＳ ＬＳＩの
製造工程を示す部分断面図である。
製造工程を示す部分断面図である。
【図２８】従来の技術によるＢｉ−ＣＭＯＳ ＬＳＩの
製造工程を示す部分断面図である。
製造工程を示す部分断面図である。
【図２９】従来の技術によるＢｉ−ＣＭＯＳ ＬＳＩの
製造工程を示す部分断面図である。
製造工程を示す部分断面図である。
１ ｐ型半導体基板
２ ｎ+埋込層
５ コレクタ領域
８ａ〜８ｅ 素子分離絶縁膜
９ ｎウェル
１０ ｐウェル
１２，５２ 活性ベース領域
１３，５０ａ ベースポリシリコン電極
１４，５０ｂ コレクタ引出し電極
１５ａ，１５ｂ，１５ａ’，１５ｂ’，４１ａ，４１ｂ
ゲート電極 １８，４８ エッチングストッパ膜 １９ａ，１９ｂ 側壁スペーサ ２１ 高濃度コレクタ領域 ２３ 金属シリサイド ２５ａ，４２ａ ｎ+不純物拡散層（ドレイン） ２５ｂ，４２ｂ ｎ+不純物拡散層（ソース） ２６ａ，４３ａ ｐ+不純物拡散層（ドレイン） ２６ｂ，４３ｂ ｐ+不純物拡散層（ソース） ３１，３２，７１，７２ 絶縁膜 ３５，６５ エミッタ開口 ３６，５６ エミッタ領域 ３８，５８ エミッタ引出し電極 ６９ａ〜６９ｅ 電極コンタクト
ゲート電極 １８，４８ エッチングストッパ膜 １９ａ，１９ｂ 側壁スペーサ ２１ 高濃度コレクタ領域 ２３ 金属シリサイド ２５ａ，４２ａ ｎ+不純物拡散層（ドレイン） ２５ｂ，４２ｂ ｎ+不純物拡散層（ソース） ２６ａ，４３ａ ｐ+不純物拡散層（ドレイン） ２６ｂ，４３ｂ ｐ+不純物拡散層（ソース） ３１，３２，７１，７２ 絶縁膜 ３５，６５ エミッタ開口 ３６，５６ エミッタ領域 ３８，５８ エミッタ引出し電極 ６９ａ〜６９ｅ 電極コンタクト
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8249
H01L 27/06
Claims (11)
- 【請求項１】半導体基板上の第１の領域に形成された第
１導電型のエピタキシャル層の上に配置されたバイポー
ラトランジスタと、 前記半導体基板上の第２の領域に設けられた第２導電型
の第１のウェル領域の表面部に配置された第１のＭＩＳ
トランジスタと、前記半導体基板の第３の領域に設けら
れた第１導電型の第２のウェル領域の表面に配置された
第２のＭＩＳトランジスタとを含むＣＭＯＳ型電界効果
トランジスタと、を備える半導体装置であって、 前記バイポーラトランジスタは、 前記エピタキシャル層のうち第１の絶縁膜で画定される
活性領域に設けられた前記第１導電型のコレクタ領域
と、 前記コレクタ領域の上で前記第１の絶縁膜上に至るまで
延在し、その表面が平坦な第２導電型のベース層と、 前記ベース層上に設けられ、前記ベース層内の所定の領
域に達する開口を有する第２の絶縁膜であって、前記ベ
ース層の周縁の少なくとも一部が露出するようにエッチ
ングストッパ膜として機能する第２の絶縁膜と、前記第２の絶縁膜の前記開口内 に設けられた第１導電型
のエミッタ層と、を含み、 前記第２のＭＩＳトランジスタは、前記バイポーラトラ
ンジスタの前記ベース層の一部と実質的に同一の不純物
および拡散濃度で形成された不純物拡散層を有するソー
スおよびドレインを含む、半導体装置。 - 【請求項２】前記第１および第２のＭＩＳトランジスタ
は、前記ベース層と同一の厚さで構成されたゲートを含
む、ことを特徴とする請求項１に記載の半導体装置。 - 【請求項３】前記バイポーラトランジスタは、 前記ベース層の上側表面であって少なくともその一部が
前記第１の絶縁膜上に位置するように設けられた金属シ
リサイド層であって、前記開口側の端部においては前記
第２の絶縁膜の周縁に至るまで延在して形成される金属
シリサイドをさらに含むことを特徴とする請求項１また
は２に記載の半導体装置。 - 【請求項４】半導体基板上に第１導電型の不純物をドー
プした単結晶シリコンをエピタキシャル成長させて第１
導電型のエピタキシャル層を形成する工程と、前記エピタキシャル層の表面に素子分離絶縁膜を形成
し、 バイポーラトランジスタのコレクタ領域となる第１
の領域と、第１のＭＩＳトランジスタを形成するための
第２の領域と、第２のＭＩＳトランジスタを形成するた
めの第３の領域を画定する工程と、 前記第２の領域の表面部に第２導電型の不純物を注入し
て第２導電型の第１のウェルを形成する工程と、前記第
３の領域の表面部に第１導電型の不純物を注入して第１
導電型の第２のウェルを形成する工程と、これら第１お
よび第２のウェルの表面に第１の絶縁膜を形成する工程
と、 前記第１の絶縁膜の上に前記第１および第２のＭＩＳト
ランジスタのゲートを形成する工程と、 前記第１の領域の少なくとも一部の領域の上にベース予
定領域層を形成する工程と、前記ベース予定領域層 の上に第２の絶縁膜を堆積させ
て、エッチングストッパ膜を形成する工程と、 第１導電型の不純物を前記第１のウェルの表面部の前記
ゲートの周辺領域にイオン注入し前記第１のＭＩＳトラ
ンジスタのドレインおよびソースを形成する工程と、 第２導電型の不純物を前記エッチングストッパ膜に覆わ
れた領域を除く前記ベース予定領域層と前記第２のウェ
ルの表面部の前記ゲートの周辺領域とにイオン注入し、
それぞれ第２導電型のベース領域と前記第２のＭＩＳト
ランジスタのドレインおよびソースとを実質的に同時に
形成する工程と、 前記半導体基板の全面に第３の絶縁膜を堆積した後、前
記エッチングストッパ膜を通過して前記ベース領域内に
達するエミッタ開口を形成する工程と、 前記エミッタ開口に第１導電型不純物をドープした多結
晶シリコンを埋込んだ後、固相拡散により第１導電型不
純物を前記ベース領域内に拡散させて、第１導電型のエ
ミッタ領域を形成する工程とを備えた半導体装置の製造
方法。 - 【請求項５】前記ゲートおよび前記ベース予定領域層
は、 前記半導体基板の全面にシリコン結晶を成長させた後、
異方性エッチングにより、実質的に同時に形成されるこ
とを特徴とする請求項４に記載の半導体装置の製造方
法。 - 【請求項６】前記ゲートおよび前記ベース予定領域層を
形成する工程は、 前記半導体基板の全面にシリコン結晶を第１の膜厚に至
るまで成長させ、異方性エッチングにより、前記第２お
よび第３の領域上に前記第１の膜厚の多結晶シリコン膜
を形成した後、前記半導体基板の全面に第２の膜厚に至
るまでシリコン結晶を成長させ、異方性エッチングによ
り、前記第１の膜厚に前記第２の膜厚を加算した膜厚で
なる第３の膜厚を有する前記ゲートと前記第２の膜厚を
有する前記ベース予定領域層とを実質的に同時に形成す
る工程であることを特徴とする請求項４または５に記載
の半導体装置の製造方法。 - 【請求項７】半導体基板上に第１導電型の不純物をドー
プした単結晶シリコンをエピタキシャル成長させて第１
導電型のエピタキシャル層を形成する工程と、前記エピタキシャル層の表面に素子分離絶縁膜を形成
し、 バイポーラトランジスタのコレクタ領域となる第１
の領域と、第１のＭＩＳトランジスタを形成するための
第２の領域と、第２のＭＩＳトランジスタを形成するた
めの第３の領域を画定する工程と、 前記第２の領域の表面部に第２導電型の不純物を注入し
て第２導電型の第１のウェルを形成する工程と、前記第
３の領域の表面部に第１導電型の不純物を注入して第１
導電型の第２のウェルを形成する工程と、これら第１お
よび第２のウェルの表面に第１の絶縁膜を形成する工程
と、 前記半導体基板の全面にシリコン結晶を第１の膜厚に至
るまで成長させ、異方性エッチングにより、前記第２お
よび第３の領域上に前記第１の膜厚の多結晶シリコン膜
を形成した後、前記半導体基板の全面に第２の膜厚に至
るまでシリコン結晶を成長させ、異方性エッチングによ
り、前記第１の絶縁膜の上に前記第１の膜厚に前記第２
の膜厚を加算した膜厚でなる第３の膜厚を有する前記第
１および第２のＭＩＳトランジスタのゲートを形成する
とともに、前記第１の領域の少なくとも一部の領域の上
に前記第２の膜厚を有するベース予定領域層を形成する
工程と、前記ベース予定領域層 の上に第２の絶縁膜を堆積させ
て、エッチングストッパ膜を形成する工程と、 第１導電型の不純物を前記第１のウェルの表面部の前記
ゲートの周辺領域にイオン注入し前記第１のＭＩＳトラ
ンジスタのドレインおよびソースを形成する工程と、 第２導電型の不純物を前記エッチングストッパ膜に覆わ
れた領域を除く前記ベース予定領域層と前記第２のウェ
ルの表面部の前記ゲートの周辺領域とにイオン注入し、
それぞれ第２導電型のベース領域と前記第２のＭＩＳト
ランジスタのドレインおよびソースとを実質的に同時に
形成する工程と、 前記半導体基板の全面に第３の絶縁膜を堆積した後、前
記エッチングストッパ膜を通過して前記ベース領域内に
達するエミッタ開口を形成する工程と、 前記エミッタ開口に第１導電型不純物をドープした多結
晶シリコンを埋込んだ後、固相拡散により第１導電型不
純物を前記ベース領域内に拡散させて、第１導電型のエ
ミッタ領域を形成する工程とを備えた半導体装置の製造
方法。 - 【請求項８】前記エッチングストッパ膜を形成する工程
は、前記ゲートの側面に側壁を実質的に同時に形成する
工程を含むことを特徴とする請求項４乃至７のいずれか
に記載の半導体装置の製造方法。 - 【請求項９】前記ベース領域と前記第２のＭＩＳトラン
ジスタのドレインおよびソースとを実質的に同時に形成
する工程の後であって、前記エミッタ開口を形成する工
程の前に、 前記エッチングストッパ膜に覆われた領域を除く前記ベ
ース領域と、前記第１および第２のＭＩＳトランジスタ
のゲート、ドレインおよびソースの表面に金属シリサイ
ドを実質的に同時に形成する工程を備えたことを特徴と
する請求項４乃至８のいずれかに記載の半導体装置の製
造方法。 - 【請求項１０】前記ベース予定領域層を形成する工程
は、前記ベース予定領域層に隣接する前記素子分離絶縁
膜の上にベース引出し電極を同時に形成する工程を含む
ことを特徴とする請求項４乃至９のいずれかに記載の半
導体装置の製造方法。 - 【請求項１１】前記ベース予定領域層を形成する工程
は、前記コレクタ領域の少なくとも一部の領域の上に前
記ベース予定領域層とともにコレクタ引出し電極を形成
する工程を含むことを特徴とする請求項４乃至１０のい
ずれかに記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34035597A JP3400326B2 (ja) | 1997-12-10 | 1997-12-10 | 半導体装置およびその製造方法 |
| US09/081,613 US6633069B2 (en) | 1997-05-20 | 1998-05-20 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34035597A JP3400326B2 (ja) | 1997-12-10 | 1997-12-10 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11176963A JPH11176963A (ja) | 1999-07-02 |
| JP3400326B2 true JP3400326B2 (ja) | 2003-04-28 |
Family
ID=18336152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34035597A Expired - Fee Related JP3400326B2 (ja) | 1997-05-20 | 1997-12-10 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3400326B2 (ja) |
-
1997
- 1997-12-10 JP JP34035597A patent/JP3400326B2/ja not_active Expired - Fee Related
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| JPH11176963A (ja) | 1999-07-02 |
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