JP2002043566A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
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- H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
Abstract
(57)【要約】
【課題】 ゲート電極にドープされた不純物が半導体基
板にしみ出す事態を防止できるようにする。 【解決手段】 シリコン基板１１上にゲート絶縁膜１２
を形成した後、ゲート絶縁膜１２上にＳｉＧｅ層１３を
成膜し、その後、ＳｉＧｅ層１３上にＳｉ層１４をアモ
ルファス状態で成膜する。アモルファス状態のＳｉ層１
４を介してＳｉＧｅ層１３にボロンをイオン注入した
後、ＳｉＧｅ層１３及びＳｉ層１４をパターン化してゲ
ート電極１５を形成する。
板にしみ出す事態を防止できるようにする。 【解決手段】 シリコン基板１１上にゲート絶縁膜１２
を形成した後、ゲート絶縁膜１２上にＳｉＧｅ層１３を
成膜し、その後、ＳｉＧｅ層１３上にＳｉ層１４をアモ
ルファス状態で成膜する。アモルファス状態のＳｉ層１
４を介してＳｉＧｅ層１３にボロンをイオン注入した
後、ＳｉＧｅ層１３及びＳｉ層１４をパターン化してゲ
ート電極１５を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ゲート電極を備え
た半導体装置及びその製造方法に関する。
た半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】近年、半導体素子の微細化又は高集積化
の急速な進展に伴って、デュアルゲートＣＭＯＳＦＥＴ
が広く利用されるようになってきた。
の急速な進展に伴って、デュアルゲートＣＭＯＳＦＥＴ
が広く利用されるようになってきた。
【０００３】以下、従来の半導体装置について、デュア
ルゲートＣＭＯＳＦＥＴのうちのｐチャネルＭＯＳＦＥ
Ｔを例として、図１１を参照しながら説明する。
ルゲートＣＭＯＳＦＥＴのうちのｐチャネルＭＯＳＦＥ
Ｔを例として、図１１を参照しながら説明する。
【０００４】図１１に示すように、シリコンからなる半
導体基板１上にゲート絶縁膜２を介して多結晶シリコン
からなるゲート電極３が形成されている。ゲート電極３
には、通常、不純物として例えばボロン（Ｂ）がイオン
注入によりドープされている。このとき、ゲート電極３
におけるボロンの濃度分布がゲート電極３の上面近傍部
分にピークを持つと共にボロンがゲート絶縁膜２を通し
て半導体基板１に突き抜けることのないように、ゲート
電極３となる多結晶シリコンに対するボロンのイオン注
入は十分に低いエネルギーで行なわれる。
導体基板１上にゲート絶縁膜２を介して多結晶シリコン
からなるゲート電極３が形成されている。ゲート電極３
には、通常、不純物として例えばボロン（Ｂ）がイオン
注入によりドープされている。このとき、ゲート電極３
におけるボロンの濃度分布がゲート電極３の上面近傍部
分にピークを持つと共にボロンがゲート絶縁膜２を通し
て半導体基板１に突き抜けることのないように、ゲート
電極３となる多結晶シリコンに対するボロンのイオン注
入は十分に低いエネルギーで行なわれる。
【０００５】ところで、ゲート電極３となる多結晶シリ
コンにボロンを注入した後、該多結晶シリコンに対して
熱処理が行なわれると、該多結晶シリコン中のボロンは
半導体基板１に向かって拡散する。前記の熱処理の条件
が不適切な場合、多結晶シリコン中のボロンはゲート絶
縁膜２を通り抜けて半導体基板１にしみ出し、その結
果、半導体基板１における不純物濃度が変化して素子特
性が劣化してしまう。また、ポリメタルゲート電極を形
成するための金属層を多結晶シリコン上に形成した後に
ハードマスクとなるシリコン窒化膜を堆積して熱処理を
行なう場合、又は、サイドウォールとなるシリコン窒化
膜をゲート電極３上に堆積して熱処理を行なう場合等に
は、半導体基板１へのボロンの著しいしみ出しが検出さ
れる。
コンにボロンを注入した後、該多結晶シリコンに対して
熱処理が行なわれると、該多結晶シリコン中のボロンは
半導体基板１に向かって拡散する。前記の熱処理の条件
が不適切な場合、多結晶シリコン中のボロンはゲート絶
縁膜２を通り抜けて半導体基板１にしみ出し、その結
果、半導体基板１における不純物濃度が変化して素子特
性が劣化してしまう。また、ポリメタルゲート電極を形
成するための金属層を多結晶シリコン上に形成した後に
ハードマスクとなるシリコン窒化膜を堆積して熱処理を
行なう場合、又は、サイドウォールとなるシリコン窒化
膜をゲート電極３上に堆積して熱処理を行なう場合等に
は、半導体基板１へのボロンの著しいしみ出しが検出さ
れる。
【０００６】そこで、半導体基板１へのボロンのしみ出
しを抑制するために、ゲート絶縁膜２として、ボロンの
しみ出し阻止能力を有するシリコン酸窒化膜を採用する
等の工夫がなされている。
しを抑制するために、ゲート絶縁膜２として、ボロンの
しみ出し阻止能力を有するシリコン酸窒化膜を採用する
等の工夫がなされている。
【０００７】
【発明が解決しようとする課題】しかしながら、ゲート
絶縁膜２としてシリコン酸窒化膜を用いた場合にも、ボ
ロンのしみ出しを十分に抑制することはできず、特に、
デバイスの高性能化に伴ってシリコン酸窒化膜が極薄化
（例えば３ｎｍ以下）した場合には、ボロンのしみ出し
抑制効果はほとんど期待できなくなるという問題点があ
った。
絶縁膜２としてシリコン酸窒化膜を用いた場合にも、ボ
ロンのしみ出しを十分に抑制することはできず、特に、
デバイスの高性能化に伴ってシリコン酸窒化膜が極薄化
（例えば３ｎｍ以下）した場合には、ボロンのしみ出し
抑制効果はほとんど期待できなくなるという問題点があ
った。
【０００８】前記に鑑み、本発明は、ゲート電極にドー
プされた不純物が半導体基板にしみ出す事態を防止でき
るようにすることを目的とする。
プされた不純物が半導体基板にしみ出す事態を防止でき
るようにすることを目的とする。
【０００９】
【課題を解決するための手段】前記の目的を達成するた
め、本発明に係る第１の半導体装置は、半導体基板上に
ゲート絶縁膜を介して形成されたゲート電極を備え、ゲ
ート電極は、シリコンゲルマニウム層と、該シリコンゲ
ルマニウム層の上に形成された上部シリコン層とを有す
る。
め、本発明に係る第１の半導体装置は、半導体基板上に
ゲート絶縁膜を介して形成されたゲート電極を備え、ゲ
ート電極は、シリコンゲルマニウム層と、該シリコンゲ
ルマニウム層の上に形成された上部シリコン層とを有す
る。
【００１０】第１の半導体装置によると、ゲート電極が
シリコンゲルマニウム層と該シリコンゲルマニウム層上
に形成された上部シリコン層とを有するため、ゲート電
極にボロン等の不純物をドープする場合、上部シリコン
層を介してシリコンゲルマニウム層に不純物をイオン注
入することができる。このため、不純物の注入深さを十
分に浅くすることができると共にチャネリングによる不
純物の半導体基板に対する突き抜けを防止することがで
きるので、ゲート電極にドープされた不純物が熱処理等
により半導体基板にしみ出す事態を防止することができ
る。従って、半導体基板中の不純物濃度の変化に起因す
る素子特性の変動を抑制することができる。
シリコンゲルマニウム層と該シリコンゲルマニウム層上
に形成された上部シリコン層とを有するため、ゲート電
極にボロン等の不純物をドープする場合、上部シリコン
層を介してシリコンゲルマニウム層に不純物をイオン注
入することができる。このため、不純物の注入深さを十
分に浅くすることができると共にチャネリングによる不
純物の半導体基板に対する突き抜けを防止することがで
きるので、ゲート電極にドープされた不純物が熱処理等
により半導体基板にしみ出す事態を防止することができ
る。従って、半導体基板中の不純物濃度の変化に起因す
る素子特性の変動を抑制することができる。
【００１１】また、第１の半導体装置によると、ゲート
電極を構成するシリコンゲルマニウム層中のゲルマニウ
ム濃度を調整してバンドギャップを変化させることによ
り、ゲート電極のしきい値電圧調整能力を向上させるこ
とができる。この場合、ゲート電極に不純物をドープす
る必要がなくなるので、ゲート電極から半導体基板への
不純物のしみ出しに起因して素子特性が変動する事態を
確実に回避することができる。
電極を構成するシリコンゲルマニウム層中のゲルマニウ
ム濃度を調整してバンドギャップを変化させることによ
り、ゲート電極のしきい値電圧調整能力を向上させるこ
とができる。この場合、ゲート電極に不純物をドープす
る必要がなくなるので、ゲート電極から半導体基板への
不純物のしみ出しに起因して素子特性が変動する事態を
確実に回避することができる。
【００１２】また、第１の半導体装置によると、シリコ
ンゲルマニウム層が上部シリコン層により覆われている
ため、シリコンゲルマニウム層から飛び出たゲルマニウ
ム原子によるクロスコンタミネーション（半導体基板又
はプロセス装置の汚染）を防止できるので、シリコン層
からなるゲート電極を製造するためのプロセスを利用す
ることができる。
ンゲルマニウム層が上部シリコン層により覆われている
ため、シリコンゲルマニウム層から飛び出たゲルマニウ
ム原子によるクロスコンタミネーション（半導体基板又
はプロセス装置の汚染）を防止できるので、シリコン層
からなるゲート電極を製造するためのプロセスを利用す
ることができる。
【００１３】第１の半導体装置において、ゲート電極
は、シリコンゲルマニウム層の下に形成された下部シリ
コン層をさらに有していることが好ましい。
は、シリコンゲルマニウム層の下に形成された下部シリ
コン層をさらに有していることが好ましい。
【００１４】このようにすると、ゲート電極におけるシ
リコンゲルマニウム層の下側に、シリコンゲルマニウム
層よりも表面モフォロジーが良好な下部シリコン層が形
成されているため、シリコンゲルマニウム層とゲート絶
縁膜とが直接接する場合と比べて、ゲート絶縁膜の耐圧
を向上させることができる。
リコンゲルマニウム層の下側に、シリコンゲルマニウム
層よりも表面モフォロジーが良好な下部シリコン層が形
成されているため、シリコンゲルマニウム層とゲート絶
縁膜とが直接接する場合と比べて、ゲート絶縁膜の耐圧
を向上させることができる。
【００１５】第１の半導体装置において、ゲート電極
は、上部シリコン層の上に形成された金属層をさらに有
しており、ゲート電極の上にシリコン窒化膜が形成され
ていることが好ましい。
は、上部シリコン層の上に形成された金属層をさらに有
しており、ゲート電極の上にシリコン窒化膜が形成され
ていることが好ましい。
【００１６】このようにすると、ゲート電極をポリメタ
ルゲート電極として形成することができると共に、ゲー
ト電極上にシリコン窒化膜が形成されていても、ゲート
電極から半導体基板への不純物のしみ出しを防止するこ
とができる。
ルゲート電極として形成することができると共に、ゲー
ト電極上にシリコン窒化膜が形成されていても、ゲート
電極から半導体基板への不純物のしみ出しを防止するこ
とができる。
【００１７】また、この場合、ゲート電極とシリコン窒
化膜との間に絶縁層が形成されていることが好ましい。
化膜との間に絶縁層が形成されていることが好ましい。
【００１８】このようにすると、絶縁層として例えばシ
リコン酸化膜を用いることにより、ゲート電極から半導
体基板への不純物のしみ出しをより確実に防止すること
ができる。
リコン酸化膜を用いることにより、ゲート電極から半導
体基板への不純物のしみ出しをより確実に防止すること
ができる。
【００１９】本発明に係る第２の半導体装置は、半導体
基板上にゲート絶縁膜を介して形成されたゲート電極を
備え、ゲート電極は、アモルファス状態で成膜されたシ
リコンゲルマニウム層を有する。
基板上にゲート絶縁膜を介して形成されたゲート電極を
備え、ゲート電極は、アモルファス状態で成膜されたシ
リコンゲルマニウム層を有する。
【００２０】第２の半導体装置によると、ゲート電極が
アモルファス状態で成膜されたシリコンゲルマニウム層
を有するため、ゲート電極にボロン等の不純物をドープ
する場合、アモルファス状態のシリコンゲルマニウム層
に不純物をイオン注入することができる。このため、不
純物の注入深さを十分に浅くすることができると共にチ
ャネリングによる不純物の半導体基板に対する突き抜け
を防止することができるので、ゲート電極にドープされ
た不純物が熱処理等により半導体基板にしみ出す事態を
防止することができる。従って、半導体基板中の不純物
濃度の変化に起因する素子特性の変動を抑制することが
できる。
アモルファス状態で成膜されたシリコンゲルマニウム層
を有するため、ゲート電極にボロン等の不純物をドープ
する場合、アモルファス状態のシリコンゲルマニウム層
に不純物をイオン注入することができる。このため、不
純物の注入深さを十分に浅くすることができると共にチ
ャネリングによる不純物の半導体基板に対する突き抜け
を防止することができるので、ゲート電極にドープされ
た不純物が熱処理等により半導体基板にしみ出す事態を
防止することができる。従って、半導体基板中の不純物
濃度の変化に起因する素子特性の変動を抑制することが
できる。
【００２１】また、第２の半導体装置によると、ゲート
電極を構成するシリコンゲルマニウム層中のゲルマニウ
ム濃度を調整してバンドギャップを変化させることによ
り、ゲート電極のしきい値電圧調整能力を向上させるこ
とができる。この場合、ゲート電極に不純物をドープす
る必要がなくなるので、ゲート電極から半導体基板への
不純物のしみ出しに起因して素子特性が変動する事態を
確実に回避することができる。
電極を構成するシリコンゲルマニウム層中のゲルマニウ
ム濃度を調整してバンドギャップを変化させることによ
り、ゲート電極のしきい値電圧調整能力を向上させるこ
とができる。この場合、ゲート電極に不純物をドープす
る必要がなくなるので、ゲート電極から半導体基板への
不純物のしみ出しに起因して素子特性が変動する事態を
確実に回避することができる。
【００２２】また、第２の半導体装置によると、ゲート
電極を構成するシリコンゲルマニウム層は多結晶状態の
ときよりもアモルファス状態のときの方が表面モフォロ
ジーが良好になるので、シリコンゲルマニウム層におけ
るゲート絶縁膜との界面近傍の表面モフォロジーが良好
になる結果、ゲート絶縁膜の耐圧が向上する。
電極を構成するシリコンゲルマニウム層は多結晶状態の
ときよりもアモルファス状態のときの方が表面モフォロ
ジーが良好になるので、シリコンゲルマニウム層におけ
るゲート絶縁膜との界面近傍の表面モフォロジーが良好
になる結果、ゲート絶縁膜の耐圧が向上する。
【００２３】また、第２の半導体装置によると、ゲート
電極をシリコンゲルマニウム層のみにより構成すること
ができるため、積層構造を有するゲート電極を形成する
場合と比べて工程を簡単にすることができると共に、ゲ
ート電極の膜厚を例えば１００ｎｍ以下に薄膜化するこ
とができる。
電極をシリコンゲルマニウム層のみにより構成すること
ができるため、積層構造を有するゲート電極を形成する
場合と比べて工程を簡単にすることができると共に、ゲ
ート電極の膜厚を例えば１００ｎｍ以下に薄膜化するこ
とができる。
【００２４】第２の半導体装置において、ゲート電極
は、シリコンゲルマニウム層の上に形成された金属層を
さらに有しており、ゲート電極の上にシリコン窒化膜が
形成されていることが好ましい。
は、シリコンゲルマニウム層の上に形成された金属層を
さらに有しており、ゲート電極の上にシリコン窒化膜が
形成されていることが好ましい。
【００２５】このようにすると、ゲート電極をポリメタ
ルゲート電極として形成することができると共に、ゲー
ト電極上にシリコン窒化膜が形成されていても、ゲート
電極から半導体基板への不純物のしみ出しを防止するこ
とができる。
ルゲート電極として形成することができると共に、ゲー
ト電極上にシリコン窒化膜が形成されていても、ゲート
電極から半導体基板への不純物のしみ出しを防止するこ
とができる。
【００２６】また、この場合、ゲート電極とシリコン窒
化膜との間に絶縁層が形成されていることが好ましい。
化膜との間に絶縁層が形成されていることが好ましい。
【００２７】このようにすると、絶縁層として例えばシ
リコン酸化膜を用いることにより、ゲート電極から半導
体基板への不純物のしみ出しをより確実に防止すること
ができる。
リコン酸化膜を用いることにより、ゲート電極から半導
体基板への不純物のしみ出しをより確実に防止すること
ができる。
【００２８】第１又は第２の半導体装置において、シリ
コンゲルマニウム層の下面近傍部分におけるゲルマニウ
ムの濃度は、シリコンゲルマニウム層の下面近傍部分以
外の他の部分におけるゲルマニウムの濃度と比べて低い
ことが好ましい。
コンゲルマニウム層の下面近傍部分におけるゲルマニウ
ムの濃度は、シリコンゲルマニウム層の下面近傍部分以
外の他の部分におけるゲルマニウムの濃度と比べて低い
ことが好ましい。
【００２９】このようにすると、ゲート電極のしきい値
電圧調整能力の劣化を抑制しつつ、ゲート絶縁膜の耐圧
低下若しくは特性変動を防止することができる。
電圧調整能力の劣化を抑制しつつ、ゲート絶縁膜の耐圧
低下若しくは特性変動を防止することができる。
【００３０】第１又は第２の半導体装置において、シリ
コンゲルマニウム層はボロン又はリンを含むことが好ま
しい。
コンゲルマニウム層はボロン又はリンを含むことが好ま
しい。
【００３１】このようにすると、ゲート電極のしきい値
電圧調整能力を向上させることができる。また、シリコ
ンゲルマニウム層がボロンを含む場合には、シリコンゲ
ルマニウム層におけるボロンの活性化率が、通常のポリ
シリコン膜等におけるボロンの活性化率と比べて高いた
め、ボロンが半導体基板にしみ出す事態をより確実に防
止することができる。
電圧調整能力を向上させることができる。また、シリコ
ンゲルマニウム層がボロンを含む場合には、シリコンゲ
ルマニウム層におけるボロンの活性化率が、通常のポリ
シリコン膜等におけるボロンの活性化率と比べて高いた
め、ボロンが半導体基板にしみ出す事態をより確実に防
止することができる。
【００３２】第１又は第２の半導体装置において、ゲー
ト電極の上に絶縁層を介してシリコン窒化膜が形成され
ていることが好ましい。
ト電極の上に絶縁層を介してシリコン窒化膜が形成され
ていることが好ましい。
【００３３】このようにすると、ゲート電極上にシリコ
ン窒化膜が形成されていても、ゲート電極から半導体基
板への不純物のしみ出しを防止することができる。
ン窒化膜が形成されていても、ゲート電極から半導体基
板への不純物のしみ出しを防止することができる。
【００３４】第１又は第２の半導体装置において、ゲー
ト電極は、デュアルゲートを有するＭＯＳトランジスタ
の少なくとも１つのゲート電極を構成することが好まし
い。
ト電極は、デュアルゲートを有するＭＯＳトランジスタ
の少なくとも１つのゲート電極を構成することが好まし
い。
【００３５】このようにすると、デュアルゲートを有す
るＭＯＳトランジスタつまりデュアルゲートＣＭＯＳＦ
ＥＴのｐ＋ゲート電極又はｎ＋ゲート電極にドープされ
た不純物が半導体基板にしみ出す事態を防止でき、それ
によって、半導体基板中の不純物濃度の変化に起因する
デュアルゲートＣＭＯＳＦＥＴの特性の変動を抑制する
ことができる。また、ｐ＋ゲート電極又はｎ＋ゲート電
極を構成するシリコンゲルマニウム層中のゲルマニウム
濃度を調整してバンドギャップを変化させることによ
り、ｐ＋ゲート電極又はｎ＋ゲート電極のしきい値電圧
調整能力を向上させることができるので、ｐ＋ゲート電
極又はｎ＋ゲート電極に不純物をドープする必要がなく
なる。すなわち、ｐ＋ゲート電極又はｎ＋ゲート電極を
構成するシリコンゲルマニウム層におけるゲルマニウム
濃度を調整するだけで、不純物の半導体基板に対する突
き抜け又はしみ出しを防止しつつ、デュアルゲートＣＭ
ＯＳＦＥＴを簡単に形成することができる。
るＭＯＳトランジスタつまりデュアルゲートＣＭＯＳＦ
ＥＴのｐ＋ゲート電極又はｎ＋ゲート電極にドープされ
た不純物が半導体基板にしみ出す事態を防止でき、それ
によって、半導体基板中の不純物濃度の変化に起因する
デュアルゲートＣＭＯＳＦＥＴの特性の変動を抑制する
ことができる。また、ｐ＋ゲート電極又はｎ＋ゲート電
極を構成するシリコンゲルマニウム層中のゲルマニウム
濃度を調整してバンドギャップを変化させることによ
り、ｐ＋ゲート電極又はｎ＋ゲート電極のしきい値電圧
調整能力を向上させることができるので、ｐ＋ゲート電
極又はｎ＋ゲート電極に不純物をドープする必要がなく
なる。すなわち、ｐ＋ゲート電極又はｎ＋ゲート電極を
構成するシリコンゲルマニウム層におけるゲルマニウム
濃度を調整するだけで、不純物の半導体基板に対する突
き抜け又はしみ出しを防止しつつ、デュアルゲートＣＭ
ＯＳＦＥＴを簡単に形成することができる。
【００３６】本発明に係る第１の半導体装置の製造方法
は、半導体基板上にゲート絶縁膜を介してシリコンゲル
マニウム層を成膜する工程と、シリコンゲルマニウム層
の上にアモルファス状態で上部シリコン層を成膜する工
程と、シリコンゲルマニウム層及び上部シリコン層をパ
ターン化してゲート電極を形成する工程とを備えてい
る。
は、半導体基板上にゲート絶縁膜を介してシリコンゲル
マニウム層を成膜する工程と、シリコンゲルマニウム層
の上にアモルファス状態で上部シリコン層を成膜する工
程と、シリコンゲルマニウム層及び上部シリコン層をパ
ターン化してゲート電極を形成する工程とを備えてい
る。
【００３７】第１の半導体装置の製造方法によると、半
導体基板上にゲート絶縁膜を介してシリコンゲルマニウ
ム層及びアモルファス状態の上部シリコン層を順次成膜
した後、シリコンゲルマニウム層及び上部シリコン層を
パターン化してゲート電極を形成するため、ゲート電極
にボロン等の不純物をドープする場合、アモルファス状
態の上部シリコン層を介してシリコンゲルマニウム層に
不純物をイオン注入することができる。このため、不純
物の注入深さを十分に浅くすることができると共にチャ
ネリングによる不純物の半導体基板に対する突き抜けを
防止することができるので、ゲート電極にドープされた
不純物が熱処理等により半導体基板にしみ出す事態を防
止することができる。従って、半導体基板中の不純物濃
度の変化に起因する素子特性の変動を抑制することがで
きる。
導体基板上にゲート絶縁膜を介してシリコンゲルマニウ
ム層及びアモルファス状態の上部シリコン層を順次成膜
した後、シリコンゲルマニウム層及び上部シリコン層を
パターン化してゲート電極を形成するため、ゲート電極
にボロン等の不純物をドープする場合、アモルファス状
態の上部シリコン層を介してシリコンゲルマニウム層に
不純物をイオン注入することができる。このため、不純
物の注入深さを十分に浅くすることができると共にチャ
ネリングによる不純物の半導体基板に対する突き抜けを
防止することができるので、ゲート電極にドープされた
不純物が熱処理等により半導体基板にしみ出す事態を防
止することができる。従って、半導体基板中の不純物濃
度の変化に起因する素子特性の変動を抑制することがで
きる。
【００３８】また、第１の半導体装置の製造方法による
と、ゲート電極を構成するシリコンゲルマニウム層中の
ゲルマニウム濃度を調整してバンドギャップを変化させ
ることにより、ゲート電極のしきい値電圧調整能力を向
上させることができる。この場合、ゲート電極に不純物
をドープする必要がなくなるので、ゲート電極から半導
体基板への不純物のしみ出しに起因して素子特性が変動
する事態を確実に回避することができる。
と、ゲート電極を構成するシリコンゲルマニウム層中の
ゲルマニウム濃度を調整してバンドギャップを変化させ
ることにより、ゲート電極のしきい値電圧調整能力を向
上させることができる。この場合、ゲート電極に不純物
をドープする必要がなくなるので、ゲート電極から半導
体基板への不純物のしみ出しに起因して素子特性が変動
する事態を確実に回避することができる。
【００３９】また、第１の半導体装置の製造方法による
と、シリコンゲルマニウム層を上部シリコン層により覆
うため、シリコンゲルマニウム層から飛び出たゲルマニ
ウム原子によるクロスコンタミネーションを防止できる
ので、シリコン層からなるゲート電極を製造するための
プロセスを利用することができる。
と、シリコンゲルマニウム層を上部シリコン層により覆
うため、シリコンゲルマニウム層から飛び出たゲルマニ
ウム原子によるクロスコンタミネーションを防止できる
ので、シリコン層からなるゲート電極を製造するための
プロセスを利用することができる。
【００４０】第１の半導体装置の製造方法において、シ
リコンゲルマニウム層を成膜する工程の前に、ゲート絶
縁膜の上に下部シリコン層を成膜する工程をさらに備え
ており、ゲート電極を形成する工程は、下部シリコン層
をパターン化する工程を含むことが好ましい。
リコンゲルマニウム層を成膜する工程の前に、ゲート絶
縁膜の上に下部シリコン層を成膜する工程をさらに備え
ており、ゲート電極を形成する工程は、下部シリコン層
をパターン化する工程を含むことが好ましい。
【００４１】このようにすると、ゲート電極におけるシ
リコンゲルマニウム層の下側に、シリコンゲルマニウム
層よりも表面モフォロジーが良好な下部シリコン層が形
成されるため、シリコンゲルマニウム層とゲート絶縁膜
とが直接接する場合と比べて、ゲート絶縁膜の耐圧を向
上させることができる。
リコンゲルマニウム層の下側に、シリコンゲルマニウム
層よりも表面モフォロジーが良好な下部シリコン層が形
成されるため、シリコンゲルマニウム層とゲート絶縁膜
とが直接接する場合と比べて、ゲート絶縁膜の耐圧を向
上させることができる。
【００４２】第１の半導体装置の製造方法において、上
部シリコン層を成膜する工程とゲート電極を形成する工
程との間に、上部シリコン層の上に金属層及びシリコン
窒化膜を順次形成する工程をさらに備えており、ゲート
電極を形成する工程は、シリコン窒化膜をパターン化し
た後、パターン化されたシリコン窒化膜をマスクとして
金属層をパターン化する工程を含むことが好ましい。
部シリコン層を成膜する工程とゲート電極を形成する工
程との間に、上部シリコン層の上に金属層及びシリコン
窒化膜を順次形成する工程をさらに備えており、ゲート
電極を形成する工程は、シリコン窒化膜をパターン化し
た後、パターン化されたシリコン窒化膜をマスクとして
金属層をパターン化する工程を含むことが好ましい。
【００４３】このようにすると、ゲート電極をポリメタ
ルゲート電極として形成することができると共に、ゲー
ト電極上にシリコン窒化膜が形成されていても、ゲート
電極から半導体基板への不純物のしみ出しを防止するこ
とができる。
ルゲート電極として形成することができると共に、ゲー
ト電極上にシリコン窒化膜が形成されていても、ゲート
電極から半導体基板への不純物のしみ出しを防止するこ
とができる。
【００４４】また、この場合、金属層及びシリコン窒化
膜を順次形成する工程は、金属層とシリコン窒化膜との
間に絶縁層を形成する工程を含むことが好ましい。
膜を順次形成する工程は、金属層とシリコン窒化膜との
間に絶縁層を形成する工程を含むことが好ましい。
【００４５】このようにすると、絶縁層として例えばシ
リコン酸化膜を用いることにより、ゲート電極から半導
体基板への不純物のしみ出しをより確実に防止すること
ができる。
リコン酸化膜を用いることにより、ゲート電極から半導
体基板への不純物のしみ出しをより確実に防止すること
ができる。
【００４６】本発明に係る第２の半導体装置の製造方法
は、半導体基板上にゲート絶縁膜を介してアモルファス
状態でシリコンゲルマニウム層を成膜する工程と、シリ
コンゲルマニウム層をパターン化してゲート電極を形成
する工程とを備えている。
は、半導体基板上にゲート絶縁膜を介してアモルファス
状態でシリコンゲルマニウム層を成膜する工程と、シリ
コンゲルマニウム層をパターン化してゲート電極を形成
する工程とを備えている。
【００４７】第２の半導体装置の製造方法によると、半
導体基板上にゲート絶縁膜を介してアモルファス状態の
シリコンゲルマニウム層を成膜した後、シリコンゲルマ
ニウム層をパターン化してゲート電極を形成するため、
ゲート電極にボロン等の不純物をドープする場合、アモ
ルファス状態のシリコンゲルマニウム層に不純物をイオ
ン注入することができる。このため、不純物の注入深さ
を十分に浅くすることができると共にチャネリングによ
る不純物の半導体基板に対する突き抜けを防止すること
ができるので、ゲート電極にドープされた不純物が熱処
理等により半導体基板にしみ出す事態を防止することが
できる。従って、半導体基板中の不純物濃度の変化に起
因する素子特性の変動を抑制することができる。
導体基板上にゲート絶縁膜を介してアモルファス状態の
シリコンゲルマニウム層を成膜した後、シリコンゲルマ
ニウム層をパターン化してゲート電極を形成するため、
ゲート電極にボロン等の不純物をドープする場合、アモ
ルファス状態のシリコンゲルマニウム層に不純物をイオ
ン注入することができる。このため、不純物の注入深さ
を十分に浅くすることができると共にチャネリングによ
る不純物の半導体基板に対する突き抜けを防止すること
ができるので、ゲート電極にドープされた不純物が熱処
理等により半導体基板にしみ出す事態を防止することが
できる。従って、半導体基板中の不純物濃度の変化に起
因する素子特性の変動を抑制することができる。
【００４８】また、第２の半導体装置の製造方法による
と、ゲート電極を構成するシリコンゲルマニウム層中の
ゲルマニウム濃度を調整してバンドギャップを変化させ
ることにより、ゲート電極のしきい値電圧調整能力を向
上させることができる。この場合、ゲート電極に不純物
をドープする必要がなくなるので、ゲート電極から半導
体基板への不純物のしみ出しに起因して素子特性が変動
する事態を確実に回避することができる。
と、ゲート電極を構成するシリコンゲルマニウム層中の
ゲルマニウム濃度を調整してバンドギャップを変化させ
ることにより、ゲート電極のしきい値電圧調整能力を向
上させることができる。この場合、ゲート電極に不純物
をドープする必要がなくなるので、ゲート電極から半導
体基板への不純物のしみ出しに起因して素子特性が変動
する事態を確実に回避することができる。
【００４９】また、第２の半導体装置の製造方法による
と、ゲート電極を構成するシリコンゲルマニウム層は多
結晶状態のときよりもアモルファス状態のときの方が表
面モフォロジーが良好になるので、シリコンゲルマニウ
ム層におけるゲート絶縁膜との界面近傍の表面モフォロ
ジーが良好になる結果、ゲート絶縁膜の耐圧が向上す
る。
と、ゲート電極を構成するシリコンゲルマニウム層は多
結晶状態のときよりもアモルファス状態のときの方が表
面モフォロジーが良好になるので、シリコンゲルマニウ
ム層におけるゲート絶縁膜との界面近傍の表面モフォロ
ジーが良好になる結果、ゲート絶縁膜の耐圧が向上す
る。
【００５０】また、第２の半導体装置の製造方法による
と、ゲート電極をシリコンゲルマニウム層のみにより構
成することができるため、積層構造を有するゲート電極
を形成する場合と比べて工程を簡単にすることができる
と共に、ゲート電極の膜厚を例えば１００ｎｍ以下に薄
膜化することができる。
と、ゲート電極をシリコンゲルマニウム層のみにより構
成することができるため、積層構造を有するゲート電極
を形成する場合と比べて工程を簡単にすることができる
と共に、ゲート電極の膜厚を例えば１００ｎｍ以下に薄
膜化することができる。
【００５１】第２の半導体装置の製造方法において、シ
リコンゲルマニウム層を成膜する工程とゲート電極を形
成する工程との間に、シリコンゲルマニウム層の上に金
属層及びシリコン窒化膜を順次形成する工程をさらに備
えており、ゲート電極を形成する工程は、シリコン窒化
膜をパターン化した後、パターン化されたシリコン窒化
膜をマスクとして金属層をパターン化する工程を含むこ
とが好ましい。
リコンゲルマニウム層を成膜する工程とゲート電極を形
成する工程との間に、シリコンゲルマニウム層の上に金
属層及びシリコン窒化膜を順次形成する工程をさらに備
えており、ゲート電極を形成する工程は、シリコン窒化
膜をパターン化した後、パターン化されたシリコン窒化
膜をマスクとして金属層をパターン化する工程を含むこ
とが好ましい。
【００５２】このようにすると、ゲート電極をポリメタ
ルゲート電極として形成することができると共に、ゲー
ト電極上にシリコン窒化膜が形成されていても、ゲート
電極から半導体基板への不純物のしみ出しを防止するこ
とができる。
ルゲート電極として形成することができると共に、ゲー
ト電極上にシリコン窒化膜が形成されていても、ゲート
電極から半導体基板への不純物のしみ出しを防止するこ
とができる。
【００５３】また、この場合、金属層及びシリコン窒化
膜を順次形成する工程は、金属層とシリコン窒化膜との
間に絶縁層を形成する工程を含むことが好ましい。
膜を順次形成する工程は、金属層とシリコン窒化膜との
間に絶縁層を形成する工程を含むことが好ましい。
【００５４】このようにすると、絶縁層として例えばシ
リコン酸化膜を用いることにより、ゲート電極から半導
体基板への不純物のしみ出しをより確実に防止すること
ができる。
リコン酸化膜を用いることにより、ゲート電極から半導
体基板への不純物のしみ出しをより確実に防止すること
ができる。
【００５５】第１又は第２の半導体装置の製造方法にお
いて、シリコンゲルマニウム層を形成する工程は、シリ
コンを含む第１のソースガス及びゲルマニウムを含む第
２のソースガスを用いると共に、第１のソースガスと第
２のソースガスとの混合比率を経時変化させることによ
って、シリコンゲルマニウム層の下面近傍部分における
ゲルマニウムの濃度を、シリコンゲルマニウム層の下面
近傍部分以外の他の部分におけるゲルマニウムの濃度と
比べて低くする工程を含むことが好ましい。
いて、シリコンゲルマニウム層を形成する工程は、シリ
コンを含む第１のソースガス及びゲルマニウムを含む第
２のソースガスを用いると共に、第１のソースガスと第
２のソースガスとの混合比率を経時変化させることによ
って、シリコンゲルマニウム層の下面近傍部分における
ゲルマニウムの濃度を、シリコンゲルマニウム層の下面
近傍部分以外の他の部分におけるゲルマニウムの濃度と
比べて低くする工程を含むことが好ましい。
【００５６】このようにすると、ゲート電極のしきい値
電圧調整能力の劣化を抑制しつつ、ゲート絶縁膜の耐圧
低下若しくは特性変動を防止することができる。
電圧調整能力の劣化を抑制しつつ、ゲート絶縁膜の耐圧
低下若しくは特性変動を防止することができる。
【００５７】第１又は第２の半導体装置の製造方法にお
いて、シリコンゲルマニウム層はボロン又はリンを含む
ことが好ましい。
いて、シリコンゲルマニウム層はボロン又はリンを含む
ことが好ましい。
【００５８】このようにすると、ゲート電極のしきい値
電圧調整能力を向上させることができる。また、シリコ
ンゲルマニウム層がボロンを含む場合には、シリコンゲ
ルマニウム層におけるボロンの活性化率が、通常のポリ
シリコン膜等におけるボロンの活性化率と比べて高いた
め、ボロンが半導体基板にしみ出す事態をより確実に防
止することができる。
電圧調整能力を向上させることができる。また、シリコ
ンゲルマニウム層がボロンを含む場合には、シリコンゲ
ルマニウム層におけるボロンの活性化率が、通常のポリ
シリコン膜等におけるボロンの活性化率と比べて高いた
め、ボロンが半導体基板にしみ出す事態をより確実に防
止することができる。
【００５９】第１又は第２の半導体装置の製造方法にお
いて、シリコンゲルマニウム層にボロン又はリンをイオ
ン注入する工程をさらに備えていることが好ましい。
いて、シリコンゲルマニウム層にボロン又はリンをイオ
ン注入する工程をさらに備えていることが好ましい。
【００６０】このようにすると、シリコンゲルマニウム
層にボロン又はリンを確実にドープすることができる。
層にボロン又はリンを確実にドープすることができる。
【００６１】第１又は第２の半導体装置の製造方法にお
いて、シリコンゲルマニウム層を成膜する工程は、シリ
コンを含むガス、ゲルマニウムを含むガス、及びボロン
又はリンを含むガスを用いて、ボロン又はリンを含むシ
リコンゲルマニウム層を成膜する工程を含むことが好ま
しい。
いて、シリコンゲルマニウム層を成膜する工程は、シリ
コンを含むガス、ゲルマニウムを含むガス、及びボロン
又はリンを含むガスを用いて、ボロン又はリンを含むシ
リコンゲルマニウム層を成膜する工程を含むことが好ま
しい。
【００６２】このようにすると、シリコンゲルマニウム
層にボロン又はリンを確実にドープすることができる。
また、イオン注入を用いることなくシリコンゲルマニウ
ム層にボロン又はリンをドープできるので、チャネリン
グによるボロン又はリンの半導体基板に対する突き抜け
が生じない。従って、ボロン又はリンの注入後に行なわ
れる熱処理等によってボロン又はリンが半導体基板にし
み出す事態をより確実に防止することができる。
層にボロン又はリンを確実にドープすることができる。
また、イオン注入を用いることなくシリコンゲルマニウ
ム層にボロン又はリンをドープできるので、チャネリン
グによるボロン又はリンの半導体基板に対する突き抜け
が生じない。従って、ボロン又はリンの注入後に行なわ
れる熱処理等によってボロン又はリンが半導体基板にし
み出す事態をより確実に防止することができる。
【００６３】第１又は第２の半導体装置の製造方法にお
いて、ゲート電極の上に絶縁層を介してシリコン窒化膜
を形成する工程をさらに備えていることが好ましい。
いて、ゲート電極の上に絶縁層を介してシリコン窒化膜
を形成する工程をさらに備えていることが好ましい。
【００６４】このようにすると、ゲート電極上にシリコ
ン窒化膜が形成されていても、ゲート電極から半導体基
板への不純物のしみ出しを防止することができる。
ン窒化膜が形成されていても、ゲート電極から半導体基
板への不純物のしみ出しを防止することができる。
【００６５】第１又は第２の半導体装置の製造方法にお
いて、ゲート電極は、デュアルゲートを有するＭＯＳト
ランジスタの少なくとも１つのゲート電極を構成するこ
とが好ましい。
いて、ゲート電極は、デュアルゲートを有するＭＯＳト
ランジスタの少なくとも１つのゲート電極を構成するこ
とが好ましい。
【００６６】このようにすると、デュアルゲートを有す
るＭＯＳトランジスタつまりデュアルゲートＣＭＯＳＦ
ＥＴのｐ＋ゲート電極又はｎ＋ゲート電極にドープされ
た不純物が半導体基板にしみ出す事態を防止でき、それ
によって、半導体基板中の不純物濃度の変化に起因する
デュアルゲートＣＭＯＳＦＥＴの特性の変動を抑制する
ことができる。また、ｐ＋ゲート電極又はｎ＋ゲート電
極を構成するシリコンゲルマニウム層中のゲルマニウム
濃度を調整してバンドギャップを変化させることによ
り、ｐ＋ゲート電極又はｎ＋ゲート電極のしきい値電圧
調整能力を向上させることができるので、ｐ＋ゲート電
極又はｎ＋ゲート電極に不純物をドープする必要がなく
なる。すなわち、ｐ＋ゲート電極又はｎ＋ゲート電極を
構成するシリコンゲルマニウム層におけるゲルマニウム
濃度を調整するだけで、不純物の半導体基板に対する突
き抜け又はしみ出しを防止しつつ、デュアルゲートＣＭ
ＯＳＦＥＴを簡単に形成することができる。
るＭＯＳトランジスタつまりデュアルゲートＣＭＯＳＦ
ＥＴのｐ＋ゲート電極又はｎ＋ゲート電極にドープされ
た不純物が半導体基板にしみ出す事態を防止でき、それ
によって、半導体基板中の不純物濃度の変化に起因する
デュアルゲートＣＭＯＳＦＥＴの特性の変動を抑制する
ことができる。また、ｐ＋ゲート電極又はｎ＋ゲート電
極を構成するシリコンゲルマニウム層中のゲルマニウム
濃度を調整してバンドギャップを変化させることによ
り、ｐ＋ゲート電極又はｎ＋ゲート電極のしきい値電圧
調整能力を向上させることができるので、ｐ＋ゲート電
極又はｎ＋ゲート電極に不純物をドープする必要がなく
なる。すなわち、ｐ＋ゲート電極又はｎ＋ゲート電極を
構成するシリコンゲルマニウム層におけるゲルマニウム
濃度を調整するだけで、不純物の半導体基板に対する突
き抜け又はしみ出しを防止しつつ、デュアルゲートＣＭ
ＯＳＦＥＴを簡単に形成することができる。
【００６７】
【発明の実施の形態】（第１の実施形態）以下、本発明
の第１の実施形態に係る半導体装置及びその製造方法に
ついて、図面を参照しながら説明する。
の第１の実施形態に係る半導体装置及びその製造方法に
ついて、図面を参照しながら説明する。
【００６８】図１（ａ）〜（ｄ）は第１の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。
る半導体装置の製造方法の各工程を示す断面図である。
【００６９】まず、図１（ａ）に示すように、一導電型
のシリコン基板１１上に例えば膜厚３ｎｍ程度のゲート
絶縁膜１２を形成する。
のシリコン基板１１上に例えば膜厚３ｎｍ程度のゲート
絶縁膜１２を形成する。
【００７０】次に、シリコンを含むソースガス（以下、
Ｓｉ供給源ガスと称する）とゲルマニウムを含むソース
ガス（以下、Ｇｅ供給源ガスと称する）とを６００℃程
度以下で用いたＬＰＣＶＤ（low-pressure Chemical Va
por Deposition）法により、図１（ｂ）に示すように、
ゲート絶縁膜１２上に例えば膜厚１００ｎｍのシリコン
ゲルマニウム層（以下、ＳｉＧｅ層と称する）１３を成
膜する。
Ｓｉ供給源ガスと称する）とゲルマニウムを含むソース
ガス（以下、Ｇｅ供給源ガスと称する）とを６００℃程
度以下で用いたＬＰＣＶＤ（low-pressure Chemical Va
por Deposition）法により、図１（ｂ）に示すように、
ゲート絶縁膜１２上に例えば膜厚１００ｎｍのシリコン
ゲルマニウム層（以下、ＳｉＧｅ層と称する）１３を成
膜する。
【００７１】尚、Ｓｉ供給源ガスとしてはＳｉＨ4 （モ
ノシラン）又はＳｉ2Ｈ6（ジシラン）等を用いることが
できる。また、Ｇｅ供給源ガスとしてはＧｅＨ4 等を用
いることができる。このとき、Ｓｉ供給源ガスとＧｅ供
給源ガスとの混合比率を変化させることによって、Ｓｉ
Ｇｅ層１３中のＧｅ濃度（質量％濃度：以下同じ）を調
整することが可能である。例えば、ＳｉＨ4 とＧｅＨ4
とのガス流量比を１：５とすることによって、Ｇｅ濃度
が約５０％のＳｉＧｅ層１３を得ることが可能である。
ノシラン）又はＳｉ2Ｈ6（ジシラン）等を用いることが
できる。また、Ｇｅ供給源ガスとしてはＧｅＨ4 等を用
いることができる。このとき、Ｓｉ供給源ガスとＧｅ供
給源ガスとの混合比率を変化させることによって、Ｓｉ
Ｇｅ層１３中のＧｅ濃度（質量％濃度：以下同じ）を調
整することが可能である。例えば、ＳｉＨ4 とＧｅＨ4
とのガス流量比を１：５とすることによって、Ｇｅ濃度
が約５０％のＳｉＧｅ層１３を得ることが可能である。
【００７２】次に、図１（ｃ）に示すように、Ｓｉ供給
源ガスを５００℃程度で用いたＬＰＣＶＤ法により、Ｓ
ｉＧｅ層１３上に例えば膜厚４０ｎｍのシリコン層（以
下、Ｓｉ層と称する）１４をアモルファス状態で成膜す
る。このとき、Ｓｉ層１４の堆積を、ＳｉＧｅ層１３の
堆積と同一のチャンバーでソースガス等を変化させて連
続的に行なってもよいし、Ｓｉ層１４の堆積とＳｉＧｅ
層１３の堆積とを互いに異なるチャンバーで連続的に行
なってもよいし、又は、Ｓｉ層１４の堆積とＳｉＧｅ層
１３の堆積とを互いに異なるチャンバーでそれぞれ完全
に独立した工程として行なってもよい。
源ガスを５００℃程度で用いたＬＰＣＶＤ法により、Ｓ
ｉＧｅ層１３上に例えば膜厚４０ｎｍのシリコン層（以
下、Ｓｉ層と称する）１４をアモルファス状態で成膜す
る。このとき、Ｓｉ層１４の堆積を、ＳｉＧｅ層１３の
堆積と同一のチャンバーでソースガス等を変化させて連
続的に行なってもよいし、Ｓｉ層１４の堆積とＳｉＧｅ
層１３の堆積とを互いに異なるチャンバーで連続的に行
なってもよいし、又は、Ｓｉ層１４の堆積とＳｉＧｅ層
１３の堆積とを互いに異なるチャンバーでそれぞれ完全
に独立した工程として行なってもよい。
【００７３】その後、図１（ｃ）に示すように、例えば
注入エネルギー５ｋｅＶ、ドーズ量１×１０15／ｃｍ2
でボロンをＳｉＧｅ層１３にイオン注入する。
注入エネルギー５ｋｅＶ、ドーズ量１×１０15／ｃｍ2
でボロンをＳｉＧｅ層１３にイオン注入する。
【００７４】次に、ゲート電極形成領域を覆うマスクパ
ターン（図示省略）を用いてＳｉ層１４、ＳｉＧｅ層１
３及びゲート絶縁膜１２に対して順次エッチングを行な
うことにより、図１（ｄ）に示すように、シリコン基板
１１上にゲート絶縁膜１２を介して、ＳｉＧｅ層１３及
びＳｉ層１４からなるゲート電極１５を形成する。
ターン（図示省略）を用いてＳｉ層１４、ＳｉＧｅ層１
３及びゲート絶縁膜１２に対して順次エッチングを行な
うことにより、図１（ｄ）に示すように、シリコン基板
１１上にゲート絶縁膜１２を介して、ＳｉＧｅ層１３及
びＳｉ層１４からなるゲート電極１５を形成する。
【００７５】尚、第１の実施形態においては、Ｓｉ層１
４の形成後、ＳｉＧｅ層１３へのボロン注入が終了する
までは、熱処理を伴う工程を行なわないことによって、
Ｓｉ層１４をアモルファス状態に保つようにする。これ
により、ＳｉＧｅ層１３に注入されるボロンがシリコン
基板１１に突き抜けたり又は該ボロンの注入深さが深く
なる事態を防止することができる。但し、ＳｉＧｅ層１
３へのボロン注入が終了した後は、例えば、ゲート電極
１５上に層間絶縁膜を堆積する工程等に伴う熱処理によ
って、Ｓｉ層１４は最終的には多結晶状態に変化する。
４の形成後、ＳｉＧｅ層１３へのボロン注入が終了する
までは、熱処理を伴う工程を行なわないことによって、
Ｓｉ層１４をアモルファス状態に保つようにする。これ
により、ＳｉＧｅ層１３に注入されるボロンがシリコン
基板１１に突き抜けたり又は該ボロンの注入深さが深く
なる事態を防止することができる。但し、ＳｉＧｅ層１
３へのボロン注入が終了した後は、例えば、ゲート電極
１５上に層間絶縁膜を堆積する工程等に伴う熱処理によ
って、Ｓｉ層１４は最終的には多結晶状態に変化する。
【００７６】以上に説明したように、第１の実施形態に
よると、シリコン基板１１上にゲート絶縁膜１２を介し
てＳｉＧｅ層１３及びにアモルファス状態のＳｉ層１４
を順次成膜した後、ＳｉＧｅ層１３にボロンをイオン注
入し、その後、ＳｉＧｅ層１３及びＳｉ層１４をパター
ン化してゲート電極１５を形成する。このため、アモル
ファス状態のＳｉ層１４を介してＳｉＧｅ層１３にボロ
ンがイオン注入されるので、ボロンの注入深さを十分に
浅くすることができると共にチャネリングによるボロン
のシリコン基板１１に対する突き抜けを防止することが
できる。従って、ゲート電極１５を構成するＳｉＧｅ層
１３にドープされたボロンが熱処理等によりシリコン基
板１１にしみ出す事態を防止でき、それによって、シリ
コン基板１１中の不純物濃度の変化に起因する素子特性
の変動を抑制することができる。
よると、シリコン基板１１上にゲート絶縁膜１２を介し
てＳｉＧｅ層１３及びにアモルファス状態のＳｉ層１４
を順次成膜した後、ＳｉＧｅ層１３にボロンをイオン注
入し、その後、ＳｉＧｅ層１３及びＳｉ層１４をパター
ン化してゲート電極１５を形成する。このため、アモル
ファス状態のＳｉ層１４を介してＳｉＧｅ層１３にボロ
ンがイオン注入されるので、ボロンの注入深さを十分に
浅くすることができると共にチャネリングによるボロン
のシリコン基板１１に対する突き抜けを防止することが
できる。従って、ゲート電極１５を構成するＳｉＧｅ層
１３にドープされたボロンが熱処理等によりシリコン基
板１１にしみ出す事態を防止でき、それによって、シリ
コン基板１１中の不純物濃度の変化に起因する素子特性
の変動を抑制することができる。
【００７７】図２は、ＳｉＧｅ層１３の膜厚の変化に伴
うゲート電極１５のフラットバンド電圧（以下、Ｖｆｂ
と称する）の変化の様子を示す図である。尚、図２に示
すデータは、ゲート絶縁膜１２の膜厚が３ｎｍ程度、Ｓ
ｉＧｅ層１３中のＧｅ濃度が２０％程度、ボロンをイオ
ン注入するときの注入エネルギーが５ｋｅＶ程度である
場合に得られたものである。また、図２において、Ｓｉ
層１４の膜厚が２０ｎｍのときのＶｆｂの変化の様子を
黒丸及び実線で表しており、Ｓｉ層１４の膜厚が３０ｎ
ｍのときのＶｆｂの変化の様子を黒四角及び一点鎖線で
表しており、Ｓｉ層１４の膜厚が４０ｎｍのときのＶｆ
ｂの変化の様子を白三角及び破線で表している。
うゲート電極１５のフラットバンド電圧（以下、Ｖｆｂ
と称する）の変化の様子を示す図である。尚、図２に示
すデータは、ゲート絶縁膜１２の膜厚が３ｎｍ程度、Ｓ
ｉＧｅ層１３中のＧｅ濃度が２０％程度、ボロンをイオ
ン注入するときの注入エネルギーが５ｋｅＶ程度である
場合に得られたものである。また、図２において、Ｓｉ
層１４の膜厚が２０ｎｍのときのＶｆｂの変化の様子を
黒丸及び実線で表しており、Ｓｉ層１４の膜厚が３０ｎ
ｍのときのＶｆｂの変化の様子を黒四角及び一点鎖線で
表しており、Ｓｉ層１４の膜厚が４０ｎｍのときのＶｆ
ｂの変化の様子を白三角及び破線で表している。
【００７８】図２に示すように、Ｓｉ層１４の膜厚が２
０ｎｍの場合、ＳｉＧｅ層の膜厚が７５ｎｍでＶｆｂが
０．５９８Ｖであり、ＳｉＧｅ層の膜厚が１００ｎｍで
Ｖｆｂが０．２１７Ｖであり、ＳｉＧｅ層の膜厚が１２
５ｎｍでＶｆｂが０．０７９Ｖである。また、Ｓｉ層１
４の膜厚が３０ｎｍの場合、ＳｉＧｅ層の膜厚が５０ｎ
ｍでＶｆｂが０．６８３Ｖであり、ＳｉＧｅ層の膜厚が
７５ｎｍでＶｆｂが０．２８２Ｖであり、ＳｉＧｅ層の
膜厚が１２５ｎｍでＶｆｂが０．０６２Ｖである。ま
た、Ｓｉ層１４の膜厚が４０ｎｍの場合、ＳｉＧｅ層の
膜厚が５０ｎｍでＶｆｂが０．２０１Ｖであり、ＳｉＧ
ｅ層の膜厚が７５ｎｍでＶｆｂが０．１２１Ｖであり、
ＳｉＧｅ層の膜厚が１００ｎｍでＶｆｂが０．０７４Ｖ
であり、ＳｉＧｅ層の膜厚が１２５ｎｍでＶｆｂが０．
０５４Ｖである。Ｖｆｂが小さいほど、ボロンのしみ出
しが少ないことを意味しているので、ＳｉＧｅ層の膜厚
が８０ｎｍ程度の場合、Ｓｉ層１４の膜厚を３０ｎｍ程
度以上にすることによって、ボロンがシリコン基板１１
にしみ出す事態を十分に防止することができる。
０ｎｍの場合、ＳｉＧｅ層の膜厚が７５ｎｍでＶｆｂが
０．５９８Ｖであり、ＳｉＧｅ層の膜厚が１００ｎｍで
Ｖｆｂが０．２１７Ｖであり、ＳｉＧｅ層の膜厚が１２
５ｎｍでＶｆｂが０．０７９Ｖである。また、Ｓｉ層１
４の膜厚が３０ｎｍの場合、ＳｉＧｅ層の膜厚が５０ｎ
ｍでＶｆｂが０．６８３Ｖであり、ＳｉＧｅ層の膜厚が
７５ｎｍでＶｆｂが０．２８２Ｖであり、ＳｉＧｅ層の
膜厚が１２５ｎｍでＶｆｂが０．０６２Ｖである。ま
た、Ｓｉ層１４の膜厚が４０ｎｍの場合、ＳｉＧｅ層の
膜厚が５０ｎｍでＶｆｂが０．２０１Ｖであり、ＳｉＧ
ｅ層の膜厚が７５ｎｍでＶｆｂが０．１２１Ｖであり、
ＳｉＧｅ層の膜厚が１００ｎｍでＶｆｂが０．０７４Ｖ
であり、ＳｉＧｅ層の膜厚が１２５ｎｍでＶｆｂが０．
０５４Ｖである。Ｖｆｂが小さいほど、ボロンのしみ出
しが少ないことを意味しているので、ＳｉＧｅ層の膜厚
が８０ｎｍ程度の場合、Ｓｉ層１４の膜厚を３０ｎｍ程
度以上にすることによって、ボロンがシリコン基板１１
にしみ出す事態を十分に防止することができる。
【００７９】また、第１の実施形態によると、ゲート電
極１５を構成するＳｉＧｅ層１３にボロンをドープする
ので、ゲート電極１５のしきい値電圧（以下、Ｖｔと称
する）調整能力を向上させることができる。
極１５を構成するＳｉＧｅ層１３にボロンをドープする
ので、ゲート電極１５のしきい値電圧（以下、Ｖｔと称
する）調整能力を向上させることができる。
【００８０】また、第１の実施形態によると、ＳｉＧｅ
層１３におけるボロンの活性化率が、通常のポリシリコ
ン膜等におけるボロンの活性化率と比べて高いため、ボ
ロンがシリコン基板１１にしみ出す事態をより確実に防
止することができる。
層１３におけるボロンの活性化率が、通常のポリシリコ
ン膜等におけるボロンの活性化率と比べて高いため、ボ
ロンがシリコン基板１１にしみ出す事態をより確実に防
止することができる。
【００８１】また、第１の実施形態によると、ＳｉＧｅ
層１３がＳｉ層１４により覆われているため、ＳｉＧｅ
層１３から飛び出たＧｅ原子によるクロスコンタミネー
ションを防止できるので、Ｓｉ層からなるゲート電極を
製造するためのプロセス（以下、Ｓｉプロセスと称す
る）を利用することができる。
層１３がＳｉ層１４により覆われているため、ＳｉＧｅ
層１３から飛び出たＧｅ原子によるクロスコンタミネー
ションを防止できるので、Ｓｉ層からなるゲート電極を
製造するためのプロセス（以下、Ｓｉプロセスと称す
る）を利用することができる。
【００８２】尚、第１の実施形態において、ＳｉＧｅ層
１３にボロンをイオン注入したが、これに代えて、リン
（ｐ）をイオン注入（例えば注入エネルギー１０ｋｅ
Ｖ、ドーズ量５×１０15／ｃｍ2 ）してもよいし、又は
ボロン及びリンをイオン注入してもよい。また、ＳｉＧ
ｅ層１３の成膜後にイオン注入を用いてＳｉＧｅ層１３
にボロン又はリン等をドープする代わりに、ＳｉＧｅ層
１３の成膜時にＳｉ供給源ガス及びＧｅ供給源ガスと共
にボロン若しくはリン等を含むガス（例えば Ｂ2Ｈ
6 等）を用いてボロン若しくはリン等を含むＳｉＧｅ層
１３を成膜してもよいし、又は、ＳｉＧｅ層１３の成膜
後に例えばＰＨ3 （フォスフィン）等の熱拡散を用いて
ボロン若しくはリン等をＳｉＧｅ層１３にドープしても
よい。
１３にボロンをイオン注入したが、これに代えて、リン
（ｐ）をイオン注入（例えば注入エネルギー１０ｋｅ
Ｖ、ドーズ量５×１０15／ｃｍ2 ）してもよいし、又は
ボロン及びリンをイオン注入してもよい。また、ＳｉＧ
ｅ層１３の成膜後にイオン注入を用いてＳｉＧｅ層１３
にボロン又はリン等をドープする代わりに、ＳｉＧｅ層
１３の成膜時にＳｉ供給源ガス及びＧｅ供給源ガスと共
にボロン若しくはリン等を含むガス（例えば Ｂ2Ｈ
6 等）を用いてボロン若しくはリン等を含むＳｉＧｅ層
１３を成膜してもよいし、又は、ＳｉＧｅ層１３の成膜
後に例えばＰＨ3 （フォスフィン）等の熱拡散を用いて
ボロン若しくはリン等をＳｉＧｅ層１３にドープしても
よい。
【００８３】また、第１の実施形態において、ＳｉＧｅ
層１３に対するボロン等のドープを省略してもよい。具
体的には、ゲート電極１５を構成するＳｉＧｅ層１３中
のＧｅ濃度を調整することによりバンドギャップを変化
させることができるため、ＳｉＧｅ層１３に対してボロ
ン等のドープを行なうことなく、ゲート電極１５のＶｔ
調整能力を向上させることができる。その結果、本実施
形態をデュアルゲートの形成に応用する場合にも、ボロ
ン等の不純物のしみ出しを懸念する必要がない。また、
Ｓｉ層１４をアモルファス状態で成膜する必要がなくな
り、又はボロン等の不純物注入が終了するまでＳｉ層１
４をアモルファス状態に保つ必要がなくなる。
層１３に対するボロン等のドープを省略してもよい。具
体的には、ゲート電極１５を構成するＳｉＧｅ層１３中
のＧｅ濃度を調整することによりバンドギャップを変化
させることができるため、ＳｉＧｅ層１３に対してボロ
ン等のドープを行なうことなく、ゲート電極１５のＶｔ
調整能力を向上させることができる。その結果、本実施
形態をデュアルゲートの形成に応用する場合にも、ボロ
ン等の不純物のしみ出しを懸念する必要がない。また、
Ｓｉ層１４をアモルファス状態で成膜する必要がなくな
り、又はボロン等の不純物注入が終了するまでＳｉ層１
４をアモルファス状態に保つ必要がなくなる。
【００８４】また、第１の実施形態において、Ｓｉ供給
源ガスとＧｅ供給源ガスとを５００℃程度以下で用いた
ＬＰＣＶＤ法により、ＳｉＧｅ層１３をアモルファス状
態で成膜することが好ましい。このようにすると、ボロ
ンがシリコン基板１１にしみ出す事態をより確実に防止
することができる。
源ガスとＧｅ供給源ガスとを５００℃程度以下で用いた
ＬＰＣＶＤ法により、ＳｉＧｅ層１３をアモルファス状
態で成膜することが好ましい。このようにすると、ボロ
ンがシリコン基板１１にしみ出す事態をより確実に防止
することができる。
【００８５】（第１の実施形態の変形例）以下、本発明
の第１の実施形態の変形例に係る半導体装置及びその製
造方法について、図面を参照しながら説明する。
の第１の実施形態の変形例に係る半導体装置及びその製
造方法について、図面を参照しながら説明する。
【００８６】第１の実施形態の変形例に係る半導体装置
の製造方法が第１の実施形態と異なっている点は、Ｓｉ
Ｇｅ層１３を成膜する工程（図１（ｂ）参照）におい
て、Ｓｉ供給源ガスとＧｅ供給源ガスとの混合比率を経
時変化させることによって、ＳｉＧｅ層１３中のＧｅ濃
度を深さ方向に変化させることである。
の製造方法が第１の実施形態と異なっている点は、Ｓｉ
Ｇｅ層１３を成膜する工程（図１（ｂ）参照）におい
て、Ｓｉ供給源ガスとＧｅ供給源ガスとの混合比率を経
時変化させることによって、ＳｉＧｅ層１３中のＧｅ濃
度を深さ方向に変化させることである。
【００８７】具体的には、ＳｉＧｅ層１３の成膜初期に
おいてはＧｅ供給源ガスの比率を０又は低くすることに
より、ＳｉＧｅ層１３の下面近傍部分（ＳｉＧｅ層１３
におけるゲート絶縁膜１２との界面近傍部分）でのＧｅ
濃度を例えば１０％程度にする一方、ＳｉＧｅ層１３の
成膜に伴ってＧｅ供給源ガスの比率を高くすることによ
り、ＳｉＧｅ層１３の上面近傍部分でのＧｅ濃度を例え
ば７０％程度にする。
おいてはＧｅ供給源ガスの比率を０又は低くすることに
より、ＳｉＧｅ層１３の下面近傍部分（ＳｉＧｅ層１３
におけるゲート絶縁膜１２との界面近傍部分）でのＧｅ
濃度を例えば１０％程度にする一方、ＳｉＧｅ層１３の
成膜に伴ってＧｅ供給源ガスの比率を高くすることによ
り、ＳｉＧｅ層１３の上面近傍部分でのＧｅ濃度を例え
ば７０％程度にする。
【００８８】このようにすると、Ｇｅ濃度の低下に伴っ
てＳｉＧｅ層１３の表面モフォロジーが良好になるた
め、ゲート絶縁膜１２とＳｉＧｅ層１３との界面に凹凸
を生じることがないので、言い換えると、該界面に電界
集中が発生することがないので、ゲート絶縁膜１２の耐
圧の低下を防止することができる。また、ＳｉＧｅ層１
３の成膜初期においてゲート絶縁膜１２が高濃度のＧｅ
供給源ガスにさらされる事態を回避できるので、ゲート
絶縁膜１２の特性変動を防止することができる。さら
に、ゲート電極１５を構成するＳｉＧｅ層１３全体とし
てのＧｅ濃度が低下することがないので、ゲート電極１
５のＶｔ調整能力の劣化を抑制することができる。
てＳｉＧｅ層１３の表面モフォロジーが良好になるた
め、ゲート絶縁膜１２とＳｉＧｅ層１３との界面に凹凸
を生じることがないので、言い換えると、該界面に電界
集中が発生することがないので、ゲート絶縁膜１２の耐
圧の低下を防止することができる。また、ＳｉＧｅ層１
３の成膜初期においてゲート絶縁膜１２が高濃度のＧｅ
供給源ガスにさらされる事態を回避できるので、ゲート
絶縁膜１２の特性変動を防止することができる。さら
に、ゲート電極１５を構成するＳｉＧｅ層１３全体とし
てのＧｅ濃度が低下することがないので、ゲート電極１
５のＶｔ調整能力の劣化を抑制することができる。
【００８９】尚、ＳｉＧｅ層１３の成膜に伴ってＧｅ供
給源ガスの比率を高くする場合、Ｇｅ供給源ガスの比率
を連続的に高くすることによって、例えば図３（ａ）に
示すように、ＳｉＧｅ層１３中のＧｅ濃度を深さ方向に
連続的に変化させてもよい。また、Ｇｅ供給源ガスの比
率を不連続的に高くすることによって、例えば図３
（ｂ）に示すように、ＳｉＧｅ層１３中のＧｅ濃度を深
さ方向に不連続的に変化させてもよい。
給源ガスの比率を高くする場合、Ｇｅ供給源ガスの比率
を連続的に高くすることによって、例えば図３（ａ）に
示すように、ＳｉＧｅ層１３中のＧｅ濃度を深さ方向に
連続的に変化させてもよい。また、Ｇｅ供給源ガスの比
率を不連続的に高くすることによって、例えば図３
（ｂ）に示すように、ＳｉＧｅ層１３中のＧｅ濃度を深
さ方向に不連続的に変化させてもよい。
【００９０】第１の実施形態の変形例によると、第１の
実施形態の効果に加えて、次のような効果が得られる。
実施形態の効果に加えて、次のような効果が得られる。
【００９１】すなわち、第１の実施形態の変形例におい
ては、ＳｉＧｅ層１３を成膜する工程でＳｉ供給源ガス
とＧｅ供給源ガスとの混合比率を経時変化させることに
よって、ＳｉＧｅ層１３の下面近傍部分でのＧｅ濃度
を、ＳｉＧｅ層１３の下面近傍部分以外の他の部分での
Ｇｅ濃度と比べて低くする。このため、ゲート電極１５
のＶｔ調整能力の劣化を抑制しつつ、ゲート絶縁膜１２
の耐圧低下若しくは特性変動を防止することができる。
ては、ＳｉＧｅ層１３を成膜する工程でＳｉ供給源ガス
とＧｅ供給源ガスとの混合比率を経時変化させることに
よって、ＳｉＧｅ層１３の下面近傍部分でのＧｅ濃度
を、ＳｉＧｅ層１３の下面近傍部分以外の他の部分での
Ｇｅ濃度と比べて低くする。このため、ゲート電極１５
のＶｔ調整能力の劣化を抑制しつつ、ゲート絶縁膜１２
の耐圧低下若しくは特性変動を防止することができる。
【００９２】（第２の実施形態）以下、本発明の第２の
実施形態に係る半導体装置及びその製造方法について、
図面を参照しながら説明する。
実施形態に係る半導体装置及びその製造方法について、
図面を参照しながら説明する。
【００９３】図４（ａ）〜（ｄ）は第２の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。
る半導体装置の製造方法の各工程を示す断面図である。
【００９４】まず、図４（ａ）に示すように、一導電型
のシリコン基板２１上に例えば膜厚３ｎｍ程度のゲート
絶縁膜２２を形成した後、例えばＳｉＨ4 等のＳｉ供給
源ガスを５００℃程度で用いたＬＰＣＶＤ法により、ゲ
ート絶縁膜２２の上に例えば膜厚１０ｎｍの下部シリコ
ン層（以下、下部Ｓｉ層と称する）２３をアモルファス
状態で成膜する。
のシリコン基板２１上に例えば膜厚３ｎｍ程度のゲート
絶縁膜２２を形成した後、例えばＳｉＨ4 等のＳｉ供給
源ガスを５００℃程度で用いたＬＰＣＶＤ法により、ゲ
ート絶縁膜２２の上に例えば膜厚１０ｎｍの下部シリコ
ン層（以下、下部Ｓｉ層と称する）２３をアモルファス
状態で成膜する。
【００９５】次に、図４（ｂ）に示すように、Ｓｉ供給
源ガスとＧｅ供給源ガスとを６００℃程度以下で用いた
ＬＰＣＶＤ法により、下部Ｓｉ層２３上に例えば膜厚１
００ｎｍのＳｉＧｅ層２４を成膜する。このとき、Ｓｉ
供給源ガスとＧｅ供給源ガスとの混合比率を変化させる
ことによって、ＳｉＧｅ層２４中のＧｅ濃度を調整する
ことが可能である。
源ガスとＧｅ供給源ガスとを６００℃程度以下で用いた
ＬＰＣＶＤ法により、下部Ｓｉ層２３上に例えば膜厚１
００ｎｍのＳｉＧｅ層２４を成膜する。このとき、Ｓｉ
供給源ガスとＧｅ供給源ガスとの混合比率を変化させる
ことによって、ＳｉＧｅ層２４中のＧｅ濃度を調整する
ことが可能である。
【００９６】次に、図４（ｃ）に示すように、Ｓｉ供給
源ガスを５００℃程度で用いたＬＰＣＶＤ法によりＳｉ
Ｇｅ層２４上に例えば膜厚４０ｎｍの上部シリコン層
（以下、上部Ｓｉ層と称する）２５をアモルファス状態
で成膜する。
源ガスを５００℃程度で用いたＬＰＣＶＤ法によりＳｉ
Ｇｅ層２４上に例えば膜厚４０ｎｍの上部シリコン層
（以下、上部Ｓｉ層と称する）２５をアモルファス状態
で成膜する。
【００９７】尚、下部Ｓｉ層２３若しくは上部Ｓｉ層２
５の堆積を、ＳｉＧｅ層２４の堆積と同一のチャンバー
でソースガス等を変化させて連続的に行なってもよい
し、下部Ｓｉ層２３若しくは上部Ｓｉ層２５の堆積とＳ
ｉＧｅ層２４の堆積とを互いに異なるチャンバーで連続
的に行なってもよいし、又は、下部Ｓｉ層２３若しくは
上部Ｓｉ層２５の堆積とＳｉＧｅ層２４の堆積とを互い
に異なるチャンバーでそれぞれ完全に独立した工程とし
て行なってもよい。
５の堆積を、ＳｉＧｅ層２４の堆積と同一のチャンバー
でソースガス等を変化させて連続的に行なってもよい
し、下部Ｓｉ層２３若しくは上部Ｓｉ層２５の堆積とＳ
ｉＧｅ層２４の堆積とを互いに異なるチャンバーで連続
的に行なってもよいし、又は、下部Ｓｉ層２３若しくは
上部Ｓｉ層２５の堆積とＳｉＧｅ層２４の堆積とを互い
に異なるチャンバーでそれぞれ完全に独立した工程とし
て行なってもよい。
【００９８】その後、図４（ｃ）に示すように、例えば
注入エネルギー５ｋｅＶ、ドーズ量１×１０15／ｃｍ2
でボロンをＳｉＧｅ層２４にイオン注入する。
注入エネルギー５ｋｅＶ、ドーズ量１×１０15／ｃｍ2
でボロンをＳｉＧｅ層２４にイオン注入する。
【００９９】次に、ゲート電極形成領域を覆うマスクパ
ターン（図示省略）を用いて上部Ｓｉ層２５、ＳｉＧｅ
層２４、下部Ｓｉ層２３及びゲート絶縁膜２２に対して
順次エッチングを行なうことにより、図４（ｄ）に示す
ように、シリコン基板２１上にゲート絶縁膜２２を介し
て、下部Ｓｉ層２３、ＳｉＧｅ層２４及び上部Ｓｉ層２
５からなるゲート電極２６を形成する。
ターン（図示省略）を用いて上部Ｓｉ層２５、ＳｉＧｅ
層２４、下部Ｓｉ層２３及びゲート絶縁膜２２に対して
順次エッチングを行なうことにより、図４（ｄ）に示す
ように、シリコン基板２１上にゲート絶縁膜２２を介し
て、下部Ｓｉ層２３、ＳｉＧｅ層２４及び上部Ｓｉ層２
５からなるゲート電極２６を形成する。
【０１００】尚、第２の実施形態においては、上部Ｓｉ
層２５の形成後、ＳｉＧｅ層２４へのボロン注入が終了
するまでは、熱処理を伴う工程を行なわないことによっ
て、上部Ｓｉ層２５をアモルファス状態に保つようにす
る。これにより、ＳｉＧｅ層２４に注入されるボロンが
シリコン基板２１に突き抜けたり又は該ボロンの注入深
さが深くなる事態を防止することができる。但し、Ｓｉ
Ｇｅ層２４へのボロン注入が終了した後は、例えば、ゲ
ート電極２６上に層間絶縁膜を堆積する工程等に伴う熱
処理によって、上部Ｓｉ層２５は最終的には多結晶状態
に変化する。
層２５の形成後、ＳｉＧｅ層２４へのボロン注入が終了
するまでは、熱処理を伴う工程を行なわないことによっ
て、上部Ｓｉ層２５をアモルファス状態に保つようにす
る。これにより、ＳｉＧｅ層２４に注入されるボロンが
シリコン基板２１に突き抜けたり又は該ボロンの注入深
さが深くなる事態を防止することができる。但し、Ｓｉ
Ｇｅ層２４へのボロン注入が終了した後は、例えば、ゲ
ート電極２６上に層間絶縁膜を堆積する工程等に伴う熱
処理によって、上部Ｓｉ層２５は最終的には多結晶状態
に変化する。
【０１０１】以上に説明したように、第２の実施形態に
よると、シリコン基板２１上にゲート絶縁膜２２を介し
て、アモルファス状態の下部Ｓｉ層２３、ＳｉＧｅ層２
４及びアモルファス状態の上部Ｓｉ層２５を順次成膜し
た後、ＳｉＧｅ層２４にボロンをイオン注入し、その
後、下部Ｓｉ層２３、ＳｉＧｅ層２４及び上部Ｓｉ層２
５をパターン化してゲート電極２６を形成する。このた
め、アモルファス状態の上部Ｓｉ層２５を介してＳｉＧ
ｅ層２４にボロンがイオン注入されるので、ボロンの注
入深さを十分に浅くすることができると共にチャネリン
グによるボロンのシリコン基板２１に対する突き抜けを
防止することができる。従って、ゲート電極２６を構成
するＳｉＧｅ層２４にドープされたボロンが熱処理等に
よりシリコン基板２１にしみ出す事態を防止でき、それ
によって、シリコン基板２１中の不純物濃度の変化に起
因する素子特性の変動を抑制することができる。また、
ゲート電極２６におけるＳｉＧｅ層２４の下側に、Ｓｉ
Ｇｅ層２４よりも表面モフォロジーが良好な下部Ｓｉ層
２３が形成されるため、ゲート絶縁膜２２の耐圧（以
下、絶縁膜耐圧と称する）を確保することができる。具
体的には、ゲート絶縁膜２２とＳｉＧｅ層２４とが直接
接した場合には、ゲート絶縁膜２２とＳｉＧｅ層２４と
の界面に凹凸が生じる結果、該界面に電界集中が発生し
て絶縁膜耐圧が低下する事態が起きる一方、第２の実施
形態においては係る事態を防止することができる。
よると、シリコン基板２１上にゲート絶縁膜２２を介し
て、アモルファス状態の下部Ｓｉ層２３、ＳｉＧｅ層２
４及びアモルファス状態の上部Ｓｉ層２５を順次成膜し
た後、ＳｉＧｅ層２４にボロンをイオン注入し、その
後、下部Ｓｉ層２３、ＳｉＧｅ層２４及び上部Ｓｉ層２
５をパターン化してゲート電極２６を形成する。このた
め、アモルファス状態の上部Ｓｉ層２５を介してＳｉＧ
ｅ層２４にボロンがイオン注入されるので、ボロンの注
入深さを十分に浅くすることができると共にチャネリン
グによるボロンのシリコン基板２１に対する突き抜けを
防止することができる。従って、ゲート電極２６を構成
するＳｉＧｅ層２４にドープされたボロンが熱処理等に
よりシリコン基板２１にしみ出す事態を防止でき、それ
によって、シリコン基板２１中の不純物濃度の変化に起
因する素子特性の変動を抑制することができる。また、
ゲート電極２６におけるＳｉＧｅ層２４の下側に、Ｓｉ
Ｇｅ層２４よりも表面モフォロジーが良好な下部Ｓｉ層
２３が形成されるため、ゲート絶縁膜２２の耐圧（以
下、絶縁膜耐圧と称する）を確保することができる。具
体的には、ゲート絶縁膜２２とＳｉＧｅ層２４とが直接
接した場合には、ゲート絶縁膜２２とＳｉＧｅ層２４と
の界面に凹凸が生じる結果、該界面に電界集中が発生し
て絶縁膜耐圧が低下する事態が起きる一方、第２の実施
形態においては係る事態を防止することができる。
【０１０２】また、第２の実施形態によると、ゲート電
極２６を構成するＳｉＧｅ層２４にボロンをドープする
ので、ゲート電極２６のＶｔ調整能力を向上させること
ができる。
極２６を構成するＳｉＧｅ層２４にボロンをドープする
ので、ゲート電極２６のＶｔ調整能力を向上させること
ができる。
【０１０３】また、第２の実施形態によると、ＳｉＧｅ
層２４におけるボロンの活性化率が、通常のポリシリコ
ン膜等におけるボロンの活性化率と比べて高いため、ボ
ロンがシリコン基板２１にしみ出す事態をより確実に防
止することができる。
層２４におけるボロンの活性化率が、通常のポリシリコ
ン膜等におけるボロンの活性化率と比べて高いため、ボ
ロンがシリコン基板２１にしみ出す事態をより確実に防
止することができる。
【０１０４】また、第２の実施形態によると、ＳｉＧｅ
層２４が上部Ｓｉ層２５により覆われているため、Ｓｉ
Ｇｅ層２４から飛び出たＧｅ原子によるクロスコンタミ
ネーションを防止できるので、Ｓｉプロセスを利用する
ことができる。
層２４が上部Ｓｉ層２５により覆われているため、Ｓｉ
Ｇｅ層２４から飛び出たＧｅ原子によるクロスコンタミ
ネーションを防止できるので、Ｓｉプロセスを利用する
ことができる。
【０１０５】尚、第２の実施形態において、ＳｉＧｅ層
２４にボロンをイオン注入したが、これに代えて、リン
をイオン注入（例えば注入エネルギー１０ｋｅＶ、ドー
ズ量５×１０15／ｃｍ2 ）してもよいし、又はボロン及
びリンをイオン注入してもよい。また、ＳｉＧｅ層２４
の成膜後にイオン注入を用いてＳｉＧｅ層２４にボロン
又はリン等をドープする代わりに、ＳｉＧｅ層２４の成
膜時にＳｉ供給源ガス及びＧｅ供給源ガスと共にボロン
若しくはリン等を含むガス（例えばＢ2Ｈ6等）を用いて
ボロン若しくはリン等を含むＳｉＧｅ層２４を成膜して
もよいし、又は、ＳｉＧｅ層２４の成膜後に例えばＰＨ
3 等の熱拡散を用いてボロン若しくはリン等をＳｉＧｅ
層２４にドープしてもよい。
２４にボロンをイオン注入したが、これに代えて、リン
をイオン注入（例えば注入エネルギー１０ｋｅＶ、ドー
ズ量５×１０15／ｃｍ2 ）してもよいし、又はボロン及
びリンをイオン注入してもよい。また、ＳｉＧｅ層２４
の成膜後にイオン注入を用いてＳｉＧｅ層２４にボロン
又はリン等をドープする代わりに、ＳｉＧｅ層２４の成
膜時にＳｉ供給源ガス及びＧｅ供給源ガスと共にボロン
若しくはリン等を含むガス（例えばＢ2Ｈ6等）を用いて
ボロン若しくはリン等を含むＳｉＧｅ層２４を成膜して
もよいし、又は、ＳｉＧｅ層２４の成膜後に例えばＰＨ
3 等の熱拡散を用いてボロン若しくはリン等をＳｉＧｅ
層２４にドープしてもよい。
【０１０６】また、第２の実施形態において、ＳｉＧｅ
層２４に対するボロン等のドープを省略してもよい。具
体的には、ゲート電極２６を構成するＳｉＧｅ層２４中
のＧｅ濃度を調整することによりバンドギャップを変化
させることができるため、ＳｉＧｅ層２４に対してボロ
ン等のドープを行なうことなく、ゲート電極２６のＶｔ
調整能力を向上させることができる。その結果、本実施
形態をデュアルゲートの形成に応用する場合にも、ボロ
ン等の不純物のしみ出しを懸念する必要がない。また、
上部Ｓｉ層２５をアモルファス状態で成膜する必要がな
くなり、又はボロン等の不純物注入が終了するまで上部
Ｓｉ層２５をアモルファス状態に保つ必要がなくなる。
層２４に対するボロン等のドープを省略してもよい。具
体的には、ゲート電極２６を構成するＳｉＧｅ層２４中
のＧｅ濃度を調整することによりバンドギャップを変化
させることができるため、ＳｉＧｅ層２４に対してボロ
ン等のドープを行なうことなく、ゲート電極２６のＶｔ
調整能力を向上させることができる。その結果、本実施
形態をデュアルゲートの形成に応用する場合にも、ボロ
ン等の不純物のしみ出しを懸念する必要がない。また、
上部Ｓｉ層２５をアモルファス状態で成膜する必要がな
くなり、又はボロン等の不純物注入が終了するまで上部
Ｓｉ層２５をアモルファス状態に保つ必要がなくなる。
【０１０７】また、第２の実施形態において、Ｓｉ供給
源ガスとＧｅ供給源ガスとを５００℃程度以下で用いた
ＬＰＣＶＤ法により、ＳｉＧｅ層２４をアモルファス状
態で成膜することが好ましい。このようにすると、ボロ
ンがシリコン基板２１にしみ出す事態をより確実に防止
することができる。
源ガスとＧｅ供給源ガスとを５００℃程度以下で用いた
ＬＰＣＶＤ法により、ＳｉＧｅ層２４をアモルファス状
態で成膜することが好ましい。このようにすると、ボロ
ンがシリコン基板２１にしみ出す事態をより確実に防止
することができる。
【０１０８】また、第２の実施形態において、ＳｉＧｅ
層２４を成膜する工程でＳｉ供給源ガスとＧｅ供給源ガ
スとの混合比率を経時変化させることによって、ＳｉＧ
ｅ層２４の下面近傍部分でのＧｅ濃度を、ＳｉＧｅ層２
４の下面近傍部分以外の他の部分でのＧｅ濃度と比べて
低くすることが好ましい。このようにすると、ゲート電
極２６のＶｔ調整能力の劣化を抑制しつつ、ゲート絶縁
膜２２の耐圧低下若しくは特性変動を防止することがで
きる。
層２４を成膜する工程でＳｉ供給源ガスとＧｅ供給源ガ
スとの混合比率を経時変化させることによって、ＳｉＧ
ｅ層２４の下面近傍部分でのＧｅ濃度を、ＳｉＧｅ層２
４の下面近傍部分以外の他の部分でのＧｅ濃度と比べて
低くすることが好ましい。このようにすると、ゲート電
極２６のＶｔ調整能力の劣化を抑制しつつ、ゲート絶縁
膜２２の耐圧低下若しくは特性変動を防止することがで
きる。
【０１０９】（第２の実施形態の変形例）以下、本発明
の第２の実施形態の変形例に係る半導体装置及びその製
造方法について、図面を参照しながら説明する。
の第２の実施形態の変形例に係る半導体装置及びその製
造方法について、図面を参照しながら説明する。
【０１１０】第２の実施形態の変形例に係る半導体装置
の製造方法が第２の実施形態と異なっている点は次の通
りである。すなわち、第２の実施形態においては、Ｓｉ
Ｇｅ層２４に対するボロン注入を、ＳｉＧｅ層２４の形
成後にイオン注入を用いて行なったが、第２の実施形態
の変形例においては、ＳｉＧｅ層２４に対するボロン注
入を、ＳｉＧｅ層２４の形成時にＳｉ供給源ガス及びＧ
ｅ供給源ガスと共に、例えばＢ2Ｈ6等のボロンを含むガ
ス（以下、Ｂ供給源ガス）を用いて行なうことである。
の製造方法が第２の実施形態と異なっている点は次の通
りである。すなわち、第２の実施形態においては、Ｓｉ
Ｇｅ層２４に対するボロン注入を、ＳｉＧｅ層２４の形
成後にイオン注入を用いて行なったが、第２の実施形態
の変形例においては、ＳｉＧｅ層２４に対するボロン注
入を、ＳｉＧｅ層２４の形成時にＳｉ供給源ガス及びＧ
ｅ供給源ガスと共に、例えばＢ2Ｈ6等のボロンを含むガ
ス（以下、Ｂ供給源ガス）を用いて行なうことである。
【０１１１】図５（ａ）〜（ｄ）は第２の実施形態の変
形例に係る半導体装置の製造方法の各工程を示す断面図
である。
形例に係る半導体装置の製造方法の各工程を示す断面図
である。
【０１１２】まず、第２の実施形態の図４（ａ）に示す
工程と同じく図５（ａ）に示すように、一導電型のシリ
コン基板２１上に例えば膜厚３ｎｍ程度のゲート絶縁膜
２２を形成した後、例えばＳｉＨ4 等のＳｉ供給源ガス
を５００℃程度で用いたＬＰＣＶＤ法により、ゲート絶
縁膜２２の上に例えば膜厚１０ｎｍの下部Ｓｉ層２３を
アモルファス状態で成膜する。
工程と同じく図５（ａ）に示すように、一導電型のシリ
コン基板２１上に例えば膜厚３ｎｍ程度のゲート絶縁膜
２２を形成した後、例えばＳｉＨ4 等のＳｉ供給源ガス
を５００℃程度で用いたＬＰＣＶＤ法により、ゲート絶
縁膜２２の上に例えば膜厚１０ｎｍの下部Ｓｉ層２３を
アモルファス状態で成膜する。
【０１１３】次に、図５（ｂ）に示すように、Ｓｉ供給
源ガスとＧｅ供給源ガスとＢ供給源ガスとを６００℃程
度以下で用いたＬＰＣＶＤ法により、下部Ｓｉ層２３上
に例えばボロンを含む膜厚１００ｎｍのＳｉＧｅ層２４
を成膜する。このとき、Ｓｉ供給源ガスとＧｅ供給源ガ
スとの混合比率を変化させることによって、ＳｉＧｅ層
２４中のＧｅ濃度を調整することが可能である。
源ガスとＧｅ供給源ガスとＢ供給源ガスとを６００℃程
度以下で用いたＬＰＣＶＤ法により、下部Ｓｉ層２３上
に例えばボロンを含む膜厚１００ｎｍのＳｉＧｅ層２４
を成膜する。このとき、Ｓｉ供給源ガスとＧｅ供給源ガ
スとの混合比率を変化させることによって、ＳｉＧｅ層
２４中のＧｅ濃度を調整することが可能である。
【０１１４】次に、第２の実施形態と同じく、図５
（ｃ）に示すように、Ｓｉ供給源ガスを５００℃程度で
用いたＬＰＣＶＤ法により、ＳｉＧｅ層２４上に例えば
膜厚４０ｎｍの上部Ｓｉ層２５をアモルファス状態で成
膜する。
（ｃ）に示すように、Ｓｉ供給源ガスを５００℃程度で
用いたＬＰＣＶＤ法により、ＳｉＧｅ層２４上に例えば
膜厚４０ｎｍの上部Ｓｉ層２５をアモルファス状態で成
膜する。
【０１１５】次に、第２の実施形態と同じく、ゲート電
極形成領域を覆うマスクパターン（図示省略）を用いて
上部Ｓｉ層２５、ＳｉＧｅ層２４、下部Ｓｉ層２３及び
ゲート絶縁膜２２に対して順次エッチングを行なうこと
により、図５（ｄ）に示すように、シリコン基板２１上
にゲート絶縁膜２２を介して、下部Ｓｉ層２３、ＳｉＧ
ｅ層２４及び上部Ｓｉ層２５からなるゲート電極２６を
形成する。
極形成領域を覆うマスクパターン（図示省略）を用いて
上部Ｓｉ層２５、ＳｉＧｅ層２４、下部Ｓｉ層２３及び
ゲート絶縁膜２２に対して順次エッチングを行なうこと
により、図５（ｄ）に示すように、シリコン基板２１上
にゲート絶縁膜２２を介して、下部Ｓｉ層２３、ＳｉＧ
ｅ層２４及び上部Ｓｉ層２５からなるゲート電極２６を
形成する。
【０１１６】第２の実施形態の変形例によると、第２の
実施形態の効果に加えて、次のような効果が得られる。
実施形態の効果に加えて、次のような効果が得られる。
【０１１７】すなわち、第２の実施形態の変形例におい
ては、Ｓｉ供給源ガス及びＧｅ供給源ガスと共にＢ供給
源ガスを用いることにより、ボロンを含むＳｉＧｅ層２
４を成膜する。このため、イオン注入を用いることな
く、ＳｉＧｅ層２４にボロンをドープできるので、チャ
ネリングによるボロンのシリコン基板２１に対する突き
抜けが生じない。従って、ボロンの注入後に行なわれる
熱処理等によってボロンがシリコン基板２１にしみ出す
事態を確実に防止することができる。
ては、Ｓｉ供給源ガス及びＧｅ供給源ガスと共にＢ供給
源ガスを用いることにより、ボロンを含むＳｉＧｅ層２
４を成膜する。このため、イオン注入を用いることな
く、ＳｉＧｅ層２４にボロンをドープできるので、チャ
ネリングによるボロンのシリコン基板２１に対する突き
抜けが生じない。従って、ボロンの注入後に行なわれる
熱処理等によってボロンがシリコン基板２１にしみ出す
事態を確実に防止することができる。
【０１１８】尚、第２の実施形態の変形例において、Ｓ
ｉ供給源ガス及びＧｅ供給源ガスと共にＢ供給源ガスを
用いて、ボロンを含むＳｉＧｅ層２４を形成したが、こ
れに代えて、Ｓｉ供給源ガス及びＧｅ供給源ガスと共に
例えばＰＨ3 等のリンを含むガスを用いて、リンを含む
ＳｉＧｅ層を形成してもよいし、又は、Ｓｉ供給源ガス
及びＧｅ供給源ガスと共にボロン及びリンを含むガスを
用いて、ボロン及びリンを含むＳｉＧｅ層を形成しても
よい。
ｉ供給源ガス及びＧｅ供給源ガスと共にＢ供給源ガスを
用いて、ボロンを含むＳｉＧｅ層２４を形成したが、こ
れに代えて、Ｓｉ供給源ガス及びＧｅ供給源ガスと共に
例えばＰＨ3 等のリンを含むガスを用いて、リンを含む
ＳｉＧｅ層を形成してもよいし、又は、Ｓｉ供給源ガス
及びＧｅ供給源ガスと共にボロン及びリンを含むガスを
用いて、ボロン及びリンを含むＳｉＧｅ層を形成しても
よい。
【０１１９】（第３の実施形態）以下、本発明の第３の
実施形態に係る半導体装置及びその製造方法について、
図面を参照しながら説明する。
実施形態に係る半導体装置及びその製造方法について、
図面を参照しながら説明する。
【０１２０】図６（ａ）〜（ｃ）は第３の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。
る半導体装置の製造方法の各工程を示す断面図である。
【０１２１】まず、図６（ａ）に示すように、一導電型
のシリコン基板３１上に例えば膜厚３ｎｍ程度のゲート
絶縁膜３２を形成する。
のシリコン基板３１上に例えば膜厚３ｎｍ程度のゲート
絶縁膜３２を形成する。
【０１２２】次に、図６（ｂ）に示すように、Ｓｉ供給
源ガスとＧｅ供給源ガスとを５００℃程度以下で用いた
ＬＰＣＶＤ法により、ゲート絶縁膜３２の上に例えば膜
厚１００ｎｍ程度のＳｉＧｅ層３３をアモルファス状態
で成膜する。このとき、Ｓｉ供給源ガスとＧｅ供給源ガ
スとの混合比率を変化させることによって、ＳｉＧｅ層
３３中のＧｅ濃度を調整することが可能である。その
後、例えば注入エネルギー５ｋｅＶ、ドーズ量１×１０
15／ｃｍ2 でボロンをＳｉＧｅ層３３にイオン注入す
る。
源ガスとＧｅ供給源ガスとを５００℃程度以下で用いた
ＬＰＣＶＤ法により、ゲート絶縁膜３２の上に例えば膜
厚１００ｎｍ程度のＳｉＧｅ層３３をアモルファス状態
で成膜する。このとき、Ｓｉ供給源ガスとＧｅ供給源ガ
スとの混合比率を変化させることによって、ＳｉＧｅ層
３３中のＧｅ濃度を調整することが可能である。その
後、例えば注入エネルギー５ｋｅＶ、ドーズ量１×１０
15／ｃｍ2 でボロンをＳｉＧｅ層３３にイオン注入す
る。
【０１２３】次に、ゲート電極形成領域を覆うマスクパ
ターン（図示省略）を用いてＳｉＧｅ層３３及びゲート
絶縁膜３２に対して順次エッチングを行なうことによ
り、図６（ｃ）に示すように、シリコン基板３１上にゲ
ート絶縁膜３２を介して、ＳｉＧｅ層３３からなるゲー
ト電極３４を形成する。
ターン（図示省略）を用いてＳｉＧｅ層３３及びゲート
絶縁膜３２に対して順次エッチングを行なうことによ
り、図６（ｃ）に示すように、シリコン基板３１上にゲ
ート絶縁膜３２を介して、ＳｉＧｅ層３３からなるゲー
ト電極３４を形成する。
【０１２４】尚、第３の実施形態においては、ＳｉＧｅ
層３３の形成後、ＳｉＧｅ層３３へのボロン注入が終了
するまでは、熱処理を伴う工程を行なわないことによっ
て、ＳｉＧｅ層３３をアモルファス状態に保つようにす
る。これにより、ＳｉＧｅ層３３に注入されるボロンが
シリコン基板３１に突き抜けたり又は該ボロンの注入深
さが深くなる事態を防止することができる。但し、Ｓｉ
Ｇｅ層３３へのボロン注入が終了した後は、例えば、ゲ
ート電極３４上に層間絶縁膜を堆積する工程等に伴う熱
処理によって、ＳｉＧｅ層３３は最終的には多結晶状態
に変化する。
層３３の形成後、ＳｉＧｅ層３３へのボロン注入が終了
するまでは、熱処理を伴う工程を行なわないことによっ
て、ＳｉＧｅ層３３をアモルファス状態に保つようにす
る。これにより、ＳｉＧｅ層３３に注入されるボロンが
シリコン基板３１に突き抜けたり又は該ボロンの注入深
さが深くなる事態を防止することができる。但し、Ｓｉ
Ｇｅ層３３へのボロン注入が終了した後は、例えば、ゲ
ート電極３４上に層間絶縁膜を堆積する工程等に伴う熱
処理によって、ＳｉＧｅ層３３は最終的には多結晶状態
に変化する。
【０１２５】以上に説明したように、第３の実施形態に
よると、シリコン基板３１上にゲート絶縁膜３２を介し
てアモルファス状態のＳｉＧｅ層３３を成膜した後、Ｓ
ｉＧｅ層３３にボロンをイオン注入し、その後、ＳｉＧ
ｅ層３３をパターン化してゲート電極３４を形成する。
このため、アモルファス状態のＳｉＧｅ層３３にボロン
がイオン注入されるので、ボロンの注入深さを十分に浅
くすることができると共にチャネリングによるボロンの
シリコン基板３１に対する突き抜けを防止することがで
きる。従って、ゲート電極３４を構成するＳｉＧｅ層３
３にドープされたボロンが熱処理等によりシリコン基板
３１にしみ出す事態を防止でき、それによって、シリコ
ン基板３１中の不純物濃度の変化に起因する素子特性の
変動を抑制することができる。また、ＳｉＧｅ層３３は
多結晶状態のときよりもアモルファス状態のときの方が
表面モフォロジーが良好になるので、ＳｉＧｅ層３３に
おけるゲート絶縁膜３２との界面近傍の表面モフォロジ
ーが良好になる結果、ゲート絶縁膜３２の耐圧が向上す
る。さらに、ゲート電極３４がＳｉＧｅ層３３のみによ
り構成されるため、積層構造を有するゲート電極を形成
する場合と比べて工程を簡単にすることができると共
に、ゲート電極３４の膜厚を例えば１００ｎｍ以下に薄
膜化することができる。
よると、シリコン基板３１上にゲート絶縁膜３２を介し
てアモルファス状態のＳｉＧｅ層３３を成膜した後、Ｓ
ｉＧｅ層３３にボロンをイオン注入し、その後、ＳｉＧ
ｅ層３３をパターン化してゲート電極３４を形成する。
このため、アモルファス状態のＳｉＧｅ層３３にボロン
がイオン注入されるので、ボロンの注入深さを十分に浅
くすることができると共にチャネリングによるボロンの
シリコン基板３１に対する突き抜けを防止することがで
きる。従って、ゲート電極３４を構成するＳｉＧｅ層３
３にドープされたボロンが熱処理等によりシリコン基板
３１にしみ出す事態を防止でき、それによって、シリコ
ン基板３１中の不純物濃度の変化に起因する素子特性の
変動を抑制することができる。また、ＳｉＧｅ層３３は
多結晶状態のときよりもアモルファス状態のときの方が
表面モフォロジーが良好になるので、ＳｉＧｅ層３３に
おけるゲート絶縁膜３２との界面近傍の表面モフォロジ
ーが良好になる結果、ゲート絶縁膜３２の耐圧が向上す
る。さらに、ゲート電極３４がＳｉＧｅ層３３のみによ
り構成されるため、積層構造を有するゲート電極を形成
する場合と比べて工程を簡単にすることができると共
に、ゲート電極３４の膜厚を例えば１００ｎｍ以下に薄
膜化することができる。
【０１２６】また、第３の実施形態によると、ゲート電
極３４を構成するＳｉＧｅ層３３にボロンをドープする
ので、ゲート電極３４のＶｔ調整能力を向上させること
ができる。
極３４を構成するＳｉＧｅ層３３にボロンをドープする
ので、ゲート電極３４のＶｔ調整能力を向上させること
ができる。
【０１２７】また、第３の実施形態によると、ＳｉＧｅ
層３３におけるボロンの活性化率が、通常のポリシリコ
ン膜等におけるボロンの活性化率と比べて高いため、ボ
ロンがシリコン基板３１にしみ出す事態をより確実に防
止することができる。
層３３におけるボロンの活性化率が、通常のポリシリコ
ン膜等におけるボロンの活性化率と比べて高いため、ボ
ロンがシリコン基板３１にしみ出す事態をより確実に防
止することができる。
【０１２８】尚、第３の実施形態において、ＳｉＧｅ層
３３にボロンをイオン注入したが、これに代えて、リン
をイオン注入（例えば注入エネルギー１０ｋｅＶ、ドー
ズ量５×１０15／ｃｍ2 ）してもよいし、又はボロン及
びリンをイオン注入してもよい。また、ＳｉＧｅ層３３
の成膜後にイオン注入を用いてＳｉＧｅ層３３にボロン
又はリン等をドープする代わりに、ＳｉＧｅ層３３の成
膜時にＳｉ供給源ガス及びＧｅ供給源ガスと共にボロン
若しくはリン等を含むガス（例えばＢ2Ｈ6等）を用いて
ボロン若しくはリン等を含むＳｉＧｅ層３３を成膜して
もよいし、又は、ＳｉＧｅ層３３の成膜後に例えばＰＨ
3 等の熱拡散を用いてＳｉＧｅ層３３にボロン若しくは
リン等をドープしてもよい。
３３にボロンをイオン注入したが、これに代えて、リン
をイオン注入（例えば注入エネルギー１０ｋｅＶ、ドー
ズ量５×１０15／ｃｍ2 ）してもよいし、又はボロン及
びリンをイオン注入してもよい。また、ＳｉＧｅ層３３
の成膜後にイオン注入を用いてＳｉＧｅ層３３にボロン
又はリン等をドープする代わりに、ＳｉＧｅ層３３の成
膜時にＳｉ供給源ガス及びＧｅ供給源ガスと共にボロン
若しくはリン等を含むガス（例えばＢ2Ｈ6等）を用いて
ボロン若しくはリン等を含むＳｉＧｅ層３３を成膜して
もよいし、又は、ＳｉＧｅ層３３の成膜後に例えばＰＨ
3 等の熱拡散を用いてＳｉＧｅ層３３にボロン若しくは
リン等をドープしてもよい。
【０１２９】また、第３の実施形態において、ＳｉＧｅ
層３３に対するボロン等のドープを省略してもよい。具
体的には、ゲート電極３４となるＳｉＧｅ層３３中のＧ
ｅ濃度を調整することによりバンドギャップを変化させ
ることができるため、ＳｉＧｅ層３３に対してボロン等
のドープを行なうことなく、ゲート電極３４のＶｔ調整
能力を向上させることができる。その結果、本実施形態
をデュアルゲートの形成に応用する場合にも、ボロン等
の不純物のしみ出しを懸念する必要がない。また、Ｓｉ
Ｇｅ層３３をアモルファス状態で成膜する必要がなくな
り、又はボロン等の不純物注入が終了するまでＳｉＧｅ
層３３をアモルファス状態に保つ必要がなくなる。
層３３に対するボロン等のドープを省略してもよい。具
体的には、ゲート電極３４となるＳｉＧｅ層３３中のＧ
ｅ濃度を調整することによりバンドギャップを変化させ
ることができるため、ＳｉＧｅ層３３に対してボロン等
のドープを行なうことなく、ゲート電極３４のＶｔ調整
能力を向上させることができる。その結果、本実施形態
をデュアルゲートの形成に応用する場合にも、ボロン等
の不純物のしみ出しを懸念する必要がない。また、Ｓｉ
Ｇｅ層３３をアモルファス状態で成膜する必要がなくな
り、又はボロン等の不純物注入が終了するまでＳｉＧｅ
層３３をアモルファス状態に保つ必要がなくなる。
【０１３０】また、第３の実施形態において、ＳｉＧｅ
層３３を成膜する工程でＳｉ供給源ガスとＧｅ供給源ガ
スとの混合比率を経時変化させることによって、ＳｉＧ
ｅ層３３の下面近傍部分でのＧｅ濃度を、ＳｉＧｅ層３
３の下面近傍部分以外の他の部分でのＧｅ濃度と比べて
低くすることが好ましい。このようにすると、ゲート電
極３４のＶｔ調整能力の劣化を抑制しつつ、ゲート絶縁
膜３２の耐圧低下若しくは特性変動を防止することがで
きる。
層３３を成膜する工程でＳｉ供給源ガスとＧｅ供給源ガ
スとの混合比率を経時変化させることによって、ＳｉＧ
ｅ層３３の下面近傍部分でのＧｅ濃度を、ＳｉＧｅ層３
３の下面近傍部分以外の他の部分でのＧｅ濃度と比べて
低くすることが好ましい。このようにすると、ゲート電
極３４のＶｔ調整能力の劣化を抑制しつつ、ゲート絶縁
膜３２の耐圧低下若しくは特性変動を防止することがで
きる。
【０１３１】また、第３の実施形態において、ゲート電
極３４におけるＳｉＧｅ層３３の上に上部シリコン層を
形成してもよいし、ゲート電極３４におけるＳｉＧｅ層
３３の下に下部シリコン層を形成してもよい。
極３４におけるＳｉＧｅ層３３の上に上部シリコン層を
形成してもよいし、ゲート電極３４におけるＳｉＧｅ層
３３の下に下部シリコン層を形成してもよい。
【０１３２】（第３の実施形態の変形例）以下、本発明
の第３の実施形態の変形例に係る半導体装置及びその製
造方法について、図面を参照しながら説明する。
の第３の実施形態の変形例に係る半導体装置及びその製
造方法について、図面を参照しながら説明する。
【０１３３】第３の実施形態の変形例に係る半導体装置
の製造方法が第３の実施形態と異なっている点は、ゲー
ト電極３４の形成後に、ゲート電極３４上にシリコン窒
化膜を堆積する工程を備えていることである。
の製造方法が第３の実施形態と異なっている点は、ゲー
ト電極３４の形成後に、ゲート電極３４上にシリコン窒
化膜を堆積する工程を備えていることである。
【０１３４】図７（ａ）〜（ｅ）は第３の実施形態の変
形例に係る半導体装置の製造方法の各工程を示す断面図
である。
形例に係る半導体装置の製造方法の各工程を示す断面図
である。
【０１３５】まず、第３の実施形態の図６（ａ）に示す
工程と同じく図７（ａ）に示すように、一導電型のシリ
コン基板３１上に例えば膜厚３ｎｍ程度のゲート絶縁膜
３２を形成する。
工程と同じく図７（ａ）に示すように、一導電型のシリ
コン基板３１上に例えば膜厚３ｎｍ程度のゲート絶縁膜
３２を形成する。
【０１３６】次に、第３の実施形態の図６（ｂ）に示す
工程と同じく図７（ｂ）に示すように、Ｓｉ供給源ガス
とＧｅ供給源ガスとを５００℃程度以下で用いたＬＰＣ
ＶＤ法により、ゲート絶縁膜３２の上に例えば膜厚１０
０ｎｍ程度のＳｉＧｅ層３３をアモルファス状態で成膜
する。このとき、Ｓｉ供給源ガスとＧｅ供給源ガスとの
混合比率を変化させることによって、ＳｉＧｅ層３３中
のＧｅ濃度を調整することが可能である。具体的には、
第３の実施形態の変形例においては、ＳｉＧｅ層３３中
のＧｅ濃度を２０％程度に設定する。その後、例えば注
入エネルギー５ｋｅＶ、ドーズ量１×１０15／ｃｍ2 で
ボロンをＳｉＧｅ層３３にイオン注入する。
工程と同じく図７（ｂ）に示すように、Ｓｉ供給源ガス
とＧｅ供給源ガスとを５００℃程度以下で用いたＬＰＣ
ＶＤ法により、ゲート絶縁膜３２の上に例えば膜厚１０
０ｎｍ程度のＳｉＧｅ層３３をアモルファス状態で成膜
する。このとき、Ｓｉ供給源ガスとＧｅ供給源ガスとの
混合比率を変化させることによって、ＳｉＧｅ層３３中
のＧｅ濃度を調整することが可能である。具体的には、
第３の実施形態の変形例においては、ＳｉＧｅ層３３中
のＧｅ濃度を２０％程度に設定する。その後、例えば注
入エネルギー５ｋｅＶ、ドーズ量１×１０15／ｃｍ2 で
ボロンをＳｉＧｅ層３３にイオン注入する。
【０１３７】次に、第３の実施形態と同じく、ゲート電
極形成領域を覆うマスクパターン（図示省略）を用いて
ＳｉＧｅ層３３及びゲート絶縁膜３２に対して順次エッ
チングを行なうことにより、図７（ｃ）に示すように、
シリコン基板３１上にゲート絶縁膜３２を介して、Ｓｉ
Ｇｅ層３３からなるゲート電極３４を形成する。その
後、例えばゲート電極３４をマスクとして用いるイオン
注入により、シリコン基板３１に不純物をドープして、
ソース領域又はドレイン領域となる不純物拡散層３５を
形成する。
極形成領域を覆うマスクパターン（図示省略）を用いて
ＳｉＧｅ層３３及びゲート絶縁膜３２に対して順次エッ
チングを行なうことにより、図７（ｃ）に示すように、
シリコン基板３１上にゲート絶縁膜３２を介して、Ｓｉ
Ｇｅ層３３からなるゲート電極３４を形成する。その
後、例えばゲート電極３４をマスクとして用いるイオン
注入により、シリコン基板３１に不純物をドープして、
ソース領域又はドレイン領域となる不純物拡散層３５を
形成する。
【０１３８】次に、図７（ｄ）に示すように、ゲート電
極３４の上を含むシリコン基板３１の上に、例えば膜厚
５０ｎｍ程度のシリコン酸化膜３６を堆積した後、図７
（ｅ）に示すように、シリコン酸化膜３６の上に例えば
膜厚１００ｎｍ程度のシリコン窒化膜３７を堆積する。
極３４の上を含むシリコン基板３１の上に、例えば膜厚
５０ｎｍ程度のシリコン酸化膜３６を堆積した後、図７
（ｅ）に示すように、シリコン酸化膜３６の上に例えば
膜厚１００ｎｍ程度のシリコン窒化膜３７を堆積する。
【０１３９】次に、図示は省略しているが、シリコン窒
化膜３７の上に層間絶縁膜を堆積した後、シリコン酸化
膜３６、シリコン窒化膜３７及び層間絶縁膜に、該層間
絶縁膜上に形成される配線と不純物拡散層３５とを接続
するコンタクトを形成する。このとき、シリコン窒化膜
３７は、コンタクトホールを形成するために層間絶縁膜
に対して行なわれるエッチングのストッパーとして機能
する。
化膜３７の上に層間絶縁膜を堆積した後、シリコン酸化
膜３６、シリコン窒化膜３７及び層間絶縁膜に、該層間
絶縁膜上に形成される配線と不純物拡散層３５とを接続
するコンタクトを形成する。このとき、シリコン窒化膜
３７は、コンタクトホールを形成するために層間絶縁膜
に対して行なわれるエッチングのストッパーとして機能
する。
【０１４０】第３の実施形態の変形例によると、第３の
実施形態の効果に加えて、次のような効果が得られる。
実施形態の効果に加えて、次のような効果が得られる。
【０１４１】一般に、ボロンがドープされたゲート電極
の形成後にゲート電極上にシリコン窒化膜を堆積して熱
処理（例えば層間絶縁膜の堆積に伴う熱処理等）を行な
うと、シリコン窒化膜を堆積することなく熱処理を行な
う場合と比べて、ゲート電極中のボロンが半導体基板に
著しくしみ出す。
の形成後にゲート電極上にシリコン窒化膜を堆積して熱
処理（例えば層間絶縁膜の堆積に伴う熱処理等）を行な
うと、シリコン窒化膜を堆積することなく熱処理を行な
う場合と比べて、ゲート電極中のボロンが半導体基板に
著しくしみ出す。
【０１４２】それに対して、第３の実施形態の変形例に
おいては、アモルファス状態のＳｉＧｅ層３３にボロン
がイオン注入されるので、ボロンの注入深さを十分に浅
くすることができると共にチャネリングによるボロンの
シリコン基板３１に対する突き抜けを防止することがで
きる。従って、ＳｉＧｅ層３３からなるゲート電極３４
上にシリコン窒化膜３７が堆積されていても、ゲート電
極３４中のボロンが熱処理によりシリコン基板３１にし
み出す事態を防止できる。
おいては、アモルファス状態のＳｉＧｅ層３３にボロン
がイオン注入されるので、ボロンの注入深さを十分に浅
くすることができると共にチャネリングによるボロンの
シリコン基板３１に対する突き抜けを防止することがで
きる。従って、ＳｉＧｅ層３３からなるゲート電極３４
上にシリコン窒化膜３７が堆積されていても、ゲート電
極３４中のボロンが熱処理によりシリコン基板３１にし
み出す事態を防止できる。
【０１４３】尚、第３の実施形態の変形例において、シ
リコン窒化膜３７の上に層間絶縁膜を堆積した後、シリ
コン窒化膜３７を層間絶縁膜に対するエッチングのスト
ッパーとして用いたが、これに代えて、ゲート電極３４
の側面にシリコン窒化膜３７からなるサイドウォールを
形成してもよい。具体的には、図７（ｅ）に示す工程で
ゲート電極３４の上にシリコン酸化膜３６を介してシリ
コン窒化膜３７を堆積した後に、図８に示すように、シ
リコン窒化膜３７をエッチバックして、ゲート電極３４
の側面にシリコン酸化膜３６を介して、シリコン窒化膜
３７からなるサイドウォール３７Ａを形成してもよい。
このようにすると、ＬＤＤ構造を有するＭＯＳトランジ
スタを形成することができる。
リコン窒化膜３７の上に層間絶縁膜を堆積した後、シリ
コン窒化膜３７を層間絶縁膜に対するエッチングのスト
ッパーとして用いたが、これに代えて、ゲート電極３４
の側面にシリコン窒化膜３７からなるサイドウォールを
形成してもよい。具体的には、図７（ｅ）に示す工程で
ゲート電極３４の上にシリコン酸化膜３６を介してシリ
コン窒化膜３７を堆積した後に、図８に示すように、シ
リコン窒化膜３７をエッチバックして、ゲート電極３４
の側面にシリコン酸化膜３６を介して、シリコン窒化膜
３７からなるサイドウォール３７Ａを形成してもよい。
このようにすると、ＬＤＤ構造を有するＭＯＳトランジ
スタを形成することができる。
【０１４４】また、第３の実施形態の変形例において、
ＳｉＧｅ層３３にボロンをドープするためのイオン注入
と、不純物拡散層３５を形成するためのイオン注入とを
別々の工程で行なったが、これに代えて、ゲート電極３
４の形成後に、両方のイオン注入を同一の工程で行なっ
てもよい。
ＳｉＧｅ層３３にボロンをドープするためのイオン注入
と、不純物拡散層３５を形成するためのイオン注入とを
別々の工程で行なったが、これに代えて、ゲート電極３
４の形成後に、両方のイオン注入を同一の工程で行なっ
てもよい。
【０１４５】（第４の実施形態）以下、本発明の第４の
実施形態に係る半導体装置及びその製造方法について、
図面を参照しながら説明する。
実施形態に係る半導体装置及びその製造方法について、
図面を参照しながら説明する。
【０１４６】図９（ａ）〜（ｅ）は第４の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。
る半導体装置の製造方法の各工程を示す断面図である。
【０１４７】まず、図９（ａ）に示すように、一導電型
のシリコン基板４１上に例えば膜厚３ｎｍ程度のゲート
絶縁膜４２を形成する。
のシリコン基板４１上に例えば膜厚３ｎｍ程度のゲート
絶縁膜４２を形成する。
【０１４８】次に、図９（ｂ）に示すように、Ｓｉ供給
源ガスとＧｅ供給源ガスとを５００℃程度以下で用いた
ＬＰＣＶＤ法により、ゲート絶縁膜４２の上に例えば膜
厚１００ｎｍ程度のＳｉＧｅ層４３をアモルファス状態
で成膜する。このとき、Ｓｉ供給源ガスとＧｅ供給源ガ
スとの混合比率を変化させることによって、ＳｉＧｅ層
４３中のＧｅ濃度を調整することが可能である。具体的
には、第４の実施形態においては、ＳｉＧｅ層４３中の
Ｇｅ濃度を２０％程度に設定する。その後、例えば注入
エネルギー５ｋｅＶ、ドーズ量１×１０15／ｃｍ2 でボ
ロンをＳｉＧｅ層４３にイオン注入する。
源ガスとＧｅ供給源ガスとを５００℃程度以下で用いた
ＬＰＣＶＤ法により、ゲート絶縁膜４２の上に例えば膜
厚１００ｎｍ程度のＳｉＧｅ層４３をアモルファス状態
で成膜する。このとき、Ｓｉ供給源ガスとＧｅ供給源ガ
スとの混合比率を変化させることによって、ＳｉＧｅ層
４３中のＧｅ濃度を調整することが可能である。具体的
には、第４の実施形態においては、ＳｉＧｅ層４３中の
Ｇｅ濃度を２０％程度に設定する。その後、例えば注入
エネルギー５ｋｅＶ、ドーズ量１×１０15／ｃｍ2 でボ
ロンをＳｉＧｅ層４３にイオン注入する。
【０１４９】次に、図９（ｃ）に示すように、ＳｉＧｅ
層４３上に例えばタングステンからなる膜厚５０ｎｍ程
度の金属層４４を形成した後、図９（ｄ）に示すよう
に、金属層４４上に、例えば膜厚５０ｎｍ程度のシリコ
ン酸化膜４５及び例えば膜厚１００ｎｍ程度のシリコン
窒化膜４６を順次形成する。
層４３上に例えばタングステンからなる膜厚５０ｎｍ程
度の金属層４４を形成した後、図９（ｄ）に示すよう
に、金属層４４上に、例えば膜厚５０ｎｍ程度のシリコ
ン酸化膜４５及び例えば膜厚１００ｎｍ程度のシリコン
窒化膜４６を順次形成する。
【０１５０】次に、ゲート電極形成領域を覆うレジスト
パターン（図示省略）を用いてシリコン窒化膜４６及び
シリコン酸化膜４５に対して順次エッチングを行なった
後、パターン化されたシリコン窒化膜４６及びシリコン
酸化膜４５をハードマスクとして、金属層４４、ＳｉＧ
ｅ層４３及びゲート絶縁膜４２に対して順次エッチング
を行なうことにより、図９（ｅ）に示すように、シリコ
ン基板４１上にゲート絶縁膜４２を介して、ＳｉＧｅ層
４３及び金属層４４からなるポリメタルゲート電極４７
を形成する。
パターン（図示省略）を用いてシリコン窒化膜４６及び
シリコン酸化膜４５に対して順次エッチングを行なった
後、パターン化されたシリコン窒化膜４６及びシリコン
酸化膜４５をハードマスクとして、金属層４４、ＳｉＧ
ｅ層４３及びゲート絶縁膜４２に対して順次エッチング
を行なうことにより、図９（ｅ）に示すように、シリコ
ン基板４１上にゲート絶縁膜４２を介して、ＳｉＧｅ層
４３及び金属層４４からなるポリメタルゲート電極４７
を形成する。
【０１５１】尚、第４の実施形態においては、ＳｉＧｅ
層４３の形成後、ＳｉＧｅ層４３へのボロン注入が終了
するまでは、熱処理を伴う工程を行なわないことによっ
て、ＳｉＧｅ層４３をアモルファス状態に保つようにす
る。これにより、ＳｉＧｅ層４３に注入されるボロンが
シリコン基板４１に突き抜けたり又は該ボロンの注入深
さが深くなる事態を防止することができる。但し、Ｓｉ
Ｇｅ層４３へのボロン注入が終了した後は、例えば、ポ
リメタルゲート電極４７上に層間絶縁膜を堆積する工程
等に伴う熱処理によって、ＳｉＧｅ層４３は最終的には
多結晶状態に変化する。
層４３の形成後、ＳｉＧｅ層４３へのボロン注入が終了
するまでは、熱処理を伴う工程を行なわないことによっ
て、ＳｉＧｅ層４３をアモルファス状態に保つようにす
る。これにより、ＳｉＧｅ層４３に注入されるボロンが
シリコン基板４１に突き抜けたり又は該ボロンの注入深
さが深くなる事態を防止することができる。但し、Ｓｉ
Ｇｅ層４３へのボロン注入が終了した後は、例えば、ポ
リメタルゲート電極４７上に層間絶縁膜を堆積する工程
等に伴う熱処理によって、ＳｉＧｅ層４３は最終的には
多結晶状態に変化する。
【０１５２】以上に説明したように、第４の実施形態に
よると、シリコン基板４１上にゲート絶縁膜４２を介し
てアモルファス状態のＳｉＧｅ層４３を成膜した後、Ｓ
ｉＧｅ層４３にボロンをイオン注入し、その後、ＳｉＧ
ｅ層４３上に金属層４４を堆積した後、ＳｉＧｅ層４３
及び金属層４４をパターン化してポリメタルゲート電極
４７を形成する。このため、アモルファス状態のＳｉＧ
ｅ層４３にボロンがイオン注入されるので、ボロンの注
入深さを十分に浅くすることができると共にチャネリン
グによるボロンのシリコン基板４１に対する突き抜けを
防止することができる。従って、ポリメタルゲート電極
４７を構成するＳｉＧｅ層４３にドープされたボロンが
熱処理等によりシリコン基板４１にしみ出す事態を防止
でき、それによって、シリコン基板４１中の不純物濃度
の変化に起因する素子特性の変動を抑制することができ
る。また、ＳｉＧｅ層４３は多結晶状態のときよりもア
モルファス状態のときの方が表面モフォロジーが良好に
なるので、ＳｉＧｅ層４３におけるゲート絶縁膜４２と
の界面近傍の表面モフォロジーが良好になる結果、ゲー
ト絶縁膜４２の耐圧が向上する。
よると、シリコン基板４１上にゲート絶縁膜４２を介し
てアモルファス状態のＳｉＧｅ層４３を成膜した後、Ｓ
ｉＧｅ層４３にボロンをイオン注入し、その後、ＳｉＧ
ｅ層４３上に金属層４４を堆積した後、ＳｉＧｅ層４３
及び金属層４４をパターン化してポリメタルゲート電極
４７を形成する。このため、アモルファス状態のＳｉＧ
ｅ層４３にボロンがイオン注入されるので、ボロンの注
入深さを十分に浅くすることができると共にチャネリン
グによるボロンのシリコン基板４１に対する突き抜けを
防止することができる。従って、ポリメタルゲート電極
４７を構成するＳｉＧｅ層４３にドープされたボロンが
熱処理等によりシリコン基板４１にしみ出す事態を防止
でき、それによって、シリコン基板４１中の不純物濃度
の変化に起因する素子特性の変動を抑制することができ
る。また、ＳｉＧｅ層４３は多結晶状態のときよりもア
モルファス状態のときの方が表面モフォロジーが良好に
なるので、ＳｉＧｅ層４３におけるゲート絶縁膜４２と
の界面近傍の表面モフォロジーが良好になる結果、ゲー
ト絶縁膜４２の耐圧が向上する。
【０１５３】また、第４の実施形態によると、ポリメタ
ルゲート電極４７を構成するＳｉＧｅ層４３にボロンを
ドープするので、ポリメタルゲート電極４７のＶｔ調整
能力を向上させることができる。
ルゲート電極４７を構成するＳｉＧｅ層４３にボロンを
ドープするので、ポリメタルゲート電極４７のＶｔ調整
能力を向上させることができる。
【０１５４】また、第４の実施形態によると、ＳｉＧｅ
層４３におけるボロンの活性化率が、通常のポリシリコ
ン膜等におけるボロンの活性化率と比べて高いため、ボ
ロンがシリコン基板４１にしみ出す事態をより確実に防
止することができる。
層４３におけるボロンの活性化率が、通常のポリシリコ
ン膜等におけるボロンの活性化率と比べて高いため、ボ
ロンがシリコン基板４１にしみ出す事態をより確実に防
止することができる。
【０１５５】ところで、一般に、ゲート電極を構成する
材料膜を形成してボロンを注入した後に該材料膜上にシ
リコン窒化膜を堆積して熱処理（例えばゲート電極形成
後に行なわれる層間絶縁膜の堆積に伴う熱処理等）を行
なうと、シリコン窒化膜を堆積することなく熱処理を行
なう場合と比べて、ゲート電極を構成する材料膜中のボ
ロンが半導体基板に著しくしみ出す。
材料膜を形成してボロンを注入した後に該材料膜上にシ
リコン窒化膜を堆積して熱処理（例えばゲート電極形成
後に行なわれる層間絶縁膜の堆積に伴う熱処理等）を行
なうと、シリコン窒化膜を堆積することなく熱処理を行
なう場合と比べて、ゲート電極を構成する材料膜中のボ
ロンが半導体基板に著しくしみ出す。
【０１５６】それに対して、第４の実施形態において
は、アモルファス状態のＳｉＧｅ層４３にボロンがイオ
ン注入されるので、ボロンの注入深さを十分に浅くする
ことができると共にチャネリングによるボロンのシリコ
ン基板４１に対する突き抜けを防止することができる。
従って、ＳｉＧｅ層４３を有するポリメタルゲート電極
４７上にシリコン窒化膜４６が堆積されていても、Ｓｉ
Ｇｅ層４３中のボロンが熱処理によりシリコン基板４１
にしみ出す事態を防止できる。
は、アモルファス状態のＳｉＧｅ層４３にボロンがイオ
ン注入されるので、ボロンの注入深さを十分に浅くする
ことができると共にチャネリングによるボロンのシリコ
ン基板４１に対する突き抜けを防止することができる。
従って、ＳｉＧｅ層４３を有するポリメタルゲート電極
４７上にシリコン窒化膜４６が堆積されていても、Ｓｉ
Ｇｅ層４３中のボロンが熱処理によりシリコン基板４１
にしみ出す事態を防止できる。
【０１５７】また、第４の実施形態によると、ＳｉＧｅ
層４３を有するポリメタルゲート電極４７上にシリコン
酸化膜４５を介してシリコン窒化膜４６が堆積されてい
るため、ＳｉＧｅ層４３中のボロンが熱処理によってシ
リコン基板４１にしみ出す事態をより確実に防止するこ
とができる。
層４３を有するポリメタルゲート電極４７上にシリコン
酸化膜４５を介してシリコン窒化膜４６が堆積されてい
るため、ＳｉＧｅ層４３中のボロンが熱処理によってシ
リコン基板４１にしみ出す事態をより確実に防止するこ
とができる。
【０１５８】尚、第４の実施形態において、ＳｉＧｅ層
４３にボロンをイオン注入したが、これに代えて、リン
をイオン注入（例えば注入エネルギー１０ｋｅＶ、ドー
ズ量５×１０15／ｃｍ2 ）してもよいし、又はボロン及
びリンをイオン注入してもよい。また、ＳｉＧｅ層４３
の成膜後にイオン注入を用いてＳｉＧｅ層４３にボロン
又はリン等をドープする代わりに、ＳｉＧｅ層４３の形
成時にＳｉ供給源ガス及びＧｅ供給源ガスと共にボロン
若しくはリン等を含むガス（例えばＢ2Ｈ6等）を用いて
ボロン若しくはリン等を含むＳｉＧｅ層４３を成膜して
もよいし、又は、ＳｉＧｅ層４３の成膜後に例えばＰＨ
3 等の熱拡散を用いてＳｉＧｅ層４３にボロン若しくは
リン等をドープしてもよい。
４３にボロンをイオン注入したが、これに代えて、リン
をイオン注入（例えば注入エネルギー１０ｋｅＶ、ドー
ズ量５×１０15／ｃｍ2 ）してもよいし、又はボロン及
びリンをイオン注入してもよい。また、ＳｉＧｅ層４３
の成膜後にイオン注入を用いてＳｉＧｅ層４３にボロン
又はリン等をドープする代わりに、ＳｉＧｅ層４３の形
成時にＳｉ供給源ガス及びＧｅ供給源ガスと共にボロン
若しくはリン等を含むガス（例えばＢ2Ｈ6等）を用いて
ボロン若しくはリン等を含むＳｉＧｅ層４３を成膜して
もよいし、又は、ＳｉＧｅ層４３の成膜後に例えばＰＨ
3 等の熱拡散を用いてＳｉＧｅ層４３にボロン若しくは
リン等をドープしてもよい。
【０１５９】また、第４の実施形態において、ＳｉＧｅ
層４３に対するボロン等のドープを省略してもよい。具
体的には、ポリメタルゲート電極４７を構成するＳｉＧ
ｅ層４３中のＧｅ濃度を調整することによりバンドギャ
ップを変化させることができるため、ＳｉＧｅ層４３に
対してボロン等のドープを行なうことなく、ポリメタル
ゲート電極４７のＶｔ調整能力を向上させることができ
る。その結果、本実施形態をデュアルゲートの形成に応
用する場合にも、ボロン等の不純物のしみ出しを懸念す
る必要がない。また、ＳｉＧｅ層４３をアモルファス状
態で成膜する必要がなくなり、又はボロン等の不純物注
入が終了するまでＳｉＧｅ層４３をアモルファス状態に
保つ必要がなくなる。
層４３に対するボロン等のドープを省略してもよい。具
体的には、ポリメタルゲート電極４７を構成するＳｉＧ
ｅ層４３中のＧｅ濃度を調整することによりバンドギャ
ップを変化させることができるため、ＳｉＧｅ層４３に
対してボロン等のドープを行なうことなく、ポリメタル
ゲート電極４７のＶｔ調整能力を向上させることができ
る。その結果、本実施形態をデュアルゲートの形成に応
用する場合にも、ボロン等の不純物のしみ出しを懸念す
る必要がない。また、ＳｉＧｅ層４３をアモルファス状
態で成膜する必要がなくなり、又はボロン等の不純物注
入が終了するまでＳｉＧｅ層４３をアモルファス状態に
保つ必要がなくなる。
【０１６０】また、第４の実施形態において、ＳｉＧｅ
層４３を成膜する工程でＳｉ供給源ガスとＧｅ供給源ガ
スとの混合比率を経時変化させることによって、ＳｉＧ
ｅ層４３の下面近傍部分でのＧｅ濃度を、ＳｉＧｅ層４
３の下面近傍部分以外の他の部分でのＧｅ濃度と比べて
低くすることが好ましい。このようにすると、ポリメタ
ルゲート電極４７のＶｔ調整能力の劣化を抑制しつつ、
ゲート絶縁膜４２の耐圧低下若しくは特性変動を防止す
ることができる。
層４３を成膜する工程でＳｉ供給源ガスとＧｅ供給源ガ
スとの混合比率を経時変化させることによって、ＳｉＧ
ｅ層４３の下面近傍部分でのＧｅ濃度を、ＳｉＧｅ層４
３の下面近傍部分以外の他の部分でのＧｅ濃度と比べて
低くすることが好ましい。このようにすると、ポリメタ
ルゲート電極４７のＶｔ調整能力の劣化を抑制しつつ、
ゲート絶縁膜４２の耐圧低下若しくは特性変動を防止す
ることができる。
【０１６１】また、第４の実施形態において、ポリメタ
ルゲート電極４７におけるＳｉＧｅ層４３と金属層４４
との間に上部シリコン層を形成してもよいし、ポリメタ
ルゲート電極４７におけるＳｉＧｅ層４３の下に下部シ
リコン層を形成してもよい。
ルゲート電極４７におけるＳｉＧｅ層４３と金属層４４
との間に上部シリコン層を形成してもよいし、ポリメタ
ルゲート電極４７におけるＳｉＧｅ層４３の下に下部シ
リコン層を形成してもよい。
【０１６２】また、第４の実施形態において、金属層４
４上にシリコン酸化膜４５（例えば膜厚５０ｎｍ程度）
及びシリコン窒化膜４６（例えば膜厚１００ｎｍ程度）
を形成したが、これに代えて、金属層４４上にシリコン
窒化膜４６（例えば膜厚１５０ｎｍ程度）のみを形成し
てもよい。
４上にシリコン酸化膜４５（例えば膜厚５０ｎｍ程度）
及びシリコン窒化膜４６（例えば膜厚１００ｎｍ程度）
を形成したが、これに代えて、金属層４４上にシリコン
窒化膜４６（例えば膜厚１５０ｎｍ程度）のみを形成し
てもよい。
【０１６３】（第５の実施形態）以下、本発明の第５の
実施形態に係る半導体装置及びその製造方法について、
図面を参照しながら説明する。
実施形態に係る半導体装置及びその製造方法について、
図面を参照しながら説明する。
【０１６４】第５の実施形態に係る半導体装置の製造方
法の特徴は、第１〜第４の実施形態に係る半導体装置の
製造方法のいずれかを用いて、デュアルゲートＣＭＯＳ
ＦＥＴを形成することである。
法の特徴は、第１〜第４の実施形態に係る半導体装置の
製造方法のいずれかを用いて、デュアルゲートＣＭＯＳ
ＦＥＴを形成することである。
【０１６５】図１０（ａ）、（ｂ）は第５の実施形態に
係る半導体装置の製造方法の各工程を示す断面図であ
る。
係る半導体装置の製造方法の各工程を示す断面図であ
る。
【０１６６】まず、図１０（ａ）に示すように、シリコ
ン基板５１の表面部に素子分離５２により区画されたｎ
型半導体領域５１ａ及びｐ型半導体領域５１ｂを形成す
る。
ン基板５１の表面部に素子分離５２により区画されたｎ
型半導体領域５１ａ及びｐ型半導体領域５１ｂを形成す
る。
【０１６７】次に、第１〜第４の実施形態に係る半導体
装置の製造方法のいずれかを用いて、図１０（ｂ）に示
すように、ｎ型半導体領域５１ａの上にゲート絶縁膜５
３を介して、例えばボロン等のｐ型不純物がドープされ
たＳｉＧｅ層を有するｐ＋ゲート電極５４ａを形成する
と共に、ｐ型半導体領域５１ｂの上にゲート絶縁膜５３
を介して、例えばリン等のｎ型不純物がドープされたＳ
ｉＧｅ層を有するｎ＋ゲート電極５４ｂを形成する。
装置の製造方法のいずれかを用いて、図１０（ｂ）に示
すように、ｎ型半導体領域５１ａの上にゲート絶縁膜５
３を介して、例えばボロン等のｐ型不純物がドープされ
たＳｉＧｅ層を有するｐ＋ゲート電極５４ａを形成する
と共に、ｐ型半導体領域５１ｂの上にゲート絶縁膜５３
を介して、例えばリン等のｎ型不純物がドープされたＳ
ｉＧｅ層を有するｎ＋ゲート電極５４ｂを形成する。
【０１６８】その後、図示は省略しているが、ｎ型半導
体領域５１ａにｐ型不純物拡散層からなるソース領域及
びドレイン領域を形成すると共に、ｐ型半導体領域５１
ｂにｎ型不純物拡散層からなるソース領域及びドレイン
領域を形成することによって、ｐチャネルＭＯＳＦＥＴ
とｎチャネルＭＯＳＦＥＴとが並置されたデュアルゲー
トＣＭＯＳＦＥＴを形成する。
体領域５１ａにｐ型不純物拡散層からなるソース領域及
びドレイン領域を形成すると共に、ｐ型半導体領域５１
ｂにｎ型不純物拡散層からなるソース領域及びドレイン
領域を形成することによって、ｐチャネルＭＯＳＦＥＴ
とｎチャネルＭＯＳＦＥＴとが並置されたデュアルゲー
トＣＭＯＳＦＥＴを形成する。
【０１６９】ところで、デュアルゲートＣＭＯＳＦＥＴ
の形成において一般に問題となるのは、デュアルゲート
ＣＭＯＳＦＥＴのうちのｐチャネルＭＯＳＦＥＴのｐ＋
ゲート電極にドープされたボロンが半導体基板にしみ出
すことである。
の形成において一般に問題となるのは、デュアルゲート
ＣＭＯＳＦＥＴのうちのｐチャネルＭＯＳＦＥＴのｐ＋
ゲート電極にドープされたボロンが半導体基板にしみ出
すことである。
【０１７０】それに対して、第５の実施形態によると、
第１〜第４の実施形態に係る半導体装置の製造方法のい
ずれかを用いて、デュアルゲートＣＭＯＳＦＥＴのうち
のｐチャネルＭＯＳＦＥＴのｐ＋ゲート電極５４ａを形
成するため、ｐ＋ゲート電極５４ａにドープされたボロ
ン等の不純物がシリコン基板５１にしみ出す事態を防止
でき、それによって、シリコン基板５１中の不純物濃度
の変化に起因する素子特性の変動を抑制することができ
る。
第１〜第４の実施形態に係る半導体装置の製造方法のい
ずれかを用いて、デュアルゲートＣＭＯＳＦＥＴのうち
のｐチャネルＭＯＳＦＥＴのｐ＋ゲート電極５４ａを形
成するため、ｐ＋ゲート電極５４ａにドープされたボロ
ン等の不純物がシリコン基板５１にしみ出す事態を防止
でき、それによって、シリコン基板５１中の不純物濃度
の変化に起因する素子特性の変動を抑制することができ
る。
【０１７１】また、第５の実施形態によると、第１〜第
４の実施形態に係る半導体装置の製造方法のいずれかを
用いて、デュアルゲートＣＭＯＳＦＥＴのうちのｎチャ
ネルＭＯＳＦＥＴのｎ＋ゲート電極５４ｂを形成するた
め、ｎ＋ゲート電極５４ｂにドープされたリン等の不純
物がシリコン基板５１にしみ出す事態を防止でき、それ
によって、シリコン基板５１中の不純物濃度の変化に起
因する素子特性の変動を抑制することができる。
４の実施形態に係る半導体装置の製造方法のいずれかを
用いて、デュアルゲートＣＭＯＳＦＥＴのうちのｎチャ
ネルＭＯＳＦＥＴのｎ＋ゲート電極５４ｂを形成するた
め、ｎ＋ゲート電極５４ｂにドープされたリン等の不純
物がシリコン基板５１にしみ出す事態を防止でき、それ
によって、シリコン基板５１中の不純物濃度の変化に起
因する素子特性の変動を抑制することができる。
【０１７２】尚、第５の実施形態において、ｐ＋ゲート
電極５４ａを構成するＳｉＧｅ層に対するボロン等のド
ープを省略してもよい。具体的には、ＳｉＧｅ層のＧｅ
濃度を調整することによりバンドギャップを変化させる
ことができるため、ＳｉＧｅ層に対してボロン等のドー
プを行なうことなく、ｐ＋ゲート電極５４ａのＶｔ調整
能力を向上させることができる。同様に、第５の実施形
態において、ｎ＋ゲート電極５４ｂを構成するＳｉＧｅ
層に対するリン等のドープを省略してもよい。すなわ
ち、第５の実施形態によると、ｐ＋ゲート電極５４ａ又
はｎ＋ゲート電極５４ｂに不純物をドープする必要がな
くなる。従って、ｐ＋ゲート電極５４ａ又はｎ＋ゲート
電極５４ｂを構成するＳｉＧｅ層におけるＧｅ濃度を調
整するだけで、不純物のシリコン基板５１に対する突き
抜け又はしみ出しを防止しつつ、デュアルゲートＣＭＯ
ＳＦＥＴを簡単に形成することができる。
電極５４ａを構成するＳｉＧｅ層に対するボロン等のド
ープを省略してもよい。具体的には、ＳｉＧｅ層のＧｅ
濃度を調整することによりバンドギャップを変化させる
ことができるため、ＳｉＧｅ層に対してボロン等のドー
プを行なうことなく、ｐ＋ゲート電極５４ａのＶｔ調整
能力を向上させることができる。同様に、第５の実施形
態において、ｎ＋ゲート電極５４ｂを構成するＳｉＧｅ
層に対するリン等のドープを省略してもよい。すなわ
ち、第５の実施形態によると、ｐ＋ゲート電極５４ａ又
はｎ＋ゲート電極５４ｂに不純物をドープする必要がな
くなる。従って、ｐ＋ゲート電極５４ａ又はｎ＋ゲート
電極５４ｂを構成するＳｉＧｅ層におけるＧｅ濃度を調
整するだけで、不純物のシリコン基板５１に対する突き
抜け又はしみ出しを防止しつつ、デュアルゲートＣＭＯ
ＳＦＥＴを簡単に形成することができる。
【０１７３】また、第５の実施形態において、第１〜第
４の実施形態に係る半導体装置の製造方法のいずれかを
用いて、ｐ＋ゲート電極５４ａ及びｎ＋ゲート電極５４
ｂを形成したが、これに代えて、第１〜第４の実施形態
に係る半導体装置の製造方法のいずれかを用いて、ｐ＋
ゲート電極５４ａ及びｎ＋ゲート電極５４ｂのうちのい
ずれか一方のみを形成してもよい。
４の実施形態に係る半導体装置の製造方法のいずれかを
用いて、ｐ＋ゲート電極５４ａ及びｎ＋ゲート電極５４
ｂを形成したが、これに代えて、第１〜第４の実施形態
に係る半導体装置の製造方法のいずれかを用いて、ｐ＋
ゲート電極５４ａ及びｎ＋ゲート電極５４ｂのうちのい
ずれか一方のみを形成してもよい。
【０１７４】
【発明の効果】本発明によると、不純物の注入深さを十
分に浅くすることができると共にチャネリングによる不
純物の半導体基板に対する突き抜けを防止することがで
きるため、ゲート電極にドープされた不純物が熱処理等
により半導体基板にしみ出す事態を防止でき、それによ
って、半導体基板中の不純物濃度の変化に起因する素子
特性の変動を抑制することができる。
分に浅くすることができると共にチャネリングによる不
純物の半導体基板に対する突き抜けを防止することがで
きるため、ゲート電極にドープされた不純物が熱処理等
により半導体基板にしみ出す事態を防止でき、それによ
って、半導体基板中の不純物濃度の変化に起因する素子
特性の変動を抑制することができる。
【０１７５】また、本発明によると、ゲート電極を構成
するシリコンゲルマニウム層中のゲルマニウム濃度を調
整してバンドギャップを変化させることにより、ゲート
電極のしきい値電圧調整能力を向上させることができ
る。このため、ゲート電極に不純物をドープする必要が
なくなるので、ゲート電極から半導体基板への不純物の
しみ出しに起因して素子特性が変動する事態を確実に回
避することができる。
するシリコンゲルマニウム層中のゲルマニウム濃度を調
整してバンドギャップを変化させることにより、ゲート
電極のしきい値電圧調整能力を向上させることができ
る。このため、ゲート電極に不純物をドープする必要が
なくなるので、ゲート電極から半導体基板への不純物の
しみ出しに起因して素子特性が変動する事態を確実に回
避することができる。
【図１】（ａ）〜（ｄ）は本発明の第１の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。
る半導体装置の製造方法の各工程を示す断面図である。
【図２】本発明の第１の実施形態に係る半導体装置にお
ける、ＳｉＧｅ層の膜厚の変化に伴うゲート電極のフラ
ットバンド電圧の変化の様子を示す図である。
ける、ＳｉＧｅ層の膜厚の変化に伴うゲート電極のフラ
ットバンド電圧の変化の様子を示す図である。
【図３】（ａ）は本発明の第１の実施形態の変形例に係
る半導体装置における、ＳｉＧｅ層中のＧｅ濃度が深さ
方向に連続的に変化する様子を示す図であり、（ｂ）は
本発明の第１の実施形態の変形例に係る半導体装置にお
ける、ＳｉＧｅ層中のＧｅ濃度が深さ方向に不連続的に
変化する様子を示す図である。
る半導体装置における、ＳｉＧｅ層中のＧｅ濃度が深さ
方向に連続的に変化する様子を示す図であり、（ｂ）は
本発明の第１の実施形態の変形例に係る半導体装置にお
ける、ＳｉＧｅ層中のＧｅ濃度が深さ方向に不連続的に
変化する様子を示す図である。
【図４】（ａ）〜（ｄ）は本発明の第２の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。
る半導体装置の製造方法の各工程を示す断面図である。
【図５】（ａ）〜（ｄ）は本発明の第２の実施形態の変
形例に係る半導体装置の製造方法の各工程を示す断面図
である。
形例に係る半導体装置の製造方法の各工程を示す断面図
である。
【図６】（ａ）〜（ｃ）は本発明の第３の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。
る半導体装置の製造方法の各工程を示す断面図である。
【図７】（ａ）〜（ｅ）は本発明の第３の実施形態の変
形例に係る半導体装置の製造方法の各工程を示す断面図
である。
形例に係る半導体装置の製造方法の各工程を示す断面図
である。
【図８】本発明の第３の実施形態の変形例に係る半導体
装置の断面図である。
装置の断面図である。
【図９】（ａ）〜（ｅ）は本発明の第４の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。
る半導体装置の製造方法の各工程を示す断面図である。
【図１０】（ａ）、（ｂ）は第５の実施形態に係る半導
体装置の製造方法の各工程を示す断面図である。
体装置の製造方法の各工程を示す断面図である。
【図１１】従来の半導体装置の断面図である。
１１ シリコン基板 １２ ゲート絶縁膜 １３ ＳｉＧｅ層 １４ Ｓｉ層 １５ ゲート電極 ２１ シリコン基板 ２２ ゲート絶縁膜 ２３ 下部Ｓｉ層 ２４ ＳｉＧｅ層 ２５ 上部Ｓｉ層 ２６ ゲート電極 ３１ シリコン基板 ３２ ゲート絶縁膜 ３３ ＳｉＧｅ層 ３４ ゲート電極 ３５ 不純物拡散層 ３６ シリコン酸化膜 ３７ シリコン窒化膜 ３７Ａ サイドウォール ４１ シリコン基板 ４２ ゲート絶縁膜 ４３ ＳｉＧｅ層 ４４ 金属層 ４５ シリコン酸化膜 ４６ シリコン窒化膜 ４７ ポリメタルゲート電極 ５１ シリコン基板 ５１ａ ｎ型半導体領域 ５１ｂ ｐ型半導体領域 ５２ 素子分離 ５３ ゲート絶縁膜 ５４ａ ｐ＋ゲート電極 ５４ｂ ｎ＋ゲート電極
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA01 BB01 BB38 BB40 CC05 DD04 DD26 DD43 DD55 DD63 DD78 EE17 FF13 GG09 GG10 HH10 5F040 DA06 DA19 DB03 EC01 EC04 EC05 EC07 EC11 EC12 FA05 FA07 FA10 FA12 FC11 5F048 AA07 AA09 AC03 BB04 BB12 BB14 BC06 BE03 BG12 DA25 DA27 DA30
Claims (24)
- 【請求項１】 半導体基板上にゲート絶縁膜を介して形
成されたゲート電極を備え、 前記ゲート電極は、シリコンゲルマニウム層と、該シリ
コンゲルマニウム層の上に形成された上部シリコン層と
を有することを特徴とする半導体装置。 - 【請求項２】 前記ゲート電極は、前記シリコンゲルマ
ニウム層の下に形成された下部シリコン層をさらに有し
ていることを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記ゲート電極は、前記上部シリコン層
の上に形成された金属層をさらに有しており、 前記ゲート電極の上にシリコン窒化膜が形成されている
ことを特徴とする請求項１に記載の半導体装置。 - 【請求項４】 前記ゲート電極と前記シリコン窒化膜と
の間に絶縁層が形成されていることを特徴とする請求項
３に記載の半導体装置。 - 【請求項５】 半導体基板上にゲート絶縁膜を介して形
成されたゲート電極を備え、 前記ゲート電極は、アモルファス状態で成膜されたシリ
コンゲルマニウム層を有することを特徴とする半導体装
置。 - 【請求項６】 前記ゲート電極は、前記シリコンゲルマ
ニウム層の上に形成された金属層をさらに有しており、 前記ゲート電極の上にシリコン窒化膜が形成されている
ことを特徴とする請求項５に記載の半導体装置。 - 【請求項７】 前記ゲート電極と前記シリコン窒化膜と
の間に絶縁層が形成されていることを特徴とする請求項
６に記載の半導体装置。 - 【請求項８】 前記シリコンゲルマニウム層の下面近傍
部分におけるゲルマニウムの濃度は、前記シリコンゲル
マニウム層の下面近傍部分以外の他の部分におけるゲル
マニウムの濃度と比べて低いことを特徴とする請求項１
又は５に記載の半導体装置。 - 【請求項９】 前記シリコンゲルマニウム層はボロン又
はリンを含むことを特徴とする請求項１又は５に記載の
半導体装置。 - 【請求項１０】 前記ゲート電極の上に絶縁層を介して
シリコン窒化膜が形成されていることを特徴とする請求
項１又は５に記載の半導体装置。 - 【請求項１１】 前記ゲート電極は、デュアルゲートを
有するＭＯＳトランジスタの少なくとも１つのゲート電
極を構成することを特徴とする請求項１又は５に記載の
半導体装置。 - 【請求項１２】 半導体基板上にゲート絶縁膜を介して
シリコンゲルマニウム層を成膜する工程と、 前記シリコンゲルマニウム層の上にアモルファス状態で
上部シリコン層を成膜する工程と、 前記シリコンゲルマニウム層及び上部シリコン層をパタ
ーン化してゲート電極を形成する工程とを備えているこ
とを特徴とする半導体装置の製造方法。 - 【請求項１３】 前記シリコンゲルマニウム層を成膜す
る工程の前に、前記ゲート絶縁膜の上に下部シリコン層
を成膜する工程をさらに備えており、 前記ゲート電極を形成する工程は、前記下部シリコン層
をパターン化する工程を含むことを特徴とする請求項１
２に記載の半導体装置の製造方法。 - 【請求項１４】 前記上部シリコン層を成膜する工程と
前記ゲート電極を形成する工程との間に、前記上部シリ
コン層の上に金属層及びシリコン窒化膜を順次形成する
工程をさらに備えており、 前記ゲート電極を形成する工程は、前記シリコン窒化膜
をパターン化した後、パターン化された前記シリコン窒
化膜をマスクとして前記金属層をパターン化する工程を
含むことを特徴とする請求項１２に記載の半導体装置の
製造方法。 - 【請求項１５】 前記金属層及びシリコン窒化膜を順次
形成する工程は、前記金属層と前記シリコン窒化膜との
間に絶縁層を形成する工程を含むことを特徴とする請求
項１４に記載の半導体装置の製造方法。 - 【請求項１６】 半導体基板上にゲート絶縁膜を介して
アモルファス状態でシリコンゲルマニウム層を成膜する
工程と、 前記シリコンゲルマニウム層をパターン化してゲート電
極を形成する工程とを備えていることを特徴とする半導
体装置の製造方法。 - 【請求項１７】 前記シリコンゲルマニウム層を成膜す
る工程と前記ゲート電極を形成する工程との間に、前記
シリコンゲルマニウム層の上に金属層及びシリコン窒化
膜を順次形成する工程をさらに備えており、 前記ゲート電極を形成する工程は、前記シリコン窒化膜
をパターン化した後、パターン化された前記シリコン窒
化膜をマスクとして前記金属層をパターン化する工程を
含むことを特徴とする請求項１６に記載の半導体装置の
製造方法。 - 【請求項１８】 前記金属層及びシリコン窒化膜を順次
形成する工程は、前記金属層と前記シリコン窒化膜との
間に絶縁層を形成する工程を含むことを特徴とする請求
項１７に記載の半導体装置の製造方法。 - 【請求項１９】 前記シリコンゲルマニウム層を成膜す
る工程は、シリコンを含む第１のソースガス及びゲルマ
ニウムを含む第２のソースガスを用いると共に、前記第
１のソースガスと前記第２のソースガスとの混合比率を
経時変化させることによって、前記シリコンゲルマニウ
ム層の下面近傍部分におけるゲルマニウムの濃度を、前
記シリコンゲルマニウム層の下面近傍部分以外の他の部
分におけるゲルマニウムの濃度と比べて低くする工程を
含むことを特徴とする請求項１２又は１６に記載の半導
体装置の製造方法。 - 【請求項２０】 前記シリコンゲルマニウム層はボロン
又はリンを含むことを特徴とする請求項１２又は１６に
記載の半導体装置の製造方法。 - 【請求項２１】 前記シリコンゲルマニウム層にボロン
又はリンをイオン注入する工程をさらに備えていること
を特徴とする請求項１２又は１６に記載の半導体装置の
製造方法。 - 【請求項２２】 前記シリコンゲルマニウム層を成膜す
る工程は、シリコンを含むガス、ゲルマニウムを含むガ
ス、及びボロン又はリンを含むガスを用いて、ボロン又
はリンを含む前記シリコンゲルマニウム層を成膜する工
程を含むことを特徴とする請求項１２又は１６に記載の
半導体装置の製造方法。 - 【請求項２３】 前記ゲート電極の上に絶縁層を介して
シリコン窒化膜を形成する工程をさらに備えていること
を特徴とする請求項１２又は１６に記載の半導体装置の
製造方法。 - 【請求項２４】 前記ゲート電極は、デュアルゲートを
有するＭＯＳトランジスタの少なくとも１つのゲート電
極を構成することを特徴とする請求項１２又は１６に記
載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000226559A JP2002043566A (ja) | 2000-07-27 | 2000-07-27 | 半導体装置及びその製造方法 |
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| US10/428,920 US6710382B2 (en) | 2000-07-27 | 2003-05-05 | Semiconductor device and method for fabricating the same |
| US10/769,863 US6969870B2 (en) | 2000-07-27 | 2004-02-03 | Semiconductor device having an amorphous silicon-germanium gate electrode |
Applications Claiming Priority (1)
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|---|---|---|---|
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| Publication Number | Publication Date |
|---|---|
| JP2002043566A true JP2002043566A (ja) | 2002-02-08 |
Family
ID=18720154
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|---|---|---|---|
| JP2000226559A Pending JP2002043566A (ja) | 2000-07-27 | 2000-07-27 | 半導体装置及びその製造方法 |
Country Status (2)
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| US (3) | US6589827B2 (ja) |
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